CN110825688B - 一种时钟系统 - Google Patents

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Abstract

本发明涉及智能芯片技术领域，具体地说是一种新型时钟系统，其特征在于，包括：锁相回路、若干芯片，每个所述芯片分别接收来自所述锁相回路的时钟信号，每个所述芯片至少与另一所述芯片通过FIFO异步通信连接、内部通信模块，设在每个所述芯片内部，用于所述芯片内部的同步时钟信号通讯；本发明与现有技术相比，回避了全局时钟分布电路导致的功耗和面积代价，显著降低维护难度及运行成本，显著提高系统运行效率。

Description

一种时钟系统
技术领域
本发明涉及智能芯片技术领域，具体地说是一种时钟系统。
背景技术
目前，高性能低功耗的时钟分布电路对于大规模并行多核心处理器或者计算引擎例如多核心图形处理器和多核心人工智能处理器至关重要。现有技术的时钟分布电路一般采用全局同步的时钟分布电路或者基于数字DLL(延迟锁相环)技术的同步时钟分布。
然而现有技术提供的方法需要保证芯片任何位置处的时钟相位相同才能正常工作，为此常导致整个全局时钟分布电路的功耗和面积代价巨大。
因此，现有技术还有待发展。
发明内容
鉴于上述现有技术的不足之处，本发明的目的在于提供一种时钟系统，，旨在解决现有技术功耗及成本过高的问题。
为了达到上述目的，本发明采取了以下技术方案：
本发明提供一种时钟系统，其特征在于，包括：
锁相回路，用于输出时钟信号；
若干芯片，每个所述芯片分别接收来自所述锁相回路的时钟信号，每个所述芯片至少与另一所述芯片通过FIFO异步通信连接；
内部通信模块，设在每个所述芯片内部，用于所述芯片内部的同步时钟信号通讯。
进一步的，所述时钟信号包括读时钟信号和写时钟信号。
进一步的，所述内部通信模块包括多路选通单元、写复位信号单元、读复位信号单元、使能信号单元，所述写复位信号单元、读复位信号单元、使能信号单元的输出端分别与所述多路选通单元通信连接。
进一步的，所述多路选通单元包括多路选择器、若干支路触发器、选通装置，所述选通装置与所述多路选择器的选通端相连，所述多路选择器的每一输入支路上均串联有至少一个支路触发器；所述支路触发器的信号输入引脚连接外部数据源，所述支路触发器的时钟引脚接收所述写时钟信号，所述支路触发器的复位引脚接收所述写复位信号单元发送的写复位信号，所述支路触发器的置位引脚接收所述使能信号单元发送的使能信号。
进一步的，所述写复位信号单元包括若干串联的写复位触发器，位于数据传输方向前端的所述写复位触发器的输入引脚连接外部复位信号，位于数据传输方向末端的所述写复位触发器的输出引脚输出写复位信号，每个所述写复位触发器的时钟引脚接收所述写时钟信号。
进一步的，所述读复位信号单元包括若干串联的读复位触发器，位于数据传输方向前端的所述读复位触发器的输入引脚连接外部复位信号，位于数据传输方向末端的所述读复位触发器的输出引脚输出读复位信号，每个所述读复位触发器的时钟引脚接收所述读时钟信号。
进一步的，所述使能信号单元包括使能触发器、解码器，所述使能触发器的输出引脚分为两路，一路连接所述使能触发器的输入引脚，所述输出引脚和输入引脚之间还连接有第一加法器，另一路连接所述第一解码器的输入端，所述解码器的输出端分为若干路，每一路分别与一个所述支路触发器的置位引脚对应连接。
进一步的，所述选通装置包括选通触发器，所述选通触发器的输出端分为两路，一路与所述选通触发器的输入端相连，所述选通触发器的输出端与输入端之间还连接有第二加法器，另一路与所述多路选择器的选通端相连。
进一步的，所述多路选择器的输出支路上设有延迟触发器，所述延迟触发器的时钟引脚接收所述读时钟信号。
进一步的，本发明提供的时钟系统还包括用于检测FIFO容量状态并输出相应的容量状态信号的容量检测模块。
本发明与现有技术相比，采用全局异步本地同步的时钟分布电路，在本地上采用低成本即可实现由DFFs构成的同步或异步FIFO完成不同时钟域之间的数据交互通讯，由于不需要全局时钟在芯片任何位置处的时钟相位相同的要求，因此回避了全局时钟分布电路导致的功耗和面积代价，显著降低维护难度及运行成本，此外，本发明可以使得每个时钟域的计算核心工作在不同的频率和相位，因此可以更好的有效提高整个多核心处理器的运算效率，更适合目前的多核心异构类型的大规模并行计算，相比于现有技术中复杂的双端口SRAM的FIFO电路，本发明采用小容量DFFs的FIFO电路能够更加高效的实现。
附图说明
图1为本发明芯片内部通信的连接示意图；
图2为本发明的写复位信号单元的连接示意图；
图3为本发明的使能信号单元的连接示意图；
图4为本发明的读复位信号单元的连接示意图；
图5为本发明的芯片之间通信的连接示意图；
图6为本发明的芯片接收的时钟信号的波形示意图；
图7为本发明的芯片之间的数据通讯使用的异步FIFO的empty信号产生逻辑电路图；
图8为本发明的芯片之间的数据通讯使用的异步FIFO的full信号产生逻辑电路图。
具体实施方式
以下对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
实施例1
如图1～6所示，本发明提供一种时钟系统，其特征在于，包括：
锁相回路，用于输出时钟信号cks0、cks1、cks2、cks3；
若干芯片，每个所述芯片分别接收来自所述锁相回路的时钟信号，每个所述芯片至少与另一所述芯片通过FIFO异步通信连接，其输出的数据为写数据信号w_data，；
内部通信模块，设在每个所述芯片内部，用于所述芯片内部的同步时钟信号通讯。
进一步的，所述时钟信号在由芯片传输至FIFO时，作为写时钟信号进行传输，在由FIFO传输至芯片时，作为读时钟信号r_ck进行传输。
进一步的，所述内部通信模块包括多路选通单元、写复位信号单元、读复位信号单元、使能信号单元，所述写复位信号单元、读复位信号单元、使能信号单元的输出端分别与所述多路选通单元通信连接。
进一步的，所述多路选通单元包括多路选择器mux、若干支路触发器、选通装置，所述选通装置与所述多路选择器mux的选通端se1相连，所述多路选择器mux的每一输入支路上均串联有至少一个支路触发器，所述多路选择触发器mux的输出支路发送待输出数据r_data；所述支路触发器的信号输入引脚接收待写入数据w_data，所述支路触发器的时钟引脚接收所述写时钟信号w_ck，所述支路触发器的复位引脚接收所述写复位信号单元发送的写复位信号w_rst，所述支路触发器的置位引脚接收所述使能信号单元发送的使能信号en。
进一步的，所述写复位信号单元包括若干串联的写复位触发器，位于数据传输方向前端的所述写复位触发器的输入引脚连接外部复位信号rst，位于数据传输方向末端的所述写复位触发器的输出引脚输出写复位信号w_rst，每个所述写复位触发器的时钟引脚接收所述写时钟信号w_ck。
进一步的，所述读复位信号单元包括若干串联的读复位触发器，位于数据传输方向前端的所述读复位触发器的输入引脚连接外部复位信号rst，位于数据传输方向末端的所述读复位触发器的输出引脚输出读复位信号r_rst，每个所述读复位触发器的时钟引脚接收所述读时钟信号r_ck。
进一步的，所述使能信号单元包括使能触发器、解码器decoder，所述使能触发器的输出引脚分为两路，一路连接所述使能触发器的输入引脚，所述输出引脚和输入引脚之间还连接有第一加法器，另一路连接所述第一解码器的输入端，所述解码器的输出端分为若干路，每一路分别与一个所述支路触发器的置位引脚对应连接。
进一步的，所述选通装置包括选通触发器，所述选通触发器的输出端分为两路，一路与所述选通触发器的输入端相连，所述选通触发器的输出端与输入端之间还连接有第二加法器，另一路与所述多路选择器mux的选通端se1相连。
进一步的，所述多路选择器的输出支路上设有延迟触发器，所述延迟触发器的时钟引脚接收所述读时钟信号r_ck。
进一步的，所述支路触发器、写复位触发器、读复位触发器、使能触发器、选通触发器、延迟触发器均选用D触发器FFs。
进一步的，如图7～8所示，本系统还包括用于检测FIFO容量状态并输出相应的容量状态信号的容量检测模块，所述容量检测模块由数模转换器、四个容量检测触发器、模数转换器、空标志检测器依次串联组成，接收读地址信号r_addr、写地址信号w_addr，并根据信号内容输出FIFO的空标记、满标记。
本发明所提供的系统中，由于w_ck和r_ck同频，故合理的reset之后w_addr与r_addr间隔固定，不会出现FIFO的空和满现象。reset:w_addr＝0,r_addr＝2.各自每时钟周期都进行读写和地址加1操作，但数据的有效性由其中的标志位决定。注意此时w_rst与r_rst不能有2Tck的skew，以防w_addr与r_addr因该skew重叠，可增加FIFO深度放松对reset的skew要求。

Claims (7)

1.一种时钟系统，其特征在于，包括：
锁相回路，用于输出时钟信号；
若干芯片，每个所述芯片分别接收来自所述锁相回路的时钟信号，每个所述芯片至少与另一所述芯片通过FIFO异步通信连接；
内部通信模块，设在每个所述芯片内部，用于所述芯片内部的同步时钟信号通讯；
所述时钟信号包括读时钟信号和写时钟信号；
所述内部通信模块包括多路选通单元、写复位信号单元、读复位信号单元、使能信号单元，所述写复位信号单元、读复位信号单元、使能信号单元的输出端分别与所述多路选通单元通信连接；
所述多路选通单元包括多路选择器、若干支路触发器、选通装置，所述选通装置与所述多路选择器的选通端相连，所述多路选择器的每一输入支路上均串联有至少一个支路触发器；所述支路触发器的信号输入引脚连接外部数据源，所述支路触发器的时钟引脚接收所述写时钟信号，所述支路触发器的复位引脚接收所述写复位信号单元发送的写复位信号，所述支路触发器的置位引脚接收所述使能信号单元发送的使能信号。
2.根据权利要求1所述的一种时钟系统，其特征在于，所述写复位信号单元包括若干串联的写复位触发器，位于数据传输方向前端的所述写复位触发器的输入引脚连接外部复位信号，位于数据传输方向末端的所述写复位触发器的输出引脚输出写复位信号，每个所述写复位触发器的时钟引脚接收所述写时钟信号。
3.根据权利要求1所述的一种时钟系统，其特征在于，所述读复位信号单元包括若干串联的读复位触发器，位于数据传输方向前端的所述读复位触发器的输入引脚连接外部复位信号，位于数据传输方向末端的所述读复位触发器的输出引脚输出读复位信号，每个所述读复位触发器的时钟引脚接收所述读时钟信号。
4.根据权利要求1所述的一种时钟系统，其特征在于，所述使能信号单元包括使能触发器、解码器，所述使能触发器的输出引脚分为两路，一路连接所述使能触发器的输入引脚，所述输出引脚和输入引脚之间还连接有第一加法器，另一路连接所述解码器的输入端，所述解码器的输出端分为若干路，每一路分别与一个所述支路触发器的置位引脚对应连接。
5.根据权利要求1所述的一种时钟系统，其特征在于，所述选通装置包括选通触发器，所述选通触发器的输出端分为两路，一路与所述选通触发器的输入端相连，所述选通触发器的输出端与输入端之间还连接有第二加法器，另一路与所述多路选择器的选通端相连。
6.根据权利要求1所述的一种时钟系统，其特征在于，所述多路选择器的输出支路上设有延迟触发器，所述延迟触发器的时钟引脚接收所述读时钟信号。
7.根据权利要求1所述的一种时钟系统，其特征在于，还包括用于检测FIFO容量状态并输出相应的容量状态信号的容量检测模块。
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