CN101078944A - 时钟切换电路 - Google Patents

Abstract

一种时钟切换电路，尤其是涉及一种无毛刺时钟切换电路。包括有数据选择器、级联的三级同步电路、延时电路和门控电路，数据选择器切换输入的时钟信号产生有毛刺的时钟信号，三级同步电路同步于数据选择器输出的时钟信号，第一级同步电路和第三级同步电路的输出信号在门控电路中进行异或，用于屏蔽时钟信号切换后产生的毛刺，延时电路使时钟信号延时，避免时钟信号边沿与同步电路输出的电平同时翻转，从而产生新的毛刺，本发明时钟切换电路用于具有多路时钟信号的系统中，实现时钟的无毛刺切换。

Description

时钟切换电路

                            技术领域

本发明涉及一种时钟切换电路，尤其是涉及一种无毛刺时钟切换电路。

                            背景技术

普通的数据选择器电路虽然能够完成对输入时钟信号的切换，但是由于输入时钟频率的差异，以及选择控制信号的非同步，很容易在切换的过程中造成时钟信号有毛刺或者相邻跳变沿之间的距离远小于时钟的半周期。这个不稳定的时钟切换过程容易造成误触发事件，并且会影响到电路的稳定性。

                            发明内容

本发明的目的在于克服现有技术之不足，提供一种无毛刺的时钟切换电路。本发明的上述目的由以下技术方案实现：如图1所示，三级同步电路级联，数据选择信号SEL连接同步电路一的输入端，当需要切换时钟时，SEL信号变化一次电平，在数据选择器输出的时钟信号CLK3的有效边沿同步触发下，三级同步电路同步传递数据选择信号SEL，即SEL信号分别经过CLK3的一、二、三个有效边沿传递到SEL1、SEL2和SEL3。门控电路的三个输入端分别来自同步电路一的输出端SEL1、同步电路三的输出端SEL3和数据选择器的输出时钟信号CLK3经延时电路后的时钟信号CLK4。在同步电路一的输出端SEL1的跳变时刻到同步电路三输出端SEL3的跳变时刻之间，门控电路禁止延时电路输出的时钟信号CLK4输出，门控电路的输出为无毛刺的时钟信号CLK5。数据选择器的输入至少有两路时钟输入信号CLK，同步选通电路的输入是选择编码输入信号SEL0，在数据选择器输出的时钟信号CLK3的有效边沿同步触发下，输出到数据选择器的控制端S，用于控制选择输入的时钟信号CLK中的一路输出CLK3，选择编码输入信号SEL0的路数的编码组合数应大于或等于时钟输入信号CLK的个数。

如图2所示，当时钟输入信号CLK为两路信号CLK1和CLK2时，数据选择器为二选一电路，选择编码输入信号只有一路，即为数据选择信号SEL。同步选通电路只有一路输入信号SEL，此时同步选通电路和同步电路的功能相同，都是一位的同步电路，所以省略同步选通电路，同步电路一的输出SEL1接数据选择器的控制端S。

当三个同步电路均可以由D型触发器构成时，时钟信号的有效边沿取上升沿。三个D型触发器的时钟输入端CK均连接数据选择器输出的时钟信号CLK3，数据选择信号SEL连接到同步电路一的D型触发器的数据输入端D，上一级同步电路的D型触发器的数据输出端Q连接下一级同步电路的D型触发器的数据输入端D，在CLK3的上升沿将数据端的数据打入触发器。

门控电路可以由门电路组成，同步电路一和同步电路三的D型触发器的数据输出端的信号SEL1、SEL3经异或门和非门到与门的一个输入端，与门的另一个输入端连接所述的延时电路的输出的时钟信号CLK4，即在SEL1和SEL3不同时，与门输出时钟信号，其为无毛刺的时钟信号CLK5。

当然同步电路的级数，在三级或三级以上均可以实现无毛刺的时钟信号输出。三级同步与多级同步的区别在于门控禁止的时间不同。当采用多级同步电路时，第一级同步电路的输出和最后一级同步电路的输出作为门控边沿输入到门控电路。

本发明的优点及效果：消除多路时钟切换时产生的毛刺，即时钟信号切换时，通过同步电路使切换点落在切换前时钟的有效边沿，如上升沿，使切换前的时钟信号为一完整波形；在切换点之后，屏蔽切换后时钟信号可能出现的不完整波形，使输出从一完整波形开始。

从图3中所知，当需要切换时钟时，数据选择信号SEL信号变化一次电平，此时并不切换时钟信号，在数据选择器输出的时钟信号CLK3的上升沿同步触发下，SEL的变化才被打入触发器102，其输出SEL1用于控制数据选择器101，使其输出时钟信号CLK3发生切换，从而保证了切换点之前的时钟信号为一完整波形。触发器102、103、104级联，数据选择信号SEL信号在时钟信号CLK3的同步触发下在三个触发器中传递，SEL信号经过三个CLK3的上升沿后传到SEL3，在CLK3的第一个上升沿和第三个上升沿之间，信号SEL1和SEL3不同，经过异或门106、非门107和与门108控制在CLK3的第一个和第三个上升沿之间禁止时钟信号输出，从而屏蔽切换后时钟信号可能出现的不完整波形，使输出从一完整波形开始。同时因触发器104、异或门106和非门107支路有物理延时，时钟信号CLK3应经过一个延时时间大于该支路的延时器，从而避免因电路物理延时带来的毛刺。

                        附图说明

图1是本发明的多路时钟切换电路原理图；

图2是本发明的两路时钟切换电路原理图；

图3是本发明的两路时钟切换电路；

图4是本发明的时钟切换波形图之一；

图5是本发明的时钟切换波形图之二。

                      具体实施方式

下面结合附图与具体实施方式对本发明作进一步详细描述。

图3为两路时钟切换电路，其中包含的主要器件为：二选一数据选择器切换电路101，D型触发器102、103和104，延迟单元电路105，异或门106，非门107和与门108。包含的主要信号为：两路输入时钟信号CLK1和CLK2，直接切换时钟信号输出CLK3，时钟选择信号SEL，SEL信号经过D触发器102、103、104与CLK3依次同步所得触发信号SEL1、SEL2、SEL3，SEL1和SEL3异或所得的NGATE信号及其反信号GATE，CLK3经延迟的时钟信号CLK4，和最终输出的无毛刺时钟信号CLK5。

二选一数据选择器切换电路101的两路时钟输入为CLK1和CLK2，输出为直接切换所得的有毛刺的时钟信号CLK3。控制时钟切换的选择信号为SEL1，SEL1为输入选择信号SEL经过D触发器102与CLK3同步所得的触发信号，SEL1的跳变产生于SEL跳变后的第一个CLK3上升沿处。这样就保证了时钟的切换点之前的一个时钟周期的完整性。触发信号SEL1、SEL2和SEL3分别由D触发器102、103和104产生，依次对齐CLK3在SEL翻转之后的三个上升沿。SEL1和SEL3信号标明了门控信号GATE的两边边界，SEL1和SEL3经过异或门106得到反门控信号NGATE，NGATE再经过非门107得到门控信号GATE。GATE信号用来屏蔽时钟切换过程中不平滑的部分。CLK3经过延时单元电路105得到少量延迟后的有毛刺时钟信号CLK4。GATE信号和CLK4经过与门108得到最终输出的无毛刺时钟信号。

延迟单元电路105实现功能为延迟时钟信号，目的是避免在去毛刺的过程中产生新的毛刺，其作用是保证屏蔽时钟不稳定段的时候不产生新的毛刺。在图3中，门控信号GATE经过几次同步和一些组合电路，必定比CLK3有更大的电路延迟，因此需在CLK3输入与门之前插入适当的延时，时钟CLK3经过延迟单元电路105延迟得到CLK4，可以保证CLK4在和门控信号GATE做与操作时，GATE的两个边沿都对应CLK4的低电平，使整个切换过程时钟输出都为平滑的低电平。

图4是时钟信号由CLK1向CLK2切换的过程中各信号的时序图。CLK1和CLK2为两路不同的时钟输入信号。CLK3为直接切换的有毛刺时钟输出信号。外来的时钟选择信号SEL初始为0，输出时钟为CLK1。在t0时刻，时钟选择信号发生由0到1的跳变，此时时钟不会马上切换，因为立刻切换会造成切换点前后各有一个残周期。t1时刻，CLK1第一次出现上升沿，即CLK3第一次出现上升沿，电路触发产生SEL1，并且进行时钟切换，这时CLK3时钟输出变为CLK2，t1之前的一个周期为完整周期，t1之后的一个周期为CLK2的一个残周期。t3时刻为第二个上升沿，触发产生SEL2。t4时刻为第三个上升沿，触发产生SEL3。由图示可知，SEL1和SEL3恰为门控信号GATE的两个边沿，这两个边沿之间的部分为屏蔽区域，长度为CLK2的一个残周期加上一个整周期。由于CLK3和GATE在t1和t4时刻的两个跳变沿是重合的，直接与操作会产生毛刺，所以应当将CLK3适当延迟，使两个信号的边沿错开。图中CLK4为时钟信号CLK3延迟后的信号，延迟大小为(t2-t1)，可以看出t1之前有一宽度为(T1/2)-(t2-t1)的低电平，t4之后有宽度为(t2-t1)的低电平，其中T1为CLK1的周期。而CLK5在t1到t4之间的部分被屏蔽后，就得到一段平滑的低电平过渡区域。因此，延迟单元电路对时钟的延迟应小于CLK1和CLK2中较小周期的一半，而且应当大于电路中SEL1信号到GATE信号之间的电路的物理延迟，这样才能保证过渡区域为平滑的低电平。图4所示的切换点后的残周期略大于半周期，这是会产生毛刺的第一种特例情况，如图所示，在t1时刻之后会有一个明显的毛刺。如果残周期远大于半周期，而接近于完整周期，则即使是直接切换也不会有明显毛刺，再经过屏蔽后波形会更平整。

图5是无毛刺时钟切换电路在由第二路CLK2时钟向第一路CLK1切换的过程中，所有信号的时序图。外来的时钟选择信号SEL初始为1，输出时钟为CLK2。在t0时刻，时钟选择信号发生由1到0的跳变，此时时钟不会马上切换。t1时刻，CLK1第一次出现上升沿，即CLK3第一次出现上升沿，电路触发产生SEL1，并且进行时钟切换，这时CLK3时钟输出变为CLK1。t1之前的一个周期为完整周期，t1之后的一个周期为CLK1的一个残周期。t3时刻为第二个上升沿，触发产生SEL2。t4时刻为第三个上升沿，触发产生SEL3。如图所示，是残周期小于半周期时产生毛刺的情况，t1和t2之间为残周期，由于电路各支路物理延迟的差别，CLK3在t1时刻后面通常会有一个很窄的脉冲，可以经过延迟和屏蔽消除。另外应当说明的是，如果t1和t2之间的时间间隔很小，即残周期远小于半周期，则t1后的窄脉冲和t2时刻的上升沿距离很近，如果D触发器建立时间不足，则SEL2和SEL3都会顺延一个周期产生，相应的屏蔽区域也会被拉长一个周期。

Claims (3)

1、一种时钟切换电路，包括有切换输入时钟信号(CLK)的数据选择器，其特征是：三级同步电路级联，数据选择信号(SEL)连接同步电路一的输入端，在数据选择器输出的时钟信号(CLK3)的有效边沿同步触发下，三级同步电路同步传递数据选择信号(SEL)；门控电路的三个输入端分别来自同步电路一的输出端(SEL1)、同步电路三的输出端(SEL3)和数据选择器的输出时钟信号(CLK3)经延时电路后的时钟信号(CLK4)；在同步电路一的输出端(SEL1)的跳变时刻到同步电路三输出端(SEL3)的跳变时刻之间，门控电路禁止延时电路输出的时钟信号(CLK4)输出，门控电路的输出为无毛刺的时钟信号(CLK5)；至少有两路时钟输入信号(CLK)输入数据选择器，其控制端的控制信号(S)同步于其输出时钟信号(CLK3)的有效边沿，数据选择器输出的时钟信号(CLK3)是其时钟输入信号(CLK)中的一路，数据选择器的控制信号(S)的路数的编码组合数应大于或等于时钟输入信号(CLK)的个数。

2、根据权利要求1所述的时钟切换电路，其特征是，所述的时钟输入信号为两路信号(CLK1、CLK2)，所述的数据选择器为二选一电路，同步电路一的输出信号(SEL1)连接数据选择器的控制端(S)。

3、根据权利要求2所述的时钟切换电路，其特征是，所述的三个同步电路均由D型触发器(102、103、104)构成，三个D型触发器的时钟输入端(CK)均连接数据选择器输出的时钟信号(CLK3)，数据选择信号(SEL)连接到同步电路一的D型触发器的数据输入端(D)，上一级同步电路的D型触发器的数据输出端(Q)连接下一级同步电路的D型触发器的数据输入端(D)；所述的门控电路由门电路组成：同步电路一和同步电路三的D型触发器的数据输出端的信号(SEL1、SEL3)经异或门(106)和非门(107)到与门(108)的一个输入端，与门(108)的另一个输入端连接所述的延时电路的输出的时钟信号(CLK4)，与门(108)的输出为无毛刺的时钟信号(CLK5)。

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