CN101546207B

CN101546207B - 时钟信号切换电路

Info

Publication number: CN101546207B
Application number: CN2008100870150A
Authority: CN
Inventors: 杨千柏; 郑文平
Original assignee: Holtek Semiconductor Inc
Current assignee: Core Group Integrated Circuit Xiamen Co Ltd
Priority date: 2008-03-28
Filing date: 2008-03-28
Publication date: 2011-08-10
Anticipated expiration: 2028-03-28
Also published as: CN101546207A

Abstract

本发明涉及一种时钟信号切换电路，包含一取样频率选择器、一同步切换控制器及一可控制频率输出选择器。该取样频率选择器接收一第一时钟信号(CLK1)及一第二时钟信号(CLK2)，且依一频率选择信号的状态决定输出CLK1及CLK2之一。该同步切换控制器，接收来自该取样频率选择器的CLK1及CLK2之一，且根据该频率选择信号的状态及来自该取样频率选择器的CLK1及CLK2之一的有效缘的同步信号，而分别输出一频率选择控制信号(CLKSEL)及一频率输出控制信号(CONTROL)。该可控制频率输出选择器，接收该CLK1及该CLK2及来自该同步切换控制器的CLKSEL，且依来自该同步切换控制器的CONTROL的状态决定是否输出该CLK1及CLK2之一。

Description

时钟信号切换电路

技术领域

本发明涉及一种时钟信号切换电路(clock signal switch circuit)，特别地，在此时钟信号切换电路中，依据至少接收的一第一时钟信号及一第二时钟信号的正缘或负缘变化来决定该等时钟信号切换之一的时段点。

背景技术

为人所熟知的，在现今的计算机系统中包含许多复杂的数字电路(digitalcircuit)，而这些数字电路运作通常由某一固定的频率时钟信号(clock signal)所控制。需了解的，由一石英振荡器(crystal oscillator)所产生的时钟信号是在一高位准(high)及一低位准(low)状态之间进行振荡，且该时钟信号通常具有50％的工作周期(duty cycle)并以方波(square wave)形式显示。该些数字电路，如微处理器(microprocessor)亦由外部而来的时钟信号所驱动，以利内部运作的定时(time)及同步(synchronization)的目的，其中同步是依照该时钟信号的正缘(positive edge)、负缘(negative edge)甚或两者而被触发(trigger)的。

以目前较复杂的计算机系统而论，皆提供多种不同的时钟信号，以个人计算机而言，时钟信号的频率有8MHz、12MHz、16MHz、20MHz、25MHz、30MHz、33MHz等等。

再者，在计算机系统中，通常需要将系统运作时所需的时钟信号从目前的频率切换至另一频率。一示例中，使用者正执行某绘图程序，却发现以目前的时钟信号运作，程序执行太慢，使用者欲提高执行速度须将时钟信号由低频率(如8MHz)转换至高频率(如30MHz)。或另一示例中，当某一游戏程序在高频率的运作下，使用者无法跟上游戏速度时，也必需将时钟信号转换成低频率者，以便使用者可以在较慢的反应时段来进行游戏。

而在该计算机系统中进行多个时钟信号切换时，已知的方法，如图1A所示，该图为一种现有的切换时钟信号的电路，此电路是以一个2对1多任务器(multiplexer，mux)10依据一控制信号16(以二进制表示)所输入的状态来完成由石英振荡器此类型的时钟产生器产生的一第一时钟信号12与一第二时钟信号14的相互切换，其中在软件程序或硬件产生的控制信号16控制之下，将欲得的一时钟信号(CLOCK OUT)输出至一信号线18上，需提及的，该2对1多任务器依据该控制信号16为二进制”0”时，选择输出该第二时钟信号14；该控制信号16为二进制”1”时，选择输出该第一时钟信号12。

承上，请一并参考图1A及图1B所示，其中，显示了二个时钟信号12及14分别输入至2对1多任务器10的两输入端P0及P1与在该信号线18上所输出的输出时钟信号CLOCK OUT的时钟信号的切换波形图。在图1B中，在时段T1期间，首先，一控制信号16(处于高位准状态，二进制表示为“1”)输入至该2对1多任务器的选择输入端PS，使得该第一时钟信号12输出，随后，在时段T2期间，该控制信号16切换为二进制表示”0”(处于低位准状态)，使得该第二时钟信号14输出在该信号线18上。

虽然利用此2对1多任务器10能达到两时钟信号切换的目的，但可惜的是，该2对1多任务器10为一种数字电路，其包含的电子组件如多个正反器(flip对flop)，是由一脉波(pulse)所触发。假如该脉波短于一特定的最小的时段时，则该脉波称之为闪动(glitch)噪声。一般而言，闪动噪声通常造成微处理器或其它电子组件发生误动作的情况，因而影想到计算机系统正常的运作状态。

因此，如能提出一种时钟信号切换电路系在切换该时钟信号的同时能解决闪动噪声的问题应是重要的。

发明内容

本发明的目的在于提供一种时钟信号切换电路，主要由一取样频率选择器、一同步切换控制器及一可控制频率输出选择器所组成，在设计此些数字电路时，只需较少的数字电路组件，大幅地减少制造成本，进而减低时钟信号切换电路上的功率消耗。

本发明的另一目在于提供一种时钟信号切换电路，针对现有技术中切换电路所产生的闪动噪声的问题而提出一种时钟信号切换电路。

为了达到上述目的，本发明提供一种时钟信号切换电路，其包含一取样频率选择器、一同步切换控制器及一可控制频率输出选择器。该取样频率选择器接收至少一第一时钟信号及一第二时钟信号，且根据一频率选择信号的状态决定输出该第一时钟信号及该第二时钟信号的其中之一。该同步切换控制器，接收来自该取样频率选择器的该第一时钟信号及该第二时钟信号的其中之一，且根据该频率选择信号的状态及来自该取样频率选择器的第一时钟信号及第二时钟信号之一的有效缘的同步信号，分别输出一频率选择控制信号及一频率输出控制信号。该可控制频率输出选择器，接收该第一时钟信号及该第二时钟信号及来自该同步切换控制器的频率选择控制信号，且根据来自该同步切换控制器的频率输出控制信号的状态决定是否输出该第一时钟信号及该第二时钟信号的其中之一。

附图说明

图1A为背景技术中的时钟信号切换电路的示意图；

图1B为根据背景技术的时钟信号切换电路绘出的各信号波形图；

图2A为本发明的时钟信号切换电路的电路图；

图2B为根据图2A所绘出的本发明时钟信号切换电路的第一时钟信号CLK1、第二时钟信号CLK2、频率选择信号S₀、频率选择控制信号CLKSEL及频率输出控制信号CONTROL的波形图；

图2C为根据图2B的时钟信号切换电路所绘出的该时钟切换的一种实现电路；

图3是本发明的另一时钟信号切换电路的电路图，其显示出当输入n个不同频率的时钟信号至第一多任务器及第二多任务器时的情况。

标号说明

10：2对1多任务器；

12：第一时钟信号；

14：第二时钟信号；

16：控制信号；

18：信号线；

2：时钟信号切换电路；

20：取样频率选择器(第一2对1多任务器)；

21：同步切换控制器；

211：脉冲缘侦测器；

212：第一运算逻辑单元；

22：可控制频率输出选择器；

221：第二2对1多任务器；以及

222：第二运算逻辑单元。

具体实施方式

为了更进一步说明本发明为达成预定目的所采取的技术、手段及功效，请参阅以下有关本发明的详细说明与附图，相信对本发明的目的、特征与特点，当可由此得到深入且具体的了解，然而所附的附图仅提供参考与说明作用，并非用来对本发明加以限制。

在许多复杂的集成电路中，使用一时钟信号是为了同步化此集成电路的不同部分。特别地，在同步数字电路中，一时钟信号通常作为一种用于协调(coordinate)两个或两个以上的电路的运作信号。

再者，随着科技的进步，对于计算机系统上的芯片功能的需求日益增加，使得这些集成电路在硬件的线路上变得更复杂，而施加在这些电路内的逻辑运算单元的时钟信号由于闪动噪声的经常发生，其信号的正确性也随之不准确。有鉴于此，本发明提出一种时钟信号切换电路，可解决先前背景技术中的缺陷和不足。

首先，先需了解的，以一个人计算机操作系统为例，在主机板上的微处理器用以提供整个计算机系统运作的多个时钟信号，是由如石英振荡器此类型的时钟产生器(clock generator)所产生。在本实施例中，由石英振荡器产生如200MHz的第一时钟信号以及如2MHz的第二时钟信号为代表说明。

请一并参考图2A及图2B，图2A为本发明的时钟信号切换电路的电路图，图2B为根据图2A而绘示的本发明的时钟信号切换电路的有关时钟信号的波形图。从图2A可知，本发明的时钟信号切换电路2包含一取样频率选择器20、一同步切换控制器21及一可控制频率输出选择器22。其中，该取样频率选择器20接收来自时钟产生器(未在图中显示)的一第一时钟信号CLK1(200MHz)及一第二时钟信号CLK2(2MHz)，且该取样频率选择器20是依据由软件程序或硬件所产生的频率选择信号S₀的状态，来决定输出来自该时钟产生器所产生的第一时钟信号CLKl及第二时钟信号CLK2的其中之一，而此取样频率选择器20是在图2C(其中，图2C为图2B的各电路方块的实现电路，以下请同时参阅图2A、图2B及图2C)中所显示的第一2对1多任务器20(multiplexer，mux)的代表，而为人所熟知的，该第一2对1多任务器20为一种逻辑电路(logic circuits)，是由2个AND门、2个OR门及一个NOT门所组成的。前述的频率选择信号S₀为一个二进制信号，而在数字电路中，此第一2对1多任务器20依据该二进制信号S₀的0或1的逻辑值，来选择出一期望的时钟信号。

在图2B中也一并绘示出了此二进制信号S₀的波形图，在T1时期，该二进制信号S₀处于一低准位状态(low level)。而针对在图2C中的第一2对1多任务器20的运作状态，以表1的真值表(truth table)为本实施说明，其中符号A及B分别为该第一2对1多任务器20的一个输入端，且该输入端A用于接收来自时钟产生器所生的第一时钟信号CLK1，该输入端B用于接收来自时钟产生器所生的第二时钟信号CLK2，符号S为一选择输入端，用于接收二进制信号S₀，符号Z为一输出端。

S	A	B	Z
				0	CLK1	CLK2	CLK1
1	CLK1	CLK2	CLK2

表1

从上述真值表所述内容清楚地可知，当该选择输入端S所接收的二进制信号S₀为0时，则输出端Z输出来自时钟产生器所产生的第一时钟信号CLK1，当该选择输入端S所接收的二进制信号S₀为1时，该输出端Z输出来自时钟产生器所产生的第二时钟信号CLK2。而由图2B的相关时钟信号的波形图可知，在T1时期，因选择输入端S所接收的二进制信号S₀为0，所以，从该第一2对1多任务器20的输出端Z输出来自时钟产生器所产生的第一时钟信号CLK1。

承上，在图2A中，该同步切换控制器21耦接所述的取样频率选择器20，接收来自取样频率选择器20的第一时钟信号CLK1及第二时钟信号CLK2的其中之一，且该同步切换控制器21根据频率选择信号S₀的状态，以及来自取样频率选择器的CLK1及CLK2之一的有效缘的同步信号，分别输出一频率选择控制信号CLKSEL及一频率输出控制信号CONTROL。仍需讲述地是，该同步切换控制器包含一脉冲缘(edge)侦测器211及一第一运算逻辑单元212，参见图2C，本领域的技术人员可知，该脉冲缘检测器211可分为正缘(Positive对edge)触发边缘检测器及负缘(Negative对edge)触发边缘检测器。其中，正缘检测是检测由0转1，负缘检测是检测由1转0时。在本电路中，此脉冲缘检测器211为一RS型正反器(flip对flop)，或一D型正反器，或一JK型正反器，或一T型正反器。在图2C中所显示的脉冲缘检测器211是以D型正反器为例的，该D型正反器211具有一个输入端D、一个输出端Q和一个时钟输入端CK。

本领域的技术人员可知，D型正反器可区分为正缘触发D型正反器及负缘触发D型正反器，前者为输入的资料会在时钟信号由0→1时(上升缘)被侦测到，后者则为输入的资料会在时钟信号下降缘被侦测到，而经由时钟信号的有效缘进一步触发该正反器动作，并将资料传送至输出端。如表2所示，表示为一正缘触发D型正反器依据时钟输入端CK所接收的时钟信号的有效缘(上升缘)及非有效缘(非上升缘)及该输入端D接收的二进制信号S₀的数值，而输出的相关情形(以本电路的实施说明)。

Clock	D	Q	Qprev
				上升缘	0	0	X
上升缘	1	1	X
				Non對Rising	X	constant

表2

根据上述，在图2C中，在时段T1期间，该正缘触发D型正反器211的输入端D接收二进制信号S₀(低准位状态，亦是0)，该时钟输入端CK是接收来自该第一2对1多任务器20的第一时钟信号CLK1，此时，若来自该第一2对1多任务器20的第一时钟信号CLK1处于上升缘(自第1条虚线算起)且该输入端D为0时，则根据表2所述，该输出端Q则输出一频率选择控制信号CLKSEL(低准位状态，亦是为0)。

而与该正缘触发D型正反器211耦接的第一运算逻辑单元212用于检测二进制信号S₀的切换模式。对于所接收的该二进制信号S₀的0或1的数字模式，该第一运算逻辑单元212为一种具有布尔运算功能(Boolean operation)的数字逻辑电路，其是一XOR门、或一XNOR门、或一OR门、或一AND门、或一NAND门、或一NOR门、或一NOT门、或一MOS。以图2C中的XOR门212为例，在时段T1期间，该XOR门212接收二进制信号S₀(低准位状态，亦是0)及由该正缘触发D型正反器211的输出端Q所输出的频率选择控制信号CLKSEL(低准位状态，亦是为0)，经一次XOR运算后而得出一频率输出控制信号CONTROL(低准位状态，亦是为0)。

而为能决定是否输出第一时钟信号CLK1及第二时钟信号CLK2的其中之一，故本发明的时钟切换电路中提供一可控制的选择器。在图2A中的可控制频率输出选择器22是接收来自该时钟产生器所产生的第一时钟信号CLK1及第二时钟信号CLK2及来自同步切换控制器21所产生的频率选择控制信号CLKSEL与频率输出控制信号CONTROL。其中，所述的可控制频率输出选择器22所决定的时钟信号过程及较详细的电路揭示如下。

在图2C中可知，该可控制频率输出选择器22包含一第二2对1多任务器221及一第二运算逻辑单元222。该第二2对1多任务器21与前述的第一2对1多任务器20的组成组件相同，也就是，该第二2对1多任务器221是由2个AND门、2个OR门及1个NOT门所组成的。且该第二2对1多任务器221所依据的真值表相同于表1，并且也显示为表3。如表3所示，其中符号A’及B’分别为该第二2对1多任务器221的一个输入端，该输入端A’用于接收来自时钟产生器所产生的第一时钟信号CLK1，该输入端B’用于接收来自时钟产生器所产生的第二时钟信号CLK2，符号S’为选择输入端，用于接收二进制信号S₀，及符号Z’为输出端。

S’	A’	B’	Z’
				0	CLK1	CLK2	CLK1
1	CLK1	CLK2	CLK2

表3

从表3的真值表的所述内容清楚地可知，当该选择输入端S’所接收的该二进制信号S₀为0时，该输出端Z’系输出来自该时钟产生器所产生的该第一时钟信号CLK1，同样地，当该选择输入端S’所接收的该二进制信号S₀为1时，则该输出端Z’系输出来自该时钟产生器所产生的该第二时钟信号CLK2。由第2B图之该等时钟信号之波形图可知，于T1时期，该二进制信号S₀为0时，自该第二2对1多任务器221之该输出端Z’系输出该第一时钟信号CLK1。

而与该第二2对1多任务器221耦接的第二运算逻辑单元222是为一XOR门、或一XNOR门、或一OR门、或一AND门、或一NAND门、或一NOR门、或一NOT门、或一MOS。在所述的可控制频率输出选择器22中，该第二运算逻辑单元222为一种具布尔运算功能的数字逻辑电路。其中，该第二运算逻辑单元222以图2C中的OR门222为例，在时段T1期间，在该可控制频率输出选择器22内的OR门222接收来自第一运算逻辑单元212(XOR门)的该频率输出控制信号CONTROL(低准位状态，亦为0)，及由第一2对1多任务器20所选择出的第一时钟信号CLK1，经一次OR运算后，因该频率输出控制信号为0状态，故来自该第二2对1多任务器221的第一时钟信号CLK1经该OR门222导通(pass)，在该OR门222的输出端CLOCKOUT输出来自第二2对1多任务器221的第一时钟信号CLK1。

而图2C在时段T2期间，该二进制信号S₀从一低位准状态转为一高位准状态时(0→1)，至此，该二进制信号S₀为1输入至第一2对1多任务器20的选择输入端S，该第一2对1多任务器20是根据真值表(表1)而输出来自时钟产生器所产生的第二时钟信号CLK2，并输至该正缘触发D型正反器211的时钟输入端CK，此时，处于时段T2期间的来自该第一2对1多任务器20的第二时钟信号CLK2为下降缘状态，此下降缘状态对于该同步切换控制器21内的正缘触发D型正反器211为一非有效缘，及依据该输入端D所接收的二进制信号S₀为1，如表2所示，该正缘触发D型正反器211的输出端Q输出值将不会改变，因而该输出端Q所输出的频率选择控制信号CLKSEL仍为低位准状态(亦是为0)。

而当所述的第二2对1多任务器221的输入端A’及输入端B’分别接收来自时钟产生器所产生的第一时钟信号CLK1及第二时钟信号CLK2，且该第二2对1多任务器221依据频率选择控制信号CLKSEL(低位准状态，亦是为0)而在输出端Z’输出第一时钟信号CLK1至OR门的输入端。

同时，在图2C中的时段T2期间，在该同步切换控制器21内的XOR门212分别接收二进制信号S₀(高位准状态，亦是为1)及由正缘触发D型正反器21所输出的频率选择控制信号CLKSEL(低位准状态，亦是为0)，经所述的XOR门212进行一次XOR运算，得出频率输出控制信号CONTROL(高位准状态，亦是为1)，并将频率输出控制信号CONTROL(高位准状态，亦是为1)输入至OR门222的另一输入端。

而在该可控制频率输出选择器22内的该OR门222分别接收来自XOR门212的频率输出控制信号CONTROL(高位准状态，亦是为1)及来自第二2对1多任务器221的第一时钟信号CLK1，而该OR门222因接收频率输出控制信号CONTROL(高位准状态，亦是为1)而在OR门222的输出端CLOCKOUT输出一高准位信号(高位准状态，亦是为1)，此高准位信号亦是处于时段T2期间的一小段时间τ(自第1条虚线至第2条虚线之间)，称之为等待时间(hold time)。持续地，来自第一2对1多任务器20的第二时钟信号CLK2从下降缘状态转换至上升缘时，来自第一2对1多任务器20的第二时钟信号CLK2的上升缘状态输入至正缘触发D型正反器211的时钟输入端CK，至此，该正缘触发D型正反器211依据表2所述，依据输入端D所接收的二进制信号S₀(高位准状态，亦是为1)及时钟输入端CK所接收的上升缘(有效缘)进1步触发正缘触发D型正反器211动作，并将资料传送至输出正缘触发D型正反器211的输出端Q，致使该输出端Q输出频率选择控制信号CLKSEL(高位准状态，亦是为1)。

同时，来自时钟产生器所产生的第一时钟信号CLK1及第二时钟信号CLK2分别输至第二2对1多任务器221的输入端A’及输入端B’。该第二2对1多任务器221依据来自正缘触发D型正反器的频率选择控制信号CLKSEL(高位准状态，亦是为1)而输出第二时钟信号CLK2至OR门222的输入端。

而在时段T2期间，在同步切换控制器21内的XOR门212是分别接收二进制信号S₀(高位准状态，亦是为1)及由正缘触发D型正反器211所输出的频率选择控制信号CLKSEL(高位准状态，亦是为1)，则这两信号S₀、CLKSEL经XOR门212进行一次XOR运算，输出频率输出控制信号CONTROL(低位准状态，亦是为0)至OR门222的另一输入端。

至此，在经τ时间后，在可控制频率输出选择器22内的OR门222接收来自XOR门212的频率输出控制信号CONTROL(低位准状态，亦是为0)及由第二2对1多任务器221所选择出的第二时钟信号CLK2经一次OR运算后，因频率输出控制信号CONTROL为低位准状态(亦是为0)，故来自该第二2对1多任务器22的第二时钟信号CLK2经该OR门222导通而在OR门222的输出端CLOCKOUT输出来自第二2对1多任务器221的第二时钟信号CLK2。明显地，从图2C的输出波形可知，所述的OR门222所输出的时钟信号已从第一时钟信号CLK1切换至第二时钟信号CLK2。

而在图2C的时段T2期间，所述的二进制信号S₀仍在高位准状态(亦是为1)，至一T3期间，该二进制信号S₀从高位准状态转换至低位准状态(1→0)，该二进制信号S₀为0，输入至第一2对1多任务器20的选择输入端S，该第一2对1多任务器20根据真值表(表1)，自该第一2对1多任务器20的输出端Z输出来自该时钟产生器所产生的第一时钟信号CLK1，并输至正缘触发D型正反器211的时钟输入端CK，此时，来自第一2对1多任务器20的第一时钟信号CLK1正处于上升缘状态(自第3条虚线算起)，此正处于上升缘状态对于同步切换控制器21内的正缘触发D型正反器211为一非有效缘，故该正缘触发D型正反器211的输出将不会改变，所以，该正缘触发D型正反器211的输出端Q所输出的频率选择控制信号CLKSEL仍保持前一次在T2期间的输出状态，即所输出的频率选择控制信号CLKSEL(仍是为1)，且依据输入该输入端D的二进制信号S₀为0，则如表2所示，依据该输入端D所接收的二进制信号S₀为0及时钟输入端CK所接收的正处于上升缘(非有效缘)不会触发正缘触发D型正反器211动作，以使得正缘触发D型正反器211的输出端Q输出一频率选择控制信号CLKSEL(高位准状态，亦是为1)。

而当所述的第二2对1多任务器221的输入端A’及输入端B’分别接收来自时钟产生器所产生的第一时钟信号CLK1及第二时钟信号CLK2且如表3所示时，该第二2对1多任务器221依据频率选择控制信号CLKSEL(低位准状态，亦是为0)，自第二2对1多任务器221的输出端Z’输出第一时钟信号CLK1至OR门222的一输入端。

同时，在图2C的时段T3期间，在该同步切换控制器21内的XOR门212分别接收二进制信号S₀(低位准状态，亦是为0)及由正缘触发D型正反器211所输出的频率选择控制信号CLKSEL(高位准状态，亦是为1)，经该XOR门212进行一次XOR运算，得出一频率输出控制信号CONTROL(高位准状态，亦是为1)，并将该频率输出控制信号CONTROL(高位准状态，亦是为1)输入至OR门222的另一输入端。

而在该可控制频率输出选择器22内的OR门222分别接收来自XOR门212的频率输出控制信号CONTROL(高位准状态，亦是为1)及来自第二2对1多任务器22的第一时钟信号CLK1，而该OR门222因接收频率输出控制信号CLKSEL(高位准状态，亦是为1)而在OR门222的一输出端CLOCK OUT输出一高准位信号(亦是为1)，此高准位信号亦是处于时段T3期间内的一小段时间τ₁(称之为另一等待时间)。持续地，来自该第一2对1多任务器20的第一时钟信号CLK1从下降缘状态转换至上升缘时(自第4条虚线起)，该时钟输入端CK所接收的上升缘(有效缘)进1步触发正缘触发D型正反器211动作，并将资料传送至正缘触发D型正反器211的输出端Q，如表2所述，该正缘触发D型正反器211依据输入端D所接收的二进制信号S₀(低位准状态，亦是为0)及其有效缘状态，该正缘触发D型正反器211的输出端Q输出一频率选择控制信号CLKSEL(低位准状态，亦是为0)。

同时，来自时钟产生器所产生的第一时钟信号CLK1及第二时钟信号CLK2分别输入至第二2对1多任务器221的输入端A’及输入端B’。该第二2对1多任务器221依据来自正缘触发D型正反器211的频率选择控制信号CLKSEL(低位准状态，亦是为0)，输出来自该第二2对1多任务器221的第一时钟信号CLK1至OR门222的一输入端。

而在时段T3期间(经时间τ₁后)，在该同步切换控制器21内的XOR门212分别接收二进制信号S₀(低位准状态，亦是为0)及由正缘触发D型正反器221所输出的频率选择控制信号CLKSEL(低位准状态，亦是为0)，则这两个信号S₀及CLKSEL经XOR门212进行一次XOR运算，输出一频率输出控制信号CONTROL(低位准状态，亦是为0)至OR门222的另一端。

至此，在经τ₁时间后，在该可控制频率输出选择器22内的OR门222接收来自XOR门212的频率输出控制信号CONTROL(低位准状态，亦是为0)及由该第二2对1多任务器221所选择出的第一时钟信号CLK1，经一次OR运算后，因该OR门222所接收的频率输出控制信号CONTROL为低位准状态(亦是为0)，故来自该第二2对1多任务器221的第一时钟信号CLK1经OR门222导通，在OR门的输出端CLOCK OUT输出来自第二2对1多任务器221的第一时钟信号CLK1。

从上述内容可知，本发明时钟信号切换电路与背景技术的差异为，将由石英振荡器此类型的时钟产生器所产生的第一时钟信号及第二时钟信号一并输入至如取样频率选择器此类型的第一多任务器及可控制频率输出选择器，其中该第一多任务器依据具有二进制的频率选择信号0或1的模式，相应地，输出0或1的模式所对应的第一时钟信号及第二时钟信号之一，输出至一同步切换控制器，其中，同步切换控制器包含一脉冲缘侦测器及一具布尔运算功能的第一运算逻辑单元，该脉冲缘侦测器为一正缘触发或一负缘触发RS型正反器、或一正缘触发或一负缘触发D型正反器、或一正缘触发或一负缘触发JK型正反器、或一正缘触发或一负缘触发T型正反器；该第一运算逻辑单元为一XOR门、或一XNOR门、或一OR门、或一AND门、或一NAND门、或一NOR门、或一NOT门、或一MOS；而该脉冲缘侦测器依据来自第一多任务器所输出的第一时钟信号及第二时钟信号之一的有效缘的同步信号，输出一具有二进制的频率选择控制信号且该第一运算逻辑单元依频率选择信号的0或1的数值进行一次布尔运算，输出一具有二进制的频率输出控制信号。

再者，已接收来自时钟产生器的第一时钟信号及第二时钟信号的可控制频率输出选择器所包含的第二多任务器依据来自脉冲缘侦测器的频率选择控制信号(0或1模式)，而相应地输出第一时钟信号及第二时钟信号的其中之一至该可控制频率输出选择器所包含的一具有布尔运算功能的第二运算逻辑单元；其中，该第二运算逻辑单元为一XOR门、或一XNOR门、或一OR门、或一AND门、或一NAND门、或一NOR门、或一NOT门、或一MOS。

而具有布尔运算功能的第二运算逻辑单元的二个输入端分别接收来自第一运算逻辑单元的频率输出控制信号与来自第二多任务器所选择出的第一时钟信号及第二时钟信号之一，并依据该频率输出控制信号(0或1数值)而决定是否输出第一时钟信号及第二时钟信号之一，而在可控制频率输出选择器内的第二运算逻辑单元因进行一布尔运算可决定这些时钟信号切换的时段点，避免闪动噪声发生达到可控制此些时钟信号之一的输出。

在本实施例中，所述的第二运算逻辑单元使用的OR门，在进行一次OR布尔运算如输出一高位准信号(亦是为1)为一等待时间，另一方面，该OR门进行一次OR布尔运算如输出一低位准信号(亦是为0)，则该OR门导通来自该第二多任务器所选出的第一时钟信号及第二时钟信号的其中之一，在图2C的波形说明图式中具良好的验证。

虽然在本实施例中，以石英振荡器所产生的第一时钟信号及第二时钟信号为代表说明。但对于多个不同频率的时钟信号(以n个不同频率的时钟信号为例，其中，n为大于1的正整数)欲输入时钟信号切换电路时，则该第一多任务器及该第二多任务器则均设计为具有n个输入端用以分别接收n个不同频率的时钟信号，相应地，该第一多任务器及该第二多任务器皆设计为具有

个选择输入端，如图3所示。

最后，还须讲述，在图2C中所使用的任一的正缘触发或负缘触发正反器，在本电路时钟信号切换电路中，主要用于从正反器的输入端到正反器的输出端同步于来自该时钟产生器所产生的第一时钟信号及第二时钟信号的其中之一的有效缘的同步信号。且为所熟知地，无论正缘触发或负缘触发正反器，差别仅在取样的时间不同，并不影响本发明的范围。

以上所述是利用较佳实施例详细说明本发明，而非限制本发明的范围，本发明由本领域技术人员所作的明显的修改和修饰，皆不脱离本发明的申请保护范围。

Claims

1.一种时钟信号切换电路，其特征在于，包含：

一取样频率选择器，其接收至少一第一时钟信号及一第二时钟信号，且该取样频率选择器是根据一频率选择信号的状态以决定输出该第一时钟信号及该第二时钟信号的其中之一；

一同步切换控制器，其接收来自该取样频率选择器的第一时钟信号及第二时钟信号的其中之一，且该同步切换控制器是根据该频率选择信号的状态及来自该取样频率选择器的第一时钟信号及第二时钟信号之一的有效缘的同步信号，而分别输出一频率选择控制信号及一频率输出控制信号；以及

一可控制频率输出选择器，其接收该第一时钟信号及该第二时钟信号及来自该同步切换控制器的频率选择控制信号，且该可控制频率输出选择器是根据来自该同步切换控制器的频率输出控制信号的状态以决定是否输出该第一时钟信号及该第二时钟信号的其中之一。

2.如权利要求1所述的时钟信号切换电路，其特征在于，所述的取样频率选择器为一第一多任务器，或由多个逻辑门所组成。

3.如权利要求1所述的时钟信号切换电路，其特征在于，所述的频率选择信号、频率选择控制信号及频率输出控制信号皆为二进制信号。

4.如权利要求1所述的时钟信号切换电路，其特征在于，所述的同步切换控制器包含一脉冲缘侦测器以及一第一运算逻辑单元。

5.如权利要求4所述的时钟信号切换电路，其特征在于，所述的脉冲缘侦测器是一正缘触发或一负缘触发RS型正反器，或者是一正缘触发或一负缘触发D型正反器，或者是一正缘触发或一负缘触发JK型正反器，或者是一正缘触发或一负缘触发T型正反器。

6.如权利要求4所述的时钟信号切换电路，其特征在于，所述的第一运算逻辑单元是一XOR门，或者是一XNOR门，或者是一OR门，或者是一AND门，或者是一NAND门，或者是一NOR门，或者是一NOT门，或者是一MOS。

7.如权利要求4所述的时钟信号切换电路，其特征在于，所述的脉冲缘侦测器依据频率选择信号的状态及来自该取样频率选择器的第一时钟信号及第二时钟信号之一的有效缘的同步信号进行触发，产生频率选择控制信号。

8.如权利要求7所述的时钟信号切换电路，其特征在于，所述的第一运算逻辑单元根据频率选择信号的状态及来自脉冲缘侦测器的频率选择控制信号进行布尔运算，产生频率输出控制信号。

9.如权利要求8所述的时钟信号切换电路，其特征在于，所述的可控制频率输出选择器包含一第二多任务器以及一第二运算逻辑单元。

10.如权利要求9所述的时钟信号切换电路，其特征在于，所述的第二多任务器接收第一时钟信号及第二时钟信号，并根据来自脉冲缘侦测器的频率选择控制信号的状态以决定输出第一时钟信号及第二时钟信号的其中之一。

11.如权利要求10所述的时钟信号切换电路，其特征在于，所述的第二运算逻辑单元根据来自第一运算逻辑单元的频率输出控制信号的状态进行布尔运算，决定是否输出第一时钟信号及第二时钟信号的其中之一。

12.如权利要求9所述的时钟信号切换电路，其特征在于，所述的第二运算逻辑单元是一XOR门，或者是一XNOR门，或者是一OR门，或者是一AND门，或者是一NAND门，或者是一NOR门、或者是一NOT门，或者是一MOS。

13.一种时钟信号切换电路，其特征在于，包含：

一第一多任务器，其接收至少一第一时钟信号及一第二时钟信号，且该第一多任务器根据一频率选择信号的状态以决定输出该第一时钟信号及该第二时钟信号的其中之一；

一同步切换控制器，其接收来自第一多任务器的第一时钟信号及第二时钟信号的其中之一，且该同步切换控制器根据频率选择信号的状态以及来自第一多任务器的第一时钟信号及第二时钟信号之一的有效缘的同步信号，分别输出一频率选择控制信号及一频率输出控制信号；

一第二多任务器，接收第一时钟信号及第二时钟信号，且该第二多任务器根据来自该同步切换控制器的频率选择控制信号，决定输出第一时钟信号及第二时钟信号的其中之一；以及

一运算逻辑单元，接收来自第二多任务器的第一时钟信号及第二时钟信号的其中之一，且该运算逻辑单元根据来自该同步切换控制器的频率输出控制信号的状态，决定是否输出该第一时钟信号及该第二时钟信号的其中之一。

14.如权利要求13所述的时钟信号切换电路，其特征在于，当所述的第一多任务器及第二多任务器分别接收n个不同频率的时钟信号时，n为大于1的正整数，则该第一多任务器及该第二多任务器均为具有[log₂n]个选择输入端。