CN102377425B - 多相位时钟切换装置及其方法 - Google Patents

Abstract

本发明公开了一种多相位时钟切换装置及其方法。该多相位时钟切换装置包含有：多个相位选择电路，用以分别接收多个相位时钟信号，根据一切换信号决定如何输出这些相位时钟信号，以产生一输出信号，每一相位选择电路包含有一选择单元与一保护单元。该选择单元接收至少一相位时钟信号，依据至少一相位时钟信号与一选择信号决定如何输出一相位时钟信号。而保护单元依据相位时钟信号与切换信号，决定如何产生选择信号。

Description

多相位时钟切换装置及其方法

技术领域

本发明涉及一种切换装置，特别涉及一种多相位时钟切换装置及其方法。

背景技术

图1A示出一已知锁相回路(Phase lock loop)10与一相位选择装置(Phase selecting device)11的示意图。锁相回路10用以输出多个相位时钟信号(Clock phase signal)。相位选择装置11接收这些相位时钟信号，依据一切换信号S，来选择其中一相位时钟信号P输出，产生一输出信号O。

一般已知的相位选择装置11包含有多个相位选择电路11a与多个逻辑单元11b，如图1B所示。相位选择电路11a、逻辑单元的电路架构与耦接方式如图所示，不再赘述。

一般芯片均具备有时钟与切换时钟的功能。当芯片上的电路需要对时钟作相位调整时，常会使用相位选择装置11来切换时钟。

图1C示出相位选择装置11的运作波形图。为简化说明，仅采用图1B的相位选择电路11a0与11a1接收相位时钟信号P0与P1为例阐述已知电路的运作方式。请同时参阅图1B、图1C。

如图1C所示，一般相位选择电路11a0与11a1运作时会有下列四种切换状态，

切换状态1：切换信号S将相位时钟信号P0切换至P1(即将相位选择电路由11a0切换至11a1)，且此时P0为高电平、P1为低电平(正准备由低电平转换为高电平)。

切换状态2：切换信号S将相位时钟信号P0切换至P1(即将相位选择电路由11a0切换至11a1)，且此时P0为低电平、P1为高电平(正准备由高电平转换为低电平)。

切换状态3：切换信号S将相位时钟信号P1切换至P0(即将相位选择电路由11a1切换至11a0)，且此时P1为低电平(正准备由低电平转换为高电平)、P0为高电平。

切换状态4：切换信号S将相位时钟信号P1切换至P0(即将相位选择电路由11a1切换至11a0)，且此时P1为高电平(正准备由高电平转换为低电平)、P0为低电平。

须注意，该图中，粗体线条的时钟表示时钟信号有作用-即此时钟信号对输出信号O有贡献，而较细的线条的时钟表示时钟信号无作用-即此时钟信号对输出信号O无贡献。

在切换状态1、3、4，在切换过程中，已知的相位选择装置11的输出信号O均为连续的信号。然而，相位选择装置11在切换状态2时会因为时间t0输出的信号为低电平，而在时间t1时输出的信号为高电平，使得输出信号O突然在时间t0～t1之间有一不连续的信号出现，此一现象称为毛刺(glitch)现象。此种现象会造成使用此时钟的电路失效。

发明内容

本发明的目的之一，在于提供一种多相位时钟切换装置与方法，其可用于消除毛刺(glitch)现象。

本发明的目的之一，在于提供一种多相位时钟切换装置与方法，其可提升信号的质量。

本发明的目的之一，在于提供一种多相位时钟切换装置与方法，其可提升信号的精确度。

本发明的一实施例提供了一种多相位时钟切换装置，包含有：多个相位选择电路，用以分别接收多个相位时钟信号，根据至少一切换信号决定如何输出这些相位时钟信号，以产生一输出信号，每一相位选择电路包含有至少一选择单元与至少一保护单元。该选择单元接收至少一相位时钟信号，依据至少一相位时钟信号和一选择信号决定如何输出一相位时钟信号。而保护单元依据至少一相位时钟信号和至少一该切换信号，决定如何产生选择信号。其中，当该切换信号选择一相位选择电路，且其选择单元接收的相位时钟信号为第一电压电平时，保护单元禁能或不输出该选择信号，选择单元不输出相位时钟信号；而相位时钟信号为第二电压电平时，保护单元使能或输出选择信号，选择单元输出相位时钟信号，以产生输出信号。

本发明的一实施例提供了一种储存在一多相位时钟切换装置的数据编码样式，包含有：一第一数据编码样式和一第二数据编码样式。第一数据编码样式储存在多相位时钟装置，包含有多个灰阶码信号，每个灰阶码信号包含有N位数据编码，其中N大于等于3，小于无限大。第二数据编码样式储存在多相位时钟装置，包含有多组信号编码，每组信号编码包含有多个子信号编码，这些子信号编码依据第一数据编码样式形成第二数据编码样式。其中，第一数据编码样式的每个灰阶码信号的两组两位数据编码分别决定第二数据编码样式的两子信号编码为1，其余未决定的子信号编码为0；当两子信号编码为1时，多相位时钟切换装置输出对应两子信号编码的相位时钟信号。本发明的一实施例提供了一种相位时钟切换方法，包含有下列步骤：首先，接收步骤，接收多个相位时钟信号；切换步骤，依据一切换信号，决定如何输出相位时钟信号。其中，当切换信号选择一相位时钟信号时，且接收的相位时钟信号为第一电压电平时，不输出相位时钟信号；而相位时钟信号为第二电压电平时，输出相位时钟信号，以产生一输出信号。

本发明实施例的多相位时钟切换装置与方法，利用信号的保护机制，而可防止毛刺(glitch)现象产生，达到提升信号质量和精确度的功效。

附图说明

图1A示出了已知技术的相位选择电路的示意图。

图1B示出了已知技术的相位选择电路的电路方块图。

图1C示出了已知技术的相位选择电路的运作波形图。

图2A示出了本发明一实施例的多相位时钟切换装置与其外围装置的示意图。

图2B示出了本发明一实施例的相位选择电路的电路方块图。

图2C示出了本发明一实施例的相位选择电路的各种切换状态的波形图

图3A示出了本发明另一实施例的多相位时钟切换装置31的示意图。

图3B示出了本发明一实施例的数据编码样式的示意图。

图3C示出了本发明一实施例的相位选择电路的各种切换状态的波形图

图4A示出了本发明另一实施例的多相位时钟切换装置的示意图。

图4B示出了本发明一实施例的相位选择电路的各种切换状态的波形图。

图4C示出了图4A一选择单元利用两时钟信号配合电路判断而决定输出信号的波形图。

图5示出了本发明实施例的一种数据编码样式(Pattern)储存于一多相位时钟切换装置的示意图。

图6示出了本发明一实施例的多相位时钟切换方法的流程图。

【主要元件符号说明】

10锁相回路         21、31、41、51切换装置

11、21a选择电路    21b逻辑单元

21s选择单元        21p保护单元

22信号产生电路     Par1、Par2数据编码样式

具体实施方式

图2A示出了本发明一实施例的多相位时钟切换装置21与其外围装置的示意图。该图中包含有一锁相回路20、一多相位时钟切换装置21、以及一信号产生电路22。其中，多相位时钟切换装置21接收锁相回路20产生的多个相位时钟信号P(P0～Pm，m为正整数小于无限大)，并依据信号产生电路22的切换信号S决定如何输出相位时钟信号P，以产生一输出时钟信号O。

一实施例，信号产生电路22可为一编码转换单元，例如可为图例中的灰阶转二进制转换单元，将灰阶码(Gray code)G[n:0]转换为二进制编码Gt[o:0]以提供一个二进制编码的切换信号S，例如：G[2:0]可转换为Gt[7:0]；其中，n、o为整数小于无限大、且o等于n的位次方数减1，例如：灰阶码G[2:0]具有三位，则o为2的三次方减1等于7。举例而言，切换信号S可为一灰阶码信号，为至少三位，即该灰阶码信号包含有至少三数据编码。另一实施例，信号产生电路22提供的切换信号S可为目前现有或未来发展出的各种编码格式的信号。

多相位时钟切换装置21包含有多个相位选择电路21a(21a0～21am)，用以分别接收多个相位时钟信号P(P0～Pm)，根据切换信号S决定输出这些相位时钟信号P(P0～Pm)，以产生输出信号O。一实施例，而相位选择电路21a(21a0～21am)可配合多个逻辑单元21b配合切换信号S进行信号的切换。如图2A的示例中，包含有8个相位选择电路21a0～21a7分别接收相位时钟信号P0～P7，且相位选择电路21a0～21a7利用7个逻辑单元(或门)21b配合切换信号S进行信号切换，产生输出信号O。一实施例，每两相位时钟信号P之间可具有一预设时间差，且这些相位时钟信号P输入至这些相位选择电路21a。当然，其它应用本发明的实施例中，两两相邻的相位时钟信号P的时间差异可不同，且不需依序输入或可依一预设排列方式输入相位选择电路21a。

以下采用8个相位选择电路21a的架构来说明本发明各实施例的技术，但本发明并不限于此。本发明各实施例的技术可适用于数目m(m为正整数且小于无限大)的相位选择电路，例如m大于或等于8。

图2B示出了相位选择电路21a的电路方块图。相位选择电路21a包含有一选择单元21s和一保护单元21p。选择单元21s接收至少一相位时钟信号P，依据至少一相位时钟信号P与一选择信号Selb决定如何输出一相位时钟信号P。而保护单元21p，依据相位时钟信号P与切换信号S，决定如何产生选择信号Selb。其中，每一选择单元21s包含有一输入接脚Ips，且利用输入接脚Ips接收一相位时钟信号P；而保护单元21p包含有三输入接脚Ipa、Ipb、Ipc，且利用三输入接脚Ipa、Ipb、Ipc分别接收切换信号S中灰阶码G[2:0]的三数据编码G[2]、G[1]、G[0]。

须注意，当切换信号S选择一相位选择电路21a中的一相位选择电路(以下以切换信号S选择相位选择电路21a1为例)、且其所对应的选择单元21s1接收的相位时钟信号P1为第一电压电平时，如高电平1，保护单元21p1禁能(disable)或不输出选择信号Selb至选择单元21s1，且选择单元21s1不输出相位时钟信号P1；而只有在切换信号S选择该相位选择电路21a1且相位时钟信号P1为第二电压电平时，如低电平0，保护单元21p1才使能(enable)或输出选择信号Selb至选择单元21s1，且选择单元21s1依据选择信号Selb输出相位时钟信号P1，以产生输出信号O。

以下，以相位选择电路21a0与21a1为例详细说明多相位时钟切换装置21的运作方式。

请同时参考图2B、图2C，其中图2C示出了相位选择电路21a0与21a1的各种切换状态的波形图。须注意，图2C与接下来的其它波形图中，粗体线条的时钟表示时钟信号有作用-即此时钟信号对输出信号O有贡献，而较细的线条的时钟表示时钟信号无作用-即此时钟信号对输出信号O无贡献。

当多相位时钟切换装置21依照顺序切换相位时钟信号P0～P7时，可归纳出下列四种切换状态(分别对应已知技术图1B的四种切换状态)：

切换状态1：切换信号S将相位时钟信号P0切换至P1，且此时P0为高电平1，且P0对应的切换信号S由高电平1变为低电平0；而P1为低电平0(正准备由低电平0转换为高电平1)，且P1对应的切换信号S由低电平0变为高电平1。

切换状态2：切换信号S将相位时钟信号P0切换至P1，且此时P0为低电平0，且P0对应的切换信号S由高电平1变为低电平0；而P1为高电平1(正准备由高电平1转换为低电平0)，且P1对应的切换信号S由低电平0变为高电平1。

切换状态3：切换信号S将相位时钟信号P1切换至P0，且此时P1为低电平0(正准备由低电平0转换为高电平1)，且P1对应的切换信号S由高电平1变为低电平0；而P0为高电平1，且P0对应的切换信号S由低电平0变为高电平1。

切换状态4：切换信号S将相位时钟信号P1切换至P0，且此时P1为高电平1(正准备由高电平1转换为低电平0)，且P1对应的切换信号S由高电平1变为低电平0；而P0为低电平0，且P0对应的切换信号S由低电平0变为高电平1。

须注意，本实施例的多相位时钟切换装置21在切换状态1、2、3、4的切换过程中，其输出信号O均为连续的信号。不会如已知技术在切换状态2输出信号O产生毛刺(glitch)现象。其原因为多相位时钟切换装置21的每一相位选择电路21a均具有一保护单元21p，其可确保输出信号O的输出连续性，详细原理说明如下：

在切换状态2时，多相位时钟切换装置21依据切换信号S在时间点t1将相位时钟信号P0切换至P1，即切换信号S改为选择相位选择电路21a1。而保护单元21p1接收为高电平1的切换信号S，须注意，保护单元21p1设有一保护机制-若相位时钟信号P1为高电平1，则保护单元21p1提供一保护机制-禁能(disable)选择信号selb为0或不输出选择信号Sselb至选择单元21s1。此时选择单元21s1不输出相位时钟信号P1。亦即，在此切换点t1(时间t1)时将因为保护单元21p1的保护机制而不输出高电平1的相位时钟信号P1。而当保护单元21p1接收的切换信号S仍为高电平1，即-切换信号S仍然选择相位选择电路21a1，且相位时钟信号P1变为低电平0时，保护单元21p1将输出选择信号Selb或使能(enable)选择信号Selb为高电平1，让选择单元21s1依据选择信号Selb输出相位时钟信号P1。亦即直到相位时钟信号P1变为低电平0时，相位时钟信号P1才会被输出。

由于输出信号O由切换信号S切换时点t1的前一相位时钟信号P0与切换时点t1后的目前相位时钟信号P1经由或门而构成，且时间点t1之后相位选择电路21a1不输出高电平1的信号。因此，如该图所示，输出信号O在时间t1之后直至相位时钟信号P1的下一周期为高电平之前，输出信号O仍为低电平0的信号，不会发生图1B已知技术的切换状态2的毛刺(glitch)现象，可为一连续性信号。

须注意，熟悉本领域的技术者应可由上述说明理解其它三种切换状态的运作方式，而得到每一种切换状态的切换结果均如图示所示的连续波形，不再赘述其细节。

依此方式，本实施例的多相位时钟切换装置21可以在切换相位时钟信号时，确保下一个要切换时的相位时钟信号必定不为高电平1且必定为低电平0，产生连续的输出信号O，不会产生信号干扰现象，解决已知技术的问题，达到信号质量提升的功效。

图3A示出了本发明另一实施例的多相位时钟切换装置31的示意图。多相位时钟切换装置31包含有多个相位选择电路31a0～31a7与多个逻辑或门31b。每一相位选择电路分别接收相位时钟信号P0～P7，并依据切换信号S的选择来决定输出哪一相位时钟信号。接着，可再由逻辑或门31b输出被选择的相位时钟信号P，以产生输出信号O。

如图3A所示，每一相位选择电路31a0～31a7包含有一选择单元31s和一保护单元31p。以相位选择电路31a1为例，保护单元31p1接收切换信号S，依据其接收的相位时钟信号P1的状态，决定一选择信号Selb的电平。选择单元31s接收相位时钟信号P1，依据选择信号Selb决定是否输出相位时钟信号P1作为输出信号O。其中，每一选择单元31s包含有一输入接脚Ips，且利用输入接脚Ips接收一相位时钟信号P；而每一保护单元31p包含有两输入接脚Ipa、Ipb，且利用两输入接脚Ipa、Ipb分别接收三数据编码G[2]、G[1]、G[0]中的两数据编码。保护单元31p的功能，亦用以确保输出信号O的输出连续性。

须注意，本实施例中，保护单元31p利用两根输入接脚Ipa、Ipb接收灰阶码的切换信号S，利用三阶的灰阶码G[2:0]达到控制相位选择电路31a0～31a7的机制，如图3B所示。当然，另一实施例中，本发明亦可采用其它位阶的灰阶码、或目前现有或未来发展出的各种编码格式的切换信号S来操作。

一实施例中灰阶码的三数据编码设定如下：

第一灰阶码(1)：G[2]＝0、G[1]＝0、G[0]＝0；

第二灰阶码(2)：G[2]＝0、G[1]＝0、G[0]＝1；

第三灰阶码(3)：G[2]＝0、G[1]＝1、G[0]＝1；

第四灰阶码(4)：G[2]＝0、G[1]＝1、G[0]＝0；

第五灰阶码(5)：G[2]＝1、G[1]＝1、G[0]＝0；

第六灰阶码(6)：G[2]＝1、G[1]＝1、G[0]＝1；

第七灰阶码(7)：G[2]＝1、G[1]＝0、G[0]＝1；

第八灰阶码(8)：G[2]＝1、G[1]＝0、G[0]＝0。

图3B的操作方式设定如下：

1.请参考图中的框线a0：相位选择电路31a0设定为接收两数据编码G[2]、G[1]，且当G[2]＝0、G[1]＝0时相位选择电路31a0被选择，输出相位时钟信号P0。在第一灰阶码(1)与第二灰阶码(2)输出时，相位选择电路31a0会动作。

2.请参考图中的框线a1：相位选择电路31a1设定为接收两数据编码G[2]、G[0]，且当G[2]＝0、G[0]＝1时相位选择电路31a1被选择，输出相位时钟信号P1。在第二灰阶码(2)与第三灰阶码(3)输出时，相位选择电路31a1会动作。

3.请参考图中的框线a2：相位选择电路31a2设定为接收两数据编码G[2]、G[1]，且当G[2]＝0、G[1]＝1时相位选择电路31a2被选择，输出相位时钟信号P2。在第三灰阶码(3)与第四灰阶码(4)输出时，相位选择电路31a2会动作。

4.请参考图中的框线a3：相位选择电路31a3设定为接收两数据编码G[1]、G[0]，且当G[1]＝1、G[0]＝0时相位选择电路31a3被选择，输出相位时钟信号P3。在第四灰阶码(4)与第五灰阶码(5)输出时，相位选择电路31a3会动作。

5.请参考图中的框线a4：相位选择电路31a4设定为接收两数据编码G[2]、G[1]，且当G[2]＝1、G[1]＝1时相位选择电路31a4被选择，输出相位时钟信号P4。在第五灰阶码(5)与第六灰阶码(6)输出时，相位选择电路31a4会动作。

6.请参考图中的框线a5：相位选择电路31a5设定为接收两数据编码G[2]、G[0]，且当G[2]＝1、G[0]＝1时相位选择电路31a5被选择，输出相位时钟信号P5。在第六灰阶码(6)与第七灰阶码(7)输出时，相位选择电路31a5会动作。

7.请参考图中的框线a6：相位选择电路31a6设定为接收两数据编码G[2]、G[1]，且当G[2]＝1、G[1]＝0时相位选择电路31a6被选择，输出相位时钟信号P6。在第七灰阶码(7)与第八灰阶码(8)输出时，相位选择电路31a6会动作。

8.请参考图中的框线a7：相位选择电路31a7设定为接收两数据编码G[1]、G[0]，且当G[1]＝0、G[0]＝0时相位选择电路31a7被选择，输出相位时钟信号P7。在第八灰阶码(8)与第一灰阶码(1)输出时，相位选择电路31a7会动作。

以下配合图3A、图3C详细说明图3B的设计机制：

举例而言，若切换信号S为第一灰阶码(1)：G[2]＝0、G[1]＝0、G[0]＝0时，相位选择电路31a0的保护单元31P0的两输入接脚接收G[2]＝0、G[1]＝0，依据预先的设定则相位选择电路31a0被选择，当相位选择电路31a0接收的相位时钟信号P0为高电平1时，保护单元31P0选择信号Selb为禁能(低电平0)，因此不输出相位时钟信号P0。直到相位时钟信号P0转变为低电平0时，保护单元31P0才使能选择信号Selb为高电平1，输出相位时钟信号P0。同时，相位选择电路31a7的保护单元31P7的两输入接脚接收G[1]＝0、G[0]＝0，依据预先的设定，则相位选择电路31a7亦被选择，执行与相位选择电路31a0相同的处理与保护动作后，输出相位时钟信号P7。

若以多相位时钟切换装置31操作在切换状态2来说明，且时间t1时由相位时钟信号P0切换至P1。此时，切换信号S由第一灰阶码(1)：G[2]＝0、G[1]＝0、G[0]＝0变为第二灰阶码(2)：G[2]＝0、G[1]＝0、G[0]＝1，在此切换时点瞬时观察，可知输出信号O由三个波形组成，分别包含有：1.第一波形：相位选择电路31a0的切换信号S由高电平1变为低电平0时的相位时钟信号P0、

2.第二波形：相位选择电路31a0的切换信号S保持为高电平1时的相位时钟信号P0、以及3.第三波形：相位选择电路31a1的切换信号S由低电平0变为高电平1时的相位时钟信号P1，如图3C左下方的切换状态2的波形图所示。

第一波形由相位选择电路31a0的保护单元31p0的两输入接脚Ipa0、Ipb0接收上一数据编码G[2]＝0、G[1]＝0，且经处理与保护动作后输出相位时钟信号P0；而当数据编码变为G[2]＝0、G[1]＝0、G[0]＝1时，此时因为相位选择电路31a0的保护单元31P0的两输入接脚Ipa0、Ipb0仍依据数据编码G[2]＝0、G[1]＝0被选择，且经处理与保护动作后输出时钟延迟后的相位时钟信号P0，因此产生第二波形。另外，相位选择电路31a1的保护单元31p0的两输入接脚Ipa1、Ipb1接收到G[1]＝0、G[0]＝1，且经处理与保护动作后，依据预先的设定，即相位选择电路31a1被选择输出相位时钟信号P1而形成第三波形。多相位时钟切换装置31执行切换信号切换两相邻的第一与第二相位选择电路31a0、31a1的动作，可定义为切换时点t1前的时间与切换时点t1后的时间，第一相位选择电路31a0在切换时点t1前的时间输出一第一相位时钟信号P0，且在切换时点t1后的时间亦输出第一相位时钟信号P0，而第二相位选择电路31a1在切换时点t1后的时间输出一第二相位时钟信号P1，而多相位时钟切换装置31将合并三相位时钟信号-即将三个波形合并，并且因为其保护机制与增加一完整的第二波形，而可产生没有毛刺(glitch)现象的输出信号O。

说明至此，熟悉本领域的技术者应能根据上述实例理解，并实施图3C中其它切换状态1、3、4的动作，并可进行其它相位时钟信号间的切换，因此不再重复赘述其它控制细节。

由上述说明可知，当切换信号S由一灰阶码转变至另一灰阶码时，多相位时钟切换装置31均可输出第一、第二、第三波形的组合，以产生波形完整的输出信号O，解决已知技术毛刺(glitch)现象的问题，达到提升信号质量的功效。须注意，本实施例的切换状态3的输出信号O的波形相较于图2C的切换状态3的输出信号O的波形要来得完整，也就是说，本实施例的切换状态3，在一个周期内，并未存在输出信号O皆处于低电平的状态。

图4A示出了本发明另一实施例的多相位时钟切换装置41的示意图。多相位时钟切换装置41包含有多个相位选择电路41a和多个逻辑或门41b。其中每一选择单元41s包含有两输入接脚Ips与Ipsp，利用输入接脚Ips接收一目前相位时钟信号P[m]，且利用输入接脚Ipsp接收前一相位时钟信号P[m-1]。

在运作时，保护单元41p同图3A的保护单元31p均利用两根输入接脚Ipa、Ipb接收灰阶码的切换信号S，利用三阶的灰阶码G[2:0]达到控制相位选择电路41a0～41a7的机制，其控制机制同图3B的信号样式(Pattern)。当然，另一实施例中，本发明亦可采用其它位阶的灰阶码、或目前现有或未来发展出的各种编码格式的切换信号S或其它信号样式来操作。

而多相位时钟切换装置41与多相位时钟切换装置31的差异为——多相位时钟切换装置41的选择单元41s除了接收目前相位时钟信号P[m]外，另外还接收前一相位时钟信号P[m-1]，根据相位时钟信号P[m]与P[m-1]来判断如何输出相位切换信号P[m]。举例而言，请参考图4A、图4B、图4C，以相位时钟信号P7、P0与P0、P1来观察，相位选择电路41a1的选择单元41s1的时钟信号的输出必须符合下列条件——即时钟信号P0、P1为高电平1，切换信号S为高电平1且Selb为低电平0时，时钟信号P1才会输出。因此，如图4C所示，时钟信号P1的波形只有在期间d2、d3时才符合上述条件，因此，时钟信号P1的输出会如图右方所示，在期间d2、d3才为高电平，如此时钟信号的脉波宽度被缩减。而时钟信号P0的输出，亦须要配合P7与切换信号S为高电平1且Selb为低电平0的条件，而可得到图右方P0的波形，此波形亦同样被缩减。

依此方式，如图4B所示，图中每一相位时钟信号P的脉冲宽度均会变小，因此整体的输出信号O的脉波宽度将小于图3C输出信号O的脉波宽度。因此，图4B最后输出的输出信号O的脉冲宽度会较图3C的输出信号均匀，信号的识别度较佳。

图5示出了本发明实施例的一种数据编码样式(Pattern)储存在一多相位时钟切换装置的示意图。该多相位时钟切换装置51存有图3B的数据编码样式，其中该编码样式包含有一第一数据编码样式Par1和一第二数据编码样式Par2。

储存在多相位时钟装置51的第一数据编码样式Par1包含有多个灰阶码信号，如第一～八灰阶码信号(1)～(8)，每个灰阶码信号包含有N位数据编码，其中N大于等于3，小于无限大，例如图中N＝3，G[2]、G[1]、G[0]。

储存在多相位时钟装置51的第二数据编码样式Par2包含有多组信号编码，例如图中的(a)～(h)，每组信号编码包含有多个子信号编码，如第(a)组的((a)，P0)～((a)，P7)，这些子信号编码依据第一数据编码样式Par1形成第二数据编码样式Par2。

其中，第一数据编码样式Par1的每一灰阶码信号的两组两位数据编码分别决定第二数据编码样式的两子信号编码为1，其余未决定的子信号编码为0。例如，第一数据编码样式Par1的第一灰阶码信号(1)的两组两位数据编码G[2]＝0，G[1]＝0与G[1]0，G[0]0分别决定第二数据编码样式Par2的两子信号编码((a)，P0)与((a)，P7)为1，其余未决定的子信号编码((a)，P1)～((a)，P6)为0。当该两子信号编码为1时，如((a)，P0)与((a)，P7)为1，多相位时钟切换装置51输出对应两子信号编码的相位时钟信号，如相位时钟信号P0与P7。

须注意，第二数据编码样式Par2中编码为1的两子信号编码对应顺序连续的两相位时钟信号，例如在第(b)组信号编码中，两子信号编码1，1对应相位时钟信号P0与P1。

图6示出了本发明一实施例的一种相位时钟切换方法的流程图。该方法包含有下列步骤：

步骤S602：开始。

步骤S604：接收步骤，接收多个相位时钟信号。

步骤S606：切换步骤，依据一切换信号，决定如何输出该相位时钟信号；其中，当切换信号选择一相位时钟信号时，且接收的相位时钟信号为第一电压电平时，不输出相位时钟信号；而相位时钟信号为第二电压电平时，输出相位时钟信号，以产生一输出信号。

步骤S608：结束。

须注意，上述第一电压电平为高电平、第二电压电平为低电平。

另外，一实施例中，切换步骤S606包含有下列步骤：首先，执行切换信号切换两相邻的第一与第二相位时钟信号；接着，将切换信号切换的时间定义为切换时点前的时间与切换时点后的时间；之后，在切换时点前的时间输出一第一相位时钟信号，在切换时点后的时间亦输出该第一相位时钟信号，且在切换时点后的时间输出一第二相位时钟信号，合并三相位时钟信号以产生该输出信号。

本发明实施例的多相位时钟切换装置与方法，利用信号的保护机制，而可防止毛刺(glitch)现象发生，达到提升信号质量和精确度的功效。

以上虽以实施例说明本发明，但并不因此限定本发明的范围，只要不脱离本发明的要旨，该行业者可进行各种变形或变更。

Claims (17)

1.一种多相位时钟切换装置，包含有：

一第一相位选择电路，用以接收一第一相位时钟信号，根据一切换信号决定是否输出所述第一相位时钟信号，以产生一输出信号，所述相位选择电路包含有：

一选择单元，接收所述第一相位时钟信号，依据所述第一相位时钟信号和一选择信号决定是否输出所述第一相位时钟信号；以及

一保护单元，依据所述第一相位时钟信号和所述切换信号，产生所述选择信号；

其中，当所述选择单元接收的所述第一相位时钟信号为第一电压电平时，所述保护单元禁能或不输出所述选择信号，所述选择单元不输出所述第一相位时钟信号；而当所述第一相位时钟信号为第二电压电平时，所述保护单元使能或输出所述选择信号，所述选择单元输出所述第一相位时钟信号，以产生所述输出信号。

2.根据权利要求1所述的多相位时钟切换装置，其中，所述第一电压电平为高电平、第二电压电平为低电平。

3.根据权利要求1所述的多相位时钟切换装置，其中，所述选择单元包含有一输入接脚，且利用所述输入接脚接收所述第一相位时钟信号。

4.根据权利要求1所述的多相位时钟切换装置，还包含一第二相位选择电路，其结构与权利要求1所述的第一相位选择电路相同，其中，所述第二相位选择电路接收一第二相位时钟信号，所述第二相位时钟信号为所述第一相位时钟信号之前一相位时钟信号，所述选择单元包含有两输入接脚，且利用一所述输入接脚接收所述第一相位时钟信号，利用另一所述输入接脚接收所述第二相位时钟信号。

5.根据权利要求3或4所述的多相位时钟切换装置，其中，所述切换信号为一灰阶码信号，且所述灰阶码信号为至少三位，即所述灰阶码信号包含有至少三数据编码。

6.根据权利要求5所述的多相位时钟切换装置，其中，所述保护单元包含有三输入接脚，且利用所述三输入接脚分别接收所述三数据编码。

7.根据权利要求5所述的多相位时钟切换装置，其中，所述保护单元包含有两输入接脚，且利用所述两输入接脚分别接收所述三数据编码中的两数据编码。

8.根据权利要求1所述的多相位时钟切换装置，还包含一第二相位选择电路，其结构与权利要求1项所述的第一相位选择电路相同，其中，所述切换信号的切换时点是由所述第一相位选择电路切换至所述第二相位选择电路，所述第一相位选择电路在所述切换时点后的时间输出所述第一相位时钟信号，所述第二相位选择电路在所述切换时点后的时间输出一第二相位时钟信号，而所述多相位时钟切换装置合并所述二相位时钟信号以产生所述输出信号。

9.根据权利要求1所述的多相位时钟切换装置，其中，所述相位选择电路的数目大于等于8。

10.根据权利要求1所述的多相位时钟切换装置，还包含至少一个相位选择电路，其结构与权利要求1所述的第一相位选择电路相同，且分别接收一相位时钟信号，其中，每两所述相位时钟信号分别具有一预设时间差，多个所述相位时钟信号的其中之一与所述第一相位时钟信号亦具有所述预设时间差，且多个所述相位时钟信号分别依序输入多个所述相位选择电路。

11.根据权利要求10所述的多相位时钟切换装置，其中，所述至少一个相位选择电路依据所述切换信号配合至少一逻辑单元来产生所述输出信号。

12.根据权利要求4所述的多相位时钟切换装置，其中，所述选择单元在所述第一相位时钟信号与所述第二相位时钟信号为高电平、所述切换信号为高电平且所述选择信号为低电平时，所述选择单元输出所述第一相位时钟信号。

13.一种相位时钟切换方法，包含有：

接收步骤，接收多个相位时钟信号；以及

切换步骤，依据一切换信号，决定如何输出所述相位时钟信号；

其中，当所述切换信号选择一所述相位时钟信号时，且接收的所述相位时钟信号为第一电压电平时，不输出所述相位时钟信号；而所述相位时钟信号为第二电压电平时，输出所述相位时钟信号，以产生一输出信号，

其中，所述切换步骤包含有：

执行所述切换信号切换两相邻的第一相位时钟信号与第二相位时钟信号；

将切换信号切换的时间定义为切换时点前的时间与切换时点后的时间；以及

在所述切换时点前的时间输出所述第一相位时钟信号，在所述切换时点后的时间亦输出所述第一相位时钟信号，且在所述切换时点后的时间输出一第二相位时钟信号，合并三相位时钟信号以产生所述输出信号。

14.根据权利要求13所述的方法，其中，所述第一电压电平为高电平，第二电压电平为低电平。

15.一相位选择电路，包含有：

一选择单元，包含有一时钟输入接脚和一信号输入接脚，利用所述选择单元的所述时钟输入接脚接收一相位时钟信号，利用所述选择单元的所述信号输入接脚接收一选择信号，且依据所述相位时钟信号和所述选择信号，产生一输出信号；以及

一保护单元，包含有一时钟输入接脚和至少两信号输入接脚，利用所述保护单元的所述时钟输入接脚接收所述相位时钟信号，利用所述保护单元的一所述信号输入接脚接收一切换信号的一第一编码数据，利用所述保护单元的另一所述信号输入接脚接收所述切换信号的一第二编码数据，且依据所述相位时钟信号和所述切换信号的所述编码数据，产生所述选择信号；

其中，当所述相位时钟信号为第一电压电平时，所述保护单元禁能或不输出所述选择信号，所述选择单元不输出所述相位时钟信号；而当所述相位时钟信号为第二电压电平时，所述保护单元使能或输出所述选择信号，所述选择单元输出所述相位时钟信号，以产生所述输出信号。

16.一相位选择电路，包含有：

一选择单元，包含有两时钟输入接脚和一信号输入接脚，利用所述选择单元的一所述时钟输入接脚接收一目前的相位时钟信号，利用所述选择单元的另一所述时钟输入接脚接收前一相位时钟信号，且利用所述选择单元的所述信号输入接脚接收一选择信号，依据多个相位时钟信号与所述选择信号，产生一输出信号；以及

一保护单元，包含有一时钟输入接脚和至少两信号输入接脚，利用所述保护单元的所述时钟输入接脚接收目前的相位时钟信号，利用所述保护单元的一所述信号输入接脚接收一切换信号的一第一编码数据，利用所述保护单元的另一所述信号输入接脚接收所述切换信号的一第二编码数据，且依据目前的相位时钟信号与所述切换信号的所述编码数据，产生所述选择信号；

其中，当目前的相位时钟信号为第一电压电平时，所述保护单元禁能或不输出所述选择信号，所述选择单元不输出目前的相位时钟信号；而当目前的相位时钟信号为第二电压电平时，所述保护单元使能或输出所述选择信号，所述选择单元输出目前的相位时钟信号，以产生所述输出信号。

17.根据权利要求16所述的相位选择电路，其中，所述选择单元在前一相位时钟信号和目前的相位时钟信号为高电平、所述切换信号为高电平且所述选择信号为低电平时，所述选择单元输出目前的相位时钟信号。