CN115242224A - 一种多时钟无毛刺切换电路及切换方法 - Google Patents

一种多时钟无毛刺切换电路及切换方法 Download PDF

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Abstract

本申请公开一种多时钟无毛刺切换电路及切换方法，涉及集成电路领域，电路包括独热译码器、n组时钟选通电路及一个或门；n组时钟选通电路分别接入有n组不同频率和/或相位的时钟源；独热译码器的n个信号输出端分别连接n组时钟选通电路；时钟选通电路用于根据独热译码器输入的独热码进行逻辑运算，确定输出时钟源；n组时钟选通电路的输出端连接到或门的n个输入端，或门的输出端输出选中目标时钟源的时钟信号。本方案通过独热译码器输出独热码选中时钟选通电路，配合同步器反馈的同步信号开启门控时钟单元。切换时钟时保证原先选中的时钟先被关闭，目标时钟后被打开，两者在时间上无重叠，保证输出时钟信号无毛刺。

Description

一种多时钟无毛刺切换电路及切换方法
技术领域
本申请涉及集成电路领域，特别涉及芯片中任意频率、任意相位、任意数量的多时钟无毛刺切换电路及切换方法。
背景技术
时钟切换是集成电路设计中经常遇到的问题。比如系统上电时先工作在晶振时钟，待PLL(Phase Locked Loop，锁相环)稳定后切换到PLL时钟。另外根据工作模式不同，有时候需要从内部时钟切换到外部时钟，或者从一个频率切换到另一个频率。对于动态切换时钟，切换时需要特别小心，处理不当会在输出时钟上产生毛刺，进而导致系统崩溃。
相关技术中，对于静态切换时钟的场合，通过改变选通器的sel信号即可完成芯片不同时钟的切换(如function clock和DFT test clock的切换)。但对于动态切换时钟，由于两路时钟的频率和相位可能不同，切换过程可能会导致输出时钟出现毛刺，进而导致输出时钟驱动的逻辑电路出现功能错误。
发明内容
本申请提供了一种多时钟无毛刺切换电路及切换方法，解决相关技术中动态切换时钟时出现的毛刺现象。
一方面，本申请提供一种多时钟无毛刺切换电路，包括独热译码器、n组时钟选通电路及一个或门；其中，所述时钟选通电路包括反相器、与门、同步器和门控时钟单元，n组时钟选通电路分别接入有n组频率和/或相位的时钟源；n为正整数；
所述独热译码器的n个信号输出端分别连接到n组所述时钟选通电路，所述独热译码器用于根据输入的sel信号生成独热码；所述时钟选通电路用于根据所述独热译码器输出的独热码进行逻辑运算，确定输出时钟源；
n组所述时钟选通电路的输出端连接到或门的n个输入端，或门的输出端输出选中目标时钟源的时钟信号；
当输入的sel信号选中n组时钟源中的目标时钟源时，所述目标时钟源对应的所述时钟选通电路输出高电平，其余时钟选通电路输出低电平。
另一方面，本申请提供了一种多时钟无毛刺切换方法，所述方法用于上述方面所述的多时钟无毛刺切换电路，所述方法包括：
确定需要切换的目标时钟源和当前正在运行的时钟源；其中的n组时钟源分别接入到n组时钟选通电路中，不同的sel信号对应不同的时钟源；
向独热译码器输入所述目标时钟源的sel信号，不同的sel信号用于生成不同的独热码，且sel信号至少包含有能够输出n位独热码位数的电平信号组成；
通过或门输出所述目标时钟源的时钟信号，完成时钟切换，且切换过程输出的电平信号无毛刺。
本申请提供的技术方案带来的有益效果至少包括：通过独热译码器输出的目标独热码来选中目标时钟源所在的时钟选通电路，并且通过当前时钟选通电路中同步器反馈的同步信号来得到目标时钟源对应回路中与门输出的高电平；同时原来的时钟由于目标独热码发生改变而关闭，切换时钟时保证原先选中的时钟先被关闭，新选中的时钟后被打开，两者在时间上没有重叠，从而保证输出时钟信号无毛刺。
附图说明
图1是相关技术中静态切换时钟的示意图；
图2是本申请实施例提供的多时钟无毛刺切换电路；
图3是本申请实施例提供的多时钟无毛刺切换的切换方法的流程图；
图4是本申请实施例提供的切换时钟源时各个逻辑电路结构的信号变化图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
在本文中提及的“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。
如图1所示，在相关技术中，对于静态切换时钟的场合，普通的选通器在sel信号驱动作用下可以实现clk0和clk1两个不同信号时钟源的切换。比如芯片的function clock和DFT test clock的切换。当芯片此次上电处于DFT mode，则一直选通DFT test clock穿过选通器；当芯片此次上电处于function mode，则一直选通function clock穿过选通器，如此可保证芯片完成复位后，输出时钟没有毛刺出现，不管芯片处于DFT mode还是functionmode，上述切换时钟的方法均能正确工作。
但是对于动态切换时钟，即在芯片工作过程中，改变sel信号的值，动态地选择让clk0或者clk1穿过选通器，则由于两路时钟的频率和相位可能不同，切换过程可能会导致输出时钟出现毛刺，进而导致输出时钟驱动的逻辑电路出现功能错误。
图2是本申请实施例提供的多时钟无毛刺切换电路。该电路包括一个独热译码器、n组时钟选通电路及一个或门。每组时钟选通电路中包含有反相器、与门、同步器和门控时钟单元，且每组时钟选通电路都接入有时钟源。各组时钟选通电路中接入的时钟源具有任意相同或不同的频率和/或相位。
每组时钟选通电路包含有n个信号输入端口，输出端口由门控时钟单元输出；时钟选通电路用于根据独热译码器输入的独热码进行逻辑运算，确定输出时钟源。n组输出信号共同接入到或门的n个输入端口，或门的作用是用来合并各路时钟信号并输出被选择的目标时钟信号。
需要说明的是，本方案中独热译码器的选型根据时钟源的数量决定，当独热译码器的输出端口超过时钟源数量时，将多余的端口悬空。例如需要接入7路时钟源，可以选用3位独热译码器，具有2^3＝8个信号输出位，可以接入前7个输出位，最后一个输出位悬空。独热译码器输出的n位独热码中仅有一位高电平信号，其余为低电平信号，其目的是为了导通目标时钟源所在的时钟选通电路。
n组时钟选通电路按照顺序依次为第一时钟选通电路、第二时钟选通电路至第n时钟选通电路，n的数量和用于切换的时钟源数量一致，且n为正整数。第一时钟选通电路包含有第一与门、第一同步器和第一门控时钟单元。对应的，第二时钟选通电路包含有第二与门、第二同步器和第二门控时钟单元。第i时钟选通电路包含有第i与门、第i同步器和第i门控时钟单元，其中i是不大于n的正整数。
如图2所示，在第一时钟选通电路中，第一与门(AND gate 1)的第一输入端口接入独热译码器的第一输出信号(sel 1)，第二输入端口至第n输出端口分别通过一个反相器对应接入第二同步器输出的第一同步信号(sync_sel 2)至第n同步器输出的第n同步信号(sync_sel n)。
在第二时钟选通电路中，第二与门(AND gate 2)的第一输入端口通过一个反相器接入第一同步器输出的第一同步信号(sync_sel 1)，第二输入端口直接接入独热译码器的第二输出信号(sel 2)，其余第三至第n输入端口分别通过一个反相器对应接入第三同步器输出的第三同步信号至第n同步器输出的第n同步信号(sync_sel n)。
依次的，第i时钟选通电路中第i与门的第i输入端口接入所述独热译码器的第i输出信号，其余输入端口分别通过一个反相器对应接入除第i同步器输出的第i同步信号外的其他同步信号。图2中独热译码器共计n位输出信号，sel 1是第一输出信号，sel n是第n输出信号。第n与门(AND gate n)的第一输入端口至第n-1输入端口分别通过一个反相器对应接入第一同步器输出的第一同步信号(sync_sel 1)至第n-1同步器输出的第n-1同步信号(sync_sel(n-1))。第n输入端口直连独热译码器的第n输出信号位。
时钟选通电路中，第一与门至第n与门的输出端分别连接到第一同步器至第n同步器的data端，且第一同步器的clk引脚接入第一时钟源(clk 1)，第二同步器的clk引脚接入第二时钟源(clk 2)，直至第n同步器的clk引脚接入第n时钟源(clk n)。同步器的作用是用来将与门的输出同步到各自的时钟域，避免亚稳态的出现，影响电路的正常运行。
第一同步器至第n同步器的输出端分别接入到第一门控时钟单元至第n门控时钟单元的使能端，且第一门控时钟单元至第n门控时钟单元的clk引脚分别接入到第一时钟源至第n时钟源。第一门控时钟单元至第n门控时钟单元的输出端分别接入到或门的n个信号输入端，且或门的输出端输出为目标时钟源的时钟信号。门控时钟单元在同步器输出高电平的情况下，输出对应目标时钟源的时钟信号。门控时钟单元在同步器输出低电平的情况下，输出低电平。
综上所述，本方案提供的多时钟无毛刺切换电路通过独热译码器输出独热码来选中目标时钟源所在的时钟选通电路；同时在与门和反相器的作用下可以将当前的时钟使能信号改为低电平，关闭该路时钟，进而配合同步器反馈的同步信号开启目标时钟源所在回路的门控时钟单元，最终通过或门输出目标时钟源的时钟信号，且切换时钟不会出现毛刺。
本申请实施例还提供一种多时钟无毛刺切换的切换方法，应用于上述所说的多时钟无毛刺切换电路。如图3所示，包括如下步骤：
步骤301，确定需要切换的目标时钟源和当前正在运行的时钟源；其中的n组时钟源分别接入到n组时钟选通电路中，不同的sel信号对应不同的时钟源。
在任何时刻，n组时钟选通电路中仅有一组电路处于导通状态，即当前正在运行的时钟源。示意性的，以第k时钟源作为当前正在运行的时钟源，其工作于第k时钟选通电路中。且独热译码器输入的sel信号和输出的独热码对应于第k时钟源。当需要切换到目标时钟源(设定为第j时钟源)时，首先需要确定第j时钟源的sel信号(j和k不相同)。
步骤302，向独热译码器输入目标时钟源的sel信号，不同的sel信号用于生成不同的独热码，且sel信号至少包含有能够输出n位独热码位数的电平信号组成。
输入目标时钟源的sel信号后，独热译码器输出目标时钟源对应的目标独热码，进而n位输出信号发生改变，且n位目标独热码中仅有对应于目标时钟源序号的信号位是高电平，其余n-1个信号位是低电平。
需要说明的是，对应目标时钟源的sel信号至少包含有能够输出n位独热码位数的电平信号组成，例如用3个信号输入位最多可以表示8个信号输出，对应控制8个时钟源，2个信号输入位最多可以控制4个时钟源。
例如独热码0001表示的是二进制码00；0010表示的是01；0100表示的是10；1000表示的是11。4位独热码0001中，高电平1在第0位，只有在第一时钟选通电路中才可以输入高电平，因为第一与门直接连接sel 1信号，其余位接有反相器，在反相器作用下会产生高电平，最终第一与门输出高电平。
对于其他时钟选通电路来说，与独热译码器直连的信号是低电平，最终与运算结果是低电平，因此无法导通。也即其他时钟源所对应的第k同步器输出第k同步信号，且第k同步信号为低电平，第k门控时钟单元基于第k同步信号输出低电平；第k时钟源无法通过第k门控时钟单元输出。图中的sync_sel 1至sync_sel n即为同步信号输出。
目标时钟源所对应的第j与门通过反馈输入的第k同步信号(低电平0)和目标独热码(高电平1)输出高电平1。第j同步器输出第j同步信号，且第j同步信号为高电平1，第j门控时钟单元基于第j同步信号输出高电平，因而第j时钟源可以通过第j门控时钟单元输出。
如图4所示，是切换时钟源时各个逻辑电路结构的信号变化图。为方便描述，以双通道时钟源k和时钟源j为例说明。假设当前运行的是k通道时钟源，现欲切换j通道时钟源。经过如下步骤完成操作：
步骤①，首先确定j通道时钟源所在的时钟选通电路的序号，例如第7个或第8个时钟源，目的为确定sel信号。将电平信号切换到对应的j时钟通道后(j时钟源需提前开启)，独热译码器改变目标独热码。
步骤②，通道k与门输出由高电平1变为低电平0(原因是独热码改变，与运算输出0)。
步骤③，时钟源k所在时钟选通电路的同步器，在通道k与门作用下输出低电平0。
步骤④，通道k的同步器输出的同步信号变为低电平，门控时钟单元的使能端输入为低电平，因而时钟源k无法通过，即通道k时钟被关闭。
步骤⑤，由于通道k的同步器输出的同步信号变为低电平，反馈到通道j的与门输入本来为低电平0，但在反相器作用下变为高电平1。此外，目标独热码直接接入到与门对应端口的信号变为高电平，因而通道j的与门输出由低电平0变为高电平1。
步骤⑥，通道j的同步器在高电平data引脚输入下输出高电平同步信号，同时将电平信号的时钟域统一，防止亚稳态现象出现。
步骤⑦，通道j的门控时钟单元在高电平输出信号的使能作用下开启通道，通道j时钟被打开。同时在或门的作用下最终输出时钟j的时钟信号，完成时钟k到时钟j的切换。
图4中，由于同步信号反馈输入的作用下，通道k时钟先被关闭，然后通道j时钟后被打开，两者间隔是通道j同步器的延迟，在时间上无重叠，故或门输出无毛刺。
步骤303，通过或门输出目标时钟源的时钟信号，完成时钟切换，且切换过程输出的电平信号无毛刺，且切换过程输出的电平信号无毛刺。
由上述工作原理可知，无论通道k时钟频率为何值，相位关系是何关系，sel改变后，通道k时钟均能被关闭，并且在通道j时钟被打开之前关闭，通道k的时钟频率高低只影响通道k时钟被关闭的速度。通道k的时钟频率高，则通道k的时钟被早一些关闭；通道k的时钟频率低，则通道k的时钟被晚一些关闭。同理，无论通道j时钟频率为何值，通道k时钟被关闭后，通道j的使能信号变成1，并经过同步器后即可打开通道j的时钟，通道j的时钟频率高低只影响通道j时钟被打开的速度。通道j的时钟频率高，则通道j的时钟被早一些打开；通道j的时钟频率低，则通道j的时钟被晚一些打开。故本方案可以实现任意时钟的平稳切换。并且能够确保输出时钟无毛刺。
综上所述，本申请实施例提供的时钟切换电路和时钟切换方法，通过独热译码器输出的目标独热码来选中时钟选通电路，并且通过当前时钟选通电路中同步器反馈的同步信号来得到目标时钟源对应回路中与门输出的高电平；同时原来的当前时钟由于目标独热码发生改变而关闭，切换时钟时保证原先选中的时钟先被关闭，新选中的时钟后被打开，两者在时间上没有重叠，从而保证输出时钟信号无毛刺。此外，本方案中在每组时钟选通电路中接入同步器，可以对时钟域进行统一，避免亚稳态现象出现，提高系统的稳定性。
以上对本发明的较佳实施例进行了描述；需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容；因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种多时钟无毛刺切换电路，其特征在于，包括独热译码器、n组时钟选通电路及一个或门；其中，所述时钟选通电路包括反相器、与门、同步器和门控时钟单元，n组时钟选通电路分别接入有n组频率和/或相位的时钟源；n为正整数；
所述独热译码器的n个信号输出端分别连接到n组所述时钟选通电路，所述独热译码器用于根据输入的sel信号生成独热码；所述时钟选通电路用于根据所述独热译码器输出的独热码进行逻辑运算，确定输出时钟源；
n组所述时钟选通电路的输出端连接到或门的n个输入端，或门的输出端输出选中目标时钟源的时钟信号；
当输入的sel信号选中n组时钟源中的目标时钟源时，所述目标时钟源对应的所述时钟选通电路输出高电平，其余时钟选通电路输出低电平。
2.根据权利要求1所述的多时钟无毛刺切换电路，其特征在于，所述时钟选通电路包括第一时钟选通电路、第二时钟选通电路至第n时钟选通电路；所述第一时钟选通电路中包含有第一同步器，所述第二时钟选通电路至第n时钟选通电路中依次包含有第二同步器至第n同步器；
所述第一时钟选通电路中第一与门的第一输入端口接入所述独热译码器的第一输出信号，第二输入端口至第n输出端口分别通过一个反相器对应接入所述第二同步器输出的第一同步信号至所述第n同步器输出的第n同步信号；
第i时钟选通电路中第i与门的第i输入端口接入所述独热译码器的第i输出信号，其余输入端口分别通过一个反相器对应接入除第i同步器输出的第i同步信号外的其他同步信号；其中，i是不大于n的正整数。
3.根据权利要求2所述的多时钟无毛刺切换电路，其特征在于，所述第一与门至第n与门的输出端分别连接到第一同步器至第n同步器的data端，且所述第一同步器的clk引脚接入第一时钟源，第二同步器的clk引脚接入第二时钟源，直至第n同步器的clk引脚接入第n时钟源。
4.根据权利要求3所述的多时钟无毛刺切换电路，其特征在于，所述第一同步器至所述第n同步器的输出端分别接入到第一门控时钟单元至第n门控时钟单元的使能端，且所述第一门控时钟单元至所述第n门控时钟单元的clk引脚分别接入到第一时钟源至第n时钟源；
所述第一门控时钟单元至所述第n门控时钟单元的输出端分别接入到或门的n个信号输入端，且或门的输出端输出为所述目标时钟源的时钟信号。
5.根据权利要求1至4任一所述的多时钟无毛刺切换电路，其特征在于，所述独热译码器输出的n位独热码中仅有一位高电平信号，其余为低电平信号。
6.根据权利要求4所述的多时钟无毛刺切换电路，其特征在于，所述时钟选通电路中的门控时钟单元在同步器输出高电平的情况下，输出对应目标时钟源的时钟信号；所述时钟选通电路中的门控时钟单元在同步器输出低电平的情况下，输出低电平。
7.一种多时钟无毛刺切换的切换方法，其特征在于，所述方法用于权利要求1至6任一所述的多时钟无毛刺切换电路，所述方法包括：
确定需要切换的目标时钟源和当前正在运行的时钟源；其中的n组时钟源分别接入到n组时钟选通电路中，不同的sel信号对应不同的时钟源；
向独热译码器输入所述目标时钟源的sel信号，不同的sel信号用于生成不同的独热码，且sel信号至少包含有能够输出n位独热码位数的电平信号组成；
通过或门输出所述目标时钟源的时钟信号，完成时钟切换，且切换过程输出的电平信号无毛刺。
8.根据权利要求7所述的方法，其特征在于，所述向独热译码器输入所述目标时钟源的sel信号后，所述方法还包括：
所述独热译码器根据输入的sel信号输出对应于所述目标时钟源的目标独热码，且输出的n位目标独热码中仅有对应于所述目标时钟源序号的信号位是高电平，其余n-1个信号位是低电平。
9.根据权利要求8所述的方法，其特征在于，当前运行时钟源所对应的第k与门根据所述目标独热码输出低电平；所述目标时钟源所对应的第j与门根据所述目标独热码输出高电平；其中，j，k是不大于n的正整数，且k和j不相同。
10.根据权利要求9所述的方法，其特征在于，当前运行时钟源所对应的第k同步器将输出的第k同步信号反馈输入到所述目标时钟源所对应第j与门中的第j输入端口，且第k同步信号为低电平，第k门控时钟单元基于第k同步信号输出低电平；第j同步信号基于所述目标独热码和第k同步信号输出为高电平，第j门控时钟单元基于第j同步信号输出所述目标时钟源的时钟信号。
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