CN110308763A - 一种多时钟电路及基于该电路产生目标时钟的方法 - Google Patents

Abstract

为了解决现有时钟切换电路可能会在输出时钟上引起毛刺的技术问题，本发明提供了一种多时钟电路及基于该电路产生目标时钟的方法。其中电路包括多个时钟源和一个时钟切换电路；时钟切换电路包括：译码单元、同步单元、复位信号生成单元和时钟输出单元；译码单元用于将各时钟源对应的时钟源选择信号译码成独热码形式的时钟选择信号；同步单元用于通过相应时钟信号，同步各个时钟的时钟选择信号，生成相应时钟的使能信号；每个时钟源对应一个同步单元；复位信号生成单元对时钟的使能信号进行逻辑运算，生成时钟的使能信号所对应的同步单元的复位信号；时钟输出单元对各个时钟的使能信号和相应的时钟进行逻辑处理，输出目标时钟。

Description

一种多时钟电路及基于该电路产生目标时钟的方法

技术领域

本发明属于集成电路技术领域，涉及一种多时钟电路及基于该电路产生目标时钟的方法。

背景技术

传统的时钟切换电路由于时钟切换信号无法和所有输入时钟均保持同步，因此可能会在输出时钟上引起毛刺，而输出时钟上的毛刺可能会引起后续电路功能错误。

为了避免在输出时钟上引起毛刺，申请号为200810068164.2的专利文献公开了一种“时钟切换电路”，用于实现两个时钟的切换，其电路及时序如图1所示。该时钟切换电路有以下缺陷：

1、电路较为复杂；

2、时钟切换时Sel_reg或Sel_n_reg可能会出现亚稳态，从而可能会造成Clk_out出现亚稳态；

3、Rst(复位)有效期间，Clk_out没有时钟输出，致使后续在复位期间需要时钟的电路无法工作。

发明内容

为了解决现有时钟切换电路可能会在输出时钟上引起毛刺的技术问题，本发明提供了一种多时钟电路及基于该电路产生目标时钟的方法。

本发明的技术方案：

一种多时钟电路，其特殊之处在于：包括多个时钟源和一个时钟切换电路；时钟切换电路包括：译码单元、同步单元、复位信号生成单元和时钟输出单元；译码单元用于将各时钟源对应的时钟源选择信号译码成独热码形式的时钟选择信号；同步单元用于通过相应时钟信号，同步各个时钟的时钟选择信号，生成相应时钟的使能信号；每个时钟源对应一个同步单元；复位信号生成单元对时钟的使能信号进行逻辑运算，生成时钟的使能信号所对应的同步单元的复位信号；时钟输出单元对各个时钟的使能信号和相应的时钟进行逻辑处理，输出目标时钟。

进一步地，所述时钟切换电路还包括：滤毛刺单元；滤毛刺单元用于对所述时钟选择信号分别进行滤毛刺处理。

进一步地，对于高电平有效的时钟选择信号，滤毛刺单元用于将信号与其延迟进行与运算，以滤除高毛刺；对于低电平有效的时钟选择信号，滤毛刺单元用于将信号与其延迟进行或运算，以滤除低毛刺。

进一步地，所述时钟源选择信号为二进制信号。

进一步地，所述同步单元利用相应时钟下降沿进行信号同步。

进一步地，单个所述同步单元有以下两种实现方式：

第一种：

单个所述同步单元包括N个串联的寄存器，首个寄存器的数据输入端D接相应的独热码形式的时钟选择信号，最后一个寄存器的输出端Q输出相应时钟的使能信号；所有寄存器的时钟输入端CK均接与独热码形式的时钟选择信号所相应的时钟信号；默认时钟所对应的同步单元中，前N-1个寄存器为带复位的寄存器，第N个寄存器为带置位的寄存器，带复位的寄存器的复位端R均接所述默认时钟的复位信号，带置位的寄存器的设置端S接全局复位信号；除默认时钟之外的其他时钟所对应的同步单元中，N个寄存器均为带复位的寄存器，带复位的寄存器的复位端R均接相应时钟所对应的复位信号；所述N为大于1的整数。

第二种：

单个所述同步单元包括N个串联的寄存器，首个寄存器的数据输入端D接相应的独热码形式的时钟选择信号，最后一个寄存器的输出端Q输出相应时钟的使能信号；所有寄存器的时钟输入端CK均接与独热码形式的时钟选择信号所相应的时钟信号；所述同步单元中，N个寄存器均为带复位的寄存器，复位端R均接相应时钟的所对应的复位信号；所述N为大于1的整数。

本发明同时提供了一种基于上述的多时钟电路产生目标时钟的方法，其特殊之处在于，包括步骤：

1)将各时钟源对应的时钟源选择信号译码为独热码形式的时钟选择信号；

2)同步各个独热码形式的时钟选择信号，生成相应时钟的使能信号；

3)对时钟的使能信号进行逻辑运算，生成时钟的使能信号所对应的同步单元的复位信号；

4)对各个使能和相应时钟进行逻辑处理，输出目标时钟。

进一步地，在步骤1-2)之间，对各个独热码形式的时钟选择信号分别进行滤毛刺处理。

进一步地，所述方法还包括步骤5)：进行下一路时钟源输出时，先关闭当前的时钟源，再打开要切换的下一路时钟源。

进一步地，步骤2)中所述同步各个独热码形式的时钟选择信号，利用相应时钟的下降沿进行。

本发明的有益效果：

1、本发明的多时钟电路可以对多路时钟进行切换，先关闭当前的时钟，再打开要切换的时钟，时间上相错开，使时钟干净，避免了输出时钟clk_out上出现毛刺。

2、较之现有技术，本发明电路结构更简单。

3、在复位(Rst)有效期间，仍有时钟输出。

附图说明

图1为现有某时钟切换电路及其时序图，其中：(a)为电路图，(b)为时序图。

图2为本发明实施例一的原理框图。

图3为本发明实施例一的具体电路实现。

图4为本发明实施例一中译码器的电路实现。

图5为本发明实施例二的电路及其时序图，其中：(a)为电路图(仅示出了其中的译码单元、时钟输出单元和三个同步单元)，(b)为时序图。

图6为本发明实施例三的电路及其时序图，其中：(a)为电路图(仅示出了其中的译码单元、时钟输出单元和三个同步单元)，(b)为时序图。

图7为本发明实施例四的电路及其时序图，其中：(a)为电路图(仅示出了其中的复位信号生成单元、译码单元、时钟输出单元和同步单元)，(b)为时序图。

图8为本发明实施例五的电路图(仅示出了时钟输出单元和同步单元)。

具体实施方式

以下结合附图对本发明作进一步说明。

实施例一：

如图2、3所示，本实施例所提供的多时钟电路，包括多个时钟源和一个时钟切换电路；时钟切换电路包括译码单元101、滤毛刺单元102、复位信号生成单元103、时钟输出单元105和三个同步单元104。

译码单元101用于将各时钟源对应的二进制时钟源选择信号clk_sel译码成三个独热码形式的时钟选择信号clk_*_sel，分别记为clk_^A_sel，clk_^B_sel，clk_^C_sel，每个独热码形式的时钟选择信号clk_*_sel对应一个同步单元104。本实施例中译码单元101采用译码器实现，译码器电路实现方式之一如图4所示，两位的clk_sel[1:0]可以有四种组合00，01，10，11，对于clk_sel[1]和clk_sel[0]采用“与门”和“反相器”可译码出clk_^A_sel，clk_^B_sel，clk_^C_sel。

滤毛刺单元102用于滤除信号中的毛刺，对于高电平有效的信号，滤毛刺单元用于将信号与其延迟进行与运算，以滤除高毛刺；对于低电平有效的信号，滤毛刺单元用于将信号与其延迟进行或运算，以滤除低毛刺；本实施例中，滤毛刺单元102包括两输入与门and1、and2、and3和延迟单元dly1、dly2、dly3，两输入与门and1、and2、and3的其中一个输入端分别接译码单元101输出的独热码形式的时钟选择信号clk_^A_sel，clk_^B_sel，clk_^C_sel，另一个输入端分别接延迟单元dly1、dly2、dly3的输出端，延迟单元dly1、dly2、dly3的输入端分别接译码单元101输出的独热码形式的时钟选择信号clk_^A_sel，clk_^B_sel，clk_^C_sel。

同步单元104用于利用相应时钟clk_*的下降沿，同步各个时钟的独热码形式的时钟选择信号clk_*_sel，生成相应时钟的使能clk_*_en，本实施例中：

独热码形式的时钟选择信号clk_^A_sel对应的同步单元104采用两级同步，包括2个串联的寄存器reg1、reg2：首个寄存器reg1为带复位的寄存器，其数据输入端D接独热码形式的时钟选择信号clk_^A_sel，复位端R接复位信号clk_^A_rst，时钟输入端CK接默认时钟clk_^A(默认时钟是指在复位时需要输出的时钟)，输出端Q接第2个寄存器reg2的数据输入端D；第2个寄存器reg2为带置位的寄存器，其设置端S接全局复位信号reset，时钟输入端CK接默认时钟clk_^A，输出端Q输出时钟clk_^A的使能clk_^A_en；这里默认时钟clk_A的最后一级同步寄存器reg2采用的是带置位的寄存器，且将其置位端S连接到全局复位reset，能够保证在全局复位期间默认时钟clk_A被打开。

独热码形式的时钟选择信号clk_^B_sel对应的同步单元104采用两级同步，包括2个串联的寄存器reg3、reg4，寄存器reg3、reg4均为带复位的寄存器，其复位端R均接复位信号clk_^B_rst，时钟输入端CK均接时钟clk_^B，首个寄存器reg3的数据输入端D接独热码形式的时钟选择信号clk_^B_sel，输出端Q接第2个寄存器reg4的数据输入端D，第2个寄存器reg4的输出端Q输出时钟clk_^B的使能clk_^B_en；

独热码形式的时钟选择信号clk_^C_sel对应的同步单元104采用两级同步，包括2个串联的寄存器reg5、reg6，寄存器reg5、reg6均为带复位的寄存器，其复位端R均接复位信号clk_^C_rst，时钟输入端CK均接时钟clk_^C，首个寄存器reg5的数据输入端D接独热码形式的时钟选择信号clk_^C_sel，输出端Q接第2个寄存器reg6的数据输入端D，第2个寄存器reg6的输出端Q输出时钟clk_^C的使能clk_^C_en；

在非常高频下，亚稳态恢复时间有可能超过一个时钟周期，本实施例中的两级同步可能需要改为更多级同步，以消除亚稳态。

复位信号生成单元103包括两输入或门or1、or2、or3，每个同步单元104对应一个两输入与门；复位信号生成单元104用于对除clk_^x_en之外的其他使能进行“或”运算，生成clk_^x_en所对应的同步单元的复位信号clk_^x_rst；x分别取A、B、C。

时钟输出单元105包括两输入与非门nand1、nand2、nand3和一个三输入与非门nand4；两输入与非门nand1的两个输入端分别接使能clk_^A_en和时钟clk_^A，两输入与非门nand2的两个输入端分别接使能clk_^B_en和时钟clk_^B，两输入与非门nand3的两个输入端分别接使能clk_^C_en和时钟clk_^C，所有两输入与非门的输入分别接三输入与非门nand4的三个输入，三输入与非门nand4的输出端输出目标时钟clk_out。

本实施例多时钟电路的工作过程和原理为：

1)译码单元101将各时钟源对应的二进制的时钟源选择信号clk_sel译码成三个独热码形式的时钟选择信号clk_*_sel，分别记为clk_^A_sel，clk_^B_sel，clk_^C_sel；

2)滤毛刺单元102对独热码形式的时钟选择信号clk_^A_sel，clk_^B_sel，clk_^C_sel进行滤毛刺处理；

3)三个同步单元104分别用时钟clk_^A，clk_^B，clk_^C的下降沿去同步滤毛刺后的独热码形式的时钟选择信号clk_^A_sel，clk_^B_sel，clk_^C_sel，生成时钟clk_^A，clk_^B，clk_^C的使能clk_^A_en，clk_^B_en，clk_^C_en；

4)复位信号生成单元103生成clk_^x_en所对应的同步单元104的复位信号clk_^x_rst：

两输入与门or1对clk_^B_en和clk_^C_en进行“或”运算，得到时钟clk_^A所对应同步单元的复位信号clk_^A_rst，输入同步寄存器reg1的复位端；

两输入与门or2对clk_^A_en和clk_^C_en进行“或”运算，得到时钟clk_^B所对应同步单元的复位信号clk_^B_rst，输入相应同步寄存器的复位端；；

两输入与门or3对clk_^A_en和clk_^B_en进行“或”运算，得到时钟clk_^C所对应同步单元的复位信号clk_^C_rst，输入相应同步寄存器的复位端；

5)时钟输出单元105对使能clk_^A_en，clk_^B_en，clk_^C_en和相应的时钟clk_^A，clk_^B，clk_^C进行逻辑处理，输出目标时钟clk_out。

在进行时钟切换时(假设从clk_A切换到clk_B)，首先将clk_^A_sel经过寄存器reg1后关掉当前时钟clk_A的使能clk_A_en，这将释放其它寄存器的复位端，clk_^B_sel经过两级clk_B同步后，将clk_B时钟打开。

实施例二：

本实施例多时钟电路中的时钟切换电路是针对两个时钟的切换，较之实施例一，区别在于：本实施例不需要滤毛刺单元102，并且译码单元101采用反相器实现，即在二进制时钟源选择信号clk_sel与其中一个同步单元104之间增加一个反相器即可实现译码，因此电路可以简化为图5中(a)所示电路。本实施例中，默认时钟clk_A对应的同步单元104的第一级寄存器没有被全局复位，但在第二级寄存器被全局复位期间，默认时钟clk_A可以采样出稳定的1到clk_A_syn，clk_A_syn为默认时钟clk_A所对应同步单元104中第一级寄存器的Q端输出信号。

本实施例时钟切换过程如图5中(b)所示，当clk_sel从0变成1时，首先经过两个clk_A的同步，clk_A_en变成0，从而将输出clk_out关掉，clk_A_en变成0导致clk_B所对应的同步单元中寄存器复位端被释放，经过两个clk_B时钟，clk_out上输出clk_B时钟。

实施例三：

本实施例适用于对于低频时钟(如果亚稳态可以在时钟clk_A上升沿之前的半个时钟周期恢复到稳定状态，则认为此时的频率为低频)，单个同步单元104中的寄存器数目可以减少为1个，因为后面的时钟输出单元105(采用与非门实现)可以保证亚稳态不被传播出到clk_out；另外，本实施例中的时钟切换电路也是针对两个时钟的切换，因此，也不需要滤毛刺单元102，且译码单元101也可采用反相器实现，具体实现电路如图6中(a)所示。

本实施例时钟切换过程如图6中(b)所示，当clk_sel从0变成1时，首先经过一个clk_A的同步，clk_A_en变成0，从而将输出clk_out关掉，clk_A_en变成0导致clk_B所对应的同步单元中寄存器复位端被释放，经过一个clk_B时钟，clk_out上输出clk_B时钟。

实施例四：

本实施例适用于在全局复位期间不需要时钟的情况，具体是在实施例二的基础上，将默认时钟clk_A的最后一级寄存器可以改成带复位的寄存器，同时，将复位信号生成单元103中所有或门中其中一个输入接全局复位信号reset，这样所有寄存器的复位需要受全局复位信号reset的控制，具体电路及时序如图7所示。本实施例时钟切换过程如图7中(b)所示，当全局复位信号reset有效时所有寄存器的复位都有效，此时clk_A_en和clk_B_en均无效，此时没有时钟输出到clk_out；当全局复位信号reset无效两个clk_A时钟后，clk_A_en有效，clk_out上输出clk_A。

实施例五：

本实施例与实施例一的区别仅在于时钟输出单元105的实现方式不同，本实施例是采用三个与门和一个或门，对各个使能和相应的时钟进行逻辑处理，实现目标时钟clk_out的输出，具体电路如图8所示。

Claims (10)

1.一种多时钟电路，其特征在于：包括多个时钟源和一个时钟切换电路；

时钟切换电路包括：

译码单元、

同步单元、

复位信号生成单元、

和

时钟输出单元；

译码单元用于将各时钟源对应的时钟源选择信号译码成独热码形式的时钟选择信号；

同步单元用于通过相应时钟信号，同步各个时钟的时钟选择信号，生成相应时钟的使能信号；

每个时钟源对应一个同步单元；

复位信号生成单元对时钟的使能信号进行逻辑运算，生成时钟的使能信号所对应的同步单元的复位信号；

时钟输出单元对各个时钟的使能信号和相应的时钟进行逻辑处理，输出目标时钟。

2.根据权利要求1所述的多时钟电路，其特征在于，所述时钟切换电路还包括：滤毛刺单元；

滤毛刺单元用于对所述时钟选择信号分别进行滤毛刺处理。

3.根据权利要求2所述的多时钟电路，其特征在于：

对于高电平有效的时钟选择信号，滤毛刺单元用于将信号与其延迟进行与运算，以滤除高毛刺；

对于低电平有效的时钟选择信号，滤毛刺单元用于将信号与其延迟进行或运算，以滤除低毛刺。

4.根据权利要求1所述的多时钟电路，其特征在于，

所述时钟源选择信号为二进制信号。

5.根据权利要求1所述的多时钟电路，其特征在于，

所述同步单元利用相应时钟下降沿进行信号同步。

6.根据权利要求1所述的多时钟电路，其特征在于，

单个所述同步单元包括N个串联的寄存器，首个寄存器的数据输入端D接相应的独热码形式的时钟选择信号，最后一个寄存器的输出端Q输出相应时钟的使能信号；

所有寄存器的时钟输入端CK均接与独热码形式的时钟选择信号所相应的时钟信号；

默认时钟所对应的同步单元中，前N-1个寄存器为带复位的寄存器，第N个寄存器为带置位的寄存器，带复位的寄存器的复位端R均接所述默认时钟的复位信号，带置位的寄存器的设置端S接全局复位信号；

除默认时钟之外的其他时钟所对应的同步单元中，N个寄存器均为带复位的寄存器，带复位的寄存器的复位端R均接相应时钟所对应的复位信号；

所述N为大于1的整数。

7.根据权利要求1所述的多时钟电路，其特征在于，

单个所述同步单元包括N个串联的寄存器，首个寄存器的数据输入端D接相应的独热码形式的时钟选择信号，最后一个寄存器的输出端Q输出相应时钟的使能信号；

所有寄存器的时钟输入端CK均接与独热码形式的时钟选择信号所相应的时钟信号；

所述同步单元中，N个寄存器均为带复位的寄存器，复位端R均接相应时钟的所对应的复位信号；

所述N为大于1的整数。

8.基于权利要求1所述的多时钟电路产生目标时钟的方法，其特征在于，包括步骤：

1)将各时钟源对应的时钟源选择信号译码为独热码形式的时钟选择信号；

2)同步各个独热码形式的时钟选择信号，生成相应时钟的使能信号；

3)对时钟的使能信号进行逻辑运算，生成时钟的使能信号所对应的同步单元的复位信号；

4)对各个使能和相应时钟进行逻辑处理，输出目标时钟。

9.根据权利要求8所述的方法，其特征在于：在步骤1-2)之间，对各个独热码形式的时钟选择信号分别进行滤毛刺处理。

10.根据权利要求8所述的方法，其特征在于：

所述方法还包括步骤5)：

进行下一路时钟源输出时，先关闭当前的时钟源，再打开要切换的下一路时钟源。