CN101299601B - 一种时钟切换电路 - Google Patents
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Abstract
本发明公开了一种时钟切换电路，包括复位控制逻辑与时钟切换逻辑两部分，通过复位与时钟切换功能的配合，消除时钟切换过程中产生的毛刺对电路的影响，整个电路逻辑简单，适用于ASIC设计中高速多时钟切换或低功耗应用。
Description
技术领域
本发明涉及包含门控时钟的时钟切换电路。
背景技术
本发明中涉及门控时钟技术及同步复位产生技术，通过与复位信号的配合消除时钟切换时毛刺对电路的影响，并且避免异步电路工作过程中亚稳态的传递。本发明适用于高速多时钟设计中时钟切换及低功耗设计场合。
发明内容
本发明旨在提出一种高速、安全，电路简单的时钟切换电路，所采用的技术方案是：在时钟切换过程中，产生复位信号，使时钟切换发生在复位过程中间，在切换前后留有足够裕量，从而消除切换带来的时钟毛刺对电路的影响。
附图说明
下面结合附图及具体实施例对本发明作进一步详细说明。
图1为切换复位电路框图；
图2为切换复位电路时序；
图3为切换时钟电路框图；
图4为时钟由clka切换至clkb时序；
图5为时钟由clkb切换至clka时序；
图6为本发明时钟切换电路总结构框图。
具体实施方式
参考图1为本发明的切换复位电路框图。其输入为时钟选择信号sel_in及待选择时钟之一clka，其输出为切换复位switch_rst及同步后时钟选择信号sel_out。由于sel_in为异步信号，通过寄存器R1、R2(R1、R2构成正相同步电路)对sel_in进行同步以消除亚稳态。由寄存器R3、R4、R5、R6组成的反相延迟电路跟在R2输出级，将R3的输出与R6的输出进行异或(XOR1)；由于R3与R6相位差3个cycle，因此，当sel_in产生跳变时，XOR1的输出将产生3周期高脉冲，N1反相后与系统reset相与(通过与门AND1)，得到3周期低电平的切换复位脉冲switch_rst作为后级电路的切换复位信号。
参考图1中将R4的输出经由R7延迟后得到同步时钟选择信号sel_out，注意到R7为正沿触发的寄存器，因此sel_out与sig_a相位差1.5周期，与sig_b相位差1.5周期；其结果就是，当sel_in跳变时，sel_out的跳变沿正好处于switch_rst低电平的中间位置。
参考图2为相关时序。
参考图3为切换时钟电路框图。前面切换复位的输出switch_rst、sel_out作为切换时钟生成电路的输入。首先待切换时钟同过sel_out的选择得到选择时钟clk_sel，由于sel_out及switch_rst是由clka产生，clkb与clka异步，因此切换过程中clk_sel可能产生毛刺；同时switch_rst与clk_sel存在recovery和removal的timing问题，容易导致系统处于不定态。为消除异步信号的影响，时钟生成电路对clk_sel进行处理。如参考图3所示，R1、R2、R3、R4、AND1组成正相同步电路，R5、R6、R7、R8、AND2组成反相同步电路AND1与AND2的输出经AND3相与，在与clk_sel经AND4相与后得到切换时钟输出clk_out。从以上分析可看出，当switch_rst等于0时，与门AND3输出为0，clk_out为0；当switch_rst从0到1变化后，AND1、AND2将分别产生相位差半周期、宽度为4周期的低电平，即使R1～R8可能由于recovery及removal的原因存在不定态，但由于R1～R4为正沿触发，R5～R8为负沿触发，因此不定态不会同时出现，与门AND3将输出4.5周期低电平，且其由低至高变化是在clk_sel的低电平期间，因此，其结果clk_out将在切换期间稳定地输出低电平直至切换过程结束。
参考图4、参考图5为相关时序。
参考图6为本发明时钟切换电路总结构框图，其中sel为时钟选择信号，reset为系统全局复位，clka、clkb为输入待切换时钟信号，通过切换复位电路产生时钟选择同步信号sel_syn，以及切换复位信号switch_rst，用于控制切换时钟电路产生输出时钟clk_out。
本发明的核心在于在时钟切换过程中，自动产生复位信号，使切换过程发生在复位期间，消除切换瞬间毛刺的影响。从以上分析可看到，本方案电路简单，易于实现高速时钟切换功能。
Claims (5)
1.一种时钟切换电路，包括一组切换复位电路和一组切换时钟电路，其特征在于：
所述时钟切换电路包含：两个输入时钟信号，其中一个是同步输入时钟信号；一个外部全局复位信号，一个外部时钟选择信号，一个时钟输出信号，一个切换复位输出信号，一个选择输出信号；
所述切换复位电路的输入是同步输入时钟信号，外部全局复位信号，外部时钟选择信号；输出是切换复位输出信号；
所述选择输出信号提供给所述切换时钟电路，所述切换时钟电路同时还有一个输入时钟和上述同步输入时钟作为输入处理信号，经过相应电路时序处理，最终得到选择输出信号和时钟输出信号；
所述切换复位电路包括一个外部时钟选择信号，一组由寄存器R1、R2组成的正相同步电路，一组由寄存器R3、R4、R5、R6组成的反相延迟电路和一组门控电路；
所述切换时钟电路包括一个时钟二选一选择器，一组由寄存器R1、R2、R3、R4、AND1组成的另一正相同步电路，一组由寄存器R5、R6、R7、R8、AND2组成的反相同步电路和一组门控电路。
2.如权利要求1所述的一种时钟切换电路，其特征在于：所述切换复位电路的反相延迟电路级联于正相同步电路之后；所述切换复位电路的一组门控电路包括一个二输入异或门，其输入为所述反相延迟电路中寄存器R3和寄存器R6的输出，该异或门的输出级联非门N1反相后，与外部全局复位信号通过一个与门AND1，产生切换复位输出信号。
3.如权利要求1所述的一种时钟切换电路，其特征在于：所述切换时钟电路的时钟二选一选择器的选择端为所述选择输出信号；该另一正相同步电路和反相同步电路的复位端输入均连接所述切换复位电路产生的切换复位输出信号，其数据输入端均连接高电平；所述切换时钟电路的一组门控电路包括两个四输入与门AND1、AND2，每个四输入与门的输入端分别连接该另一正相同步电路和反相同步电路中四个寄存器的输出；所述两个四输入与门AND1、AND2的输出，经过与门AND3，连同待选择的输入时钟信号一并经由与门AND4，得到所需要的时钟输出信号。
4.如权利要求1所述的一种时钟切换电路，其特征在于：所述外部时钟选择信号与所述两个输入时钟信号完全异步，两个输入时钟信号的第一级选择输出经由寄存器R1、R2组成的正相同步电路转为与被选择的输入时钟信号完全同步。
5.如权利要求1所述的一种时钟切换电路，其特征在于：所述切换复位电路中的反相延迟电路的寄存器R4输出的信号，经所述同步输入时钟信号同步，得到所述选择输出信号。
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