CN1581013A - 一种防止主备时钟切换时总时钟输出产生毛刺的方法 - Google Patents

Abstract

本发明提供了一种防止主备时钟切换时总时钟输出产生毛刺的方法，该方法包括以下步骤：在主备时钟单元输出时钟信号相位相同的时段控制主备时钟单元允许切换，在主备时钟单元输出时钟信号相位不同时，产生为禁止主备时钟单元进行切换的切换使能信号；在主备时钟单元输出时钟信号相位相同时，产生为允许主备时钟单元进行切换的切换使能信号传送给主备控制模块进行切换控制。应用本发明，对主备时钟单元切换时刻进行控制，使得主备时钟单元的时钟切换不会出现在时钟跳变沿附近，保证时钟设备输出时钟相位的连续性。

Description

一种防止主备时钟切换时总时钟输出产生毛刺的方法

技术领域

本发明涉及时钟频率的自动控制技术领域，特别是指一种防止主备时钟切换时总时钟输出产生毛刺的方法。

背景技术

时钟设备在通信系统中为系统提供稳定的时钟频率，具有重要的地位。通常情况下，一套时钟设备要配置两个或两个以上的时钟单元以主备的方式工作。任一时刻，只有一个时钟单元处于主用工作状态，其输出作为时钟设备的总时钟输出，为通信系统的其他设备提供时钟；时钟设备的其他时钟单元此时处于备用状态，其时钟输出处于关闭状态。当主用时钟单元发生故障时，与原备用的时钟单元进行主备状态的切换，原主用时钟降为备用状态，其时钟输出被关闭；原备用的一个时钟单元升为主用，其输出作为时钟设备的总时钟输出，为通信系统提供时钟。

原则上，要求主备时钟切换前后，总输出时钟频率和相位不应发生变化，因此要求主、备时钟单元的输出时钟不仅频率一致，还要保持两者相位差在允许范围内。如图1，为互为备份的双时钟单元的时钟设备原理图，参照此图，具体说明主备时钟单元时钟输出的同步原理。

首先，外部时钟参考源为主、备时钟单元提供时钟频率，锁相环路(PLL，Phase Lock Loop)模块将时钟参考源频率转换恢复为所需的频率。两个主、备时钟单元的PLL模块参数完全相同，因此两个时钟单元的PLL模块为各自时钟单元提供的时钟CK0和CK0’的频率也相同。同理，由于主、备时钟单元其他各模块使用参数均对应相同，在以后提到的CK1和CK1’频率、CK2和CK2’频率也相同。

然后，PLL输出的时钟进行倍频和受控分频。对于主用时钟单元1，倍频模块将时钟CK0频率倍频为高频时钟CK1，其中，CK1周期小于主、备时钟单元输出的最大允许相位差；而后，分频模块在倍频时钟的控制下，分频出时钟CK2作为该时钟单元的输出时钟。处于备用状态的时钟单元2进行相同的倍频、分频过程外，其分频过程还受到主用时钟单元1的输出时钟CK2的控制。以下参见图2给出的时钟信号详细说明受控分频过程。

时钟单元倍频后得到的时钟周期小于主、备时钟单元输出时钟的相位差要求，当备用时钟单元2对CK1’进行分频时，同时接收主时钟单元1送过来的分频控制信号的控制。图2中主用时钟单元输出的时钟CK2作为备用时钟单元的分频控制信号。备用时钟单元2接收到分频控制信号后，检测分频控制信号的上升或下降沿，置分频计数器到一个特定的值，使得CK2’的跳变沿和CK2的跳变沿对齐，其中这两个跳变沿的最大误差小于倍频时钟CK1’的一个周期。对于连续的分频控制信号的上升或下降沿，相应的CK2’的连续的跳变沿和CK2的连续的跳变沿对齐，实现了CK2’跟踪CK2相位之目的。

最后，时钟单元的输出由主备控制模块通过对三态门的控制来使能或禁止时钟单元的分频时钟的输出，并通过主备指示信号的互通和互锁，实现主备的切换，保证只有一个时钟单元处于主用工作状态向外输出时钟频率。

目前，如上所述的主备时钟同步的控制方法，实现了主备时钟单元切换前后的总时钟输出的频率和相位的一致性。但是，由于主备时钟单元切换时刻相对于时钟输出的相位是随机的，当主备切换发生在主备相位差的时段时，总时钟输出会出现一个相位突变的毛刺。

图3为主备时钟单元切换导致总时钟输出出现毛刺的原理图。如图，主备时钟同步控制方法会在主备时钟单元的输出形成一个相位差，当主备时钟切换动作发生在这个相位差时段内，便会产生毛刺，如图3虚线内所示。

例如，切换发生在主时钟下降沿之后和备时钟下降沿之前时，对于总的设备时钟的输出，在切换前，总时钟输出为时钟单元1输出时钟CK2信号低电平，在切换后，总时钟输出为时钟单元2输出时钟CK2’信号高电平，由于这个时段内CK2和CK2’相位差为180度，因此，总时钟输出便会产生一个高电平的毛刺。同理，切换发生在主时钟上升沿之后和备时钟上升沿之前时，对于总的设备时钟的输出，在切换后，会产生一个低电平的毛刺。毛刺的产生大大降低了时钟设备输出时钟的相位不连续性指标。

发明内容

有鉴于此，本发明提供一种防止主备时钟切换时总时钟输出产生毛刺的方法，保证时钟设备输出时钟相位的连续性。

实现本发明，需要以下步骤：

(略)

由上述方法可以看出，本发明通过对主备时钟单元切换时刻的控制，使得两时钟单元的时钟切换不会出现在时钟沿附近，使总输出时钟的相位变化在系统高频时钟的一个周期之内，因此就不会导致总输出时钟出现毛刺，保证了主备时钟的平滑切换，使保证时钟设备的相位不连续性指标。

附图说明

图1为现有技术互为备份的双时钟单元的时钟设备原理图。

图2为受控分频过程的原理图。

图3为现有技术主备时钟单元切换导致总时钟输出出现毛刺的原理图。

图4为本发明的技术方案框图。

图5为主备切换使能信号控制主备时钟单元切换的原理图。

图6为输出的时钟在时钟目的节点上拉时进行切换导致总时钟输出出现毛刺的原理图。

具体实施方式

本发明通过控制主备时钟单元的切换时刻，禁止主备时钟单元在输出时钟的跳变沿附近发生主备切换，从而避免总时钟输出毛刺的产生。为使本发明的目的、技术方案及优点更加清楚明白，以下通过具体实施例和参照附图4，对本发明进一步详细说明。

设当前时钟单元1处于主用状态，时钟单元2处于备用状态。与现有技术相同，CK2是分频模块将高频时钟CK1分频得到的，所以CK2在何时发生时钟的相位跳变直接受分频模块控制。根据这个特点，设定时钟单元分频模块输出一个切换使能信号到本时钟单元的主备控制模块，控制主备时钟单元的主备切换时刻，该信号在CK2跳变沿附近为禁止主备时钟切换的状态，以避免在相位差时段发生主备时钟的切换。

图5显示了主备切换使能信号和主备时钟单元输出时钟的关系，以切换使能信号低电平为切换禁止信号为例。参见图5，对切换使能信号具体说明。

在分频模块内部设定一个分频计数器，在CK2相位翻转时从0开始计数，在CK1的每个时钟周期分频计数器加1，计数器累计到n时CK2相位翻转，同时计数器清0。设定分频模块输出一个主备切换使能信号，在分频计数器从0到a的期间内，该切换使能信号输出为低电平，禁止主备控制模块发出主备时钟切换信号；在分频计数器从a到n的时段，该切换使能信号为高电平，允许主备控制模块发出主备时钟切换信号。由现有技术可知，主备时钟单元输出CK2和CK2’相位差小于倍频时钟CK1的一个周期，因此，设定a为不小于1的一个数，就可以避免主备时钟切换时刻落在主备时钟有相位差的时段。具体应用时，参数可以根据需要灵活选择，禁止切换的时间可以适当长一些，比如在输出时钟跳变沿的前后的5个CK1周期之内禁止切换，目的是通过切换使能信号对主备控制模块的控制，使主备时钟切换只会发生在主备时钟相位相同的时段，使总时钟输出不会产生切换毛刺。切换使能信号对主备控制模块的控制过程可以通过可编程逻辑器件实现，使切换使能信号作为一个主备倒换的条件，控制主备倒换，并且主备倒换模块，仅响应当前处于主用状态的时钟单元产生的切换使能信号。

当然，也可以控制时钟单元对主备控制模块的响应来控制主备时钟的切换时刻。如，在切换使能信号为低电平时，允许主备切换模块发出切换信号，但禁止主备时钟单元对该切换信号进行立即响应，将这一响应进行延时，等切换使能信号为高电平时，主备时钟单元响应切换信号，进行切换动作。其控制思想与上一致，不再进行详细说明。

以上实施例中，切换使能信号是由内部的计数器和高频CK1共同控制产生的，也可以通过对主备时钟单元输出时钟CK2和CK2’的外部比较控制产生。简单的，如通过一个或门器件，将主备输出时钟CK2、CK2’进行相或，当在主备时钟相位差时段时，由于相位差180度，主备输出时钟信号相或结果为0，此时禁止主备发生切换；当主备相位相同时，相或结果为高电平或低电平，此时允许主备切换。同理，也可用与门器件，通过在不同时段内，主备时钟相与结果的正负控制切换使能信号，设定相与结果为负值，产生的切换使能信号为无效；相与结果为正值，产生的切换使能信号为有效。

另外，还要考虑目的节点即接收使用该时钟的下级设备的情况，根据具体情况对时钟切换时刻做相应的约束。如图6为输出的时钟在时钟目的节点上拉的情况，参见图6对其约束条件进行说明。

当输出的时钟在时钟目的节点上拉时，不仅要禁止时钟单元在输出时钟的跳变沿附近切换，而且还要禁止时钟在低电平期间切换。即仅允许时钟在高电平期间切换。这是因为，在实际应用中，主备时钟单元在切换时一般不会做到无缝切换，器件响应的延时和走线传输的延时使原主用的时钟单元禁止时钟输出时，备用时钟单元要延迟ns级的一段时间才能完成主用切换并输出时钟。在这个延时的时段内，两个时钟单元的输出都被三态门禁止输出，因此总时钟输出为高阻态，但由于时钟在目的节点的上拉，使得高阻态时钟信号为高电平。若时钟的切换过程发生在低电平期间，就会导致目的节点时钟出现高电平毛刺，导致时钟相位不连续性。

同理，当输出的时钟在时钟目的节点下拉时，不但要禁止时钟单元在输出时钟的跳变沿附近切换，而且还要禁止时钟在高电平期间切换。即仅允许时钟在低电平器件切换。来防止在目的节点时钟出现低电平毛刺。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1、一种防止主备时钟切换时总时钟输出产生毛刺的方法，其特征在于，该方法包括：在主备时钟单元输出时钟信号相位相同的时段控制主备时钟单元切换。

2、根据权利要求1所述的方法，其特征在于，该方法进一步包括：在主备时钟单元输出时钟信号相位不同时，由主备时钟单元产生禁止主备时钟单元进行切换的切换使能信号；在主备时钟单元输出时钟信号相位相同时，时钟单元产生允许主备时钟单元进行切换的切换使能信号控制主备时钟单元切换。

3、根据权利要求2所述的方法，其特征在于，所述产生切换使能信号控制主备时钟单元切换的步骤进一步包括：由主时钟单元内部分频计数器产生切换使能信号，传送给本时钟单元内部的主备控制单元控制切换，分频计数器在所属时钟单元输出时钟翻转时清0并开始计数，分频计数器从0计数到a的期间内，时钟单元产生禁止主备时钟单元进行切换的切换使能信号；从a计数到下次时钟翻转的期间内，产生允许主备时钟单元进行切换的切换使能信号。

4、根据权利要求3所述的方法，其特征在于，所述的分频计数器从0计数到a的时长不小于主备时钟单元输出时钟相位不同时段的时长。

5、根据权利要求1所述的方法，其特征在于，该方法进一步包括：主备时钟单元的输出时钟信号进行逻辑运算产生切换使能信号，控制主备时钟单元切换。

6、根据权利要求5所述的方法，其特征在于，所述产生切换使能信号控制主备时钟单元切换的步骤进一步包括：由主、备时钟单元的输出时钟信号进行相或或相与产生切换使能信号，传送给主时钟单元内部的主备控制单元控制切换。

7、根据权利要求1所述的方法，其特征在于，该方法进一步包括：若输出的总时钟进行上拉，在主备时钟单元输出时钟信号相位都为高电平的时段，控制主备时钟单元切换。

若输出的总时钟进行下拉，在主备时钟单元输出时钟信号相位都为低电平的时段，控制主备时钟单元切换。

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