CN101841332A - 一种数字锁相环 - Google Patents

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一种数字锁相环，包括：振荡器，用于生成一个基准时钟频率；振荡控制电路；分频器；频率选择电路；所述振荡器包括：由奇数个数字反相器串联构成的第N反相器支路，该支路的输出端与第N-1标准延时单元和第N-1反相器支路的接点连接，第N反相器支路另一端与第N标准延时单元的输入端连接，第N标准延时单元的输出端与第N-1反相器支路和第N-1标准延时单元的输出端的接点连接，第N标准延时单元的控制端接收来自所述振荡控制电路的频率控制信号，第N标准延时单元的输出端并作为振荡器的输出端。本发明具有结构简单、易操作控制、频率切换时噪声小、调频范围大的优点。

Description

一种数字锁相环
技术领域
本发明涉及一种数字锁相环。
背景技术
在数字通信系统中，数字锁相环是一种必不可少的工具，用来产生与参考信号相位有固定关系的信号的电子控制系统。现有模拟技术的锁相环包括：相位检测器、压控振荡器、反馈电路。反馈电路用来将压控振荡器的输出信号反馈至相位检测器的输入端，以提高或降低模拟锁相环输入信号的频率。压控振荡器用电压控制振荡产生输出频率。众所周知，模拟锁相环使用模拟元器件，采用模拟方式操作，很容易产生误差，甚至是误差传播。
因此如何减小上述误差，且有助于芯片面积降低和制造工艺迁移成为本领域技术人员努力的方向。
发明内容
本发明目的是提供一种数字锁相环，该数字锁相环结构简单，易操作控制，频率切换时噪声小。
为达到上述目的，本发明采用的技术方案是：一种数字锁相环，包括：
振荡器，用于生成一个基准时钟频率；
振荡控制电路，根据来自外部的控制命令，产生用于控制所述振荡器的频率控制信号；
分频器，接收来自所述振荡器的基准时钟频率，并根据基准时钟频率产生m个分频频率时钟；
频率选择电路，用于接收来自所述分频器的m个分频时钟频率，并将其中的一个分频时钟频率从频率选择电路的输出端输出；
所述振荡器包括：
由奇数个数字反相器串联构成的第一反相器支路和第一标准延时单元首尾连接形成第一回路，第一标准延时单元的控制端接收来自所述振荡控制电路的频率控制信号，第一标准延时单元的输出端作为振荡器的输出端；
由奇数个数字反相器串联构成的第二反相器支路，该支路的输出端与第一标准延时单元和第一反相器支路的接点连接，第二反相器支路另一端与第二标准延时单元的输入端连接，第二标准延时单元的输出端与第一反相器支路和第一标准延时单元的输出端的接点连接，第二标准延时单元的控制端接收来自所述振荡控制电路的频率控制信号，第二标准延时单元的输出端并作为振荡器的输出端；
由奇数个数字反相器串联构成的第N反相器支路，该支路的输出端与第N-1标准延时单元和第N-1反相器支路的接点连接，第N反相器支路另一端与第N标准延时单元的输入端连接，第N标准延时单元的输出端与第N-1反相器支路和第N-1标准延时单元的输出端的接点连接，第N标准延时单元的控制端接收来自所述振荡控制电路的频率控制信号，第N标准延时单元的输出端并作为振荡器的输出端。
上述技术方案中的有关内容解释如下：
上述方案中，还包括：用于对所述频率选择电路输出的时钟频率进行计数的第一计数器，用于对来自外部的时钟频率进行计数的第二计数器，用于比较第一计数器和第二计数器数值的比较器，用于根据比较器的比较结果来控制所述振荡控制电路的状态机，该状态机接的输入端收来自比较器的信息，该状态机的输出端与所述振荡控制电路连接。
由于上述技术方案运用，本发明与现有技术相比具有下列优点和效果：
1、本发明由于采用了数字组件和数字操作可以有效减少上述误差。此外，全数字锁相环可以直接参与综合，有助于芯片面积降低和制造工艺迁移。数字振荡器可以取代模拟锁相环中的压控振荡器。在电路设计以及无线通信领域中，数字锁相环已被广泛应用。
2、本发明结构简单，易操作控制，频率切换时噪声小。且此数字锁相环的调频范围比较大，且此数字锁相环的调频范围比较大，在tsmc65gp工艺上得到验证，可达1.2GHz。可通过综合的方式得到网表，有助于芯片面积的降低和工艺迁移。
3、本发明状态机可以灵活的完成各个功能状态的转换，且保证在可预测范围内各个状态都能响应，同一状态操作不会得到重复处理。状态机是通用的表现形式，在某一抽象层次上可作为一个可重复用的模板。
附图说明
附图1为锁相环结构示意图；
附图2为振荡器的示意图；
附图3为状态机转换图。
以上附图中：1、振荡控制电路；2、振荡器；3、分频器；4、频率选择电路；5、第一计数器；6、第二计数器；7、比较器；8、状态机。
具体实施方式
下面结合附图及实施例对本发明作进一步描述：
实施例：一种数字锁相环，包括：
振荡器2，用于生成一个基准时钟频率；
振荡控制电路1，根据来自外部的控制命令，产生用于控制所述振荡器的频率控制信号；
分频器3，接收来自所述振荡器的基准时钟频率，并根据基准时钟频率产生m个分频频率时钟；
频率选择电路4，用于接收来自所述分频器3的m个分频时钟频率，并将其中的一个分频时钟频率从频率选择电路4的输出端输出；
所述振荡器2包括：
由奇数个数字反相器串联构成的第一反相器支路和第一标准延时单元首尾连接形成第一回路，第一标准延时单元的控制端接收来自所述振荡控制电路的频率控制信号，第一标准延时单元的输出端作为振荡器的输出端；
由奇数个数字反相器串联构成的第二反相器支路，该支路的输出端与第一标准延时单元和第一反相器支路的接点连接，第二反相器支路另一端与第二标准延时单元的输入端连接，第二标准延时单元的输出端与第一反相器支路和第一标准延时单元的输出端的接点连接，第二标准延时单元的控制端接收来自所述振荡控制电路的频率控制信号，第二标准延时单元的输出端并作为振荡器的输出端；
由奇数个数字反相器串联构成的第N反相器支路，该支路的输出端与第N-1标准延时单元和第N-1反相器支路的接点连接，第N反相器支路另一端与第N标准延时单元的输入端连接，第N标准延时单元的输出端与第N-1反相器支路和第N-1标准延时单元的输出端的接点连接，第N标准延时单元的控制端接收来自所述振荡控制电路的频率控制信号，第N标准延时单元的输出端并作为振荡器的输出端。
还包括：用于对所述频率选择电路输出的时钟频率进行计数的第一计数器5，用于对来自外部的时钟频率进行计数的第二计数器6，用于比较第一计数器5和第二计数器6数值的比较器7，用于根据比较器7的比较结果来控制所述振荡控制电路的状态机8，该状态机8接的输入端收来自比较器7的信息，该状态机的输出端与所述振荡控制电路1连接。
本实施例上述内容具体解释如下。
附图1是本发明数字锁相环的结构示意图，它包括，一个振荡控制电路1，一个振荡器02，一个分频器3，一个频率选择电路04，两个计数器05&06，一个比较器(Comparator)07，一个状态机08。
该数字锁相环有5个输入端口和2个输出端口。其中输入端口divider作用于频率选择器04，用于选择分频器03产生的m个分频频率；输入端口basefre作用于振荡控制电路01，用于产生对振荡器的n位控制信号；输入端口reset为锁相环的复位信号；输入端口refclk为参考时钟信号；输出端口stable为稳定信号，低有效；输出端口clkout为时钟输出频率。
振荡控制电路1用来产生n位对振荡器的控制信号。其输入端与锁相环输入端口basefre相连，输出的n位控制信号与振荡器相连，同一时刻n位信号中只能有一位为高电平。
振荡器2的结构如附图2所示，此振荡器用于提供一个基准时钟频率。该振荡器由纯数字标准单元组成，具有一个输出端和一个输入端，输入端用于连接振荡控制电路01产生的n位控制信号，控制产生不同频率的基准时钟频率。图2中C0～C(n-1)为由振荡控制电路产生的控制信号。由于同一时刻C0～C(n-1)中只能有一位有效，假设C0有效，则图2中所示虚线框内为电路振荡部分，它由奇数个数字标准单元反相器组成。由图2中可知，同理，若是除C0之外的其它位有效，振荡器仍有奇数个数字标准单元组成，只是由于反相器个数不同产生的频率不同。
附图2中所示的A0～A(n-1)为n个相同的标准延迟单元，振荡产生的频率通过一个延迟单元反馈到振荡器的输出端In。标准单元反相器的个数可根据不同的频率要求和不同的工艺而定。
振荡器产生的输出频率clkout一般都能达到几百兆赫兹甚至更高，所以需要用分频器03用来对振荡器产生的输出时钟频率进行分频，用以产生不同的低频信号，满足不同设计的需要。分频器具有一个输入端，即为振荡器的输出端；具有m个输出端，分频后产生m个低频时钟即分频时钟频率，m的大小可根据设计的不同需求而定。
频率选择电路04用来选择分频器产生的分频信号，根据divider信号的不同值选择一个作为输出时钟。
计数器05&06分别对振荡器器产生的时钟和参考时钟进行计数。
第二计数器06对外部时钟源，即进参考时钟refclk行计数。为了简化，在本设计中要求参考时钟为5MHz，由OSC pad或是其它方式提供。设计中此计数器为一个5位寄存器，从0始计数，每次计数到31计数器溢出，然后再从0开始计数，直至接收到stable信号，计数停止。
第一计数器05对振荡器产生的时钟进行计数。由于在本设计中需要的最大的频率为300MHz，所以此计数器至少要为11位寄存器。
比较器07，用以对两个计数器的计数结果进行比较。
每一次计数器06溢出时，计数器05计数值和一对参考数值(即目标频率的上限和下限进行比较)，如果计数所得值比上限频率高，说明此时振荡频率偏高，比较器会提供一个减速信号；如果计数值比下限频率低，说明此时振荡频率偏低，则比较器7会提供一个加速信号。如果计数值在上限和下限之间，比较器7会产生一个保持信号，振荡器2会停留在这个频率，并提供一个stable信号。
状态机8，用以对每次比较器7产生的结果进行处理。附图3所示的状态机8转换图。状态机共有5个状态，分别为开始、加速、减速、保持、稳定。开始状态为状态机8的默认起始状态；每一次状态机8都会从这里开始执行，检测比较器7是否完成比较，如果比较器7提供的是减速信号，则状态机8进入减速状态，并将减速信号输出到振荡控制电路1，使振荡器2减速振荡；如果比较器7提供的是加速信号，则状态机8进入加速状态，并将加速信号输出到振荡控制电路；如果比较器提供的是保持信号，则状态机8进入保持状态。
当状态机8处于减速状态时，如果下次比较器仍提供减速信号，则状态机8继续处于减速状态，如果下次比较器7提供的是加速信号，则状态机8进入稳定状态，否则，状态机进入保持状态。
同样对于处于加速状态时，如果下次比较器7提供加速信号，则状态机保持在加速状态；如果下次比较结果提供减速信号，则状态机进入稳定状态；否则进入保持状态。
当状态机8处于保持状态时，如果下次比较器提供加速信号，则状态机进入加速状态，如果下次比较器提供减速信号，则状态机8进入减速状态，否则进入保持状态。
上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。

Claims (2)

1.一种数字锁相环，包括：
振荡器(2)，用于生成一个基准时钟频率；
振荡控制电路(1)，根据来自外部的控制命令，产生用于控制所述振荡器的频率控制信号；
分频器(3)，接收来自所述振荡器的基准时钟频率，并根据基准时钟频率产生m个分频频率时钟；
频率选择电路(4)，用于接收来自所述分频器(3)的m个分频时钟频率，并将其中的一个分频时钟频率从频率选择电路(4)的输出端输出；
其特征在于：所述振荡器(2)包括：
由奇数个数字反相器串联构成的第一反相器支路和第一标准延时单元首尾连接形成第一回路，第一标准延时单元的控制端接收来自所述振荡控制电路的频率控制信号，第一标准延时单元的输出端作为振荡器的输出端；
由奇数个数字反相器串联构成的第二反相器支路，该支路的输出端与第一标准延时单元和第一反相器支路的接点连接，第二反相器支路另一端与第二标准延时单元的输入端连接，第二标准延时单元的输出端与第一反相器支路和第一标准延时单元的输出端的接点连接，第二标准延时单元的控制端接收来自所述振荡控制电路的频率控制信号，第二标准延时单元的输出端并作为振荡器的输出端；
由奇数个数字反相器串联构成的第N反相器支路，该支路的输出端与第N-1标准延时单元和第N-1反相器支路的接点连接，第N反相器支路另一端与第N标准延时单元的输入端连接，第N标准延时单元的输出端与第N-1反相器支路和第N-1标准延时单元的输出端的接点连接，第N标准延时单元的控制端接收来自所述振荡控制电路的频率控制信号，第N标准延时单元的输出端并作为振荡器的输出端。
2.根据权利要求1所述的锁相环，其特征在于：还包括：用于对所述频率选择电路输出的时钟频率进行计数的第一计数器(5)，用于对来自外部的时钟频率进行计数的第二计数器(6)，用于比较第一计数器(5)和第二计数器(6)数值的比较器(7)，用于根据比较器的比较结果来控制所述振荡控制电路(1)的状态机(8)，该状态机接的输入端收来自比较器(7)的信息，该状态机(8)的输出端与所述振荡控制电路连接。
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