CN108459491A - 电路装置、物理量测量装置、电子设备和移动体 - Google Patents

Abstract

提供电路装置、物理量测量装置、电子设备和移动体，能够实现时间数字转换的处理的高性能化和简化等。电路装置包含：第一PLL电路，其输入基准时钟信号、和使用第1振荡元件而生成的第1时钟频率的第1时钟信号，进行第1时钟信号与基准时钟信号的相位同步；第二PLL电路，其输入基准时钟信号、和使用第2振荡元件而生成的与第1时钟频率不同的第2时钟频率的第2时钟信号，进行第2时钟信号与基准时钟信号的相位同步；以及时间数字转换电路，其使用第1时钟信号和第2时钟信号将时间转换为数字值。

Description

电路装置、物理量测量装置、电子设备和移动体

技术领域

本发明涉及电路装置、物理量测量装置、电子设备和移动体等。

背景技术

一直以来，已知有具有时间数字转换电路的电路装置。时间数字转换电路将时间转换为数字值。作为这样的具有时间数字转换电路的电路装置的现有例，例如已知专利文献1～4所公开的现有技术。

在专利文献1～3的现有技术中，使用所谓的游标延迟电路实现时间数字转换。在游标延迟电路中，使用作为半导体元件的延迟元件实现时间数字转换。

专利文献4中公开如下的微小时间计测装置，其具有输出第1时钟脉冲的第1石英振荡器、输出第2时钟脉冲的第2石英振荡器、边沿一致检测电路、同步计数器、微型计算机和发送时刻控制部。边沿一致检测电路检测第1、第2时钟脉冲的同步点。同步计数器与第1、第2时钟脉冲同步地进行计数处理。微型计算机根据同步计数器的值，计算从开始脉冲到停止脉冲为止的未知时间。发送时刻控制部根据边沿一致检测电路的输出以及同步计数器和微型计算机的值，输出开始脉冲。

专利文献1：日本特开2009-246484号公报

专利文献2：日本特开2007-110370号公报

专利文献3：日本特开2010-119077号公报

专利文献4：日本特开平5-87954号公报

在专利文献4的现有技术中，边沿一致检测电路检测第1、第2时钟脉冲的下降沿相互一致的同步点。然后，在检测到同步点的情况下，同步计数器与第1、第2时钟脉冲同步地开始计数处理，进行如下的时间测量：根据计数处理的结果，计算从开始脉冲到停止脉冲为止的未知时间。

然而，在该现有技术中，只要没有检测到同步点，就无法开始时间测量，因此，时间数字转换的转换时间变长。此外，在第1、第2时钟脉冲的时钟频率的关系是边沿在同步点处不一致这样的频率关系的情况下，难以实现时间数字转换。此外，由于无法适当设定作为时间数字转换的处理基准的时刻，因此，时间数字转换的处理复杂。进而，如果在同步点处、时钟脉冲的边沿一致检测存在误差，则时间数字转换的精度会降低。

发明内容

根据本发明的几个方式，能够提供可实现时间数字转换的处理的高性能化和简化等的电路装置、物理量测量装置、电子设备和移动体等。

本发明是为了解决上述课题的至少一部分而完成的，能够作为以下形态或方式来实现。

本发明的一个方式涉及一种电路装置，其包含：第一PLL电路，其输入基准时钟信号、和使用第1振荡元件而生成的第1时钟频率的第1时钟信号，进行所述第1时钟信号与所述基准时钟信号的相位同步；第二PLL电路，其输入所述基准时钟信号、和使用第2振荡元件而生成的与所述第1时钟频率不同的第2时钟频率的第2时钟信号，进行所述第2时钟信号与所述基准时钟信号的相位同步；以及时间数字转换电路，其使用所述第1时钟信号和所述第2时钟信号，将时间转换为数字值。

根据本发明的一个方式，通过第一PLL电路进行第1时钟信号与基准时钟信号的相位同步，通过第二PLL电路进行第2时钟信号与基准时钟信号的相位同步。由此，实现了第1时钟信号、第2时钟信号的相位同步。在该情况下，通过使用第一PLL电路、第二PLL电路进行相位同步，与通过1个PLL电路进行第1时钟信号、第2时钟信号的相位同步的情况相比，能够提高相位同步的频度。然后，时间数字转换电路使用这样进行了相位同步后的第1时钟频率、第2时钟频率的第1时钟信号、第2时钟信号，进行将时间转换为数字值的时间数字转换。这样，能够实现使用了第1时钟信号、第2时钟信号的时间数字转换处理的高性能化和简化等。

此外，在本发明的一个方式中，可以是，所述基准时钟信号是使用第3振荡元件而生成的时钟信号。

这样，由于基准时钟信号也是使用第3振荡元件而生成的，因此，能够实现时间数字转换的进一步的高性能化。

此外，在本发明的一个方式中，可以是，所述时间数字转换电路以对应于所述第1时钟频率与所述第2时钟频率的频率差的分辨率将时间转换为数字值。

这样，能够使用第1时钟频率、第2时钟频率的频率差来设定时间数字转换的分辨率，能够实现时间数字转换的高性能化。

此外，在本发明的一个方式中，可以是，在设所述第1时钟频率为f1、所述第2时钟频率为f2的情况下，所述时间数字转换电路以满足Δt＝|f1-f2|/(f1×f2)的分辨率Δt将时间转换为数字值。

这样，例如通过减小第1时钟频率、第2时钟频率的频率差，或将第1时钟频率、第2时钟频率设为较高的频率，能够减小分辨率，能够实现时间数字转换的高性能化。

此外，在本发明的一个方式中，可以是，在设所述第1时钟频率为f1、所述第2时钟频率为f2、所述基准时钟信号的时钟频率为fr的情况下，所述第一PLL电路进行所述第1时钟信号与所述基准时钟信号的相位同步，使得N1/f1＝M1/fr(N1和M1是2以上的相互不同的整数)，所述第二PLL电路进行所述第2时钟信号与所述基准时钟信号的相位同步，使得N2/f2＝M2/fr(N2和M2是2以上的相互不同的整数)。

这样，能够进行适当的相位同步时刻的相位同步，能够实现时间数字转换的处理的高性能化和简化。

此外，在本发明的一个方式中，可以是，N1、M1、N2、M2被设定为使得|N1×M2-N2×M1|＝1的关系成立。

这样，例如，在每个相位同步的期间，第1时钟信号与第2时钟信号偏差例如1个时钟周期，实现了时间数字转换的处理简化等。

此外，在本发明的一个方式中，可以是，在设时间数字转换的分辨率为Δt、N＝N1×M2、M＝N2×M1的情况下，通过所述第一PLL电路和所述第二PLL电路进行所述第1时钟信号与所述第2时钟信号的相位同步，使得Δt＝|N-M|/(N×f2)＝|N-M|/(M×f1)。

这样，能够根据时间数字转换所要求的分辨率Δt来设定N＝N1×M2、M＝N2×M1等，使第1时钟信号、第2时钟信号进行相位同步。

此外，在本发明的一个方式中，可以是，所述第一PLL电路包含第1相位检测器，该第1相位检测器进行所述第1时钟信号或者基于所述第1时钟信号的信号、与所述基准时钟信号或者基于所述基准时钟信号的信号的相位比较，所述第二PLL电路包含第2相位检测器，该第2相位检测器进行所述第2时钟信号或者基于所述第2时钟信号的信号、与所述基准时钟信号或者基于所述基准时钟信号的信号的相位比较。

这样，能够通过进行第1相位检测器、第2相位检测器中的相位比较结果的反馈控制来实现第1时钟信号、第2时钟信号的相位同步。

此外，在本发明的一个方式中，可以是，所述第一PLL电路包含：第1分频电路，其对所述第1时钟信号进行分频，将第1分频时钟信号作为基于所述第1时钟信号的信号输出到所述第1相位检测器；以及第2分频电路，其对所述基准时钟信号进行分频，将第2分频时钟信号作为基于所述基准时钟信号的信号输出到所述第1相位检测器，所述第二PLL电路包含：第3分频电路，其对所述第2时钟信号进行分频，将第3分频时钟信号作为基于所述第2时钟信号的信号输出到所述第2相位检测器；以及第4分频电路，其对所述基准时钟信号进行分频，将第4分频时钟信号作为基于所述基准时钟信号的信号输出到所述第2相位检测器。

如果设置这样的第1分频电路、第2分频电路、第3分频电路、第4分频电路，则能够进行第1相位检测器中的第1分频时钟信号、第2分频时钟信号的相位比较结果的反馈控制以及第2相位检测器中的第3分频时钟信号、第4分频时钟信号的相位比较结果的反馈控制，实现第1时钟信号、第2时钟信号的相位同步。

此外，在本发明的一个方式中，可以是，在设所述第1时钟频率为f1、所述第2时钟频率为f2、所述基准时钟信号的频率为fr的情况下，所述第1分频电路对所述第1时钟信号进行分频，所述第2分频电路对所述基准时钟信号进行分频，使得N1/f1＝M1/fr(N1和M1是2以上的相互不同的整数)，所述第3分频电路对所述第2时钟信号进行分频，所述第4分频电路对所述基准时钟信号进行分频，使得N2/f2＝M2/fr(N2和M2是2以上的相互不同的整数)。

这样，能够进行适当的相位同步时刻的相位同步，能够实现时间数字转换的处理的高性能化和简化。

此外，在本发明的一个方式中，可以是，包含：第1振荡电路，其根据所述第1相位检测器的相位比较结果而被控制，使所述第1振荡元件振荡而生成所述第1时钟信号；以及第2振荡电路，其根据所述第2相位检测器的相位比较结果而被控制，使所述第2振荡元件振荡而生成所述第2时钟信号。

这样，能够根据第1相位检测器、第2相位检测器中的相位检测结果，调整例如第1时钟信号、第2时钟信号的第1时钟频率、第2时钟频率，实现第1时钟信号、第2时钟信号的相位同步。

此外，在本发明的一个方式中，可以是，包含第3振荡电路，该第3振荡电路使第3振荡元件振荡而生成所述基准时钟信号。

这样，基准时钟信号也是使用第3振荡元件而生成的，能够实现时间数字转换的进一步的高性能化。

此外，在本发明的一个方式中，可以是，所述时间数字转换电路将第1信号与第2信号的转变时刻的时间差转换为数字值。

这样，能够使用由第1振荡元件、第2振荡元件生成的第1时钟信号、第2时钟信号，将第1信号、第2信号的转变时刻的时间差高精度地转换为数字值。

此外，本发明的其他方式涉及一种物理量测量装置，其包含：上述任意一项所述的电路装置；用于生成所述第1时钟信号的所述第1振荡元件；以及用于生成所述第2时钟信号的所述第2振荡元件。

这样，通过利用第1振荡元件、第2振荡元件进行时间数字转换，能够进行更高精度的物理量的测量处理。

此外，本发明的其他方式涉及一种电子设备，其包含上述任意一项所述的电路装置。

此外，本发明的其他方式涉及一种移动体，其包含上述任意一项所述的电路装置。

附图说明

图1是本实施方式的电路装置的结构例。

图2是使用时钟频率差的时间数字转换方法的说明图。

图3是示出信号STA、STP的关系的图。

图4是示出使用信号STA、STP的物理量测量的例子的图。

图5是本实施方式的电路装置的详细的第1结构例。

图6是对电路装置的动作进行说明的信号波形图。

图7是对电路装置的动作进行说明的信号波形图。

图8是对电路装置的整体动作进行说明的信号波形图。

图9是示出分频比的设定的一例的图。

图10是对电路装置的详细动作进行说明的信号波形图。

图11是本实施方式的电路装置的详细的第2结构例。

图12是振荡电路的第1结构例。

图13是振荡电路的第2结构例。

图14是时间数字转换电路的结构例。

图15是相位检测器的结构例。

图16是对信号STA的重复方式进行说明的信号波形图。

图17是对信号STA的重复方式进行说明的信号波形图。

图18是对时钟周期指定值的更新方法进行说明的信号波形图。

图19是对时钟周期指定值的更新方法进行说明的信号波形图。

图20是对时钟周期指定值的更新方法进行说明的信号波形图。

图21是对二进制搜索方法进行说明的信号波形图。

图22是物理量测量装置的结构例。

图23是电子设备的结构例。

图24是移动体的结构例。

标号说明

CK1、CK2：时钟信号(第1、第2时钟信号)；f1、f2：时钟频率(第1、第2时钟频率)；CKR：基准时钟信号；fr：基准时钟信号的时钟频率；XTAL1、XTAL2、XTAL3：振荡元件(第1、第2、第3振荡元件)；Δt：分辨率；STA、STP：信号(第1、第2信号)；CIN：时钟周期指定值(时钟周期指定信息)；CCT：时钟周期值；DQ：数字值；TDF：时间差；TR：时钟间时间差；TCNT：计数值；TS：测量期间；TM、TMA、TMB：相位同步时刻；TP、TP1～TP4：更新期间；N、M：时钟数；DCK1～DCK4：分频时钟信号(第1～第4分频时钟信号)；10：电路装置；20：时间数字转换电路；21、22：相位检测器(第1、第2相位检测器)；30：处理部；31：输出代码生成部；32：信号输出部；33：寄存器部；40：计数器部；100：振荡电路；101、102、103：振荡电路(第1、第2、第3振荡电路)；120：PLL电路(第一PLL电路)；122、124：分频电路(第1、第2分频电路)；126：相位检测器(第1相位检测器)；128：电荷泵电路；130：PLL电路(第二PLL电路)；132、134：分频电路(第3、第4分频电路)；136：相位检测器(第2相位检测器)；138：电荷泵电路；140：相位检测器；142：计数器；144：TDC；146：数字运算部；150：相位检测器；152：计数器；154：TDC；156：数字运算部；206：汽车(移动体)；207：车体；208：控制装置；209：车轮；400：物理量测量装置；410：封装；412：基座部；414：盖部；500：电子设备；510：通信部；520：处理部；530：操作部；540：显示部；550：存储部。

具体实施方式

以下，对本发明的优选实施方式详细地进行说明。另外，以下说明的本实施方式并非不当地限定权利要求中记载的本发明的内容，本实施方式中说明的全部结构作为本发明的解决手段并非都是必须的。

1.电路装置

图1示出本实施方式的电路装置10的结构例。电路装置10包含时间数字转换电路20和PLL电路120、130(第1、第二PLL电路。同步电路)。此外，还能够包含振荡电路101、102(第1、第2振荡电路)。另外，电路装置10不限于图1的结构，可以实施省略这些中的一部分结构要素(例如振荡电路)、或追加其他结构要素等各种变形。

时间数字转换电路20使用时钟信号CK1和时钟信号CK2将时间转换为数字值。具体而言，时间数字转换电路20输入时钟频率f1(第1时钟频率)的时钟信号CK1(第1时钟信号)以及时钟频率f2(第2时钟频率)的时钟信号CK2(第2时钟信号)，并使用这些时钟信号CK1、CK2将时间转换为数字值。在图1的例子中，时间数字转换电路20使用时钟频率f1、f2的时钟信号CK1、CK2将信号STA(第1信号。例如开始信号)和信号STP(第2信号。例如停止信号)的转变时刻的时间差转换为数字值DQ。另外，以下，主要说明在将信号STA、STP(第1信号、第2信号)的转变时刻的时间差转换为数字值的时间数字转换中应用本实施方式的方法的情况，但是本实施方式不限于此。例如，也可以在用于测量绝对时刻等的时间数字转换等中应用本实施方式的方法。

时钟频率f2是与时钟频率f1不同的频率，例如是比时钟频率f1低的频率。此外，信号STA和信号STP的转变时刻的时间差是信号STA和信号STP的边沿间(例如上升沿间或下降沿间)的时间差。此外，时间数字转换电路20也可以进行数字值DQ的滤波处理(数字滤波处理、低通滤波处理)，输出滤波处理后的数字值DQ。

PLL电路120(第一PLL电路)进行时钟信号CK1与基准时钟信号CKR的相位同步。具体而言，PLL电路120输入基准时钟信号CKR和使用振荡元件XTAL1(第1振荡元件)而生成的时钟频率f1的时钟信号CK1，并进行时钟信号CK1与基准时钟信号CKR的相位同步。例如PLL电路120在每个第1相位同步时刻(每个第1期间)使时钟信号CK1与基准时钟信号CKR的相位同步。具体而言，进行在每个第1相位同步时刻使时钟信号CK1和基准时钟信号CKR的转变时刻一致的相位同步。

这里，基准时钟信号CKR的时钟频率是fr。例如时钟频率fr是与时钟信号CK1、CK2的时钟频率f1、f2不同的频率，例如是比时钟频率f1、f2低的频率。

PLL电路130(第二PLL电路)进行时钟信号CK2与基准时钟信号CKR的相位同步。具体而言，PLL电路130输入基准时钟信号CKR和使用振荡元件XTAL2(第2振荡元件)而生成的时钟频率f2的时钟信号CK2，并进行时钟信号CK2与基准时钟信号CKR的相位同步。例如PLL电路130在每个第2相位同步时刻(每个第2期间)使时钟信号CK2与基准时钟信号CKR的相位同步。具体而言，进行在每个第2相位同步时刻使时钟信号CK2和基准时钟信号CKR的转变时刻一致的相位同步。

这样，在本实施方式中，通过PLL电路120使时钟信号CK1与基准时钟信号CKR的相位同步，通过PLL电路130使时钟信号CK2与基准时钟信号CKR的相位同步。由此，时钟信号CK1与时钟信号CK2的相位同步。即，通过PLL电路120、130，使得在每个相位同步时刻，时钟信号CK1、CK2的相位同步，在每个相位同步时刻，时钟信号CK1、CK2的转变时刻一致。另外，也可以实施如下变形：设置3个以上的PLL电路(3个以上的振荡元件)来进行时钟信号CK1、CK2的相位同步。

基准时钟信号CKR例如是使用振荡元件XTAL3(第3振荡元件)而生成的时钟信号。例如是通过振荡电路(第3振荡电路)使振荡元件XTAL3振荡从而生成的时钟信号。这样，例如使用借助电路装置10的振荡电路而进行振荡的振荡元件XTAL3来生成基准时钟信号CKR，由此，能够使用例如抖动和相位噪声少的基准时钟信号CKR来使该基准时钟信号CKR与各个时钟信号CK1、CK2的相位同步。因此，能够使时钟信号CK1、CK2恰当地进行相位同步，例如能够使得由相位同步时刻的时钟信号CK1、CK2的转变时刻的时间差引起的误差为最小限度。另外，可以使用从电路装置10的外部输入的外部时钟信号等作为基准时钟信号CKR。

时间数字转换电路20在时钟信号CK1、CK2的相位同步时刻后，根据时钟信号CK1使信号STA的信号电平转变。例如，进行基于PLL电路120、130的时钟信号CK1、CK2的相位同步，在该相位同步的时刻后，时间数字转换电路20使用时钟信号CK1使信号STA的信号电平转变。例如，使信号STA的信号电平从第1电压电平(例如L电平)变化为第2电压电平(例如H电平)。具体而言，时间数字转换电路20生成脉冲信号的信号STA。

然后，时间数字转换电路20进行信号电平与信号STA对应地转变的信号STP和时钟信号CK2的相位比较，从而求出与时间差对应的数字值DQ。例如通过相位比较，判断信号STP和时钟信号CK2的相位的前后关系调换的时刻，求出数字值DQ。相位的前后关系调换的时刻是如下的时刻：在该时刻，从信号STP和时钟信号CK2中的一个信号的相位比另一个信号延迟的状态调换为一个信号的相位比另一个信号提前的状态。例如，能够根据信号STP和时钟信号CK2中的一个信号对另一个信号进行采样等，实现该信号STP和时钟信号CK2的相位比较。

这样，在本实施方式中，通过PLL电路120、130进行时钟信号CK1、CK2的相位同步，在该相位同步的时刻后，根据时钟信号CK1生成信号STA。然后，进行信号电平与这样生成的信号STA对应地转变的信号STP和时钟信号CK2的相位比较，求出对应于信号STA和信号STP的转变时刻的时间差的数字值DQ。这样，能够自发地生成时间数字转换中使用的第1信号，并实现高性能(高精度、高分辨率)的时间数字转换。

此外，在本实施方式中，通过在电路装置10设置PLL电路120、130，能够在每个相位同步时刻使时钟信号CK1、CK2的转变时刻一致。因此，能够以相位同步时刻为基准时刻而开始电路处理，所以能够实现电路处理和电路结构的简化。此外，不需要等待时钟信号CK1、CK2的转变时刻偶然地一致，能够从PLL电路120、130的相位同步时刻起立即开始时间数字转换的处理。因此，能够实现时间数字转换的高速化。此外，通过设置PLL电路120、130，能够使相位同步时刻的时钟信号CK1、CK2的转变时刻的时间差所引起的误差成为最小限度。因此，能够充分降低由于该时间差而系统性地产生的误差，实现精度提高等。

例如，在上述专利文献4的现有方法中，通过边沿一致检测电路来检测第1、第2时钟脉冲的边沿一致，以检测到边沿一致作为条件，开始时间计测。然而，在该现有方法中，只要未检测到第1、第2时钟脉冲的边沿一致，就无法开始时间计测，因此，存在时间计测的开始延迟、时间数字转换的转换时间变长这样的第1问题点。此外，存在如下的第2问题点：在第1、第2时钟脉冲的时钟频率的关系是边沿在同步点不一致的频率关系的情况下，边沿只是偶然地一致，难以实现时间数字转换。此外，由于无法系统性地确定第1、第2时钟脉冲的同步点的时刻，因此，存在电路处理和电路结构复杂的第3问题点。进而，存在如下的第4问题点：在第1、第2时钟脉冲的边沿一致检测存在误差的情况下，该误差会引起精度降低。

与此相对，在本实施方式中，通过设置PLL电路120、130，能够在每个相位同步时刻强制地使时钟信号CK1、CK2的转变时刻一致。因此，由于在相位同步时刻后立即开始时间数字转换处理，所以，能够消除现有方法的上述第1问题点。此外，根据本实施方式，即使在时钟信号CK1、CK2的时钟频率的关系是转变时刻不一致的频率关系的情况下，也通过PLL电路120、130，在每个相位同步时刻强制地使时钟信号CK1、CK2的转变时刻一致。因此，能够消除现有方法的第2问题点。此外，能够通过PLL电路120、130的相位同步，系统性地确定相位同步时刻，因此，能够简化电路处理和电路装置，能够消除现有方法的第3问题点。此外，通过在每个相位同步时刻使时钟信号CK1、CK2的转变时刻一致，能够减小由于时钟信号CK1、CK2的转变时刻偏差而引起的转换误差，还能够消除现有方法的第4问题点。

此外，在本实施方式中，使用多个PLL电路120、130进行时钟信号CK1、CK2的相位同步。如果这样使用多个PLL电路120、130，则与使用1个PLL电路的情况相比，能够提高时钟信号的相位比较(相位同步)的频度，能够使基于相位比较的时钟信号的时钟频率的修正频度为高频度。例如在仅使用1个PLL电路的方法中，进行相位比较的期间的长度变长，但根据使用多个PLL电路120、130的方法，能够使进行相位比较的期间的长度变短。因此，更频繁地进行基于相位比较的时钟频率的修正，能够降低时钟信号CK1、CK2的相位误差或抖动等。因此，例如，能够使由在相位同步时刻的时钟信号CK1、CK2的转变时刻的时间差引起的误差等为最小限度，实现时间数字转换的高精度化等。

振荡电路101、102是使振荡元件XTAL1、XTAL2振荡的电路。例如，振荡电路101(第1振荡电路)使振荡元件XTAL1(第1振荡元件)振荡而生成时钟频率f1的时钟信号CK1。振荡电路102(第2振荡电路)使振荡元件XTAL2(第2振荡元件)振荡而生成时钟频率f2的时钟信号CK2。例如，时钟频率满足f1＞f2的关系。

振荡元件(XTAL1、XTAL2、XTAL3)例如是压电振子。具体而言，振荡元件例如是石英振子。作为石英振子，例如是剪切角为AT切或SC切等厚度剪切振动的石英振子。例如振荡元件可以是内置于具有恒温槽的恒温槽型石英振荡器(OCXO)的振子、或者内置于不具有恒温槽的温度补偿型石英振荡器(TCXO)的振子、或者内置于简单封装石英振荡器(SPXO)的振子等。此外，作为振荡元件，也可以采用SAW(Surface Acoustic Wave：表面声波)谐振器、使用硅基板而形成的作为硅制振子的MEMS(Micro Electro Mechanical Systems：微电子机械系统)振子等。

这样，在图1中，时钟信号CK1是使用振荡元件XTAL1生成的时钟信号，时钟信号CK2是使用振荡元件XTAL2生成的时钟信号。此外，基准时钟信号CKR也能够使用振荡元件XTAL3而生成。这样，通过使用由振荡元件生成的时钟信号，与不使用振荡元件的方法相比，能够实现时间数字转换的精度提高等。但是，本实施方式不限于此，时钟信号CK1、CK2、基准时钟信号CKR至少时钟频率不同即可，例如也可以使用来自将振荡电路和振子收纳在封装内的振荡器的时钟信号。

图2是使用时钟频率差的时间数字转换方法的说明图。在t0，时钟信号CK1、CK2的转变时刻(相位)一致。然后，在t1、t2、t3…，时钟信号CK1、CK2的转变时刻的时间差即时钟间时间差TR(相位差)以Δt、2×Δt、3×Δt这样的方式变长。在图2中，用TR的宽度的脉冲信号表示时钟间时间差。

而且，在本实施方式的时间数字转换中，例如使用多个振荡元件，使用其时钟频率差将时间转换为数字值DQ。即，在设时钟信号CK1、CK2的时钟频率为f1、f2的情况下，时间数字转换电路20以与时钟频率f1、f2的频率差|f1-f2|对应的分辨率将时间转换为数字值DQ。例如，如图2所示，利用游标卡尺的原理将时间转换为数字值DQ。

这样，能够使用时钟频率f1、f2的频率差|f1-f2|来设定时间数字转换的分辨率，能够实现时间数字转换的精度、分辨率等性能的提高等。

具体而言，本实施方式的时间数字转换的分辨率(时间分辨率)能够表示为Δt＝|1/f1-1/f2|＝|f1-f2|/(f1×f2)。而且，时间数字转换电路20以满足Δt＝|1/f1-1/f2|＝|f1-f2|/(f1×f2)的分辨率Δt将时间转换为数字值DQ。分辨率表示为Δt＝|f1-f2|/(f1×f2)，成为与频率差|f1-f2|对应的分辨率。

这样，能够通过时钟频率f1、f2的设定来设定时间数字转换的分辨率。例如通过减小时钟频率f1、f2的频率差|f1-f2|，能够减小分辨率Δt，能够实现高分辨率的时间数字转换。此外，通过将时钟频率f1、f2设为较高的频率，能够减小分辨率Δt，能够实现高分辨率的时间数字转换。而且，如果使用振荡元件XTAL1、XTAL2等来生成时钟频率f1、f2的时钟信号CK1、CK2，则与使用半导体元件的延迟元件的情况相比，还能够实现时间数字转换的精度提高。

图3是示出信号STA(第1信号，开始信号)和信号STP(第2信号，停止信号)的关系的图。本实施方式的时间数字转换电路20将信号STA和信号STP的转变时刻的时间差TDF转换为数字值。另外，在图3中，TDF为信号STA和信号STP的上升的转变时刻间(上升沿间)的时间差，但是也可以是信号STA和信号STP的下降的转变时刻间(下降沿间)的时间差。

图4是示出使用信号STA、STP的物理量测量的例子的图。例如，包含本实施方式的电路装置10的物理量测量装置使用信号STA向对象物(例如车周围的物体)射出照射光(例如激光)。然后，通过来自对象物的反射光的接收来生成信号STP。例如物理量测量装置通过对受光信号进行波形整形来生成信号STP。这样，通过将信号STA和信号STP的转变时刻的时间差TDF转换为数字值，例如能够以飞行时间(Time of Flight)(TOF)的方式测量与对象物之间的距离作为物理量，例如能够用于车的自动驾驶等。

或者，物理量测量装置使用信号STA将发送声波(例如超声波)发送到对象物(例如生物体)。然后，通过接收来自对象物的接收声波，生成信号STP。例如物理量测量装置通过对接收声波进行波形整形生成信号STP。这样，通过将信号STA和信号STP的转变时刻的时间差TDF转换为数字值，能够测量与对象物之间的距离等，能够进行基于超声波的生物体信息的测量等。

另外，在图3、图4中，也可以利用信号STA对发送数据进行发送，并使用基于接收数据的接收的信号STP，由此测量从发送了发送数据后到接收到接收数据为止的时间。此外，由本实施方式的物理量测量装置测量的物理量不限于时间、距离，可考虑流量、流速、频率、速度、加速度、角速度或角加速度等各种物理量。

2.第1结构例

图5示出本实施方式的电路装置10的详细的第1结构例。在图5中示出PLL电路120、130的具体的结构例。

图5的PLL电路120包含分频电路122、124(第1、第2分频电路)和相位检测器126(第1相位比较器)。分频电路122对时钟信号CK1进行分频，输出分频时钟信号DCK1(第1分频时钟信号)。具体而言，进行使时钟信号CK1的时钟频率f1成为1/N1的分频，输出时钟频率为f1/N1的分频时钟信号DCK1。

分频电路124对基准时钟信号CKR进行分频，输出分频时钟信号DCK2(第2分频时钟信号)。具体而言，进行使基准时钟信号CKR的时钟频率fr成为1/M1的分频，输出时钟频率为fr/M1的分频时钟信号DCK2。然后，相位检测器126进行分频时钟信号DCK1和分频时钟信号DCK2的相位比较。

具体而言，分频电路122具有根据时钟信号CK1进行计数值的计数动作的分频用的计数器，该计数器在计数值例如成为N1时被复位。分频电路124具有根据基准时钟信号CKR进行计数值的计数动作的分频用计数器，该计数器在计数值例如成为M1时被复位。

此外，电路装置10包含振荡电路101，振荡电路101根据PLL电路120的相位检测器126的相位比较结果而被控制，使振荡元件XTAL1振荡。该振荡电路101例如也是PLL电路120的构成要素。具体而言，振荡电路101例如是通过电压控制来控制振荡频率的压控型振荡电路(VCXO)。

而且，PLL电路120包含电荷泵电路128，相位检测器126将作为相位比较结果的信号PQ1输出到电荷泵电路128。信号PQ1例如是上升/下降信号，电荷泵电路128将基于该信号PQ1的控制电压VC1输出到振荡电路101。电荷泵电路128包含环路滤波器(或者在电荷泵电路128的后级设置环路滤波器)，通过该环路滤波器将作为信号PQ1的上升/下降信号转换为控制电压VC1。振荡电路101进行振荡频率根据控制电压VC1而被控制的振荡元件XTAL1的振荡动作，生成时钟信号CK1。例如，如后述的图12、图13所示，振荡电路101具有可变电容电路(CB1、CB2、CX1)，根据控制电压VC(VC1、VC2)来控制可变电容电路的电容值，由此控制振荡频率。

具体而言，相位检测器126在作为反馈信号的分频时钟信号DCK1的相位相对于作为基准信号的分频时钟信号DCK2延迟的情况下，输出上升信号作为信号PQ1。另一方面，在分频时钟信号DCK1的相位相对于分频时钟信号DCK2提前的情况下，输出下降信号作为信号PQ1。

进行电荷泵动作的电荷泵电路128例如包含在VDD(高电位侧电源电压)和VSS(低电位侧电源电压)之间串联连接的上升用晶体管和下降用晶体管。而且，当上升信号成为有效时，上升用晶体管导通。由此，进行环路滤波器具有的电容器的充电动作，控制电压VC1向VDD侧变化。在控制电压VC1向VDD侧变化时，振荡电路101的振荡频率向高频侧变化，时钟信号CK1的时钟频率f1也向高频侧变化。另一方面，当下降信号成为有效时，下降用晶体管导通。由此，进行环路滤波器具有的电容器的放电动作，控制电压VC1向VSS侧变化。在控制电压VC1向VSS侧变化时，振荡电路101的振荡频率向低频侧变化，时钟信号CK1的时钟频率f1也向低频侧变化。

PLL电路130包含分频电路132、134(第3、第4分频电路)以及相位检测器136(第2相位比较器)。分频电路132对时钟信号CK2进行分频，输出分频时钟信号DCK3(第3分频时钟信号)。具体而言，进行使时钟信号CK2的时钟频率f2成为1/N2的分频，输出时钟频率为f2/N2的分频时钟信号DCK3。

分频电路134对基准时钟信号CKR进行分频，输出分频时钟信号DCK4(第4分频时钟信号)。具体而言，进行使基准时钟信号CKR的时钟频率fr成为1/M2的分频，输出时钟频率为fr/M2的分频时钟信号DCK4。然后，相位检测器136进行分频时钟信号DCK3和分频时钟信号DCK4的相位比较。另外，由于分频电路132、134的结构和动作与分频电路122、124相同，因此，省略详细的说明。

此外，电路装置10包含振荡电路102。振荡电路102根据PLL电路130的相位检测器136的相位比较结果而被控制，使振荡元件XTAL2振荡。该振荡电路102例如也是PLL电路130的构成要素。具体而言，振荡电路102例如是通过电压控制来控制振荡频率的压控型振荡电路(VCXO)。

而且，PLL电路130包含电荷泵电路138，相位检测器136将作为相位比较结果的信号PQ2输出到电荷泵电路138。电荷泵电路138将基于该信号PQ2的控制电压VC2输出到振荡电路102。电荷泵电路138包含环路滤波器，通过该环路滤波器，将作为信号PQ2的上升/下降信号转换为控制电压VC2。振荡电路102进行振荡频率根据控制电压VC2而被控制的振荡元件XTAL2的振荡动作，生成时钟信号CK2。另外，由于相位检测器136、电荷泵电路138、振荡电路102的结构和动作与相位检测器126、电荷泵电路128、振荡电路101相同，因此，省略详细的说明。

此外，电路装置10包含振荡电路103(第3振荡电路)，该振荡电路103使振荡元件XTAL3振荡而生成基准时钟信号CKR。作为振荡元件XTAL3，能够使用例如石英振子。通过使用石英振子，能够生成抖动和相位误差小的高精度的基准时钟信号CKR，结果为，还能够降低时钟信号CK1、CK2的抖动和相位误差，从而实现时间数字转换的高精度化等。

图6、图7是对本实施方式的电路装置10的动作进行说明的信号波形图。另外，在图6、图7中，为了简化说明，示出了设定为N1＝4、M1＝3、N2＝5、M2＝4的例子，但实际上，为了提高时间数字转换的分辨率，将N1、M1、N2、M2设定为非常大的数。

图6示出了通过PLL电路120进行时钟信号CK1和基准时钟信号CKR的相位同步、且PLL电路120为锁定状态的情况。

如图6所示，对时钟信号CK1进行N1＝4分频后的信号成为分频时钟信号DCK1。此外，对基准时钟信号CKR进行M1＝3分频后的信号成为分频时钟信号DCK2。如上所述，相位检测器126进行分频时钟信号DCK1、DCK2的相位比较，并进行根据该相位比较结果控制振荡电路101的振荡频率的反馈控制。由此，在相位同步时刻TM1、TM2，分频时钟信号DCK1、DCK2的转变时刻(上升沿)一致(大体一致)，时钟信号CK1、基准时钟信号CKR的转变时刻也一致(大体一致)。

例如在图6中，将相位同步时刻TM1与TM2之间的期间设为T12。时钟频率为f1的时钟信号CK1的1个时钟周期的时间长度是1/f1。此外，时钟频率为fr的基准时钟信号CKR的1个时钟周期的时间长度为1/fr。而且，通过PLL电路120进行反馈控制，使得在相位同步时刻TM1、TM2，分频时钟信号DCK1和DCK2的转变时刻一致。由此，期间T12的长度成为N1/f1，是与时钟信号CK1的N1个时钟数对应的长度。此外，期间T12的长度为M1/fr，是与基准时钟信号CKR的M1个时钟数对应的长度。即，通过PLL电路120进行时钟信号CK1、基准时钟信号CKR的相位同步，使得T12＝N1/f1＝M1/fr的关系成立。

图7示出了通过PLL电路130进行时钟信号CK2、基准时钟信号CKR的相位同步、且PLL电路130为锁定状态的情况。

如图7所示，对时钟信号CK2进行N2＝5分频后的信号成为分频时钟信号DCK3。此外，对基准时钟信号CKR进行M2＝4分频后的信号成为分频时钟信号DCK4。如上所述，相位检测器136进行分频时钟信号DCK3、DCK4的相位比较，并进行根据该相位比较结果控制振荡电路102的振荡频率的反馈控制。由此，在相位同步时刻TM3、TM4，分频时钟信号DCK3、DCK4的转变时刻(上升沿)一致(大体一致)，时钟信号CK2、基准时钟信号CKR的转变时刻也一致(大体一致)。

例如在图7中，将相位同步时刻TM3与TM4之间的期间设为T34。时钟频率为f2的时钟信号CK2的1个时钟周期的时间长度是1/f2。此外，基准时钟信号CKR的1个时钟周期的时间长度为1/fr。而且，通过PLL电路130进行反馈控制，使得在相位同步时刻TM3、TM4，分频时钟信号DCK3和DCK4的转变时刻一致。由此，期间T34的长度成为N2/f2，是与时钟信号CK2的N2个时钟数对应的长度。此外，期间T34的长度为M2/fr，是与基准时钟信号CKR的M2个时钟数对应的长度。即，通过PLL电路130进行时钟信号CK2、基准时钟信号CKR的相位同步，使得T34＝N2/f2＝M2/fr的关系成立。

图8是对本实施方式的电路装置10的整体动作进行说明的信号波形图。如图6中说明的那样，通过PLL电路120，在每个期间T12，时钟信号CK1与基准时钟信号CKR的相位同步。如图7中说明的那样，通过PLL电路130，在每个期间T34，时钟信号CK2与基准时钟信号CKR的相位同步。由此，在每个期间TAB，时钟信号CK1、CK2的相位同步。

期间TAB是时钟信号CK1、CK2的相位同步时刻TMA、TMB之间的期间，如图8所示，TAB＝T12×M2＝T34×M1的关系成立。例如在M2＝4、M1＝3的情况下，TAB＝T12×4＝T34×3。这里，在图6、图7中，如上所述，T12＝N1/f1＝M1/fr、T34＝N2/f2＝M2/fr的关系成立。

图5的分频电路122、124、132、134的分频比N1、M1、N2、M2实际上被设定为非常大的数。在图9中示出了分频比的设定的一例。例如在基准时钟信号CKR的时钟频率为fr＝101MHz的情况下，通过将图5的分频电路122、124的分频比设定为N1＝101、M1＝100，通过PLL电路120生成f1＝102.01MHz的时钟信号CK1。此外，通过将分频电路132、134的分频比设定为N2＝102、M2＝101，通过PLL电路130生成f2＝102MHz的时钟信号CK2。由此，能够将在图2中说明的时间数字转换的分辨率(时间分辨率)设定为Δt＝|1/f1-1/f2|＝0.96ps(皮秒)，能够实现非常高的分辨率的时间数字转换。

如图9所示，N1与M1是2以上的不同的整数，N2与M2也是2以上的不同的整数。此外，N1、M1中的至少1个与N2、M2中的至少1个是不同的整数。此外，期望的是，N1与N2的最大公约数为1，最小公倍数为N1×N2，M1与M2的最大公约数为1，最小公倍数为M1×M2。

此外，在图9中，|N1×M2-N2×M1|＝1的关系成立。即，N1、M1、N2、M2被设定为使得|N1×M2-N2×M1|＝1的关系成立。如果以设定为N1＝4、M1＝3、N2＝5、M2＝4的图8为例，则|N1×M2-N2×M1|＝|4×4-5×3|＝1。这意味着16个时钟信号CK1的长度等于15个时钟信号CK2的长度。即，意味着如图8那样，TAB＝(N1/f1)×M2＝(4/f1)×4＝(1/f1)×16＝(N2/f2)×M1＝(5/f2)×3＝(1/f2)×15成立。这样，在每个期间TAB，时钟信号CK1与时钟信号CK2偏差1个时钟周期(1个时钟的期间)。由此，能够容易地实现利用了后述的图10所示的游标卡尺(游标)的原理的时间数字转换。

例如，作为本实施方式的比较例的方法，考虑了使用1个PLL电路进行时钟信号CK1、CK2的相位同步的方法。如果以图8为例，则是在每个期间TAB进行时钟信号CK1、CK2的相位比较从而进行相位同步的方法。但是，在该比较例的方法中，进行相位比较的频度减小，进行相位同步的期间TAB变长，因此，存在如下缺点：时钟信号CK1、CK2的抖动或相位噪声增大。

与此相对，在图8中，在每个比期间TAB短的期间T12，进行时钟信号CK1与基准时钟信号CKR的相位同步，在每个比期间TAB短的期间T34，进行时钟信号CK2与基准时钟信号CKR的相位同步。因此，与上述比较例的方法相比，进行相位比较的频度增大，实现了时钟信号CK1、CK2的抖动或相位噪声的降低等。特别地，如图9所示，在为了实现高分辨率的Δt而将N1、M1、N2、M2设定为较大的数的情况下，在上述比较例的方法中，期间TAB的长度变得非常长，由于误差累积而引起抖动或相位误差增大。即，由于将PLL电路的分频电路的分频比设定为非常大的数，因此，由于累积误差而引起的不良影响增大。与此相对，在图8中，由于在每个比期间TAB短的期间T12、T34进行相位比较，因此，具有如下优点：能够减小累积误差，能够提高抖动或相位误差。即，与比较例的方法相比，能够将分频电路的分频比设定为较小的数，因此，能够降低由于累积误差而引起的不良影响。

图10是对本实施方式的电路装置10的详细动作进行说明的信号波形图。在图10中，在相位同步时刻TMA进行基于PLL电路120、130的相位同步，时钟信号CK1、CK2的转变时刻一致。然后，如图2中说明的那样，时钟信号CK1、CK2的转变时刻的时间差以Δt、2×Δt、3×Δt···这样的方式按照每个时钟周期(CCT)每次增大Δt。然后，在下一个相位同步时刻TMB，进行基于PLL电路120、130的相位同步，时钟信号CK1、CK2的转变时刻一致。

如图10所示，相位同步时刻TMA和TMB之间的期间TAB的长度成为与时钟信号CK1的时钟数N＝N1×M2对应的长度。即，TAB＝(N1/f1)×M2。如果以设定为N1＝4、M2＝4的图8为例的话，则期间TAB的长度成为与时钟信号CK1的16个时钟数对应的长度。此外，期间TAB的长度成为与时钟信号CK2的时钟数M＝N2×M1对应的长度。即，TAB＝(N2/f2)×M1。如果以设定为N2＝5、M1＝3的图8为例，则期间TAB的长度成为与时钟信号CK1的15个时钟数对应的长度。这样，在图10中，TAB＝(N1/f1)×M2＝(N2/f2)×M1的关系成立。例如如果N＝N1×M2、M＝N2×M1，则N/f1＝M/f2的关系成立。

此外，如在图8中说明的那样，|N1×M2-N2×M1|＝|4×4-5×3|＝1的关系成立。由此，如图10所示，在每个期间TAB，时钟信号CK1、CK2每次偏差1个时钟周期。

这样，如图10所示，在相位同步时刻TMA，时钟信号CK1、CK2的转变时刻一致后，时钟信号CK1、CK2的时钟间时间差TR以Δt、2×Δt、3×Δt···的方式每次增大Δt。即，在相位同步时刻TMA后，能够生成按照每个时钟周期每次增大Δt的时钟信号CK1、CK2的时钟间时间差TR。然后，在下一个相位同步时刻TMB，时钟信号CK1、CK2的转变时刻一致，时钟间时间差TR成为0。然后，按照每个时钟周期，时钟间时间差TR每次增大Δt。

这样，通过PLL电路120、130的相位同步，生成在相位同步时刻成为0、然后每次增大Δt(分辨率)的时钟间时间差TR，由此，能够实现后述的时间数字转换(重复方式、更新方法、二进制方法)的处理。即，能够实现利用游标卡尺(游标)的原理以分辨率Δt将时间转换为数字值的时间数字转换。而且，在这样的以分辨率Δt进行的时间数字转换的处理中，如图10所示，由于能够唯一地确定期间TAB内的各时钟周期(CCT)中的时钟间时间差TR，因此，能够实现时间数字转换的处理和电路结构的简化。此外，通过PLL电路120、130的相位同步，能够在相位同步时刻TMA、TMB使时钟信号CK1、CK2的转变时刻一致(大体一致)，因此，还能够实现时间数字转换的精度提高等。

例如，作为本实施方式的比较例的方法，考虑不进行PLL电路120、130的相位同步，而是将所设计的时钟频率设定成使得N/f1＝M/f2的关系成立的方法。例如在上述专利文献4的现有方法中，是如下方法：作为第1、第2石英振荡器的所设计的时钟频率的关系，使N/f1＝M/f2的关系成立。另外，在图10中，TAB＝(N1/f1)×M2＝(N2/f2)×M1成立，如果N＝N1×M2、M＝N2×M1，则N/f1＝M/f2的关系成立。

然而，在上述现有方法中，第1、第2石英振荡器进行振荡动作不被控制的自由振荡的振荡动作。因此，即使N/f1＝M/f2的关系成立，也难以在相位同步时刻使时钟信号CK1、CK2的转变时刻一致。例如，由于第1、第2石英振荡器的振荡的起动时刻不同，因此，在本实施方式这样的不进行相位同步的比较例的方法中，无法在相位同步时刻使时钟信号CK1、CK2的转变时刻一致。此外，第1、第2石英振荡器的时钟频率由于制造偏差或温度变动等环境变动而变动。因此，即使在设计上N/f1＝M/f2的关系成立，在实际的产品中，N/f1＝M/f2的关系也不成立。因此，由于转变时刻产生偏差等，时间数字转换的转换精度会降低。

与此相对，在本实施方式中，即使在存在由于制造偏差或环境变动引起的时钟频率的变动的情况下，PLL电路120、130根据控制电压VC1、VC2对振荡电路101、102的振荡频率进行调整，从而以补偿该变动的方式调整时钟频率f1、f2。因此，即使在存在这样的时钟频率的变动的情况下，也能够使N/f1＝M/f2的关系成立，能够实现适当的时间数字转换。此外，如图7那样，由于能够在相位同步时刻TMA、TMB使时钟信号CK1、CK2的转变时刻一致，因此，能够防止由于转变时刻的偏差而引起的转换精度的降低，能够实现时间数字转换的高性能化。

如以上那样，在本实施方式中，在设时钟信号CK1、CK2的时钟频率为f1、f2的情况下，PLL电路120、130以使得N/f1＝M/f2的方式进行时钟信号CK1、CK2的相位同步。具体而言，以使得(N1/f1)×M2＝(N2/f2)×M1的方式进行相位同步。

这样，能够进行适当的相位同步时刻的相位同步，能够防止由于不适当的相位同步时刻的相位同步而引起的不良情况的发生等。具体而言，在后述的图16、图17中说明的信号STA的重复方式中，能够进行将期间TAB作为测量期间(TS)的时间数字转换。此外，在后述的图18～图21中说明的时钟周期指定值的更新方法和二进制搜索方法中，能够进行将期间TAB作为更新期间(TP、TP1～TP4)的时间数字转换。因此，能够进行将期间TAB作为处理期间的时间数字转换，能够实现处理步骤、电路结构的简化等。

此外，在设时间数字转换的分辨率为Δt，设N＝N1×M2、M＝N2×M1的情况下，PLL电路120、130以满足Δt＝|N-M|/(N×f2)＝|N-M|/(M×f1)的方式进行时钟信号CK1、CK2的相位同步。

即，如图8、图10所示，通过PLL电路120、130以使得(N1/f1)×M2＝(N2/f2)×M1的方式进行相位同步，如果N＝N1×M2、M＝N2×M1，则以使得N/f1＝M/f2的方式进行相位同步。此外，如图2、图10中说明的那样，本实施方式的时间数字转换的分辨率Δt能够用Δt＝|f1-f2|/(f1×f2)的关系式表示。因此，根据这两个关系式，下式(1)成立。

Δt＝|N-M|/(N×f2)＝|N-M|/(M×f1)(1)

这样，能够根据时间数字转换所要求的分辨率Δt设定N＝N1×M2、M＝N2×M1，使时钟信号CK1、CK2进行相位同步。

例如在图9中，假设基准时钟信号CKR的时钟频率为fr＝101MHz。在该情况下，设定为N＝N1×M2＝101×101＝10201、M＝N2×M1＝102×100＝10200。这里，|N1×M2-N2×M1|＝|10201-10200|＝1的关系成立。由此，如图9所示，时钟信号CK1、CK2的时钟频率分别被设定为f1＝102.1MHz、f2＝102MHz。即，图5的振荡电路101根据控制电压VC1对时钟信号CK1的时钟频率f1进行调整，使得f1＝102.1MHz。振荡电路102根据控制电压VC2对时钟信号CK2的时钟频率f2进行调整，使得f2＝102MHz。由此，能够根据Δt＝|N-M|/(N×f2)＝|10201-10200|/(10201×f2)的关系式将时间数字转换的分辨率Δt设定为0.96ps(皮秒)，能够实现非常高的分辨率的时间数字转换。

这样，在本实施方式中，通过与要求的分辨率Δt对应地对满足上式(1)的N＝N1×M2、M＝N2×M1进行适当设定，能够实现满足该要求的分辨率Δt下的时间数字转换。

另外，时钟频率f1、f2的大小关系不限于f1＞f2，也可以是f1＜f2。此外，在图5中，通过分频电路122、124、132、134的分频动作，使得满足N/f1＝M/f2的关系，但是，本实施方式不限于此。例如，也可以利用满足频率比f1/f2＝N/M的电路动作来实现。例如也可以利用分数分频类型的PLL电路120、130实现f1/f2＝N/M的关系。

此外，本实施方式的PLL电路120包含进行时钟信号CK1或者基于CK1的信号、与基准时钟信号CKR或者基于CKR的信号的相位比较的相位检测器126(140)。例如，图5的相位检测器126进行基于时钟信号CK1的信号即分频时钟信号DCK1、和基于基准时钟信号CKR的信号即分频时钟信号DCK2的相位比较。后述的图11的相位检测器140进行时钟信号CK1与基准时钟信号CKR的相位比较。而且，相位检测器126、140将相位比较结果的信号输出到后级的电路。在图5中，相位检测器126将作为上升/下降信号的模拟信号PQ1输出到后级的电荷泵电路128。在后述的图11中，相位检测器140将数字数据DPQ1输出到后级的数字运算部146。

此外，本实施方式的PLL电路130包含进行时钟信号CK2或者基于CK2的信号、与基准时钟信号CKR或者基于CKR的信号的相位比较的相位检测器136(150)。例如，图5的相位检测器136进行基于时钟信号CK2的信号即分频时钟信号DCK3、和基于基准时钟信号CKR的信号即分频时钟信号DCK4的相位比较。后述的图11的相位检测器150进行时钟信号CK2与基准时钟信号CKR的相位比较。而且，相位检测器136、150将相位比较结果的信号输出到后级的电路。在图5中，相位检测器136将作为上升/下降信号的模拟信号PQ2输出到后级的电荷泵电路138。在后述的图11中，相位检测器150将数字数据DPQ2输出到后级的数字运算部156。

如果设置这样的相位检测器126、136(140、150)，则能够实现：对时钟信号CK1或者基于CK1的信号、与基准时钟信号CKR或者基于CKR的信号的相位比较结果进行反馈的控制；以及对时钟信号CK2或者基于CK2的信号、与基准时钟信号CKR或者基于CKR的信号的相位比较结果进行反馈的控制。由此，能够实现使时钟信号CK1、CK2的转变时刻在相位同步时刻一致的相位同步。

而且，在图5中，PLL电路120具有：分频电路122，其对时钟信号CK1进行分频，将分频时钟信号DCK1输出到相位检测器126；以及分频电路124，其对基准时钟信号CKR进行分频，将分频时钟信号DCK2输出到相位检测器126。此外，PLL电路130具有：分频电路132，其对时钟信号CK2进行分频，将分频时钟信号DCK3输出到相位检测器136；以及分频电路134，其对基准时钟信号CKR进行分频，将分频时钟信号DCK4输出到相位检测器136。

这样，通过在PLL电路120中设置分频电路122、124，则通过进行对相位检测器126中的分频时钟信号DCK1、DCK2的相位比较结果进行反馈的控制，能够实现时钟信号CK1与基准时钟信号CKR的相位同步。此外，通过在PLL电路130中设置分频电路132、134，则通过进行对相位检测器136中的分频时钟信号DCK3、DCK4的相位比较结果进行反馈的控制，能够实现时钟信号CK2与基准时钟信号CKR的相位同步。而且，通过进行时钟信号CK1与基准时钟信号CKR的相位同步以及时钟信号CK2与基准时钟信号CKR的相位同步，能够实现时钟信号CK1、CK2的相位同步。

具体而言，在图5中，分频电路122对时钟信号CK1进行分频，分频电路124对基准时钟信号CKR进行分频，使得N1/f1＝M1/fr。例如分频电路122进行使时钟频率f1成为1/N1的分频，分频电路124进行使时钟频率fr成为1/M1的分频。然后，进行使通过分频而得到的分频时钟信号DCK1、DCK2的转变时刻一致的反馈控制，由此，如图6所示，满足N1/f1＝M1/fr的关系。此外，在图5中，分频电路132对时钟信号CK2进行分频，分频电路134对基准时钟信号CKR进行分频，使得N2/f2＝M2/fr。例如分频电路132进行使时钟频率f2成为1/N2的分频，分频电路134进行使时钟频率fr成为1/M2的分频。然后，进行使通过分频而得到的分频时钟信号DCK3、DCK4的转变时刻一致的反馈控制，由此，如图7所示，满足N2/f2＝M2/fr的关系。由此，能够进行适当的相位同步时刻的相位同步，能够防止由于不适当的相位同步时刻的相位同步而引起的不良情况的发生等。具体而言，能够进行以期间TAB为处理期间的时间数字转换的处理。

此外，如图5所示，本实施方式的电路装置10包含振荡电路101，该振荡电路101根据相位检测器126的相位比较结果而被控制，使振荡元件XTAL1振荡而生成时钟信号CK1。电荷泵电路128例如根据来自相位检测器126的相位比较结果的信号PQ1(上升/下降信号)，进行电荷泵动作，振荡电路101根据通过电荷泵动作生成的控制电压VC1生成时钟信号CK1。此外，电路装置10包含振荡电路102，该振荡电路102根据相位检测器136的相位比较结果而被控制，使振荡元件XTAL2振荡而生成时钟信号CK2。电荷泵电路138例如根据来自相位检测器136的相位比较结果的信号PQ2(上升/下降信号)，进行电荷泵动作，振荡电路102根据通过电荷泵动作生成的控制电压VC2生成时钟信号CK2。

这样，根据相位检测器126、136中的相位比较结果，调整时钟信号CK1、CK2的时钟频率f1、f2，能够实现例如满足N/f1＝M/f2的关系的时钟信号CK1、CK2的相位同步。通过实现这样的相位同步，能够简化时间数字转换的处理和电路结构，实现时间数字转换处理的高性能化(高精度化等)。

这样，如果使用振荡元件XTAL1、XTAL2生成时钟信号CK1、CK2，并使用这些时钟信号CK1、CK2进行时间数字转换，则能够实现时间数字转换的高精度化等。此外，如果基准时钟信号CKR也是使用振荡元件XTAL3而生成的话，则实现时间数字转换的进一步的高精度化等。特别是与使用作为半导体元件的延迟元件来实现时间数字转换的现有方法相比，能够大幅提高时间数字转换的精度。

3.第2结构例

图11示出本实施方式的电路装置10的第2结构例。图11的第2结构例与图5的第1结构例相比，PLL电路120、130的电路结构不同。例如，图5的PLL电路120、130为模拟方式的电路结构，与此相对，图11的PLL电路120、130为数字方式(ADPLL)的电路结构。

图11的PLL电路120包含相位检测器140、数字运算部146。此外，振荡电路101为振荡频率根据频率控制数据DCV1而被控制的数字控制的振荡电路(DCXO)。

相位检测器140是以数字方式进行来自振荡电路101的时钟信号CK1(反馈信号)与来自振荡电路103的基准时钟信号CKR的相位比较的电路。相位检测器140包含计数器142、TDC 144(时间数字转换器)。计数器142生成数字数据，该数字数据相当于将基准时钟信号CKR的时钟频率fr(基准频率)除以时钟信号CK1的时钟频率f1而得到的结果的整数部。TDC144生成相当于该相除结果的小数部的数字数据。将与这些整数部和小数部的相加结果对应的数据作为数字数据DPQ1输出。这里，TDC 144例如由多个延迟元件、多个锁存电路以及逻辑电路等构成，该逻辑电路根据多个锁存电路的输出信号生成与相除结果的小数部对应的数字数据。

数字运算部146根据设定频率数据FCW1和来自相位检测器140的比较结果的数字数据DPQ1，检测与设定频率数据FCW1之间的相位误差。然后，通过进行相位误差的平滑化处理，生成频率控制数据DCV1，并输出到振荡电路101。振荡电路101的振荡频率根据频率控制数据DCV1而被控制，振荡电路101生成时钟信号CK1。然后，将所生成的时钟信号CK1反馈到相位检测器140。

此外，图11的PLL电路130包含相位检测器150以及数字运算部156。此外，振荡电路102为振荡频率根据频率控制数据DCV2而被控制的数字控制的振荡电路(DCXO)。

相位检测器150是以数字方式进行来自振荡电路102的时钟信号CK2、与来自振荡电路103的基准时钟信号CKR的相位比较的电路。相位检测器150包含计数器152以及TDC154。计数器152生成数字数据，该数字数据相当于将基准时钟信号CKR的时钟频率fr除以时钟信号CK2的时钟频率f2而得到的结果的整数部。TDC 154生成相当于该相除结果的小数部的数字数据。将与这些整数部和小数部的相加结果对应的数据作为数字数据DPQ2输出。

数字运算部156根据设定频率数据FCW2和来自相位检测器150的比较结果的数字数据DPQ2，检测与设定频率数据FCW2之间的相位误差。然后，通过进行相位误差的平滑化处理，生成频率控制数据DCV2，并输出到振荡电路102。振荡电路102的振荡频率根据频率控制数据DCV2而被控制，振荡电路102生成时钟信号CK2。然后，将所生成的时钟信号CK2反馈到相位检测器150。

在图11的PLL电路120中，使得f1＝FCW1×fr的关系成立的方式生成频率控制数据DCV1，控制振荡电路101的振荡频率。因此，如上述图6那样，为了满足N1/f1＝M1/fr的关系，只要将设定频率数据设定为例如FCW1＝N1/M1即可。这样，以满足FCW1＝N1/M1＝f1/fr的方式生成频率控制数据DCV1，从而满足了N1/f1＝M1/fr的关系。

此外，在PLL电路130中，以使得f2＝FCW2×fr的关系成立的方式生成频率控制数据DCV2，控制振荡电路102的振荡频率。因此，如上述图7那样，为了满足N2/f2＝M2/fr的关系，只要将设定频率数据设定为例如FCW2＝N2/M2即可。这样，以满足FCW2＝N2/M2＝f2/fr的方式生成频率控制数据DCV2，从而满足了N2/f2＝M2/fr的关系。

另外，数字方式的PLL电路120、130不限于图11的结构，能够实施各种变形。例如，也可以替代使用TDC 144、154，通过使用Bang-Bang类型的相位检测器和PI控制的结构，来实现数字方式的PLL电路120、130。

4.振荡电路

图12示出振荡电路100的第1结构例。这里，将振荡电路101、102代表性地记载为振荡电路100。

图12的振荡电路100(101、102)包含振荡用的缓冲电路BAB、可变电容电路CB1、CB2(可变电容式电容器。广义而言为电容器)、反馈电阻RB。缓冲电路BAB能够由1级或多级(奇数级)的反相器电路构成。在图12中，缓冲电路BAB由3级反相器电路IV1、IV2、IV3构成。该缓冲电路BAB(IV1～IV3)也可以是能够进行振荡的允许/禁止的控制、和流过的电流的控制的电路。

在振荡元件XTAL的一端(NB1)、另一端(NB2)分别设有可变电容电路CB1、CB2。此外，在振荡元件XTAL的一端和另一端之间设有反馈电阻RB。可变电容电路CB1、CB2根据控制电压VC1、VC2(广义而言为控制信号)而被控制电容值。可变电容电路CB1、CB2由可变电容二极管(varactor：变容二极管)等实现。这样，通过控制电容值，能够对振荡电路100的振荡频率(时钟频率)进行调整(微调)。

另外，可以仅在振荡元件XTAL的一端和另一端的一方设置可变电容电路。此外，也可以替代可变电容电路而设置电容值不可变的通常的电容器。

图13示出振荡电路100的第2结构例。该振荡电路100具有电流源IBX、双极晶体管TRX、电阻RX、电容器CX2、CX3、可变电容电路CX1(可变电容式电容器)。例如由电流源IBX、双极晶体管TRX、电阻RX、电容器CX3构成振荡用的缓冲电路BAX。

电流源IBX向双极晶体管TRX的集电极供给偏置电流。电阻RX设置于双极晶体管TRX的集电极与基极之间。

电容可变的可变电容电路CX1的一端与振荡元件XTAL的一端(NX1)连接。具体而言，可变电容电路CX1的一端经由电路装置10的振荡元件用的第1端子(振荡元件用焊盘)与振荡元件XTAL的一端连接。电容器CX2的一端与振荡元件XTAL的另一端(NX2)连接。具体而言，电容器CX2的一端经由电路装置10的振荡元件用的第2端子(振荡元件用焊盘)与振荡元件XTAL的另一端连接。电容器CX3的一端与振荡元件XTAL的一端连接，其另一端与双极晶体管TRX的集电极连接。

在双极晶体管TRX中流过通过振荡元件XTAL的振荡而产生的基极-发射极间电流。而且，当基极-发射极间电流增大时，双极晶体管TRX的集电极-发射极间电流增大，从电流源IBX向电阻RX分支的偏置电流减小，因此，集电极电压VCX降低。另一方面，当双极晶体管TRX的基极-发射极间电流减小时，集电极-发射极间电流减小，从电流源IBX向电阻RX分支的偏置电流增大，因此，集电极电压VCX上升。该集电极电压VCX经由电容器CX3被反馈到振荡元件XTAL的一端。即，通过电容器CX3截止AC成分，反馈DC成分。这样，由双极晶体管TRX等构成的振荡用的缓冲电路BAX作为反相电路(反相放大电路)进行动作，将节点NX2的信号的反相信号(相位差为180度的信号)输出到节点NX1。

根据控制电压VC(控制信号)对由可变电容二极管(变容二极管)等构成的可变电容电路CX1的电容值进行控制。由此，能够进行振荡电路100的振荡频率的调整。例如，在振荡元件XTAL的振荡频率具有温度特性的情况下，还能够进行振荡频率的温度补偿等。

另外，振荡电路100(101、102)不限于图12、图13的结构，能够实施各种变形。例如作为缓冲电路的结构、可变电容电路或电容器的连接结构，能够采用各种结构。例如，也可以是，能够通过数字值来调整可变电容电路(CB1、CB2、CX1)的电容值。该情况下，可变电容电路由多个电容器(电容器阵列)、以及多个开关元件(开关阵列)构成，多个开关元件各自的接通、断开根据作为数字值的频率控制数据(广义而言为控制信号)而被控制。这多个开关元件的各开关元件与多个电容器的各电容器电连接。而且，通过使这多个开关元件接通或断开，使多个电容器中的、一端与振荡元件XTAL的一端连接的电容器的个数变化。由此，控制可变电容电路的电容值，振荡元件XTAL的一端的电容值变化。因此，能够通过频率控制数据直接控制可变电容电路的电容值，能够控制振荡信号的振荡频率。

5.时间数字转换电路的结构

图14示出时间数字转换电路20的结构例。时间数字转换电路20包含相位检测器21、22、处理部30、计数器部40。另外，时间数字转换电路20不限于图14的结构，能够实施省略这些的一部分结构要素、或追加其他结构要素的等各种变形。

相位检测器21(相位比较器)输入时钟信号CK1、CK2，将复位信号RST输出到计数器部40。例如，输出在相位同步时刻成为有效的脉冲信号的复位信号RST。

相位检测器22(相位比较器)输入信号STP和时钟信号CK2，输出作为相位比较结果的信号PQ2。相位检测器22例如根据信号STP、时钟信号CK2中的一个信号对另一个信号进行采样，从而进行信号STP和时钟信号CK2的相位比较。相位比较结果的信号PQ2被输出到处理部30。

计数器部40进行计数值的计数处理。例如，计数器部40包含根据时钟信号CK1进行计数处理的第1计数器和根据时钟信号CK2进行计数处理的第2计数器中的至少一方。这些第1、第2计数器例如根据来自相位检测器22的复位信号RST，将其计数值复位。而且，计数器部40中的计数值CQ输出到处理部30。计数值CQ是根据时钟信号CK1、CK2进行计数处理的第1、第2计数器中的至少一个计数器的计数值，相当于后述的CCT、TCNT等。

处理部30进行将时间转换为数字值DQ的处理。即，进行针对时间数字转换的各种运算处理。例如，处理部30进行求出对应于信号STA和信号STP的时间差的数字值DQ的运算处理。具体而言，处理部30根据来自计数器部40的计数值CQ和来自相位检测器22的作为相位比较结果的信号PQ2，进行时间数字转换的运算处理。处理部30例如能够通过ASIC的逻辑电路、或者CPU等处理器等而实现。

处理部30包含输出代码生成部31、信号输出部32、寄存器部33。输出代码生成部31执行时间数字转换的运算处理，将最终的数字值DQ作为最终的输出代码输出。信号输出部32生成并输出信号STA。信号输出部32根据时钟信号CK1输出信号STA。例如，如后所述，信号输出部32根据例如时钟信号CK1按照时钟信号CK1的每个时钟周期输出信号STA。或者，信号输出部32例如按照由时钟周期指定值指定的时钟周期输出信号STA。寄存器部33由1个或多个寄存器构成。例如寄存器部33包含存储后述的时钟周期指定信息的寄存器等。寄存器部33例如能够通过触发电路、存储器元件等实现。

图15示出相位检测器22的结构例。相位检测器22例如由触发电路DFB构成。在触发电路DFB的数据端子输入信号STP、时钟端子输入时钟信号CK2。由此，能够实现基于根据时钟信号CK2对信号STP进行采样的相位比较。另外，也可以在触发电路DFB的数据端子输入时钟信号CK2、在时钟端子输入信号STP。由此，能够实现基于根据信号STP对时钟信号CK2进行采样的相位比较。

6.信号STA的重复方式

接着，对本实施方式的时间数字转换方法的各种例子进行说明。首先，对按照每个时钟周期重复生成信号STA的方法进行说明。

图16是对本实施方式的信号STA的重复方式(以下，适当仅记载为重复方式)进行说明的信号波形图。在图16中，在相位同步时刻TM进行时钟信号CK1、CK2的相位同步。具体而言，在相位同步时刻TM进行使时钟信号CK1、CK2的转变时刻(例如上升转变时刻。上升沿)一致的相位同步。该相位同步由图1的PLL电路120、130进行。在该相位同步时刻TM，计数器部40(第2计数器)的计数值TCNT例如被复位为0。

另外，在电路装置10的系统中相位同步时刻TM为已知的时刻的情况下，例如通过时刻控制部(未图示)设定相位同步时刻TM。该情况下，图14的相位检测器21的功能通过时刻控制部实现。即，时刻控制部将在相位同步时刻TM成为有效的复位信号RST输出到计数器部40。

然后，时间数字转换电路20在时钟信号CK1、CK2的相位同步时刻TM后，根据时钟信号CK1使信号STA的信号电平转变。具体而言，在相位同步时刻TM后，按照时钟信号CK1的每个时钟周期使信号STA的信号电平转变。例如，图14的信号输出部32将通过缓冲电路对时钟信号CK1进行缓冲后的信号作为信号STA输出，由此，按照每个时钟周期使信号STA的信号电平转变。

在图16中，CCT是时钟周期值。时钟周期值CCT按照时钟信号CK1的每个时钟周期而更新。具体而言，按照每个时钟周期被加1。另外，这里，为了便于说明，设最初的时钟周期的时钟周期值为CCT＝0。因此，下一个时钟周期的时钟周期值为CCT＝1。此外，在图16中，CCT为时钟信号CK1的时钟周期值，但是，也可以使用时钟信号CK2的时钟周期值。

这样，在相位同步时刻TM后，当信号STA的信号电平根据时钟信号CK1而发生转变时，如图3、图4中说明的那样，信号STP的信号电平与信号STA对应地转变。这里，信号STA、STP的转变时刻的时间差为TDF。

如图16的G1～G6所示，该情况下，时间数字转换电路20进行信号STP和时钟信号CK2的相位比较。然后，根据相位比较的结果，求出与信号STA、STP的转变时刻的时间差TDF对应的数字值DQ。具体而言，图14的处理部30进行根据来自相位检测器22的相位比较结果的信号PQ2求出数字值DQ的运算处理。

例如，如图2中说明的那样，在相位同步时刻TM后，时钟信号CK1、CK2的转变时刻的时间差即时钟间时间差TR例如以Δt、2×Δt、3×Δt···6×Δt这样的方式，按照时钟信号CK1的每个时钟周期而增大。在本实施方式的重复方式中，着眼于在相位同步时刻TM后，这样每次增大Δt的时钟间时间差TR，实现时间数字转换。

具体而言，如图16的G1～G6所示，时间数字转换电路20按照每个时钟周期，进行信号STP和时钟信号CK2的相位比较。例如，根据信号STP和时钟信号CK2中的一个信号对另一个信号进行采样，从而实现该相位比较。

然后，在图16的G1～G3中，根据时钟信号CK2对信号STP进行采样的信号即相位比较结果的信号PQ2成为L电平。即，在G1～G3中，由于信号STP的相位比时钟信号CK2延迟，因此，信号PQ2为L电平。

这样，在图16的G1～G3中，根据信号STP和时钟信号CK2的相位比较的结果，判断为信号STP的相位比时钟信号CK2延迟。换言之，在G1、G2、G3中，分别成为TDF＞TR＝Δt、TDF＞TR＝2×Δt、TDF＞TR＝3×Δt，信号STA、STP的转变时刻的时间差TDF比时钟信号CK1、CK2的时钟间时间差TR长。

而且，在图16的G4中，信号STP和时钟信号CK2的相位的前后关系调换。例如，从信号STP的相位比时钟信号CK2延迟的状态调换为信号STP的相位比时钟信号CK2提前的状态。

在相位的前后关系这样调换后，如G4～G6所示，根据时钟信号CK2对信号STP进行采样的信号即相位比较结果的信号PQ2为H电平。即，在G4～G6中，由于信号STP的相位比时钟信号CK2提前，因此，信号PQ2为H电平。

这样，在G4～G6中，根据信号STP和时钟信号CK2的相位比较的结果，判断为信号STP的相位比时钟信号CK2提前。换言之，在G4、G5、G6中，分别为TDF＜TR＝4×Δt、TDF＜TR＝5×Δt、TDF＜TR＝6×Δt，信号STA、STP的转变时刻的时间差TDF比时钟信号CK1、CK2的时钟间时间差TR短。

而且，在图16的G1～G3中，相位比较结果的信号PQ2是L电平，判断为信号STP的相位比时钟信号CK2延迟。该情况下，不更新计数值TCNT。例如，计数值TCNT不从0增大。另一方面，在G4～G6中，相位比较结果的信号PQ2是H电平，判断为信号STP的相位比时钟信号CK2提前。该情况下，更新计数值TCNT。例如，按照每个时钟周期使计数值TCNT每次增加1。

时间数字转换电路20(处理部30)使用这样求出的计数值TCNT，求出与时间差TDF对应的数字值DQ。例如，通过进行由计数值TCNT表示的代码的转换处理，求出作为最终的数字值DQ的输出代码并输出。

图17是本实施方式的重复方式的说明图。在相位同步时刻TMA、TMB，通过PLL电路120、130进行时钟信号CK1、CK2的相位同步。由此，时钟信号CK1、CK2的转变时刻在相位同步时刻TMA、TMB一致。而且，相位同步时刻TMA和TMB之间成为测量期间TS。在本实施方式的重复方式中，在该测量期间TS中，求出与时间差TDF对应的数字值DQ。

具体而言，如图16、图17的G4所示，时间数字转换电路20通过确定信号STP和时钟信号CK2的相位的前后关系调换的时刻(时钟周期)，求出与时间差TDF对应的数字值DQ。例如，通过确定G4所示的CCT＝4的时钟周期，能够判断为与时间差TDF对应的数字值DQ例如是与TR＝4×Δt对应的数字值(或者与3×Δt和4×Δt之间的值对应的数字值)。因此，能够在图17的1次测量期间TS内将时间差TDF转换为数字值DQ，因此，能够实现时间数字转换的高速化。

例如，在上述专利文献4的现有方法中，在进行时间计测的1次测量期间内仅产生1个开始脉冲，因此，为了得到最终的数字值，需要重复非常多次数的测量期间。

与此相对，根据本实施方式的重复方式，如图16、图17所示，在1次测量期间TS内多次产生信号STA，进行多次(例如1000次以上)的相位比较，从而求出数字值DQ。由此，能够在1次测量期间TS内求出最终的数字值DQ，因此，与现有方法相比，能够使时间数字转换大幅高速化。

另外，在图17中，测量期间TS的长度相当于该测量期间TS中的例如时钟信号CK1的时钟数N(时钟周期数)。例如，按照与所设定的时钟数N对应的每个测量期间TS，进行时钟信号CK1、CK2的相位同步。而且，在本实施方式的重复方式中，为了实现高分辨率的时间数字转换，将该测量期间TS中的时钟数N例如设定为1000以上(或者5000以上)这样非常大的数。例如，在设时钟信号CK1、CK2的时钟频率为f1、f2的情况下，本实施方式中的时间数字转换的分辨率能够表示为Δt＝|f1-f2|/(f1×f2)。因此，频率差|f1-f2|越小、或者f1×f2越大，则分辨率Δt越小，越能够实现高分辨率的时间数字转换。而且，如果减小分辨率Δt，则测量期间TS中的时钟数N也增大。

而且，计数值TCNT相当于图17的期间TSB的长度。这里，设从相位同步时刻TMA到相位的前后关系调换的G4的时刻为止的前半期间为TSF，从G4的时刻到相位同步时刻TMB为止的后半期间为TSB。例如在设期间TSF中的时钟信号CK1的时钟数(时钟周期数)为NF的情况下，例如N＝NF+TCNT成立。例如，在图16中为NF＝4，因此，与最终的数字值DQ＝4×Δt对应的值成为与时钟数NF对应的数字值。因此，时间数字转换电路20(处理部30)根据计数值TCNT，求出与NF＝N-TCNT对应的数字值。例如，在数字值DQ为8比特的情况下，与时钟数N对应的数字值例如为11111111。但是，也可以进行时钟数NF的计数处理，求出数字值DQ。

另外，在增大与测量期间TS对应的时钟数N的情况下，在图16中可测量的时间差TDF缩短，因此，动态范围缩小。然而，在本实施方式的重复方式中，增大时钟数N而提高分辨率，并且在1次测量期间TS内完成时间数字转换。由此，例如能够如快速(flash)型的A/D转换那样实现转换处理的高速化，并且还能够实现高分辨率化。

该情况下，在本实施方式的重复方式中，也可以是，并非始终按照每个时钟周期产生信号STA而进行相位比较，而是仅在特定的期间产生信号STA来进行相位比较。也可以是，例如通过后述的二进制搜索的方法，在缩小了数字值DQ的搜索范围后，在与该搜索范围对应的期间内，按照每个时钟周期产生信号STA来进行相位比较，求出最终的数字值DQ。该情况下，例如在图17的测量期间TS内进行如下的时间数字转换即可：仅在与缩小后的搜索范围对应的期间内，按照每个时钟周期产生信号STA来进行相位比较。此外，也可以是，在确定了相位的前后关系调换的时刻(G4)后，不产生信号STA，从而实现省电。

此外，在本实施方式中，如图1所示，时钟信号CK1、CK2分别是使用振荡元件XTAL1、XTAL2而生成的时钟信号。这样，根据使用由振荡元件XTAL1、XTAL2生成的时钟信号CK1、CK2的方法，与游标延迟电路那样使用半导体元件来实现时间数字转换的现有方法相比，能够大幅度提高时间(物理量)的测量精度。

例如，在使用半导体元件的现有方法中，虽然比较容易提高分辨率，但是存在难以提高精度的课题。即，作为半导体元件的延迟元件的延迟时间根据制造偏差和环境的变化而大幅变动。因此，由于该变动的原因，测量的高精度化存在限度。例如能够在某种程度上保证相对精度，但是难以保证绝对精度。

与此相对，与作为半导体元件的延迟元件的延迟时间相比，振荡元件的振荡频率由于制造偏差和环境变化而引起的变动极小。因此，根据使用由振荡元件XTAL1、XTAL2生成的时钟信号CK1、CK2进行时间数字转换的方法，与使用半导体元件的现有方法相比，能够大幅提高精度。此外，通过减小时钟信号CK1、CK2的频率差，也能够提高分辨率。

例如，设时钟信号CK1、CK2的频率差为Δf＝|f1-f2|＝1MHz，设f1、f2为100MHz左右，则能够使时间测量的分辨率Δt＝|f1-f2|/(f1×f2)为100ps(皮秒)左右。同样，如果设f1、f2为100MHz左右且Δf＝100kHz、10kHz、1kHz，则能够使分辨率分别为Δt＝10ps、1ps、0.1ps左右。而且，与使用半导体元件的方法相比，振荡元件XTAL1、XTAL2的振荡频率的变动极小。因此，能够兼顾分辨率的提高和精度的提高。

此外，在上述专利文献4的现有方法中，使用石英振荡器实现时间数字转换。然而，在该现有方法中，构成为从第1、第2时钟脉冲的边沿一致的同步点的时刻起，使时间计测的开始时刻依次延迟。而且，从第1、第2时钟脉冲的边沿一致的同步点的时刻起进行各时间计测，需要重复多次该时间计测。因此，存在时间数字转换的转换时间非常长的问题。

与此相对，在本实施方式的重复方式中，在测量期间TS内多次产生信号STA并进行多次相位比较，从而实现时间数字转换。因此，与现有方法相比，能够使时间数字转换大幅高速化。

7.时钟周期指定值的更新方法

接着，作为本实施方式的时间数字转换方法，对通过时钟周期指定值(广义而言为时钟周期指定信息)的更新来实现时间数字转换的方法进行说明。

图18～图20是对时钟周期指定值的更新方法(以下，适当地仅记载为更新方法)进行说明的信号波形图。CIN是时钟周期指定信息。以下，设CIN是由时钟周期指定信息表示的时钟周期指定值来进行说明。

TMA、TMB是相位同步时刻。在图18～图20中，相位同步时刻TMA、TMB为时钟信号CK1、CK2的转变时刻(上升沿)一致的时刻。但是，本实施方式的更新方法不限于此，相位同步时刻TMA、TMB也可以是时钟信号CK1、CK2的相位的前后关系调换的时刻。相位的前后关系调换的时刻是如下时刻：在该时刻，从一个时钟信号的相位比另一个时钟信号的相位提前的状态调换为一个时钟信号的相位比另一个时钟信号的相位延迟的状态。

更新期间TP是相位同步时刻TMA、TMB之间的期间。在本实施方式的更新方法中，在更新期间TP内进行例如1次时钟周期指定值的更新。另外，在图18～图20中，为了简化说明，示出在更新期间TP内的时钟信号CK1的时钟数为14的情况。但是，实际上，为了设定为较高分辨率，将更新期间TP内的时钟数例如设定为1000以上(或者5000以上)这样非常大的数。

在图18的更新期间TP(第1更新期间)中，时钟周期指定值为CIN＝3。因此，在由CIN＝3指定的时钟周期(CCT＝3)内使信号STA的信号电平转变。这样，在本实施方式的更新方法中，在根据时钟周期指定值CIN(时钟周期指定信息)指定的时钟信号CK1的时钟周期中，使信号STA的信号电平转变。然后，如图3、图4中说明的那样，信号STP的信号电平与该信号STA对应地转变，信号STA、STP的转变时刻的时间差为TDF。

另一方面，在由CIN＝3指定的时钟周期(CCT＝3)中，如图2中说明的那样，时钟信号CK1、CK2的转变时刻的时间差即时钟间时间差为TR＝CIN×Δt＝3×Δt。

该情况下，在本实施方式的更新方法中，如图18的A1所示，进行信号STP和时钟信号CK2的相位比较。例如通过根据信号STP和时钟信号CK2中的一个信号对另一个信号进行采样，实现该相位比较。

而且，在图18的A1中，根据时钟信号CK2对信号STP进行采样而得的结果即相位比较结果为L电平。通过该相位比较的结果，判断为信号STP的相位比时钟信号CK2的相位延迟。换言之，在图18的A1中为TDF＞TR＝3×Δt，信号STA、STP的转变时刻的时间差TDF比时钟信号CK1、CK2的时钟间时间差TR＝3×Δt长。该情况下，进行使时钟周期指定值CIN增大的更新。

在图19的更新期间TP(第2更新期间)中，时钟周期指定值为CIN＝9。例如，在图18所示的上次的更新期间TP中，如上述那样进行使时钟周期指定值从CIN＝3起增大的更新，从而更新为CIN＝9。因此，在由CIN＝9指定的时钟周期(CCT＝9)中，使信号STA的信号电平转变。然后，信号STP的信号电平与信号STA对应地转变，信号STA、STP的转变时刻的时间差为TDF。

另一方面，在由CIN＝9指定的时钟周期(CCT＝9)中，时钟信号CK1、CK2的时钟间时间差为TR＝CIN×Δt＝9×Δt。

而且，在本实施方式的更新方法中，如图19的A2所示，进行信号STP和时钟信号CK2的相位比较。该情况下，根据时钟信号CK2对信号STP进行采样而得的结果即相位比较结果为H电平，因此，判断为信号STP的相位比时钟信号CK2的相位提前。换言之，在图19的A2中，TDF＜TR＝9×Δt，时间差TDF比时钟间时间差TR＝9×Δt短。该情况下，进行使时钟周期指定值CIN减小的更新。

在图20的更新期间TP(第3更新期间)中，时钟周期指定值为CIN＝6。例如，在图19所示的上次的更新期间TP中，如上述那样进行使时钟周期指定值从CIN＝9起减小的更新，从而更新为CIN＝6。因此，在由CIN＝6指定的时钟周期(CCT＝6)中，使信号STA的信号电平转变。然后，信号STP的信号电平与信号STA对应地转变，信号STA、STP的转变时刻的时间差为TDF。

另一方面，在由CIN＝6指定的时钟周期(CCT＝6)中，时钟信号CK1、CK2的时钟间时间差为TR＝CIN×Δt＝6×Δt。

而且，在本实施方式的更新方法中，如图20的A3所示，进行信号STP和时钟信号CK2的相位比较。该情况下，在图20的A3中，信号STP和时钟信号CK2的转变时刻(相位)一致(大体一致)。换言之，在图20的A3中，TDF＝TR＝6×Δt。因此，该情况下，作为对信号STA、STP的时间差TDF进行转换后的数字值，将与DQ＝TR＝6×Δt对应的数字值作为最终结果输出。

另外，在图18～图20中为了简化说明，将各更新期间中的时钟周期指定值CIN的增减值设为大于1的值，但是，实际上，如ΔΣ型的A/D转换那样，能够将时钟周期指定值CIN的增减值设为1或作为1以下的较小值的GK。GK是增益系数，是满足GK≤1的值。

例如，在图18、图19中，使时钟周期指定值CIN从3增大到9，但是，实际上，例如，在每个更新期间，进行使时钟周期指定值CIN增大给定的值GK的更新。例如在采用满足GK≤1的增益系数作为GK的情况下，进行使时钟周期指定值CIN加GK的更新。例如在GK＝0.1的情况下，例如在连续进行了10次加GK的更新的情况下，时钟周期指定值CIN加1。

此外，在图19、图20中，使时钟周期指定值CIN从9减小到6，但是，实际上，例如在每个更新期间，进行使时钟周期指定值CIN减小给定的值GK的更新。例如，进行使时钟周期指定值CIN减GK的更新。例如，在GK＝0.1的情况下，例如在连续进行了10次减GK的更新的情况下，时钟周期指定值CIN减1。

此外，在图20的A3中，在信号STP和时钟信号CK2的转变时刻大体一致后，也对时钟周期指定值CIN进行更新，例如设为CIN如6、7、6、7···那样进行变化。该情况下，能够使作为最终结果输出的数字值DQ成为6×Δt和7×Δt之间的值(例如6.5×Δt等)。这样，根据本实施方式的更新方法，还能够如ΔΣ型的A/D转换那样，减小实质的分辨率。

如以上那样，在本实施方式的更新方法中，进行信号电平对应于信号STA而发生转变的信号STP和时钟信号CK2的相位比较，并根据相位比较的结果，更新使信号STA的信号电平转变的时钟周期指定值CIN。

具体而言，在由时钟周期指定值CIN指定的时钟周期中，使信号STA的信号电平变化。例如，在图18中，在由CIN＝3指定的时钟周期中，使信号STA的信号电平转变。在图19中，在由CIN＝9指定的时钟周期中，使信号STA的信号电平转变。图20也同样如此。

而且，在信号STP的信号电平与信号STA对应地转变后，进行信号STP和时钟信号CK2的相位比较，根据相位比较结果更新时钟周期指定值CIN。例如，在图18中，是信号STA的相位比时钟信号CK2的相位延迟的相位比较结果，因此，在图19中，图18的CIN＝3更新为CIN＝9。在图19中，是信号STA的相位比时钟信号CK2的相位提前的相位比较结果，因此，在图20中，图19的CIN＝9更新为CIN＝6。这样更新的时钟周期指定值CIN的最终的值作为信号STA、STP的时间差TDF的数字值DQ而被输出。

此外，在本实施方式的更新方法中，在各更新期间中对时钟周期指定值CIN进行更新。而且，构成为对更新后的时钟周期指定值CIN进行反馈。因此，即使在作为测量对象的时间或物理量动态地发生了变化的情况下，也能够实现追随该动态变化的时间数字转换。例如，如图20的A3所示，在接近了与测量对象的时间(时间差TDF)对应的时钟周期指定值CIN后、该时间动态地发生了变化的情况下，也与其对应地依次更新时钟周期指定值CIN，从而能够应对这样的动态变化。

此外，在本实施方式的更新方法中，优选的是，在减小由于时钟信号CK1、CK2的转变时刻的不一致引起的误差成分的情况下，时间数字转换电路20根据时钟周期指定值、以及时钟周期指定值的更新期间中的时钟信号CK1或时钟信号CK2的时钟数信息，进行将时间差转换为数字值DQ的处理。例如，根据信号STP和时钟信号CK2的相位比较结果以及时钟数信息，进行时钟周期指定值CIN的更新，从而求出数字值DQ。

即，在本实施方式的更新方法中，即使在相位同步时刻时钟信号CK1、CK2的转变时刻不严格地一致，也能够实现时间数字转换。例如，在本实施方式的更新方法中，相位同步时刻TMA、TMB是时钟信号CK1、CK2的相位的前后关系调换的时刻即可，时钟信号CK1、CK2的转变时刻也可以不完全一致。即，在本实施方式中，还可以实施不设置PPL电路120、130的变形。

例如，为了在相位同步时刻使时钟信号CK1、CK2的转变时刻严格地一致，需要满足N/f1＝M/f2的关系。这里，N、M分别是更新期间中的时钟信号CK1、CK2的时钟数，是2以上的整数。但是，实际上，有时难以将图1的振荡元件XTAL1、XTAL2的时钟频率f1、f2设定成严格满足N/f1＝M/f2的关系的频率。而且，在不满足N/f1＝M/f2的关系的情况下，如果不设置PLL电路120、130，则在相位同步时刻TMA、TMB，时钟信号CK1、CK2的转变时刻可能产生偏差，该偏差成为转换误差。

因此，在本实施方式的更新方法中，测量各更新期间中的时钟数N。在相位同步时刻TMA、TMB，时钟信号CK1、CK2的转变时刻存在偏差，由此，时钟数N不会始终成为相同的值，而是根据更新期间进行变动。时间数字转换电路20根据这样变动的时钟数N、和信号STP与时钟信号CK2的相位比较结果，进行时钟周期指定值CIN的更新。由此，能够降低相位同步时刻TMA、TMB处的时钟信号CK1、CK2的转变时刻偏差而引起的转换误差。

8.二进制搜索方法

接着，作为本实施方式的时间数字转换方法，对二进制搜索方法进行说明。

图21是对二进制搜索方法进行说明的信号波形图。在图21中，以与时钟频率f1、f2的频率差对应的分辨率，通过二进制搜索求出对应于信号STA和信号STP的转变时刻的时间差的数字值。具体而言，通过二进制搜索，实现了基于信号STP和时钟信号CK2的相位比较结果的、时钟周期指定值CIN的更新。

二进制搜索(二分搜索、二分法)是如下方法：通过对搜索范围一次次地进行分割(2分割)，一边缩小搜索范围一边求出最终的数字值。例如，设转换时间差而得的数字值DQ为4比特的数据，4比特的各比特为b4、b3、b2、b1。b4是MSB，b1是LSB。在图21中，通过二进制搜索求出数字值DQ的各比特b4、b3、b2、b1。例如，通过与逐次比较的A/D转换同样的方法，依次求出数字值DQ的各比特b4、b3、b2、b1。

例如，在图21中，时钟信号CK1、CK2的时钟频率例如为f1＝100MHz(周期＝10ns)，f2＝94.12MHz(周期＝10.625ns)，分辨率为Δt＝0.625ns。并且，图21的E1、E2是相位同步时刻，是时钟信号CK1、CK2的转变时刻例如一致的时刻。而且，时钟周期指定值CIN例如被设定为作为初始值的CIN＝8。该作为初始值的CIN＝8相当于最初的搜索范围内的例如正中央附近的值。

这样，当设定为CIN＝8时，在最初的更新期间TP1(第1更新期间)中，如图21的E3所示，在时钟周期值成为CCT＝8的情况下，使信号STA的信号电平转变。在信号STP的信号电平与该信号STA对应地转变后，进行信号STP和时钟信号CK2的相位比较。例如，进行根据信号STP对时钟信号CK2进行采样的相位比较，如E4所示，对时钟信号CK2的H电平进行采样，该H电平成为相位比较结果。这样，在相位比较结果是H电平的情况下，判断为数字值DQ的MSB即比特b4的逻辑电平是b4＝1。

这样，通过求出b4＝1，二进制搜索的搜索范围变窄，判断为与最终的数字值DQ对应的CIN例如位于8～15的搜索范围内。然后，将时钟周期指定值设定为该搜索范围内的值(例如中央附近的值)、例如更新为CIN＝12。

这样，在更新为CIN＝12后，在下一个更新期间TP2(第2更新期间)中，如E5所示，在时钟周期值成为CCT＝12的情况下，使信号STA的信号电平转变。然后，进行信号STP和时钟信号CK2的相位比较，例如，如E6所示，对时钟信号CK2的L电平进行了采样，因此，该L电平成为相位比较结果。这样，在相位比较结果是L电平的情况下，判断为数字值DQ的下一比特b3的逻辑电平是b3＝0。

这样，通过求出b4＝1、b3＝0，二进制搜索的搜索范围变窄，判断为与最终的数字值DQ对应的CIN例如位于8～11的搜索范围内。然后，将时钟周期指定值设定为该搜索范围内的值(例如中央附近的值)、例如更新为CIN＝10。

在这样更新为CIN＝10后，在下一个更新期间TP3(第3更新期间)中，如E7所示，在时钟周期值成为CCT＝10的情况下，使信号STA的信号电平转变。然后，进行信号STP和时钟信号CK2的相位比较，例如，如E8所示，对时钟信号CK2的H电平进行了采样，因此，该H电平成为相位比较结果。这样，在相位比较结果是H电平的情况下，判断为数字值DQ的下一比特b2的逻辑电平是b2＝1。

最后，更新为CIN＝11，在下一个更新期间TP4(第4更新期间)中，如E9所示，在时钟周期值成为CCT＝11的情况下，使信号STA的信号电平转变。然后，进行信号STP和时钟信号CK2的相位比较，例如，如E10所示，对时钟信号CK2的H电平进行了采样，因此，该H电平成为相位比较结果。这样，在相位比较结果是H电平的情况下，数字值DQ的LSB即比特b1被设定为b1＝1。然后，如E11所示，输出DQ＝1011(2进制数)，作为最终的数字值即输出代码。

如果使用这样的二进制搜索的方法，则能够高速地求出与信号STA、STP的转变时刻的时间差对应的数字值DQ。例如，在上述专利文献4的现有方法中，在图21的情况下，为了求出最终的数字值DQ，需要最大例如15次的时间计测。与此相对，根据本实施方式的方法，如图21所示，例如，能够在4次更新期间中求出最终的数字值DQ，能够实现时间数字转换的高速化。

特别地，在减小分辨率Δt而使数字值DQ的比特数L增大的情况下，在现有方法中，需要例如2^L左右的次数的时间计测，转换时间非常长。与此相对，根据本实施方式的方法，例如，能够利用L次更新期间求出最终的数字值DQ，与现有方法相比，实现了时间数字转换的大幅高速化。

另外，也可以是，在利用图21的二进制搜索方法求出数字值DQ的高位比特后，通过例如图18～图20中说明的更新方法求出低位比特(例如包含LSB的低位比特。或者LSB的低位比特)。例如，在图21中，如逐次比较型的A/D转换那样，一边依次缩小搜索范围(逐次比较范围)，一边将时钟周期指定值CIN更新为搜索范围内的值。与此相对，在图18～图20的更新方法中，如ΔΣ型的A/D转换那样，根据相位比较结果进行使CIN增减±GK的更新。GK是增益系数，GK≤1。具体而言，在信号STP的相位比时钟信号CK2的相位延迟的相位比较结果的情况下，进行使CIN增大GK的更新(数字运算处理)。另一方面，在信号STP的相位比时钟信号CK2的相位提前的相位比较结果的情况下，进行使CIN减小GK的更新(数字运算处理)。这样，通过组合2个方法，能够兼顾时间数字转换的高速化和高精度化。

9.物理量测量装置、电子设备、移动体

图22示出本实施方式的物理量测量装置400的结构例。物理量测量装置400包含本实施方式的电路装置10、用于生成时钟信号CK1的振荡元件XTAL1(第1振荡元件、第1振动片)、用于生成时钟信号CK2的振荡元件XTAL2(第2振荡元件、第2振动片)。此外，还能够包含用于生成基准时钟信号CKR的振荡元件XTAL3(第3振荡元件、第3振动片)。此外，物理量测量装置400能够包含封装410，该封装410收纳电路装置10、振荡元件XTAL1、XTAL2、XTAL3。封装410例如由基底部412和盖部414构成。基底部412是由陶瓷等绝缘材料构成的例如箱形等的部件，盖部414是与基底部412接合的例如平板状等的部件。基底部412的例如底面上设有用于与外部设备连接的外部连接端子(外部电极)。在由基底部412和盖部414形成的内部空间(腔室)内收纳电路装置10、振荡元件XTAL1、XTAL2、XTAL3。而且，通过盖部414进行密闭，从而将电路装置10、振荡元件XTAL1、XTAL2、XTAL3气密地密封在封装410内。

电路装置10和振荡元件XTAL1、XTAL2、XTAL3安装在封装410内。而且，振荡元件XTAL1、XTAL2、XTAL3的端子和电路装置10(IC)的端子(焊盘)之间通过封装410的内部布线电连接。在电路装置10中设有用于使振荡元件XTAL1、XTAL2、XTAL3振荡的振荡电路101、102、103，通过这些振荡电路101、102、103使振荡元件XTAL1、XTAL2、XTAL3振荡，从而生成时钟信号CK1、CK2、基准时钟信号CKR。

例如，在上述专利文献4的现有方法中，第1、第2振荡电路设置在第1、第2石英振荡器中，电路装置未内置第1、第2振荡电路。因此，无法实现基于PLL电路120、130的第1时钟信号、第2时钟信号的相位同步。此外，存在无法在电路装置中执行第1、第2振荡电路中共同的控制处理这样的缺点。

另外，作为物理量测量装置400的结构，能够实施各种变形。例如也可以是，基底部412是平板状的形状，盖部414是其内侧形成凹部的形状。此外，关于封装410内的电路装置10、振荡元件XTAL1、XTAL2、XTAL3的安装方式和布线连接等，也能够实施各种变形。此外，振荡元件XTAL1、XTAL2、XTAL3不需要构成为完全分开，也可以是在1个部件上形成的第1、第2振荡区域。此外，也可以在物理量测量装置400(封装410)中设置4个以上的振荡元件。该情况下，在电路装置10中设置与其对应的4个以上的振荡电路即可。

图23示出包含本实施方式的电路装置10的电子设备500的结构例。该电子设备500包含本实施方式的电路装置10、振荡元件XTAL1、XTAL2、XTAL3、处理部520。此外，还能够包含通信部510、操作部530、显示部540、存储部550、天线ANT。通过电路装置10和振荡元件XTAL1、XTAL2、XTAL3构成物理量测量装置400。另外，电子设备500不限于图23的结构，能够实施省略这些的一部分结构要素、或追加其他结构要素等各种变形。

作为电子设备500，例如能够假设如下各种设备等：对距离、时间、流速或流量等物理量进行计测的计测设备；测量生物体信息的生物体信息测量设备(超声波测量装置、脉搏计、血压测量装置等)；车载设备(自动驾驶用的设备等)；基站或路由器等网络关联设备；头部佩戴式显示装置或钟表关联设备等可穿戴设备；打印装置；投影装置；机器人；便携式信息终端(智能手机、移动电话机、便携式游戏装置、笔记本PC或平板PC等)；发布内容的内容提供设备；或者数字照相机或摄像机等影像设备。

通信部510(无线电路)进行经由天线ANT从外部接收数据或向外部发送数据的处理。处理部520进行电子设备500的控制处理、经由通信部510收发的数据的各种数字处理等。此外，处理部520进行使用由物理量测量装置400测量出的物理量信息的各种处理。该处理部520的功能例如能够通过微型计算机等处理器而实现。

操作部530用于供用户进行输入操作，可通过操作按钮、触摸面板显示器等来实现。显示部540显示各种信息，能够通过液晶或有机EL等显示器实现。另外，在使用触摸面板显示器作为操作部530的情况下，该触摸面板显示器兼具操作部530和显示部540的功能。存储部550用于存储数据，其功能可通过RAM、ROM等半导体存储器或HDD(硬盘驱动器)等来实现。

图24示出包含本实施方式的电路装置10的移动体的例子。本实施方式的电路装置10(振荡器)能够组装到例如车辆、飞机、摩托车、自行车、机器人或船舶等各种移动体中。移动体例如是具有发动机、马达等驱动机构、方向盘或舵等转向机构以及各种电子设备(车载设备)，且在陆地上、空中或海上移动的设备或装置。图24概要地示出作为移动体的具体例的汽车206。在汽车206(移动体)上组装具有本实施方式的电路装置10和振荡元件(未图示)的物理量测量装置(未图示)。控制装置208根据由该物理量测量装置测量的物理量信息进行各种控制处理。例如，在测量了汽车206周围的物体的距离信息作为物理量信息的情况下，控制装置208使用测量出的距离信息进行用于自动驾驶的各种控制处理。控制装置208例如根据车体207的姿态对悬架的软硬度进行控制，并且对各个车轮209的制动进行控制。另外，组装有本实施方式的电路装置10和物理量测量装置的设备不限于这种控制装置208，也可以组装在汽车206等移动体所设置的各种设备(车载设备)中。

另外，如上所述对本实施方式详细进行了说明，而对本领域技术人员而言，应能容易理解未实际脱离本发明的新事项和效果的多种变形。因此，这样的变形例全部包含在本发明的范围内。例如，关于在说明书或附图中至少一次与更广义或同义的不同用语(时钟周期指定信息、控制信号、同步电路等)一起记载的用语(时钟周期指定值、控制电压、PLL电路等)，能够在说明书或附图的任意位置置换为该不同的用语。此外，本实施方式和变形例的所有组合也包含于本发明的范围内。此外，电路装置、物理量测量装置、电子设备、移动体的结构/动作、PLL电路的结构、相位同步处理、振荡处理、时间数字转换处理、第1信号的生成处理、第2信号的生成处理、相位比较处理等也不限于本实施方式中的说明，能够实施各种变形。

Claims (16)

1.一种电路装置，其特征在于，该电路装置包含：

第一PLL电路，其输入基准时钟信号、和使用第1振荡元件而生成的第1时钟频率的第1时钟信号，进行所述第1时钟信号与所述基准时钟信号的相位同步；

第二PLL电路，其输入所述基准时钟信号、和使用第2振荡元件而生成的与所述第1时钟频率不同的第2时钟频率的第2时钟信号，进行所述第2时钟信号与所述基准时钟信号的相位同步；以及

时间数字转换电路，其使用所述第1时钟信号和所述第2时钟信号，将时间转换为数字值。

2.根据权利要求1所述的电路装置，其特征在于，

所述基准时钟信号是使用第3振荡元件而生成的时钟信号。

3.根据权利要求1或2所述的电路装置，其特征在于，

所述时间数字转换电路以对应于所述第1时钟频率与所述第2时钟频率的频率差的分辨率将时间转换为数字值。

4.根据权利要求3所述的电路装置，其特征在于，

在设所述第1时钟频率为f1、所述第2时钟频率为f2的情况下，所述时间数字转换电路以满足Δt＝|f1-f2|/(f1×f2)的分辨率Δt将时间转换为数字值。

5.根据权利要求1～4中的任意一项所述的电路装置，其特征在于，

在设所述第1时钟频率为f1、所述第2时钟频率为f2、所述基准时钟信号的时钟频率为fr的情况下，

所述第一PLL电路进行所述第1时钟信号与所述基准时钟信号的相位同步，使得N1/f1＝M1/fr，其中，N1和M1是2以上的相互不同的整数，

所述第二PLL电路进行所述第2时钟信号与所述基准时钟信号的相位同步，使得N2/f2＝M2/fr，其中，N2和M2是2以上的相互不同的整数。

6.根据权利要求5所述的电路装置，其特征在于，

N1、M1、N2、M2被设定为使得|N1×M2-N2×M1|＝1的关系成立。

7.根据权利要求5或6所述的电路装置，其特征在于，

在设时间数字转换的分辨率为Δt、N＝N1×M2、M＝N2×M1的情况下，通过所述第一PLL电路和所述第二PLL电路进行所述第1时钟信号与所述第2时钟信号的相位同步，使得Δt＝|N-M|/(N×f2)＝|N-M|/(M×f1)。

8.根据权利要求1～7中的任意一项所述的电路装置，其特征在于，

所述第一PLL电路包含第1相位检测器，该第1相位检测器进行所述第1时钟信号或者基于所述第1时钟信号的信号、与所述基准时钟信号或者基于所述基准时钟信号的信号的相位比较，

所述第二PLL电路包含第2相位检测器，该第2相位检测器进行所述第2时钟信号或者基于所述第2时钟信号的信号、与所述基准时钟信号或者基于所述基准时钟信号的信号的相位比较。

9.根据权利要求8所述的电路装置，其特征在于，

所述第一PLL电路包含：

第1分频电路，其对所述第1时钟信号进行分频，将第1分频时钟信号作为基于所述第1时钟信号的信号输出到所述第1相位检测器；以及

第2分频电路，其对所述基准时钟信号进行分频，将第2分频时钟信号作为基于所述基准时钟信号的信号输出到所述第1相位检测器，

所述第二PLL电路包含：

第3分频电路，其对所述第2时钟信号进行分频，将第3分频时钟信号作为基于所述第2时钟信号的信号输出到所述第2相位检测器；以及

第4分频电路，其对所述基准时钟信号进行分频，将第4分频时钟信号作为基于所述基准时钟信号的信号输出到所述第2相位检测器。

10.根据权利要求9所述的电路装置，其特征在于，

在设所述第1时钟频率为f1、所述第2时钟频率为f2、所述基准时钟信号的频率为fr的情况下，

所述第1分频电路对所述第1时钟信号进行分频，所述第2分频电路对所述基准时钟信号进行分频，使得N1/f1＝M1/fr，其中，N1和M1是2以上的相互不同的整数，

所述第3分频电路对所述第2时钟信号进行分频，所述第4分频电路对所述基准时钟信号进行分频，使得N2/f2＝M2/fr，其中，N2和M2是2以上的相互不同的整数。

11.根据权利要求8～10中的任意一项所述的电路装置，其特征在于，该电路装置包含：

第1振荡电路，其根据所述第1相位检测器的相位比较结果而被控制，使所述第1振荡元件振荡而生成所述第1时钟信号；以及

第2振荡电路，其根据所述第2相位检测器的相位比较结果而被控制，使所述第2振荡元件振荡而生成所述第2时钟信号。

12.根据权利要求11所述的电路装置，其特征在于，

该电路装置包含第3振荡电路，该第3振荡电路使第3振荡元件振荡而生成所述基准时钟信号。

13.根据权利要求1～12中的任意一项所述的电路装置，其特征在于，

所述时间数字转换电路将第1信号与第2信号的转变时刻的时间差转换为数字值。

14.一种物理量测量装置，其特征在于，该物理量测量装置包含：

权利要求1～13中的任意一项所述的电路装置；

用于生成所述第1时钟信号的所述第1振荡元件；以及

用于生成所述第2时钟信号的所述第2振荡元件。

15.一种电子设备，其特征在于，该电子设备包含权利要求1～13中的任意一项所述的电路装置。

16.一种移动体，其特征在于，该移动体包含权利要求1～13中的任意一项所述的电路装置。