JP6939261B2 - 時間デジタル変換回路、回路装置、物理量測定装置、電子機器及び移動体 - Google Patents

Description

本発明は、時間デジタル変換回路、回路装置、物理量測定装置、電子機器及び移動体等に関する。

従来より、時間をデジタル値に変換する時間デジタル変換回路が知られている。任意のタイミングで発生する第１の信号と第２の信号との間の時間差を測定する時間デジタル変換回路の従来例としては、例えば特許文献１に開示される従来技術が知られている。

特許文献１には、スタート信号の発生と共に周波数ｆで発振を開始する第１の発振器と、ストップ信号の発生と共に周波数ｆ＋Δｆで発振を開始する第２の発振器とを有し、第１の発振器からのクロック信号と第２の発振器からのクロック信号との間の位相を比較して、スタート信号とストップ信号の時間間隔を計測する計時回路が記載されている。

特開昭６４−０７９６８７号公報

上記のような時間デジタル変換回路において高性能化（例えば高分解能化や、あるいは高精度化等）の要求がある。

例えば特許文献１の構成では、第１、第２の発振器として例えばリングオシレーター等を用いる。このため、発振器のクロック信号の特性（例えば温度特性やプロセスのばらつき、ジッター特性等）が計時精度に影響を与え、十分な計時精度が得られないおそれがある。発振特性が良い発振器として例えば水晶発振器が考えられるが、水晶発振器は起動の制御が困難であるため、第１の信号（又は第２の信号）の遷移タイミングで発振を開始させることが困難である。

本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。

本発明の一態様は、第１の信号の遷移タイミングで発振を開始して、第１のクロック周波数の第１のクロック信号を生成する第１の発振回路と、第２の信号の遷移タイミングで発振を開始して、前記第１のクロック周波数と異なる第２のクロック周波数の第２のクロック信号を生成する第２の発振回路と、基準クロック信号に基づいて前記第１のクロック周波数を測定し、前記第１のクロック周波数が第１のターゲット周波数となるように前記第１の発振回路の発振周波数を調整する第１の調整回路と、前記基準クロック信号に基づいて前記第２のクロック周波数を測定し、前記第２のクロック周波数が第２のターゲット周波数となるように前記第２の発振回路の発振周波数を調整する第２の調整回路と、前記第１のクロック信号及び前記第２のクロック信号に基づいて、前記第１の信号と前記第２の信号の遷移タイミングの時間差をデジタル値に変換する処理回路と、を含む時間デジタル変換回路に関係する。

本発明の一態様によれば、基準クロック信号に基づいて第１のクロック信号の第１のクロック周波数が第１のターゲット周波数に制御され、第２のクロック信号の第２のクロック周波数が第２のターゲット周波数に制御される。これにより、第１、第２の発振回路が有する発振特性に起因した第１、第２のクロック周波数の誤差を低減できる。時間測定の精度は、第１、第２のクロック周波数の精度に影響を受けるので、第１、第２のクロック周波数の誤差が低減されることによって、時間測定を高精度化できる。即ち、本発明の一態様によれば、時間デジタル変換回路の外部から入力される（任意のタイミングで発生する）第１、第２の信号の遷移タイミングの時間差の測定を、高精度化できる。

また本発明の一態様では、前記第１の調整回路は、前記基準クロック信号に基づいて前記第１のクロック周波数を測定する第１の測定回路と、前記第１の測定回路により測定された前記第１のクロック周波数と前記第１のターゲット周波数とを比較する第１の比較回路と、前記第１の比較回路の比較結果に基づいて前記第１の発振回路の発振周波数を制御する第１の制御データを出力する第１の制御回路と、を含み、前記第２の調整回路は、前記基準クロック信号に基づいて前記第２のクロック周波数を測定する第２の測定回路と、前記第２の測定回路により測定された前記第２のクロック周波数と前記第２のターゲット周波数とを比較する第２の比較回路と、前記第２の比較回路の比較結果に基づいて前記第２の発振回路の発振周波数を制御する第２の制御データを出力する第２の制御回路と、を含んでもよい。

本発明の一態様によれば、第１、第２のクロック周波数が測定され、第１、第２のターゲット周波数との比較が行われ、その比較結果に基づく第１、第２の制御データが第１、第２の発振回路に出力される。これにより、第１、第２のクロック周波数が第１、第２のターゲット周波数となるように第１、第２の発振回路の発振周波数を調整できる。

また本発明の一態様では、時間デジタル変換回路は、前記第１の信号又は調整イネーブル信号を選択する第１のセレクターと、前記第２の信号又は前記調整イネーブル信号を選択する第２のセレクターと、を含み、第１のモードでは、前記第１のセレクターが前記調整イネーブル信号を選択して前記第１の発振回路に出力し、前記調整イネーブル信号により発振を開始した前記第１の発振回路の発振周波数を、前記第１の調整回路が調整し、前記第２のセレクターが前記調整イネーブル信号を選択して前記第２の発振回路に出力し、前記調整イネーブル信号により発振を開始した前記第２の発振回路の発振周波数を、前記第２の調整回路が調整し、第２のモードでは、前記第１のセレクターが前記第１の信号を選択して前記第１の発振回路に出力し、前記第１の信号が入力された前記第１の発振回路が、前記第１の信号の遷移タイミングで発振を開始して前記第１のクロック信号を生成し、前記第２のセレクターが前記第２の信号を選択して前記第２の発振回路に出力し、前記第２の信号が入力された前記第２の発振回路が前記第２の信号の遷移タイミングで発振を開始して前記第２のクロック信号を生成し、前記処理回路が前記第１のクロック信号及び前記第２のクロック信号に基づいて前記時間差を前記デジタル値に変換してもよい。

本発明の一態様によれば、第１のモードにおいて第１、第２のセレクターが調整イネーブル信号を選択することで、第１、第２の発振回路による第１、第２のクロック信号の生成が継続される。一方、第２のモードにおいて第１、第２のセレクターが第１、第２の信号を選択することで、第１、第２の信号の遷移タイミングで第１、第２の発振回路が発振を開始できる。このようにして、シーケンス制御により発振周波数の調整と時間測定とを切り替えることで、第１のモードにおいて高精度に調整された第１、第２のクロック周波数により第２のモードにおいて高精度な時間測定が可能となる。

また本発明の一態様では、時間デジタル変換回路は、前記基準クロック信号のクロック数をカウントし、所与のクロック数をカウントする期間であるカウントイネーブル期間においてアクティブとなるイネーブル信号を出力する基準クロックカウンターを含み、前記第１の調整回路は、前記イネーブル信号に基づいて、前記カウントイネーブル期間において前記第１のクロック信号のクロック数をカウントし、第１のクロックカウント値を出力する第１の測定回路を含み、前記第２の調整回路は、前記イネーブル信号に基づいて、前記カウントイネーブル期間において前記第２のクロック信号のクロック数をカウントし、第２のクロックカウント値を出力する第２の測定回路を含んでもよい。

本発明の一態様によれば、基準クロック信号に基づいて規定されるカウントイネーブル期間において第１、第２のクロック信号のクロック数をカウントすることで、基準クロック信号の周波数を基準として第１、第２のクロック周波数を測定することが可能になる。

また本発明の一態様では、前記第１の調整回路は、前記第１のクロックカウント値と、第１のターゲット周波数に対応する第１のターゲットカウント値との差分値を求めて第１の差分値を出力する第１の比較回路と、前記第１の差分値を積分して第１の積分値を出力する第１の積分器を有し、前記第１の積分値に基づいて、前記第１の発振回路の発振周波数を制御する第１の制御データを出力する第１の制御回路と、を含み、前記第２の調整回路は、前記第２のクロックカウント値と、第２のターゲット周波数に対応する第２のターゲットカウント値との差分値を求めて第２の差分値を出力する第２の比較回路と、前記第２の差分値を積分して第２の積分値を出力する第２の積分器を有し、前記第２の積分値に基づいて、前記第２の発振回路の発振周波数を制御する第２の制御データを出力する第２の制御回路と、を含んでもよい。

本発明の一態様によれば、第１、第２の比較回路が、第１、第２のクロックカウント値と第１、第２のターゲットカウント値との差分値である第１、第２の差分値を出力し、第１、第２の制御回路が第１、第２の差分値を積分して第１、第２の制御データを生成する。これにより、第１、第２のクロック周波数が第１、第２のターゲット周波数となるように第１、第２の発振回路の発振周波数をフィードバック制御することが可能となる。

また本発明の一態様では、時間デジタル変換回路は、前記第１の発振回路のレプリカ回路であり、第１のレプリカクロック信号を生成する第１のレプリカ発振回路と、前記第２の発振回路のレプリカ回路であり、第２のレプリカクロック信号を生成する第２のレプリカ発振回路と、を含み、前記第１の調整回路は、前記基準クロック信号に基づいて前記第１のレプリカクロック信号の周波数を測定することにより、前記第１のクロック周波数を測定し、前記第１のレプリカクロック信号の周波数が前記第１のターゲット周波数となるように前記第１のレプリカ発振回路の発振周波数を調整し、前記第２の調整回路は、前記基準クロック信号に基づいて前記第２のレプリカクロック信号の周波数を測定することにより、前記第２のクロック周波数を測定し、前記第２のレプリカクロック信号の周波数が前記第２のターゲット周波数となるように前記第２のレプリカ発振回路の発振周波数を調整してもよい。

第１、第２のレプリカ発振回路は、第１、第２の発振回路のレプリカ回路なので、第１、第２のレプリカクロック信号の周波数が第１、第２のターゲット周波数となるように第１、第２のレプリカ発振回路の発振周波数を調整することで、第１、第２のクロック周波数が第１、第２のターゲット周波数となるように第１、第２の発振回路の発振周波数を調整できる。

また本発明の一態様では、前記第１の調整回路は、前記時間差を測定する測定期間において、前記第１のレプリカ発振回路の発振周波数を制御する第１の制御データの更新を停止し、前記第２の調整回路は、前記測定期間において、前記第２のレプリカ発振回路の発振周波数を制御する第２の制御データの更新を停止してもよい。

本発明の一態様によれば、第１、第２の発振回路の発振周波数を制御する第１、第２の制御データが測定期間において更新されないので、測定期間において第１、第２のクロック周波数の変動を抑制できる。これにより、測定期間において時間測定の分解能の変動が抑制され、時間デジタル変換回路を高性能化できる。

また本発明の一態様では、時間デジタル変換回路は、前記基準クロック信号のクロック数をカウントし、所与のクロック数をカウントする期間であるカウントイネーブル期間においてアクティブとなるイネーブル信号を出力する基準クロックカウンターを含み、前記第１の調整回路は、前記イネーブル信号に基づいて、前記カウントイネーブル期間において前記第１のレプリカクロック信号のクロック数をカウントし、第１のクロックカウント値を出力する第１の測定回路を含み、前記第２の調整回路は、前記イネーブル信号に基づいて、前記カウントイネーブル期間において前記第２のレプリカクロック信号のクロック数をカウントし、第２のクロックカウント値を出力する第２の測定回路を含んでもよい。

本発明の一態様によれば、基準クロック信号に基づいて規定されるカウントイネーブル期間において第１、第２のレプリカクロック信号のクロック数をカウントすることで、基準クロック信号の周波数を基準として第１、第２のレプリカクロック信号の周波数を測定することが可能になる。第１、第２のレプリカクロック信号は、第１、第２のクロック信号のレプリカクロック信号なので、第１、第２のレプリカクロック信号のクロック数のカウント値を第１、第２のクロック周波数の測定結果として用いることができる。

また本発明の一態様では、前記第１の調整回路は、前記第１のクロックカウント値と、前記第１のターゲット周波数に対応する第１のターゲットカウント値との差分値を求めて第１の差分値を出力する第１の比較回路と、前記第１の差分値を積分して第１の積分値を出力する第１の積分器を有し、前記第１の積分値に基づいて、前記第１の発振回路及び前記第１のレプリカ発振回路の発振周波数を制御する第１の制御データを出力する第１の制御回路と、を含み、前記第２の調整回路は、前記第２のクロックカウント値と、前記第２のターゲット周波数に対応する第２のターゲットカウント値との差分値を求めて第２の差分値を出力する第２の比較回路と、前記第２の差分値を積分して第２の積分値を出力する第２の積分器を有し、前記第２の積分値に基づいて、前記第２の発振回路及び前記第２のレプリカ発振回路の発振周波数を制御する第２の制御データを出力する第２の制御回路と、を含んでもよい。

本発明の一態様によれば、第１、第２の比較回路が、第１、第２のクロックカウント値と第１、第２のターゲットカウント値との差分値である第１、第２の差分値を出力し、第１、第２の制御回路が第１、第２の差分値を積分して第１、第２の制御データを生成する。これにより、第１、第２のレプリカクロック信号の周波数が第１、第２のターゲット周波数となるように第１、第２のレプリカ発振回路の発振周波数をフィードバック制御することが可能となる。

また本発明の一態様では、前記処理回路は、前記第１のクロック信号と前記第２のクロック信号との間の位相比較を行う位相比較回路と、前記第１のクロック信号のクロック数をカウントし、第１のカウント値を出力する第１のカウンターと、前記第２のクロック信号のクロック数をカウントし、第２のカウント値を出力する第２のカウンターと、前記第１のカウント値と前記第２のカウント値とに基づいて前記デジタル値を求める演算回路と、を含んでもよい。

本発明の一態様によれば、第１のクロック信号と第２のクロック信号との間の位相比較を行うことで、第１のクロック信号のエッジと第２のクロック信号のエッジとの前後の入れ替わりを検出できる。そして、その入れ替わりまでの第１のクロック信号のクロック数と第２のクロック信号のクロック数とに基づいて、第１の信号と第２の信号の遷移タイミングの時間差を求めることができる。

また本発明の一態様では、前記演算回路は、前記第１の調整回路による前記第１のクロック周波数の測定結果と、前記第２の調整回路による前記第２のクロック周波数の測定結果とに基づいて時間測定の分解能を求め、前記分解能を用いて前記デジタル値を求めてもよい。

本発明の一態様によれば、第１、第２のクロック周波数を制御するために第１、第２のクロック周波数が測定されているので、その測定結果を用いることで、時間測定時における実際の第１、第２のクロック周波数を知ることが可能になる。そして、その測定された第１、第２のクロック周波数から分解能を求めることで、実際の第１、第２のクロック周波数に基づいた正確な時間測定を行うことが可能になる。

また本発明の他の態様は、上記のいずれかに記載の時間デジタル変換回路を含む回路装置に関係する。

また本発明の更に他の態様は、上記のいずれかに記載の時間デジタル変換回路と、時間測定を行うモードを設定するモード設定信号を受信するインターフェース回路と、を含み、前記時間デジタル変換回路は、前記モード設定信号に基づいて、前記第１のモードから前記第２のモードに遷移する回路装置に関係する。

このようにすれば、回路装置の外部から入力されるモード設定信号により、時間測定を開始することが可能になる。そして、その時間測定を行っていない期間において、第１、第２の発振回路の発振周波数を調整し、第１、第２のクロック周波数を高精度化できる。

また本発明の更に他の態様は、上記のいずれかに記載の時間デジタル変換回路を含む物理量測定装置に関係する。

また本発明の更に他の態様は、上記のいずれかに記載の時間デジタル変換回路を含む電子機器に関係する。

また本発明の更に他の態様は、上記のいずれかに記載の時間デジタル変換回路を含む移動体に関係する。

本実施形態の時間デジタル変換回路の構成例。 時間デジタル変換回路の第１の詳細な構成例。 シーケンス制御を説明するタイミングチャート。 第１のモードにおける時間デジタル変換回路の動作を説明するタイミングチャート。 時間デジタル変換回路の第２の詳細な構成例。 処理回路の詳細な構成例。 時間差を求める演算の一例を説明する図。 発振回路の詳細な構成例。 シーケンス制御を行う場合の信号ＥＮＤの生成手法を説明する図。 可変容量回路の第１の構成例。 可変容量回路の第２の構成例。 制御回路の変形例。 時間デジタル変換回路を含む回路装置、及び回路装置を含む物理量測定装置の構成例。 物理量測定装置の第２の構成例。 電子機器の構成例。 移動体の例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．時間デジタル変換回路
図１は、本実施形態の時間デジタル変換回路の構成例である。時間デジタル変換回路２０は、発振回路６０（第１の発振回路）と、発振回路７０（第２の発振回路）と、調整回路４０（第１の調整回路）と、調整回路５０（第２の調整回路）と、処理回路８０と、を含む。また時間デジタル変換回路２０は、基準クロックカウンター３０（カウンター）を含むことができる。なお、本発明が適用される時間デジタル変換回路は図１の構成に限定されず、その構成要素の一部（例えば基準クロックカウンター３０）を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。

発振回路６０は、信号ＳＴＡ（第１の信号。例えばスタート信号）の遷移タイミングで発振を開始して、クロック周波数ｆ１（第１のクロック周波数）のクロック信号ＣＬＫＳ（第１のクロック信号）を生成する。発振回路７０は、信号ＳＴＰ（第２の信号。例えばストップ信号）の遷移タイミングで発振を開始して、クロック周波数ｆ１と異なるクロック周波数ｆ２（第２のクロック周波数）のクロック信号ＣＬＫＦ（第２のクロック信号）を生成する。

クロック信号ＣＬＫＳは、発振回路６０の発振信号又は、その発振信号を分周したクロック信号である。従って、クロック周波数ｆ１は、発振回路６０の発振周波数又は、分周されたクロック信号の周波数である。同様に、クロック信号ＣＬＫＦは、発振回路７０の発振信号又は、その発振信号を分周したクロック信号である。従って、クロック周波数ｆ２は、発振回路７０の発振周波数又は、分周されたクロック信号の周波数である。例えばクロック周波数ｆ２はクロック周波数ｆ１よりも高い周波数である。

発振回路６０は、例えば信号ＳＴＡをトリガーとして発振するリングオシレーターである。即ち、信号ＳＴＡの立ち上がりエッジ（又は立ち下がりエッジ）でリングオシレーターの発振ループ（帰還ループ）がイネーブルとなり、リングオシレーターの発振が開始される構成となっている。同様に、発振回路７０は、例えば信号ＳＴＰをトリガーとして発振するリングオシレーターである。即ち、信号ＳＴＰの立ち上がりエッジ（又は立ち下がりエッジ）でリングオシレーターの発振ループがイネーブルとなり、リングオシレーターの発振が開始される構成となっている。なお、発振回路６０、７０はリングオシレーターに限定されない。

調整回路４０は、基準クロック信号ＣＫＲに基づいてクロック周波数ｆ１を測定し、クロック周波数ｆ１がターゲット周波数ｔｇｆ１（第１のターゲット周波数）となるように発振回路６０の発振周波数を調整する。調整回路５０は、基準クロック信号ＣＫＲに基づいてクロック周波数ｆ２を測定し、クロック周波数ｆ２がターゲット周波数ｔｇｆ２（第２のターゲット周波数）となるように発振回路７０の発振周波数を調整する。基準クロック信号ＣＫＲは、発振回路６０、７０の発振周波数の基準となるクロック信号である。

クロック周波数ｆ１、ｆ２の測定では、クロック周波数ｆ１、ｆ２そのものを測定してもよいし、クロック周波数ｆ１、ｆ２に相当するパラメーターを測定してもよい。或いは、クロック周波数ｆ１、ｆ２の逆数である周期や、その周期に相当するパラメーターを測定してもよい。例えば図１では、基準クロックカウンター３０が基準クロック信号ＣＫＲのクロック数をカウントし、所与のクロック数をカウントする期間（所与の期間）においてアクティブになるイネーブル信号ＥＮＡを出力する。調整回路４０、５０は、そのイネーブル信号ＥＮＡがアクティブである期間においてクロック信号ＣＬＫＳ、ＣＬＫＦをカウントすることで、クロック周波数ｆ１、ｆ２を測定する。この場合、所与の期間におけるクロック信号ＣＬＫＳ、ＣＬＫＦのクロック数（カウント値）が、クロック周波数ｆ１、ｆ２に相当するパラメーターとなる。

なお、基準クロック信号ＣＫＲに基づいてクロック周波数ｆ１、ｆ２を測定する構成は図１に限定されない。例えば基準クロック信号ＣＫＲが調整回路４０、５０に入力されてもよい。この場合、例えば基準クロックカウンター３０に相当するカウンターが、調整回路４０、５０の各々に設けられてもよい。また、図１では調整回路４０、５０が、各々、発振回路６０、７０からのクロック信号ＣＬＫＳ、ＣＬＫＦに基づいてクロック周波数ｆ１、ｆ２を測定しているが、これに限定されない。例えば、後述するように、発振回路６０、７０のレプリカ回路を設けて、そのレプリカ回路からのクロック信号に基づいてクロック周波数ｆ１、ｆ２を測定してもよい。

調整回路４０は、測定されたクロック周波数ｆ１に基づいて制御データＦＣＳ（第１の制御データ、第１の制御信号）を生成し、その制御データＦＣＳにより発振回路６０の発振周波数をフィードバック制御し、クロック周波数ｆ１がターゲット周波数ｔｇｆ１となるように制御する。例えば、差分（ｆ１−ｔｇｆ１）に基づくＰＩ（Proportional-Integral）制御或いはＰＩＤ（Proportional-Integral-Differential）制御を行う。調整回路５０は、測定されたクロック周波数ｆ２に基づいて制御データＦＣＦ（第２の制御データ、第２の制御信号）を生成し、その制御データＦＣＦにより発振回路７０の発振周波数をフィードバック制御し、クロック周波数ｆ２がターゲット周波数ｔｇｆ２となるように制御する。例えば、差分（ｆ２−ｔｇｆ２）に基づくＰＩ（Proportional-Integral）制御或いはＰＩＤ（Proportional-Integral-Differential）制御を行う。ターゲット周波数ｔｇｆ１、ｔｇｆ２は、例えばレジスター設定（例えば図１３のレジスター回路１６）により設定される。

発振回路６０、７０は、各々、制御データＦＣＳ、ＦＣＦの信号値（コード値）に対応した発振周波数で発振する。例えば、発振回路６０、７０がリングオシレーターである場合、発振ループの負荷（例えば容量や、抵抗等）や駆動回路（例えばインバーター等）の駆動能力を制御データＦＣＳ、ＦＣＦにより制御することで、発振周波数を制御する。

処理回路８０は、クロック信号ＣＬＫＳ及びクロック信号ＣＬＫＦに基づいて、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差をデジタル値ＤＱに変換する。具体的には、クロック信号ＣＬＫＳの最初のエッジが信号ＳＴＡの遷移タイミングで生成され、クロック信号ＣＬＫＦの最初のエッジが信号ＳＴＰの遷移タイミングで生成される。クロック信号ＣＬＫＳ、ＣＬＫＦの最初のエッジ間の位相差は、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差と同じである。クロック信号ＣＬＫＳ、ＣＬＫＦのエッジ間の時間差はΔｔずつ小さくなっていくので、クロック信号ＣＬＫＳ、ＣＬＫＦのエッジの前後が入れ替わるまでのクロック数をカウントすることで、そのカウント値×Δｔによって時間差を求めることができる。

Δｔは、時間測定の分解能であり、Δｔ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表すことができる。即ち、時間デジタル変換回路２０は、クロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜に対応する分解能で時間をデジタル値に変換する。クロック周波数ｆ１、ｆ２は、所望の分解能Δｔが得られるように選択される。即ち、所望の分解能Δｔが得られるクロック周波数ｆ１、ｆ２となるように、ターゲット周波数ｔｇｆ１、ｔｇｆ２が設定される。例えば、Ｎ／ｔｇｆ１＝Ｍ／ｔｇｆ２の周波数関係（Ｎ、Ｍは２以上の互いに異なる整数）となるように、ターゲット周波数ｔｇｆ１、ｔｇｆ２が設定される。

以上の実施形態によれば、基準クロック信号ＣＫＲに基づいてクロック信号ＣＬＫＳのクロック周波数ｆ１がターゲット周波数ｔｇｆ１に制御され、クロック信号ＣＬＫＦのクロック周波数ｆ２がターゲット周波数ｔｇｆ２に制御される。これにより、発振回路６０、７０が有する発振特性（例えば発振周波数のプロセスばらつきや温度特性、電源電圧依存性等）に起因したクロック周波数ｆ１、ｆ２の誤差を低減できる。上述したように時間測定の分解能Δｔは、クロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜に対応するので、クロック周波数ｆ１、ｆ２が高精度化されることで分解能Δｔを高精度化できる。本実施形態では、時間デジタル変換回路２０の外部から入力される（任意のタイミングで発生する）信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差を、高精度な分解能Δｔで測定できるようになる。

２．第１の詳細な構成例
図２は、時間デジタル変換回路の第１の詳細な構成例である。図２では、図１に対して調整回路４０が測定回路４１（第１の測定回路）と比較回路４２（第１の比較回路）と制御回路４３（第１の制御回路）とを含み、調整回路５０が測定回路５１（第２の測定回路）と比較回路５２（第２の比較回路）と制御回路５３（第２の制御回路）とを含む。また、処理回路８０がカウンターＣＮＴ１（第１のカウンター）とカウンターＣＮＴ２（第２のカウンター）とを含む。なお、既に上述した構成要素と同一の構成要素には同一の符号を付し、その構成要素の説明を適宜省略する。

測定回路４１は、基準クロック信号ＣＫＲに基づいてクロック周波数ｆ１を測定する。比較回路４２は、測定回路４１により測定されたクロック周波数ｆ１とターゲット周波数ｔｇｆ１とを比較する。制御回路４３は、比較回路４２の比較結果に基づいて発振回路６０の発振周波数を制御する制御データＦＣＳを出力する。測定回路５１は、基準クロック信号ＣＫＲに基づいてクロック周波数ｆ２を測定する。比較回路５２は、測定回路５１により測定されたクロック周波数ｆ２とターゲット周波数ｔｇｆ２とを比較する。制御回路５３は、比較回路５２の比較結果に基づいて発振回路７０の発振周波数を制御する制御データＦＣＦを出力する。

測定されたクロック周波数ｆ１、ｆ２とターゲット周波数ｔｇｆ１、ｔｇｆ２との比較では、クロック周波数ｆ１、ｆ２そのものとターゲット周波数ｔｇｆ１、ｔｇｆ２そのものとを比較してもよいし、クロック周波数ｆ１、ｆ２に相当するパラメーターとターゲット周波数ｔｇｆ１、ｔｇｆ２に相当するパラメーターとを比較してもよい。図２では、クロックカウント値ＣＮＴＳ、ＣＮＴＦがクロック周波数ｆ１、ｆ２に相当するパラメーターであり、ターゲットカウント値ＴＧＳ、ＴＧＦがターゲット周波数ｔｇｆ１、ｔｇｆ２に相当するパラメーターである。比較回路４２、５２は、周波数（又は周波数に相当するパラメーター）の差分値或いは大小関係の情報を比較結果として出力する。差分値は、大小関係の情報及び差分の大きさの情報を含む値である。制御回路４３、５３は、周波数の差分値或いは大小関係の情報に基づいて、発振回路６０、７０の発振周波数に対して負のフィードバック制御を行うための制御データＦＣＳ、ＦＣＦを生成する。

本実施形態によれば、クロック周波数ｆ１、ｆ２を測定し、ターゲット周波数ｔｇｆ１、ｔｇｆ２との比較を行い、その比較結果に基づく制御データＦＣＳ、ＦＣＦを発振回路６０、７０に出力することで、クロック周波数ｆ１、ｆ２がターゲット周波数ｔｇｆ１、ｔｇｆ２となるように発振回路６０、７０の発振周波数を調整できる。

また本実施形態では、発振周波数を調整する第１のモード（第１の期間）と時間測定を行う第２のモード（第２の期間）とを、シーケンス制御により切り替える。図３は、シーケンス制御を説明するタイミングチャートである。以下、図３を適宜用いて説明する。

図２では、図１に対して、時間デジタル変換回路２０が、信号ＳＴＡ又は調整イネーブル信号ＣＥＮを選択するセレクターＳＬＳ（第１のセレクター）と、信号ＳＴＰ又は調整イネーブル信号ＣＥＮを選択するセレクターＳＬＦ（第２のセレクター）と、を更に含んでいる。具体的には、セレクターＳＬＳ、ＳＬＦは、モード設定信号ＭＯＤに基づいて信号を選択する。調整イネーブル信号ＣＥＮは、例えばハイレベル（アクティブ）に固定された信号である。

第１のモード（調整期間ＴＡＤＪ）では、セレクターＳＬＳが調整イネーブル信号ＣＥＮを選択して発振回路６０に出力し、調整イネーブル信号ＣＥＮにより発振を開始した発振回路６０の発振周波数を調整回路４０が調整する。また、セレクターＳＬＦが調整イネーブル信号ＣＥＮを選択して発振回路７０に出力し、調整イネーブル信号ＣＥＮにより発振を開始した発振回路７０の発振周波数を調整回路５０が調整する。

具体的には、図３に示すように、第１のモードではモード設定信号ＭＯＤがローレベル（第１の論理レベル）であり、セレクターＳＬＳがハイレベルの調整イネーブル信号ＣＥＮを信号ＳＬＳＱとして出力し、セレクターＳＬＦがハイレベルの調整イネーブル信号ＣＥＮを信号ＳＬＦＱとして出力する。発振回路６０は、信号ＳＬＳＱを発振のイネーブル信号として発振動作を行う。即ち、信号ＳＬＳＱがハイレベルの期間において発振回路６０が発振する。同様に、発振回路７０は、信号ＳＬＦＱを発振のイネーブル信号として発振動作を行う。即ち、信号ＳＬＦＱがハイレベルの期間において発振回路７０が発振する。図３では、第１のモードに設定された調整期間ＴＡＤＪにおいて発振回路６０、７０が発振を継続し、クロック信号ＣＬＫＳ、ＣＬＫＦを出力する。調整回路４０、５０は、この調整期間ＴＡＤＪにおいて、発振回路６０、７０の発振周波数を調整する。

第２のモード（測定期間ＴＭＥＳ）では、セレクターＳＬＳが信号ＳＴＡを選択して発振回路６０に出力し、信号ＳＴＡが入力された発振回路６０が、信号ＳＴＡの遷移タイミングで発振を開始してクロック信号ＣＬＫＳを生成する。また、セレクターＳＬＦが信号ＳＴＰを選択して発振回路７０に出力し、信号ＳＴＰが入力された発振回路７０が、信号ＳＴＰの遷移タイミングで発振を開始してクロック信号ＣＬＫＦを生成する。そして処理回路８０がクロック信号ＣＬＫＳ及びクロック信号ＣＬＫＦに基づいて、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差をデジタル値ＤＱに変換する。

具体的には、図３に示すように、第２のモードではモード設定信号ＭＯＤがハイレベル（第２の論理レベル）であり、セレクターＳＬＳが信号ＳＴＡを信号ＳＬＳＱとして出力し、セレクターＳＬＦが信号ＳＴＰを信号ＳＬＦＱとして出力する。信号ＳＬＳＱ（ＳＴＡ）がローレベルからハイレベルになると発振回路６０、７０が発振を開始する。これにより、信号ＳＴＡの遷移タイミングでクロック信号ＣＬＫＳの生成が開始され、信号ＳＴＰの遷移タイミングでクロック信号ＣＬＫＦの生成が開始される。信号ＳＴＡ、ＳＴＰは、例えばパルス信号のエッジ（立ち下がりエッジ又は立ち下がりエッジ）でローレベルからハイレベルに変化し、時間計測が終了するまでハイレベルに維持される信号である。なお、調整回路４０、５０は、第１のモードから第２のモードに切り替わった際の（第１のモードにおいて最後に求めた）制御データＦＣＳ、ＦＣＦを、第２のモードにおいて出力し続ける。

本実施形態によれば、第１のモードにおいてセレクターＳＬＳ、ＳＬＦが調整イネーブル信号ＣＥＮを選択することで、発振回路６０、７０によるクロック信号ＣＬＫＳ、ＣＬＫＦの生成が継続される。一方、第２のモードにおいてセレクターＳＬＳ、ＳＬＦが信号ＳＴＡ、ＳＴＰを選択することで、信号ＳＴＡ、ＳＴＰの遷移タイミングで発振回路６０、７０が発振を開始できる。このようにして、シーケンス制御により発振周波数の調整と時間測定とを切り替えることで、第１のモードにおいて高精度に調整されたクロック周波数ｆ１、ｆ２により第２のモードにおいて高精度な時間測定が可能となる。

図４は、第１のモード（調整期間ＴＡＤＪ）における時間デジタル変換回路の動作を説明するタイミングチャートである。以下、図４を適宜用いて説明する。

図４に示すように、基準クロックカウンター３０は、基準クロック信号ＣＫＲのクロック数をカウントし、所与のクロック数をカウントする期間であるカウントイネーブル期間ＴＣＥにおいてアクティブとなるイネーブル信号ＥＮＡを出力する。測定回路４１（第１のクロックカウンター）は、イネーブル信号ＥＮＡに基づいて、カウントイネーブル期間ＴＣＥにおいてクロック信号ＣＬＫＳのクロック数をカウントし、クロックカウント値ＣＮＴＳ（第１のクロックカウント値）を出力する。測定回路５１（第２のクロックカウンター）は、イネーブル信号ＥＮＡに基づいて、カウントイネーブル期間ＴＣＥにおいてクロック信号ＣＬＫＦのクロック数をカウントし、クロックカウント値ＣＮＴＦ（第２のクロックカウント値）を出力する。

具体的には、処理回路８０のカウンターＣＮＴ１がクロック信号ＣＬＫＳを分周してクロック信号ＣＬＫＳＤを出力し、測定回路４１が、その分周されたクロック信号ＣＬＫＳＤのクロック数をカウントする。即ち、クロックカウント値ＣＮＴＳは、カウントイネーブル期間ＴＣＥにおけるクロック信号ＣＬＫＳのクロック数に分周比を乗じたものとなる。同様に、処理回路８０のカウンターＣＮＴ２がクロック信号ＣＬＫＦを分周してクロック信号ＣＬＫＦＤを出力し、測定回路５１が、その分周されたクロック信号ＣＬＫＦＤのクロック数をカウントする。即ち、クロックカウント値ＣＮＴＦは、カウントイネーブル期間ＴＣＥにおけるクロック信号ＣＬＫＦのクロック数に分周比を乗じたものとなる。カウンターＣＮＴ１、ＣＮＴ２は、第２のモード（測定期間ＴＭＥＳ）において時間測定に用いられるカウンターである。第１のモードでは、このカウンターＣＮＴ１、ＣＮＴ２を分周器として利用している。なお、クロック信号ＣＬＫＳ、ＣＬＫＦのクロック数をカウントする構成はこれに限定されない。例えば、クロック信号ＣＬＫＳ、ＣＬＫＦが測定回路４１、５１に入力され、測定回路４１、５１が、カウントイネーブル期間ＴＣＥにおけるクロック信号ＣＬＫＳ、ＣＬＫＦのクロック数をクロックカウント値ＣＮＴＳ、ＣＮＴＦとして出力してもよい。

本実施形態によれば、基準クロック信号ＣＫＲに基づいて規定されるカウントイネーブル期間ＴＣＥにおいてクロック信号ＣＬＫＳ、ＣＬＫＦのクロック数をカウントすることで、基準クロック信号ＣＫＲの周波数を基準としてクロック周波数ｆ１、ｆ２を測定することが可能になる。即ち、カウントイネーブル期間ＴＣＥにおけるクロック信号ＣＬＫＳ、ＣＬＫＦのクロック数は、クロック周波数ｆ１、ｆ２に依存しているので、このクロック数をクロック周波数ｆ１、ｆ２の測定結果として用いることができる。

また本実施形態では、比較回路４２（第１の差分器）は、クロックカウント値ＣＮＴＳと、ターゲット周波数ｔｇｆ１に対応するターゲットカウント値ＴＧＳ（第１のターゲットカウント値）との差分値を求めて差分値ＤＦＱＳ（第１の差分値）を出力する。制御回路４３は、差分値ＤＦＱＳを積分して積分値ＩＮＴＳ（第１の積分値）を出力する第１の積分器を有する。制御回路４３は、積分値ＩＮＴＳに基づいて、発振回路６０の発振周波数を制御する制御データＦＣＳを出力する。同様に、比較回路５２（第２の差分器）は、クロックカウント値ＣＮＴＦと、ターゲット周波数ｔｇｆ２に対応するターゲットカウント値ＴＧＦ（第２のターゲットカウント値）との差分値を求めて差分値ＤＦＱＦ（第２の差分値）を出力する。制御回路５３は、差分値ＤＦＱＦを積分して積分値ＩＮＴＦ（第２の積分値）を出力する第２の積分器を有する。制御回路５３は、積分値ＩＮＴＦに基づいて、発振回路７０の発振周波数を制御する制御データＦＣＦを出力する。ターゲットカウント値ＴＧＳ、ＴＧＦは、例えば時間デジタル変換回路２０を含む回路装置の外部からレジスター設定（例えば図１３のレジスター回路１６）により設定される。

具体的には、制御回路４３は、加算器４４と遅延回路４５とゲイン乗算回路４６とを含む。遅延回路４５は、積分値ＩＮＴＳを１動作クロック（１離散時間）遅延させ、加算器４４は、その遅延された積分値ＩＮＴＳと差分値ＤＦＱＳとを加算して積分値ＩＮＴＳを出力する。第１の積分器は、加算器４４と遅延回路４５で構成される。ゲイン乗算回路４６は、積分値ＩＮＴＳに所与のゲインを乗じて制御データＦＣＳを出力する。同様に、制御回路５３は、加算器５４と遅延回路５５とゲイン乗算回路５６とを含む。遅延回路５５は、積分値ＩＮＴＦを１動作クロック（１離散時間）遅延させ、加算器５４は、その遅延された積分値ＩＮＴＦと差分値ＤＦＱＦとを加算して積分値ＩＮＴＦを出力する。第２の積分器は、加算器５４と遅延回路５５で構成される。ゲイン乗算回路５６は、積分値ＩＮＴＦに所与のゲインを乗じて制御データＦＣＦを出力する。なお、ゲイン乗算回路４６、５６を省略して積分値ＩＮＴＳ、ＩＮＴＦを制御データＦＣＳ、ＦＣＦとして出力してもよい。

例えば図４に示すように、カウントイネーブル期間ＴＣＥにおいてクロック信号ＣＬＫＳをカウントしたクロックカウント値ＣＮＴＳが「９８」であり、ターゲットカウント値ＴＧＳが「１００」だったとする。この場合、差分値ＤＦＱＳは「−２」となる。また、カウントイネーブル期間ＴＣＥにおいてクロック信号ＣＬＫＦをカウントしたクロックカウント値ＣＮＴＦが、例えば「１０４」であり、ターゲットカウント値ＴＧＦが、例えば「１０１」だったとする。この場合、差分値ＤＦＱＦは「＋３」となる。このような測定を繰り返し行うことで、時系列の差分値ＤＦＱＳ、ＤＦＱＦが得られ、その時系列の差分値ＤＦＱＳ、ＤＦＱＦを第１、第２の積分器が積分することで、時系列の制御データＦＣＳ、ＦＣＦが生成される。この時系列の制御データＦＣＳ、ＦＣＦによって発振回路６０、７０の発振周波数が制御されることで、クロック信号ＣＬＫＳ、ＣＬＫＦのクロック周波数ｆ１、ｆ２がターゲット周波数ｔｇｆ１、ｔｇｆ２に収束していく。

本実施形態によれば、比較回路４２、５２が、クロックカウント値ＣＮＴＳ、ＣＮＴＦとターゲットカウント値ＴＧＳ、ＴＧＦとの差分値ＤＦＱＳ、ＤＦＱＦを出力し、制御回路４３、５３が差分値ＤＦＱＳ、ＤＦＱＦを積分して制御データＦＣＳ、ＦＣＦを生成することで、クロック周波数ｆ１、ｆ２がターゲット周波数ｔｇｆ１、ｔｇｆ２となるようにフィードバック制御を行うことが可能となる。

また本実施形態では、図１３で後述するように、回路装置１０が時間デジタル変換回路２０とインターフェース回路１４とを含むことができる。インターフェース回路１４は、時間測定を行うモードを設定するモード設定信号ＭＯＤを回路装置１０の外部（例えば処理装置）から受信する。そして時間デジタル変換回路２０は、モード設定信号ＭＯＤに基づいて、第１のモードから第２のモードに遷移する。例えば、モード設定信号ＭＯＤは、レジスター書き込み信号として受信される。或いは、モードを指定するコマンド信号として受信される。或いは、モード設定信号ＭＯＤは、回路装置１０の端子から入力され、論理レベルによりモードを指示する端子設定信号であってもよい。

本実施形態によれば、時間デジタル変換回路２０を含む回路装置１０の外部から入力されるモード設定信号ＭＯＤにより、時間測定を開始することが可能になる。例えば、回路装置１０の外部の処理装置等が、時間測定期間（信号ＳＴＡ、ＳＴＰが発生する期間）を制御するアプリケーションにおいて、その処理装置等が時間デジタル変換回路２０のシーケンスを制御して、時間測定を行わせることが可能となる。そして、その時間測定を行っていない期間において、発振回路６０、７０の発振周波数を調整し、クロック周波数ｆ１、ｆ２を高精度化できる。

なお、シーケンス制御の手法は、上記のような外部からの制御に限定されない。例えば、回路装置が制御回路を含み、その制御回路が第１のモードと第２のモードとを切り替えるシーケンス制御を行ってもよい。

３．第２の詳細な構成例
図５は、時間デジタル変換回路の第２の詳細な構成例である。図５では、図１に対して、時間デジタル変換回路２０がレプリカ発振回路６５（第１のレプリカ発振回路）とレプリカ発振回路７５（第２のレプリカ発振回路）とを含む。また調整回路４０が測定回路４１と比較回路４２と制御回路４３とを含み、調整回路５０が測定回路５１と比較回路５２と制御回路５３とを含む。なお、既に上述した構成要素と同一の構成要素には同一の符号を付し、その構成要素の説明を適宜省略する。

レプリカ発振回路６５は、発振回路６０のレプリカ回路であり、レプリカクロック信号ＲＣＫＳ（第１のレプリカクロック信号）を生成する。レプリカ発振回路７５は、発振回路７０のレプリカ回路であり、レプリカクロック信号ＲＣＫＦ（第２のレプリカクロック信号）を生成する。

レプリカ回路とは、発振回路６０、７０を複製した回路のことであり、発振回路６０、７０と基本的に同一構成の回路である。レプリカ発振回路６５は、時間測定時においても発振を継続（即ち常時発振）しており、発振回路６０と同じ発振周波数で発振し、クロック周波数ｆ１と同じ周波数のレプリカクロック信号ＲＣＫＳを出力する。同様に、レプリカ発振回路７５は、時間測定時においても発振を継続（即ち常時発振）しており、発振回路７０と同じ発振周波数で発振し、クロック周波数ｆ２と同じ周波数のレプリカクロック信号ＲＣＫＦを出力する。

調整回路４０は、基準クロック信号ＣＫＲに基づいてレプリカクロック信号ＲＣＫＳの周波数を測定することにより、クロック周波数ｆ１を測定し、レプリカクロック信号ＲＣＫＳの周波数がターゲット周波数ｔｇｆ１となるようにレプリカ発振回路６５の発振周波数を調整する。調整回路５０は、基準クロック信号ＣＫＲに基づいてレプリカクロック信号ＲＣＫＦの周波数を測定することにより、クロック周波数ｆ２を測定し、レプリカクロック信号ＲＣＫＦの周波数がターゲット周波数ｔｇｆ２となるようにレプリカ発振回路７５の発振周波数を調整する。

レプリカ発振回路６５は、発振回路６０のレプリカ回路なので、レプリカクロック信号ＲＣＫＳの周波数がターゲット周波数ｔｇｆ１となるようにレプリカ発振回路６５の発振周波数を調整することで、クロック周波数ｆ１がターゲット周波数ｔｇｆ１となるように発振回路６０の発振周波数を調整できる。即ち、レプリカ発振回路６５の発振周波数を制御する制御データＦＣＳを発振回路６０に入力することで、発振回路６０の発振周波数がレプリカ発振回路６５の発振周波数と同一（略同一を含む）周波数となるように調整される。同様に、レプリカ発振回路７５は、発振回路７０のレプリカ回路なので、レプリカクロック信号ＲＣＫＦの周波数がターゲット周波数ｔｇｆ２となるようにレプリカ発振回路７５の発振周波数を調整することで、クロック周波数ｆ２がターゲット周波数ｔｇｆ２となるように発振回路７０の発振周波数を調整できる。即ち、レプリカ発振回路７５の発振周波数を制御する制御データＦＣＦを発振回路７０に入力することで、発振回路７０の発振周波数がレプリカ発振回路７５の発振周波数と同一（略同一を含む）周波数となるように調整される。

また本実施形態では、調整回路４０は、時間差を測定する測定期間において、レプリカ発振回路６５の発振周波数を制御する制御データＦＣＳの更新を停止する。調整回路５０は、測定期間において、レプリカ発振回路７５の発振周波数を制御する制御データＦＣＦの更新を停止する。

測定期間は、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差を少なくとも１回測定する期間である。例えば、信号ＳＴＡと信号ＳＴＰの待ち受け状態となってから、その待ち受け状態を解除するまでの期間である。待ち受け状態は、例えば発振回路６０、７０の動作がイネーブルとなっている（例えば図８においてＥＮＤ＝Ｈとなっている）状態、或いは、処理回路８０が測定を行っている（例えば図６、図７においてＱＰ＝Ｈ（非アクティブ）となっている）状態である。

調整回路４０、５０は、レプリカクロック信号ＲＣＫＳ、ＲＣＫＦの周波数を時系列に測定することで、制御データＦＣＳ、ＦＣＦを時系列に更新していく。このとき、測定期間になる前の制御データＦＣＳ、ＦＣＦを制御回路４３、５３が保持（記憶）しておき、その保持した制御データＦＣＳ、ＦＣＦを測定期間において出力する。例えば、時系列の制御データＦＣＳ、ＦＣＦのうち、測定期間になる直前の制御データＦＣＳ、ＦＣＦを保持する。

本実施形態によれば、発振回路６０、７０の発振周波数を制御する制御データＦＣＳ、ＦＣＦが測定期間において更新されないので、測定期間においてクロック周波数ｆ１、ｆ２の変動を抑制できる。これにより、測定期間において時間測定の分解能Δｔの変動が抑制され、時間デジタル変換回路を高性能化（例えば、分解能Δｔのばらつきを低減）できる。

また本実施形態では、測定回路４１は、イネーブル信号ＥＮＡに基づいて、カウントイネーブル期間ＴＣＥにおいてレプリカクロック信号ＲＣＫＳのクロック数をカウントし、クロックカウント値ＣＮＴＳを出力する。測定回路５１は、イネーブル信号ＥＮＡに基づいて、カウントイネーブル期間ＴＣＥにおいてレプリカクロック信号ＲＣＫＦのクロック数をカウントし、クロックカウント値ＣＮＴＦを出力する。

本実施形態によれば、基準クロック信号ＣＫＲに基づいて規定されるカウントイネーブル期間ＴＣＥにおいてレプリカクロック信号ＲＣＫＳ、ＲＣＫＦのクロック数をカウントすることで、基準クロック信号ＣＫＲの周波数を基準としてレプリカクロック信号ＲＣＫＳ、ＲＣＫＦの周波数を測定することが可能になる。レプリカクロック信号ＲＣＫＳ、ＲＣＫＦの周波数は、クロック周波数ｆ１、ｆ２と同一（略同一を含む）なので、このクロック数をクロック周波数ｆ１、ｆ２の測定結果として用いることができる。

また本実施形態では、比較回路４２は、クロックカウント値ＣＮＴＳと、ターゲット周波数ｔｇｆ１に対応するターゲットカウント値ＴＧＳ（第１のターゲットカウント値）との差分値を求めて差分値ＤＦＱＳを出力する。制御回路４３は、差分値ＤＦＱＳを積分して第１の積分値を出力する第１の積分器を有する。制御回路４３は、第１の積分値に基づいて、発振回路６０及びレプリカ発振回路６５の発振周波数を制御する制御データＦＣＳを出力する。同様に、比較回路５２は、クロックカウント値ＣＮＴＦと、ターゲット周波数ｔｇｆ２に対応するターゲットカウント値ＴＧＦとの差分値を求めて差分値ＤＦＱＦを出力する。制御回路５３は、差分値ＤＦＱＦを積分して第２の積分値を出力する第２の積分器を有する。制御回路５３は、第２の積分値に基づいて、発振回路７０及びレプリカ発振回路７５の発振周波数を制御する制御データＦＣＦを出力する。なお、制御回路４３、５３は、図２の制御回路４３、５３と同様に構成できる。

本実施形態によれば、比較回路４２、５２が、クロックカウント値ＣＮＴＳ、ＣＮＴＦとターゲットカウント値ＴＧＳ、ＴＧＦとの差分値ＤＦＱＳ、ＤＦＱＦを出力し、制御回路４３、５３が差分値ＤＦＱＳ、ＤＦＱＦを積分して制御データＦＣＳ、ＦＣＦを生成する。これにより、レプリカクロック信号ＲＣＫＳ、ＲＣＫＦの周波数及びクロック周波数ｆ１、ｆ２がターゲット周波数ｔｇｆ１、ｔｇｆ２となるようにフィードバック制御を行うことが可能となる。

４．処理回路
図６は、処理回路の詳細な構成例である。図７は、処理回路の動作を説明するタイミングチャートである。図６に示すように、処理回路８０は、位相比較回路ＰＨＤと、カウンターＣＮＴ１（第１のカウンター）と、カウンターＣＮＴ２（第２のカウンター）と、演算回路８６と、を含む。

位相比較回路ＰＨＤは、クロック信号ＣＬＫＳとクロック信号ＣＬＫＦとの間の位相比較を行う。カウンターＣＮＴ１は、クロック信号ＣＬＫＳのクロック数をカウントし、そのカウント値ＣＴＳ（第１のカウント値）を出力する。カウンターＣＮＴ２は、クロック信号ＣＬＫＦのクロック数をカウントし、そのカウント値ＣＴＦ（第２のカウント値）を出力する。演算回路８６は、カウント値ＣＴＳ、ＣＴＦに基づいて、時間差のデジタル値ＤＱを求める。

具体的には、位相比較回路ＰＨＤは、クロック信号ＣＬＫＳのエッジタイミング（遷移タイミング。例えば立ち上がりエッジのタイミング）と、クロック信号ＣＬＫＦのエッジタイミング（遷移タイミング。例えば立ち上がりエッジのタイミング）とを比較し、比較結果を位相比較結果信号ＱＰとして出力する。例えば、クロック信号ＣＬＫＳのエッジタイミングが、クロック信号ＣＬＫＦのエッジタイミングの前であるとき、位相比較結果信号ＱＰはハイレベル（非アクティブ）である。クロック信号ＣＬＫＦのエッジタイミングが、クロック信号ＣＬＫＳのエッジタイミングの前であるとき、位相比較結果信号ＱＰはローレベル（アクティブ）である。位相比較結果信号ＱＰがローレベルになった後、発振回路６０、７０の発振が停止され、カウンターＣＮＴ１、ＣＮＴ２のカウント動作が停止される。カウント値ＣＴＳ、ＣＴＦは、このカウント動作が停止した後の（クロック信号ＣＬＫＳ、ＣＬＫＦのエッジの前後が入れ替わったときの）カウント値である。

図７を用いて、時間差（デジタル値ＤＱ）を求める演算の一例を説明する。図７に示すように、位相比較回路ＰＨＤの位相比較結果信号ＱＰの立ち下がりエッジ（遷移タイミング）におけるカウント値ＣＴＳ（＝Ｎ１）及びカウント値ＣＴＦ（＝Ｎ２）を取得する。クロック信号ＣＬＫＳの周期をΔｔ１（＝１／ｆ１）とし、クロック信号ＣＬＫＦの周期をΔｔ２（＝１／ｆ２）とすると、その差分が分解能Δｔ＝｜Δｔ１−Δｔ２｜である。クロック周波数ｆ１、ｆ２は、例えばレジスター設定（例えば図１３のレジスター回路１６）等により設定されており、その設定値が演算回路８６に入力される。Ｎ３＝Ｎ１−Ｎ２とすると、演算回路８６は、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差をＮ３×Δｔ１＋Ｎ２×Δｔにより求める。図７の例では、Ｎ１＝５、Ｎ２＝４、Ｎ３＝１なので、時間差はΔｔ１＋４×Δｔとなる。なお、演算回路８６はロジック回路で構成される。

以上の実施形態によれば、クロック信号ＣＬＫＳとクロック信号ＣＬＫＦとの間の位相比較を行うことで、クロック信号ＣＬＫＳのエッジとクロック信号ＣＬＫＦのエッジとの前後の入れ替わりを検出できる。そして、その入れ替わりまでのクロック信号ＣＬＫＳとクロック信号ＣＬＫＦのクロック数に基づいて、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差を求めることができる。

なお、時間差の演算手法は上記に限定されない。例えば、以下の変形例のようにクロック周波数ｆ１、ｆ２の測定結果を用いて時間差を求めてもよい。

変形例では、演算回路８６は、調整回路４０によるクロック周波数ｆ１の測定結果と、調整回路５０によるクロック周波数ｆ２の測定結果とに基づいて時間測定の分解能を求め、その分解能を用いて時間差のデジタル値ＤＱを求める。具体的には、下式（１）〜（３）により時間差ＴＤＦを求める。
ＴＤＦ＝Ｎ３×Δｔ１’＋Ｎ２×Δｔ’ ・・・（１）
Δｔ’＝（ＣＮＴＲ／ｆｒ）×（１／ＣＮＴＳ−１／ＣＮＴＦ） ・・・（２）
Δｔ１’＝（ＣＮＴＲ／ｆｒ）×（１／ＣＮＴＳ） ・・・（３）

上述の通り、Ｎ３＝Ｎ１−Ｎ２＝ＣＴＳ−ＣＴＦである。またＣＮＴＲは、カウントイネーブル期間ＴＣＥ（イネーブル信号ＥＮＡがアクティブになる期間）に相当する基準クロック信号ＣＫＲのクロック数である。またｆｒは、基準クロック信号ＣＫＲのクロック周波数である。クロック数ＣＮＴＲとクロック周波数ｆｒは、例えばレジスター設定（例えば図１３のレジスター回路１６）等により設定されており、その設定値が演算回路８６に入力される。クロックカウント値ＣＮＴＳ、ＣＮＴＦは、クロック周波数ｆ１、ｆ２の測定結果に相当し、測定回路４１、５１から演算回路８６に入力される。

本変形例によれば、クロック周波数ｆ１、ｆ２を制御するためにクロック周波数ｆ１、ｆ２が測定されているので、その測定結果を用いることで、時間測定時における実際のクロック周波数ｆ１、ｆ２を知ることが可能になる。そして、その測定されたクロック周波数ｆ１、ｆ２から分解能を求めることで、実際のクロック周波数ｆ１、ｆ２に基づいた正確な時間測定を行うことが可能になる。

５．発振回路、レプリカ発振回路
図８は、発振回路の詳細な構成例である。なお、図８では発振回路６０を例に説明するが、発振回路７０も同様の構成である。即ち、図８において信号ＳＴＡを信号ＳＴＰに、クロック信号ＣＬＫＳをクロック信号ＣＬＫＦに読み替えればよい。

発振回路６０はリングオシレーターである。発振回路６０は、否定論理積回路ＮＡ１〜ＮＡ５と、可変容量回路ＶＣＰ１〜ＶＣＰ５と、を含む。可変容量回路ＶＣＰ１は、否定論理積回路ＮＡ１の出力ノードに接続される。同様に、可変容量回路ＶＣＰ２〜ＶＣＰ５は、各々、否定論理積回路ＮＡ２〜ＮＡ５の出力ノードに接続される。否定論理積回路ＮＡ５の出力信号がクロック信号ＣＬＫＳであり、この出力信号は否定論理積回路ＮＡ１の第１の入力ノード及び第２の入力ノードにフィードバックされる。否定論理積回路ＮＡ２の第１の入力ノードには信号ＥＮＤが入力され、第２の入力ノードには否定論理積回路ＮＡ１の出力信号が入力される。信号ＥＮＤについては後述する。否定論理積回路ＮＡ３の第１の入力ノード及び第２の入力ノードには否定論理積回路ＮＡ２の出力信号が入力され、否定論理積回路ＮＡ４の第１の入力ノード及び第２の入力ノードには否定論理積回路ＮＡ３の出力信号が入力される。否定論理積回路ＮＡ５の第１の入力ノードには信号ＳＴＡが入力され、第２の入力ノードには否定論理積回路ＮＡ４の出力信号が入力される。なお、発振ループに含まれる否定論理積回路の数は５個に限定されず、奇数個であればよい。

なお、レプリカ発振回路６５、７５も図８と同じ構成である。レプリカ発振回路６５、７５では、図８の信号ＥＮＤ、ＳＴＡの代わりに、ハイレベル（例えばハイレベル固定）の信号が入力される。

図９は、図３のようなシーケンス制御を行う場合の信号ＥＮＤの生成手法を説明する図である。図９に示すように、時間デジタル変換回路２０はセレクターＳＬＥを含む。セレクターＳＬＥは、モード設定信号ＭＯＤに基づいて、第１のモードにおいて調整イネーブル信号ＣＥＮ（ハイレベルの信号）を選択し、第２のモードにおいて位相比較結果信号ＱＰを選択し、その選択した信号を信号ＥＮＤとして発振回路６０、７０に出力する。従って、第１のモードでは発振回路６０、７０は発振を継続し、第２のモードでは位相比較結果信号ＱＰがローレベルに変化したときに発振回路６０、７０が発振を停止する。

なお、図５のようなレプリカ発振回路を用いる場合には、位相比較結果信号ＱＰが信号ＥＮＤとして発振回路６０、７０に入力される。

図１０は、可変容量回路の第１の構成例である。なお、図１０では可変容量回路ＶＣＰ１を例に説明するが、可変容量回路ＶＣＰ２〜ＶＣＰ５も同様の構成である。即ち、図１０において否定論理積回路ＮＡ１を否定論理積回路ＮＡ２〜ＮＡ５に読み替えればよい。

可変容量回路ＶＣＰ１は、トランジスターＴＲ１〜ＴＲ３２（例えばＰ型ＭＯＳトランジスター）を含む。トランジスターＴＲ１〜ＴＲ３２のゲートは否定論理積回路ＮＡ１の出力ノードに接続される。トランジスターＴＲ１のソース及びドレインには、ビット信号ＦＣＳ［０］が入力される。同様に、トランジスターＴＲ２〜ＴＲ３２のソース及びドレインには、各々、ビット信号ＦＣＳ［１］〜ＦＣＳ［３１］が入力される。ビット信号ＦＣＳ［０］〜ＦＣＳ［３１］は、制御データＦＣＳ［３１：０］の各ビットの信号である。制御データＦＣＳ［３１：０］は、図１等の制御データＦＣＳに対応する。

トランジスターＴＲ１〜ＴＲ３２は、ソース及びドレインに入力されるビット信号がローレベルの場合とハイレベルの場合とで、ゲート−ソース間（ゲート−ドレイン間）の容量値が変化する。否定論理積回路ＮＡ１の負荷（出力ノードの容量）が変化すると、リングオシレーターの発振周波数が変化するので、制御データＦＣＳ［３１：０］により発振回路６０の発振周波数を制御できるようになる。例えば、トランジスターＴＲ１〜ＴＲ３２は同一サイズのトランジスターである。この場合、制御データＦＣＳ［３１：０］はいわゆるサーモメーターコードであり、ビット信号ＦＣＳ［１］〜ＦＣＳ［３１］のうちハイレベルになっているビット信号の数で発振周波数が制御される。

図１１は、可変容量回路の第２の構成例である。なお、図１１では可変容量回路ＶＣＰ１を例に説明するが、可変容量回路ＶＣＰ２〜ＶＣＰ５も同様の構成である。

可変容量回路ＶＣＰ１は、電圧により容量が可変に制御される可変容量素子（例えば、可変容量ダイオード等）である。発振回路６０は、制御データＦＣＳ［３１：０］をＤ／Ａ変換して電圧ＤＡＱを出力するＤ／Ａ変換回路６１と、電圧ＤＡＱをローパスフィルター処理して制御電圧ＬＰＱを出力するローパスフィルター６２と、を含む。可変容量回路ＶＣＰ１の容量値は、制御電圧ＬＰＱにより制御される。なお、Ｄ／Ａ変換回路６１、ローパスフィルター６２は可変容量回路ＶＣＰ１〜ＶＣＰ５に対して共通に設けられる。

６．制御回路の変形例
図１２は、制御回路の変形例である。図１２では、発振周波数をＰＩＤ制御する場合の制御回路の構成例を示す。なお、図１２では制御回路４３を例に説明するが、制御回路５３も同様の構成である。即ち、図１２において、差分値ＤＦＱＳを差分値ＤＦＱＦに、制御データＦＣＳを制御データＦＣＦに読み替えればよい。

制御回路４３は、ゲイン乗算回路ＧＡ１〜ＧＡ３と、積分器ＩＮＡと、微分器ＤＦＡと、加算器４７とを含む。ゲイン乗算回路ＧＡ１は、差分値ＤＦＱＳに第１のゲインを乗算する。同様に、ゲイン乗算回路ＧＡ２、ＧＡ３は、各々、差分値ＤＦＱＳに第２、第３のゲインを乗算する。積分器ＩＮＡは、ゲイン乗算回路ＧＡ１の出力値を積分する。微分器ＤＦＡは、ゲイン乗算回路ＧＡ２の出力値を微分する。加算器４７は、積分器ＩＮＡの出力値と微分器ＤＦＡの出力値とゲイン乗算回路ＧＡ３の出力値とを加算して制御データＦＣＳを出力する。

７．回路装置、物理量測定装置
図１３は、時間デジタル変換回路を含む回路装置、及び回路装置を含む物理量測定装置の構成例である。物理量測定装置４００は、発振子ＸＴＡＬと、回路装置１０と、を含む。

発振子ＸＴＡＬは、例えば圧電振動子である。具体的には発振子は例えば水晶振動子である。水晶振動子としては、例えばカット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動子である。例えば発振子は、恒温槽を備える恒温槽型水晶発振器（ＯＣＸＯ）に内蔵されている振動子、或いは恒温槽を備えない温度補償型水晶発振器（ＴＣＸＯ）に内蔵されている振動子、或いはシンプルパッケージ水晶発振器（ＳＰＸＯ）に内蔵されている振動子などであってもよい。また発振子として、ＳＡＷ（Surface Acoustic Wave）共振子、シリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。

回路装置１０は、例えば集積回路装置（半導体回路装置）により構成される。回路装置１０は、発振回路１０１と、時間デジタル変換回路２０と、インターフェース回路１４と、レジスター回路１６と、を含む。なお、回路装置は図１３の構成に限定されない。例えば、発振回路１０１が回路装置の外部に設けられてもよい。即ち、発振子ＸＴＡＬ及び発振回路１０１が発振器として構成され、その発振器からの基準クロック信号ＣＫＲが回路装置に入力されてもよい。

発振回路１０１は、発振子ＸＴＡＬを用いてクロック周波数ｆｒ（基準クロック周波数）の基準クロック信号ＣＫＲを生成する。具体的には、発振回路１０１は、発振子ＸＴＡＬを発振させて発振信号を生成し、その発振信号に基づいて基準クロック信号ＣＫＲを生成する。例えば、発振回路１０１は、発振信号をバッファリングして基準クロック信号ＣＫＲを出力する。或いは、発振信号を分周して基準クロック信号ＣＫＲを出力する。発振回路１０１は、例えば、バイポーラートランジスターのベース−エミッター間又はコレクター−ベース間の帰還ループに発振子を接続したピアース型の発振回路である。或いは、奇数段のインバーター（論理反転回路）の入出力間の帰還ループに発振子を接続した発振回路である。

時間デジタル変換回路２０は、基準クロック信号ＣＫＲを用いてクロック信号ＣＬＫＳ、ＣＬＫＦのクロック周波数ｆ１、ｆ２を調整し、そのクロック信号ＣＬＫＳ、ＣＬＫＦを用いて信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差をデジタル値ＤＱに変換する。

信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差は、信号ＳＴＡと信号ＳＴＰのエッジ間（例えば立ち上がりエッジ間又は立ち下がりエッジ間）の時間差である。例えばＴＯＦ（Time Of Flight）方式の距離測定装置では、発光部が照射光（例えばレーザー光）を対象物（例えば車の周囲の物体）に出射するタイミングで信号ＳＴＡの信号レベルが遷移し、受光部が対象物からの反射光を受光したタイミングで信号ＳＴＰの信号レベルが遷移する。例えば受光信号を波形整形することで信号ＳＴＰを生成する。このようにすれば、対象物までの距離を物理量として測定でき、例えば車の自動運転やロボットの動作制御などに利用できる。

或いは超音波測定装置では、プローブが送信音波（例えば超音波）を対象物（例えば生体）に送信するタイミングで信号ＳＴＡの信号レベルが遷移し、プローブが対象物から受信音波を受信するタイミングで信号ＳＴＰの信号レベルが遷移する。例えば受信信号を波形整形することで信号ＳＴＰを生成する。このようにすれば、対象物までの距離等を物理量として測定でき、例えば超音波による生体情報の測定などが可能になる。

インターフェース回路１４は、回路装置１０と外部（例えば処理装置）との間の通信を行う。例えば、ＳＰＩ方式やＩ２Ｃ方式等のシリアルインターフェース回路で構成される。インターフェース回路１４は、時間デジタル変換回路２０が測定した時間のデジタル値ＤＱを回路装置１０の外部に送信する。またインターフェース回路１４は、回路装置１０の動作を設定する種々の設定情報（例えばモード設定信号ＭＯＤ等）を回路装置１０の外部から受信する。設定情報は、例えばレジスター回路１６に書き込まれる。

図１４は、物理量測定装置の第２の構成例である。図１４の物理量測定装置４００は、発光部４１０（光源）と、発光部４１０に発光制御信号ＰＳＴＡを出力する処理装置４３０（プロセッサー。例えばＣＰＵ等）と、対象物からの反射光を受光する受光部４２０（受光センサー）と、回路装置１０と、を含む。

処理装置４３０からの発光制御信号ＰＳＴＡに基づいて発光部４１０が発光し、発光制御信号ＰＳＴＡが信号ＳＴＡとして回路装置１０に入力され、受光部４２０の受光信号が信号ＳＴＰとして回路装置１０に入力される。このようにすれば、対象物までの距離を物理量として測定するＴＯＦ方式の距離測定装置を実現できる。なお、処理装置４３０が物理量測定装置４００の外部に設けられ、その外部の処理装置４３０から物理量測定装置４００に発光制御信号ＰＳＴＡ（信号ＳＴＡ）が入力されてもよい。

８．電子機器、移動体
図１５は、本実施形態の時間デジタル変換回路（回路装置、物理量測定装置）を含む電子機器の構成例である。この電子機器５００は、回路装置１０と発振子ＸＴＡＬを有する物理量測定装置４００と、処理部５２０を含む。また通信部５１０、操作部５３０、表示部５４０、記憶部５５０、アンテナＡＮＴを含むことができる。

電子機器５００としては、例えば距離、時間、流速又は流量等の物理量を計測する計測機器、生体情報を測定する生体情報測定機器（超音波測定装置、脈波計、血圧測定装置等）、車載機器（自動運転用の機器等）、基地局又はルーター等のネットワーク関連機器を想定できる。また頭部装着型表示装置や時計関連機器などのウェアラブル機器、ロボット、印刷装置、投影装置、携帯情報端末（スマートフォン等）、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などを想定できる。

通信部５１０（無線回路）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０（処理回路）は、電子機器５００の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。

図１６は、本実施形態の時間デジタル変換回路（回路装置、物理量測定装置）を含む移動体の例である。本実施形態の時間デジタル変換回路（回路装置、物理量測定装置）は、例えば、車、飛行機、バイク、自転車、ロボット、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器（車載機器）を備えて、地上や空や海上を移動する機器・装置である。図１６は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、本実施形態の時間デジタル変換回路２０を含む物理量測定装置（不図示）が組み込まれる。制御装置２０８は、この物理量測定装置により測定された物理量情報に基づいて種々の制御処理を行う。例えば物理量情報として、自動車２０６の周囲の物体の距離情報が測定された場合に、制御装置２０８は、測定された距離情報を用いて自動運転のための種々の制御処理を行う。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。なお本実施形態の時間デジタル変換回路２０（回路装置、物理量測定装置）が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６やロボット等の移動体に設けられる種々の機器に組み込むことができる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また時間デジタル変換回路、回路装置、電子機器又は移動体の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…回路装置、１４…インターフェース回路、１６…レジスター回路、
２０…時間デジタル変換回路、３０…基準クロックカウンター、４０…調整回路、
４１…測定回路、４２…比較回路、４３…制御回路、４４…加算器、４５…遅延回路、
４６…ゲイン乗算回路、４７…加算器、５０…調整回路、５１…測定回路、
５２…比較回路、５３…制御回路、５４…加算器、５５…遅延回路、
５６…ゲイン乗算回路、６０…発振回路、６１…Ｄ／Ａ変換回路、
６２…ローパスフィルター、６５…レプリカ発振回路、７０…発振回路、
７５…レプリカ発振回路、８０…処理回路、８１…位相比較回路、８６…演算回路、
１０１…発振回路、２０６…自動車、２０７…車体、２０８…制御装置、２０９…車輪、
４００…物理量測定装置、４１０…発光部、４２０…受光部、４３０…処理装置、
５００…電子機器、５１０…通信部、５２０…処理部、５３０…操作部、
５４０…表示部、５５０…記憶部、
ＣＥＮ…調整イネーブル信号、ＣＫＲ…基準クロック信号、ＣＬＫＦ…クロック信号、
ＣＬＫＳ…クロック信号、ＣＮＴ１…カウンター、ＣＮＴ２…カウンター、
ＣＮＴＦ…クロックカウント値、ＣＮＴＳ…クロックカウント値、ＣＴＦ…カウント値、
ＣＴＳ…カウント値、ＤＱ…デジタル値、ＥＮＡ…イネーブル信号、
ＦＣＦ…制御データ、ＦＣＳ…制御データ、ＭＯＤ…モード設定信号、
ＰＨＤ…位相比較回路、ＲＣＫＦ…レプリカクロック信号、
ＲＣＫＳ…レプリカクロック信号、ＳＬＥ…セレクター、ＳＬＦ…セレクター、
ＳＴＡ…信号、ＳＴＰ…信号、ＴＧＦ…ターゲットカウント値、
ＴＧＳ…ターゲットカウント値、ＸＴＡＬ…発振子、ｆ１…クロック周波数、
ｆ２…クロック周波数

Claims (14)

1. 第１の信号の遷移タイミングで発振を開始して、第１のクロック周波数の第１のクロック信号を生成する第１の発振回路と、
   第２の信号の遷移タイミングで発振を開始して、前記第１のクロック周波数と異なる第２のクロック周波数の第２のクロック信号を生成する第２の発振回路と、
   基準クロック信号に基づいて前記第１のクロック周波数を測定し、前記第１のクロック周波数が第１のターゲット周波数となるように前記第１の発振回路の発振周波数を調整する第１の調整回路と、
   前記基準クロック信号に基づいて前記第２のクロック周波数を測定し、前記第２のクロック周波数が第２のターゲット周波数となるように前記第２の発振回路の発振周波数を調整する第２の調整回路と、
   前記第１のクロック信号及び前記第２のクロック信号に基づいて、前記第１の信号と前記第２の信号の遷移タイミングの時間差をデジタル値に変換する処理回路と、
   前記第１の信号、又は調整イネーブル信号を選択する第１のセレクターと、
   前記第２の信号、又は前記調整イネーブル信号を選択する第２のセレクターと、
   を含み、
   第１のモードでは、
   前記第１のセレクターが前記調整イネーブル信号を選択して前記第１の発振回路に出力し、前記調整イネーブル信号により発振を開始した前記第１の発振回路の発振周波数を、前記第１の調整回路が調整し、前記第２のセレクターが前記調整イネーブル信号を選択して前記第２の発振回路に出力し、前記調整イネーブル信号により発振を開始した前記第２の発振回路の発振周波数を、前記第２の調整回路が調整し、
   第２のモードでは、
   前記第１のセレクターが前記第１の信号を選択して前記第１の発振回路に出力し、前記第１の信号が入力された前記第１の発振回路が、前記第１の信号の遷移タイミングで発振を開始して前記第１のクロック信号を生成し、前記第２のセレクターが前記第２の信号を選択して前記第２の発振回路に出力し、前記第２の信号が入力された前記第２の発振回路が前記第２の信号の遷移タイミングで発振を開始して前記第２のクロック信号を生成し、
   前記処理回路が前記第１のクロック信号及び前記第２のクロック信号に基づいて前記時間差を前記デジタル値に変換することを特徴とする時間デジタル変換回路。
2. 請求項１に記載の時間デジタル変換回路において、
   前記基準クロック信号のクロック数をカウントし、所与のクロック数をカウントする期間であるカウントイネーブル期間においてアクティブとなるイネーブル信号を出力する基準クロックカウンターを含み、
   前記第１の調整回路は、
   前記イネーブル信号に基づいて、前記カウントイネーブル期間において前記第１のクロック信号のクロック数をカウントし、第１のクロックカウント値を出力する第１の測定回路を含み、
   前記第２の調整回路は、
   前記イネーブル信号に基づいて、前記カウントイネーブル期間において前記第２のクロック信号のクロック数をカウントし、第２のクロックカウント値を出力する第２の測定回路を含むことを特徴とする時間デジタル変換回路。
3. 請求項２に記載の時間デジタル変換回路において、
   前記第１の調整回路は、
   前記第１のクロックカウント値と、前記第１のターゲット周波数に対応する第１のターゲットカウント値との差分値を求めて第１の差分値を出力する第１の比較回路と、
   前記第１の差分値を積分して第１の積分値を出力する第１の積分器を有し、前記第１の積分値に基づいて、前記第１の発振回路の発振周波数を制御する第１の制御データを出力する第１の制御回路と、
   を含み、
   前記第２の調整回路は、
   前記第２のクロックカウント値と、前記第２のターゲット周波数に対応する第２のターゲットカウント値との差分値を求めて第２の差分値を出力する第２の比較回路と、
   前記第２の差分値を積分して第２の積分値を出力する第２の積分器を有し、前記第２の積分値に基づいて、前記第２の発振回路の発振周波数を制御する第２の制御データを出力する第２の制御回路と、
   を含むことを特徴とする時間デジタル変換回路。
4. 第１の信号の遷移タイミングで発振を開始して、第１のクロック周波数の第１のクロック信号を生成する第１の発振回路と、
   第２の信号の遷移タイミングで発振を開始して、前記第１のクロック周波数と異なる第２のクロック周波数の第２のクロック信号を生成する第２の発振回路と、
   基準クロック信号に基づいて前記第１のクロック周波数を測定し、前記第１のクロック周波数が第１のターゲット周波数となるように前記第１の発振回路の発振周波数を調整する第１の調整回路と、
   前記基準クロック信号に基づいて前記第２のクロック周波数を測定し、前記第２のクロック周波数が第２のターゲット周波数となるように前記第２の発振回路の発振周波数を調整する第２の調整回路と、
   前記第１のクロック信号及び前記第２のクロック信号に基づいて、前記第１の信号と前記第２の信号の遷移タイミングの時間差をデジタル値に変換する処理回路と、
   前記第１の発振回路のレプリカ回路であり、第１のレプリカクロック信号を生成する第１のレプリカ発振回路と、
   前記第２の発振回路のレプリカ回路であり、第２のレプリカクロック信号を生成する第２のレプリカ発振回路と、
   を含み、
   前記第１の調整回路は、
   前記基準クロック信号に基づいて前記第１のレプリカクロック信号の周波数を測定することにより、前記第１のクロック周波数を測定し、前記第１のレプリカクロック信号の周波数が前記第１のターゲット周波数となるように前記第１のレプリカ発振回路の発振周波数を調整し、
   前記第２の調整回路は、
   前記基準クロック信号に基づいて前記第２のレプリカクロック信号の周波数を測定することにより、前記第２のクロック周波数を測定し、前記第２のレプリカクロック信号の周波数が前記第２のターゲット周波数となるように前記第２のレプリカ発振回路の発振周波数を調整することを特徴とする時間デジタル変換回路。
5. 請求項４に記載の時間デジタル変換回路において、
   前記第１の調整回路は、
   前記時間差を測定する測定期間において、前記第１のレプリカ発振回路の発振周波数を制御する第１の制御データの更新を停止し、
   前記第２の調整回路は、
   前記測定期間において、前記第２のレプリカ発振回路の発振周波数を制御する第２の制御データの更新を停止することを特徴とする時間デジタル変換回路。
6. 請求項４又は５に記載の時間デジタル変換回路において、
   前記基準クロック信号のクロック数をカウントし、所与のクロック数をカウントする期間であるカウントイネーブル期間においてアクティブとなるイネーブル信号を出力する基準クロックカウンターを含み、
   前記第１の調整回路は、
   前記イネーブル信号に基づいて、前記カウントイネーブル期間において前記第１のレプリカクロック信号のクロック数をカウントし、第１のクロックカウント値を出力する第１の測定回路を含み、
   前記第２の調整回路は、
   前記イネーブル信号に基づいて、前記カウントイネーブル期間において前記第２のレプリカクロック信号のクロック数をカウントし、第２のクロックカウント値を出力する第２の測定回路を含むことを特徴とする時間デジタル変換回路。
7. 請求項６に記載の時間デジタル変換回路において、
   前記第１の調整回路は、
   前記第１のクロックカウント値と、前記第１のターゲット周波数に対応する第１のターゲットカウント値との差分値を求めて第１の差分値を出力する第１の比較回路と、
   前記第１の差分値を積分して第１の積分値を出力する第１の積分器を有し、前記第１の積分値に基づいて、前記第１の発振回路及び前記第１のレプリカ発振回路の発振周波数を制御する第１の制御データを出力する第１の制御回路と、
   を含み、
   前記第２の調整回路は、
   前記第２のクロックカウント値と、前記第２のターゲット周波数に対応する第２のターゲットカウント値との差分値を求めて第２の差分値を出力する第２の比較回路と、
   前記第２の差分値を積分して第２の積分値を出力する第２の積分器を有し、前記第２の積分値に基づいて、前記第２の発振回路及び前記第２のレプリカ発振回路の発振周波数を制御する第２の制御データを出力する第２の制御回路と、
   を含むことを特徴とする時間デジタル変換回路。
8. 請求項１乃至７のいずれか一項に記載の時間デジタル変換回路において、
   前記処理回路は、
   前記第１のクロック信号と前記第２のクロック信号との間の位相比較を行う位相比較回路と、
   前記第１のクロック信号のクロック数をカウントし、第１のカウント値を出力する第１のカウンターと、
   前記第２のクロック信号のクロック数をカウントし、第２のカウント値を出力する第２のカウンターと、
   前記第１のカウント値と前記第２のカウント値とに基づいて前記デジタル値を求める演算回路と、
   を含むことを特徴とする時間デジタル変換回路。
9. 請求項８に記載の時間デジタル変換回路において、
   前記演算回路は、
   前記第１の調整回路による前記第１のクロック周波数の測定結果と、前記第２の調整回路による前記第２のクロック周波数の測定結果とに基づいて時間測定の分解能を求め、前記分解能を用いて前記デジタル値を求めることを特徴とする時間デジタル変換回路。
10. 請求項１乃至９のいずれか一項に記載の時間デジタル変換回路を含むことを特徴とする回路装置。
11. 請求項１乃至３のいずれか一項に記載の時間デジタル変換回路と、
    時間測定を行うモードを設定するモード設定信号を受信するインターフェース回路と、
    を含み、
    前記時間デジタル変換回路は、
    前記モード設定信号に基づいて、前記第１のモードから前記第２のモードに遷移することを特徴とする回路装置。
12. 請求項１乃至９のいずれか一項に記載の時間デジタル変換回路を含むことを特徴とする物理量測定装置。
13. 請求項１乃至９のいずれか一項に記載の時間デジタル変換回路を含むことを特徴とする電子機器。
14. 請求項１乃至９のいずれか一項に記載の時間デジタル変換回路を含むことを特徴とする移動体。

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