JP2021027496A - 回路装置、物理量測定装置、電子機器及び移動体 - Google Patents

Abstract

【課題】クロックジッターが積算されることによる時間デジタル変換の測定精度の低下を抑制できる回路装置等の提供。【解決手段】回路装置１０は、複数の多相クロック信号を生成するクロック信号生成回路２０と、多相クロック信号に対応する第ｉクロック信号に基づくカウント動作を行って、第１信号ＳＴＡと第２信号ＳＴＰの遷移タイミングとの時間差に対応するカウント値ＣＮＴを求め、第１信号ＳＴＡと多相クロック信号に対応する第ｊクロック信号の遷移タイミングの時間差に対応する第１デジタル値ＤＧ１を求め、第２信号ＳＴＰと多相クロック信号に対応する第ｋクロック信号の遷移タイミングの時間差に対応する第２デジタル値ＤＧ２を求める時間デジタル変換回路４０と、カウント値ＣＮＴ１と第１デジタル値ＤＧ１と第２デジタル値ＤＧ２とに基づいて、時間差に対応するデジタル値を求める処理回路８０を含む。【選択図】図１

Description

本発明は、回路装置、物理量測定装置、電子機器及び移動体等に関する。

従来より、時間をデジタル値に変換する時間デジタル変換回路が知られている。時間デジタル変換回路は、例えばスタート信号と呼ばれる第１信号とストップ信号と呼ばれる第２信号の遷移タイミングの時間差をデジタル値に変換する。このような時間デジタル変換回路の従来例としては、例えば特許文献１に開示される従来技術が知られている。特許文献１の時間デジタル変換回路は、２つのリング型発振回路からの発振クロック信号の周波数差を分解能として時間デジタル変換を行う。

特開２０１９−３９８８２号公報

発振クロック信号の周波数差を利用した時間デジタル変換では、第１信号と第２信号の遷移タイミングの時間差が長くなると、それに比例して、２つのリング型発振回路を動作させる時間が長くなる。このため、２つの発振クロック信号のジッターがそれぞれ積算されることにより、時間デジタル変換の測定精度が低下してしまうおそれがある。

本発明の幾つかの態様によれば、クロックジッターが積算されることによる時間デジタル変換の測定精度の低下を抑制できる回路装置、物理量測定装置、電子機器及び移動体等を提供できる。

本開示の一態様は、周波数が同一で位相が異なる複数の多相クロック信号を生成するクロック信号生成回路と、前記複数の多相クロック信号のいずれかの多相クロック信号に対応する第ｉクロック信号に基づくカウント動作を行って、第１信号の遷移タイミングと第２信号の遷移タイミングとの時間差に対応するカウント値を求め、前記第１信号の遷移タイミングから、前記複数の多相クロック信号のいずれかの多相クロック信号に対応する第ｊクロック信号の遷移タイミングまでの時間差に対応する第１デジタル値を求め、前記第２信号の遷移タイミングから、前記複数の多相クロック信号のいずれかの多相クロック信号に対応する第ｋクロック信号の遷移タイミングまでの時間差に対応する第２デジタル値を求める時間デジタル変換回路と、前記カウント値と前記第１デジタル値と前記第２デジタル値とに基づいて、前記第１信号の遷移タイミングと前記第２信号の遷移タイミングとの時間差に対応するデジタル値を求める処理回路と、を含む回路装置に関係する。

本実施形態の回路装置の構成例。 本実施形態の動作を説明する信号波形図。 比較例の時間デジタル変換手法の説明図。 クロック信号生成回路の構成例。 クロック信号生成回路の詳細な構成例。 時間デジタル変換回路の構成例。 時間デジタル変換回路の詳細な構成例。 発振クロック信号の周波数差を利用して遷移タイミングの時間差を測定する処理を説明する信号波形図。 発振クロック信号の周波数差を利用して遷移タイミングの時間差を測定する処理を説明する信号波形図。 カウント回路の構成例。 本実施形態の詳細な動作を説明する信号波形図。 本実施形態の詳細な動作を説明する信号波形図。 クロック信号の選択手法についての説明図。 クロック信号の選択手法についての説明図。 物理量測定装置の構成例。 電子機器の構成例。 移動体の構成例。

以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲の記載内容を不当に限定するものではない。また本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

１．回路装置
図１に本実施形態の回路装置１０の構成例を示し、図２に本実施形態の動作を説明する信号波形図を示す。回路装置１０はクロック信号生成回路２０と時間デジタル変換回路４０と処理回路８０を含む。

クロック信号生成回路２０は複数の多相クロック信号を生成する。例えば図２では複数の多相クロック信号としてＰＣＫ１、ＰＣＫ２、ＰＣＫ３、ＰＣＫ４、ＰＣＫ５、ＰＣ６、ＰＣＫ７、ＰＣＫ８、ＰＣＫ９が生成されている。これらの多相クロック信号ＰＣＫ１〜ＰＣＫ９は、例えば周波数が同一で位相が異なるクロック信号である。そして図２に示すように、多相クロック信号ＰＣＫ１〜ＰＣＫ９は、隣り合う多相クロック信号のエッジ間の位相差が同一になっている。例えばＰＣＫ１の立ち上がりエッジとＰＣＫ２の立ち下がりエッジの間の位相差と、ＰＣＫ２の立ち下がりエッジとＰＣＫ３の立ち上がりエッジの間の位相差は同一になっている。ＰＣＫ３の立ち上がりエッジとＰＣＫ４の立ち下がりエッジの間の位相差と、ＰＣＫ４の立ち下がりエッジとＰＣＫ５の立ち上がりエッジの間の位相差は同一になっている。ＰＣＫ６〜ＰＣＫ９についても同様である。なお図２では多相クロック信号の信号数は９になっているが、これには限定されず、信号数は８以下であってもよいし、１０以上であってもよい。

クロック信号生成回路２０は、例えば基準クロック信号ＯＳＣＫに基づいて多相クロック信号ＰＣＫ１〜ＰＣＫ９を生成する。基準クロック信号ＯＳＣＫは、例えば後述の図５に示すように振動子ＸＴＡＬを発振させることで生成される信号である。そして多相クロック信号ＰＣＫ１〜ＰＣＫ９は、基準クロック信号ＯＳＣＫに位相同期した信号になっている。例えば多相クロック信号ＰＣＫ１〜ＰＣＫ９は、基準クロック信号ＯＳＣＫの周波数を逓倍した周波数のクロック信号になっている。

時間デジタル変換回路４０は、複数の多相クロック信号ＰＣＫ１〜ＰＣＫ９のいずれかの多相クロック信号に対応するクロック信号ＣＫｉに基づくカウント動作を行って、信号ＳＴＡの遷移タイミングＴＭ１と信号ＳＴＰの遷移タイミングＴＭ２との時間差Δｔに対応するカウント値ＣＮＴを求める。クロック信号ＣＫｉ（ｉは１以上の整数）は第ｉクロック信号である。クロック信号ＣＫｉは、例えば多相クロック信号ＰＣＫ１〜ＰＣＫ９のいずれかの多相クロック信号に基づき生成されるクロック信号である。例えばクロック信号ＣＫｉは、多相クロック信号ＰＣＫ１〜ＰＣＫ９のいずれかの多相クロック信号のデューティー比を調整したクロック信号である。例えば図２では、クロック信号ＣＫｉは、多相クロック信号ＰＣＫ７に対応するクロック信号になっており、多相クロック信号ＰＣＫ７の遷移タイミングで遷移する信号になっている。具体的にはクロック信号ＣＫｉは、多相クロック信号ＰＣＫ７のデューティー比を調整したクロック信号になっており、例えばデューティー比が５０％よりも小さくなるように調整したクロック信号になっている。なお、クロック信号ＣＫｉは、多相クロック信号ＰＣＫ１〜ＰＣＫ９のいずれかの多相クロック信号そのものであってもよい。

信号ＳＴＡは第１信号であり、例えばスタート信号である。信号ＳＴＰは第２信号であり、例えばストップ信号である。遷移タイミングＴＭ１は、図２では信号ＳＴＡの立ち上がりエッジのタイミングになっているが、立ち下がりエッジのタイミングであってもよい。遷移タイミングＴＭ２は、図２では信号ＳＴＰの立ち上がりエッジのタイミングになっているが、立ち下がりエッジのタイミングであってもよい。カウント値ＣＮＴは、信号ＳＴＡの遷移タイミングＴＭ１から信号ＳＴＰの遷移タイミングＴＭ２までの期間でのカウント動作により求められた値であり、遷移タイミングＴＭ１、ＴＭ２間の粗い（coarse）時間差に対応する。図２では遷移タイミングＴＭ１、ＴＭ２間の粗い時間差として、クロック信号ＣＫｉに基づくカウント動作により、カウント値ＣＮＴ＝３が求められている。

例えば時間デジタル変換回路４０は、クロック信号ＣＫｉに基づいて、信号ＳＴＡの遷移タイミングＴＭ１から信号ＳＴＰの遷移タイミングＴＭ２までにおいてカウント動作を行い、カウント値ＣＮＴを出力するカウント回路４２を含む。例えばカウント回路４２は、信号ＳＴＡの遷移タイミングＴＭ１でカウント動作がイネーブルにされて、カウント動作を開始する。そして図２に示すように、カウント回路４２は、クロック信号ＣＫｉの立ち上がりエッジである遷移タイミングで、カウント値ＣＮＴを更新する。例えばカウント値をＣＮＴ＝１、ＣＮＴ＝２、ＣＮＴ３というようにインクリメントする。そしてカウント回路４２は、信号ＳＴＰの遷移タイミングＴＭ２でカウント動作がディスエーブルにされ、カウント動作を停止する。このようにすることで、信号ＳＴＡの遷移タイミングＴＭ１から信号ＳＴＰの遷移タイミングＴＭ２までの時間差Δｔに対応するカウント値ＣＮＴを求めることができ、時間差Δｔの粗い時間測定が可能になる。

また時間デジタル変換回路４０は、信号ＳＴＡの遷移タイミングＴＭ１から、複数の多相クロック信号ＰＣＫ１〜ＰＣＫ９のいずれかの多相クロック信号に対応するクロック信号ＣＫｊの遷移タイミングＴＭ３までの時間差に対応するデジタル値ＤＧ１を求める。即ち、信号ＳＴＡとクロック信号ＣＫｊの遷移タイミング間の精細（fine）な時間差に対応するデジタル値ＤＧ１を求める。デジタル値ＤＧ１は第１デジタル値である。クロック信号ＣＫｊは第ｊクロック信号（ｊは１以上の整数）である。例えば図２では、クロック信号ＣＫｊは、多相クロック信号ＰＣＫ７に対応するクロック信号になっており、多相クロック信号ＰＣＫ４の遷移タイミングで遷移する信号になっている。例えばクロック信号ＣＫｊは、多相クロック信号ＰＣＫ４のデューティー比を調整したクロック信号になっている。なお、クロック信号ＣＫｊは、多相クロック信号ＰＣＫ１〜ＰＣＫ９のいずれかの多相クロック信号そのものであってもよい。

また時間デジタル変換回路４０は、信号ＳＴＰの遷移タイミングＴＭ２から、複数の多相クロック信号ＰＣＫ１〜ＰＣＫ９のいずれかの多相クロック信号に対応するクロック信号ＣＫｋの遷移タイミングＴＭ４までの時間差に対応するデジタル値ＤＧ２を求める。即ち、信号ＳＴＰとクロック信号ＣＫｋの遷移タイミング間の精細な時間差に対応するデジタル値ＤＧ２を求める。デジタル値ＤＧ２は第２デジタル値である。クロック信号ＣＫｋは第ｋクロック信号（ｋは１以上の整数）である。例えば図２では、クロック信号ＣＫｋは、多相クロック信号ＰＣＫ１に対応するクロック信号になっており、多相クロック信号ＰＣＫ１の遷移タイミングで遷移する信号になっている。例えばクロック信号ＣＫｋは、多相クロック信号ＰＣＫ１のデューティー比を調整したクロック信号になっている。なお、クロック信号ＣＫｋは、多相クロック信号ＰＣＫ１〜ＰＣＫ９のいずれかの多相クロック信号そのものであってもよい。

そして処理回路８０は、カウント値ＣＮＴとデジタル値ＤＧ１、ＤＧ２とに基づいて、信号ＳＴＡの遷移タイミングＴＭ１と信号ＳＴＰの遷移タイミングＴＭ２との時間差Δｔに対応するデジタル値ＤＱを求める。即ちカウント値ＣＮＴを用いて時間差Δｔの粗い時間測定が行われ、デジタル値ＤＧ１、ＤＧ２に基づいて時間差Δｔの精細な時間測定が行われる。例えば時間差Δｔのおおよその長さについては、信号ＳＴＡの遷移タイミングＴＭ１から信号ＳＴＰの遷移タイミングＴＭ２までの期間において、クロック信号ＣＫｉに基づくカウント動作を行うことで得られるカウント値ＣＮＴにより測定する。そして信号ＳＴＡの遷移タイミングＴＭ１とクロック信号ＣＫｊの遷移タイミングＴＭ３との時間差に対応するデジタル値ＤＧ１と、信号ＳＴＰの遷移タイミングＴＭ２とクロック信号ＣＫｋの遷移タイミングＴＭ４との時間差に対応するデジタル値ＤＧ２を求めることで、時間差Δｔの精細（fine）な時間測定を行う。例えば後述するように、カウント値ＣＮＴとデジタル値ＤＧ１、ＤＧ２を用いた所定の演算処理により、時間差Δｔを求める。例えば未知の値であるカウント値ＣＮＴとデジタル値ＤＧ１、ＤＧ２と既知の値とを用いた所定の演算式により時間差Δｔを求める。

図３は比較例の時間デジタル変換手法の説明図である。比較例の時間デジタル変換回路１６０では、信号ＳＴＡの遷移タイミングで発振回路１６２の発振動作を開始させて、発振クロック信号ＣＫＳを生成する。また信号ＳＴＰの遷移タイミングで発振回路１６４の発振動作を開始させて、発振クロック信号ＣＫＳよりも高い周波数の発振クロック信号ＣＫＦを生成する。そして処理回路１６６が、発振クロック信号ＣＫＳの位相と発振クロック信号ＣＫＦの位相を比較することで、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差Δｔに対応するデジタル値ＤＱを求める。具体的には処理回路１６６は、発振クロック信号ＣＫＦのエッジが発振クロック信号ＣＫＳのエッジを追い越すまでの期間におけるカウント動作により得られたカウント値を、時間差Δｔに対応するデジタル値ＤＱとして出力する。これにより発振クロック信号ＣＫＦと発振クロック信号ＣＫＳの周波数差に対応する分解能での時間デジタル変換を実現できる。

しかしながら、この比較例の手法では、測定対象時間が長くなって、時間差Δｔが長くなると、それに比例して、発振回路１６２、１６４を動作させる時間が長くなる。このため、発振回路１６２、１６４でのクロックジッターがそれぞれ積算されることによって、発振クロック信号ＣＫＦのエッジが発振クロック信号ＣＫＳのエッジを追い越すタイミングが不安定になり、時間デジタル変換の測定精度が低下してしまうという問題がある。

この点、本実施形態によれば、時間差Δｔが長くなっても、クロック信号ＣＫｉに基づくカウント動作によるカウント値ＣＮＴを求めることで、時間差Δｔについての粗い時間測定が行われる。そして信号ＳＴＡの遷移タイミングＴＭ１とクロック信号ＣＫｊの遷移タイミングＴＭ３の時間差に対応するデジタル値ＤＧ１と、信号ＳＴＰの遷移タイミングＴＭ２とクロック信号ＣＫｋの遷移タイミングＴＭ４の時間差に対応するデジタル値ＤＧ２を求めることで、時間差Δｔについての精細な時間測定が行われる。例えば後述の図６等のように発振クロック信号の周波数差に対応する分解能で、遷移タイミングＴＭ１、ＴＭ３間の時間差に対応するデジタル値ＤＧ１と、遷移タイミングＴＭ２、ＴＭ４間の時間差に対応するデジタル値ＤＧ２を求めることで、高い精度で時間差Δｔを測定できるようになる。従って、時間差Δｔが長くなってもこれに対応することができ、クロックジッターが積算されることによる時間デジタル変換の測定精度の低下を抑制できる回路装置１０の提供が可能になる。

なお図２では、クロック信号ＣＫｉ、ＣＫｊ、ＣＫｋが、各々、多相クロック信号ＰＣＫ７、ＰＣＫ４、ＰＣＫ１に対応するクロック信号となる場合を例にとり説明したが、これに限定されるものではない。例えばクロック信号ＣＫｉ、ＣＫｊ、ＣＫｋのうちの例えば少なくとも２つのクロック信号は同じクロック信号になってもよい。例えば多相クロック信号ＰＣＫ１〜ＰＣＫ９のいずれをクロック信号ＣＫｉ、ＣＫｊ、ＣＫｋに割り当てるかを可変に設定してもよいし、固定に割り当ててもよい。例えば多相クロック信号ＰＣＫ１〜ＰＣＫ９のいずれをクロック信号ＣＫｉ、クロック信号ＣＫｊ又はクロック信号ＣＫｋに割り当てるかを、後述するように、信号ＳＴＡの遷移タイミングＴＭ１における多相クロック信号ＰＣＫ１〜ＰＣＫ９の信号レベルや、信号ＳＴＰの遷移タイミングＴＭ２における多相クロック信号ＰＣＫ１〜ＰＣＫ９の信号レベルに基づいて決定してもよい。例えば図２では、信号ＳＴＡの遷移タイミングＴＭ１における多相クロック信号ＰＣＫ１〜ＰＣＫ９の信号レベル（電圧レベル）は、「０１１０１０１０１」に対応する信号レベルになっており、この「０１１０１０１０１」の情報に基づいて、多相クロック信号ＰＣＫ１〜ＰＣＫ９のいずれをクロック信号ＣＫｉ、クロック信号ＣＫｊ又はクロック信号ＣＫｋに割り当てるかを決定する。また信号ＳＴＰの遷移タイミングＴＭ２における多相クロック信号ＰＣＫ１〜ＰＣＫ９の信号レベルは、「０１０１０１０１１」に対応する信号レベルになっており、この「０１０１０１０１１」の情報に基づいて、多相クロック信号ＰＣＫ１〜ＰＣＫ９のいずれをクロック信号ＣＫｉ、クロック信号ＣＫｊ又はクロック信号ＣＫｋに割り当てるかを決定する。

図４にクロック信号生成回路２０の構成例を示す。図４に示すようにクロック信号生成回路２０は、複数の中間ノードＮ１〜Ｎ９から複数の多相クロック信号ＰＣＫ１〜ＰＣＫ９を出力するリング型発振回路２２を含む。またクロック信号生成回路２０は、ラッチ回路２４、２６やデューティー調整回路２７、２８、２９を含むことができる。

リング型発振回路２２は、リング状に接続された複数のインバーターＩＶ１〜ＩＶ９を有する。即ち、遅延素子であるインバーターＩＶ１〜ＩＶ９がカスケードに接続されており、最終段の遅延素子であるインバーターＩＶ９の出力が１段目の遅延素子であるインバーターＩＶ１に入力されている。そしてインバーターＩＶ１、ＩＶ２の間のノードが中間ノードＮ１であり、この中間ノードＮ１から多相クロック信号ＰＣＫ１が出力される。またインバーターＩＶ２、ＩＶ３の間のノードが中間ノードＮ２であり、この中間ノードＮ２から多相クロック信号ＰＣＫ２が出力される。同様にＩＶ３〜ＩＶ９の隣合うインバーター間の中間ノードＮ３〜Ｎ９から多相クロック信号ＰＣＫ３〜ＰＣＫ９が出力される。

ラッチ回路２４は、信号ＳＴＡの遷移タイミングＴＭ１で多相クロック信号ＰＣＫ１〜ＰＣＫ９をラッチする回路である。これにより遷移タイミングＴＭ１での多相クロック信号ＰＣＫ１〜ＰＣＫ９の信号レベルの情報が、ラッチ信号ＬＳＴＡ［１：９］としてラッチ回路２４から出力されるようになる。図２を例にとれば、ラッチ信号ＬＳＴＡ［１：９］＝［０１１０１０１０１］が出力される。

ラッチ回路２６は、信号ＳＴＰの遷移タイミングＴＭ２で多相クロック信号ＰＣＫ１〜ＰＣＫ９をラッチする回路である。これにより遷移タイミングＴＭ２での多相クロック信号ＰＣＫ１〜ＰＣＫ９の信号レベルの情報が、ラッチ信号ＬＳＴＰ［１：９］としてラッチ回路２６から出力されるようになる。図２を例にとれば、ラッチ信号ＬＳＴＰ［１：９］＝［０１０１０１０１１］が出力される。

デューティー調整回路２７は、多相クロック信号ＰＣＫ１が入力され、多相クロック信号ＰＣＫ１のＨレベルの期間が短くなるようにデューティーが調整されたクロック信号ＴＣＫ１を出力する。クロック信号ＴＣＫ１は第１クロック信号である。デューティー調整回路２８は、多相クロック信号ＰＣＫ７が入力され、多相クロック信号ＰＣＫ７のＨレベルの期間が短くなるようにデューティーが調整されたクロック信号ＴＣＫ２を出力する。クロック信号ＴＣＫ２は第２クロック信号である。デューティー調整回路２９は、多相クロック信号ＰＣＫ４が入力され、多相クロック信号ＰＣＫ４のＨレベルの期間が短くなるようにデューティーが調整されたクロック信号ＴＣＫ３を出力する。クロック信号ＴＣＫ３は第３クロック信号である。

図４のようにクロック信号生成回路２０にリング型発振回路２２を設けることで、リング型発振回路２２の中間ノードＮ１〜Ｎ９から、周波数が同一で位相が異なる複数の多相クロック信号ＰＣＫ１〜ＰＣＫ９を出力できるようになる。そしてこれらの多相クロック信号ＰＣＫ１〜ＰＣＫ９のいずれかの多相クロック信号に対応するクロック信号ＣＫｉ、ＣＫｊ、ＣＫｋを用いて、カウント値ＣＮＴ、デジタル値ＤＧ１、ＤＧ２を求めて、信号ＳＴＡ、信号ＳＴＰの遷移タイミングの時間差Δｔを高精度に測定できるようになる。

図５にクロック信号生成回路２０の詳細な構成例を示す。図５のクロック信号生成回路２０は、リング型発振回路２２が電圧制御発振回路（ＶＣＯ）として設けられ、振動子ＸＴＡＬを用いて生成された基準クロック信号ＯＳＣＫに位相同期した複数の多相クロック信号ＰＣＫ１〜ＰＣＫ９を生成するＰＬＬ回路３０を含む。即ちＰＬＬ回路３０は、基準クロック信号ＯＳＣＫに位相同期し、基準クロック信号ＯＳＣＫの周波数を逓倍した周波数の多相クロック信号ＰＣＫ１〜ＰＣＫ９を生成する。

発振回路３８は、振動子ＸＴＡＬを発振させて基準クロック信号ＯＳＣＫを生成する。発振回路３８は、振動子ＸＴＡＬが接続される第１振動子用端子と第２振動子用端子との間に設けられた発振用の駆動回路などを含む。例えば発振回路３８は、駆動回路を実現するバイポーラートランジスターなどのトランジスターと、キャパシターや抵抗などの能動素子により実現できる。発振回路３８としては、例えばピアース型、コルピッツ型、インバーター型又はハートレー型などの種々のタイプの発振回路を用いることができる。

振動子ＸＴＡＬは、電気的な信号により機械的な振動を発生する素子である。振動子ＸＴＡＬは、例えば水晶振動片などの振動片により実現できる。例えば振動子ＸＴＡＬは、カット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動片などにより実現できる。なお本実施形態の振動子ＸＴＡＬは、例えば厚みすべり振動型以外の振動片や、水晶以外の材料で形成された圧電振動片などの種々の振動片により実現できる。例えば振動子ＸＴＡＬとして、ＳＡＷ（Surface Acoustic Wave）共振子や、シリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。

ＰＬＬ回路３０は、発振回路３８からの基準クロック信号ＯＳＣＫが入力クロック信号として入力され、ＰＬＬ（Phase Locked Loop）の動作を行う。例えばＰＬＬ回路３０は、基準クロック信号ＯＳＣＫの周波数を逓倍した周波数の出力クロック信号ＰＬＣＫを生成する。即ち基準クロック信号ＯＳＣＫに位相同期した高精度の出力クロック信号ＰＬＣＫを生成する。ＰＬＬ回路３０は、位相比較回路３１と、制御電圧生成回路３２と、電圧制御発振回路（ＶＣＯ）であるリング型発振回路２２と、分周回路３６を含む。

位相比較回路３１は、基準クロック信号ＯＳＣＫとフィードバッククロック信号ＦＢＣＫとの間の位相比較を行う。例えば位相比較回路３１は、基準クロック信号ＯＳＣＫとフィードバッククロック信号ＦＢＣＫの位相を比較し、基準クロック信号ＯＳＣＫとフィードバッククロック信号ＦＢＣＫの位相差に応じた信号ＣＱを位相比較結果の信号として出力する。位相差に応じた信号ＣＱは、例えば位相差に比例したパルス幅のパルス信号である。

制御電圧生成回路３２は、位相比較回路３１での位相比較の結果に基づいて、制御電圧ＶＣを生成する。例えば制御電圧生成回路３２は、位相比較回路３１からの位相比較結果の信号ＣＱに基づいて、チャージポンプ回路３３によりチャージポンプ動作を行うと共に、ローパスフィルターによりフィルター処理を行って、リング型発振回路２２の発振を制御する制御電圧ＶＣを生成する。

リング型発振回路２２は、制御電圧ＶＣに対応する周波数の出力クロック信号ＰＬＣＫを生成する。例えば図４の多相クロック信号ＰＣＫ９が出力クロック信号ＰＬＣＫとして出力される。制御電圧ＶＣに基づく出力クロック信号ＰＬＣＫの周波数の制御手法としては種々の手法が考えられる。例えば図４において、ＩＶ１〜ＩＶ９の各インバーターの出力ノードにバラクターなどの可変容量素子を設け、この可変容量素子の容量を制御電圧ＶＣに基づいて変化させることで、出力クロック信号ＰＬＣＫの周波数を制御してもよい。或いは、ＩＶ１〜ＩＶ９の各インバーターに駆動電流を流す電流源を設け、この駆動電流を制御電圧ＶＣに基づいて制御することで、出力クロック信号ＰＬＣＫの周波数を制御してもよい。

分周回路３６は、出力クロック信号ＰＬＣＫを分周してフィードバッククロック信号ＦＢＣＫを出力する。例えば分周回路３６は、出力クロック信号ＰＬＣＫの周波数を、分周比設定データにより設定される分周比で分周した周波数の信号を、フィードバッククロック信号ＦＢＣＫとして位相比較回路３１に出力する。これにより出力クロック信号ＰＬＣＫの周波数である多相クロック信号ＰＣＫ１〜ＰＣＫ９の周波数を、基準クロック信号ＯＳＣＫの周波数を逓倍した周波数に設定できるようになる。なお振動子ＸＴＡＬの発振周波数は例えば１０ＭＨｚ〜１５０ＭＨｚ程度であり、分周回路３６の分周比は例えば２分周〜６４分周程度である。

このように、クロック信号生成回路２０に対して図５に示すようなＰＬＬ回路３０を設けることで、基準クロック信号ＯＳＣＫに同期した多相クロック信号ＰＣＫ１〜ＰＣＫ９を生成できると共に、多相クロック信号ＰＣＫ１〜ＰＣＫ９の周波数を、基準クロック信号ＯＳＣＫの周波数を逓倍した周波数に設定できる。そして基準クロック信号ＯＳＣＫは、例えば振動子ＸＴＡＬを発振させることで生成されたクロック信号であるため、その周波数を高精度にすることができ、多相クロック信号ＰＣＫ１〜ＰＣＫ９の周波数も高精度にすることができる。このように多相クロック信号ＰＣＫ１〜ＰＣＫ９の周波数が高精度になることで、時間デジタル変換の高精度化を図れる。

図６に時間デジタル変換回路４０の構成例を示す。時間デジタル変換回路４０は、スタート用発振回路５０、発振回路５１、ストップ用発振回路６０、発振回路６１、時間デジタル変換器５５、６５を含む。またカウント回路４２を含むことができる。

スタート用発振回路５０は、第１信号である信号ＳＴＡの遷移タイミングで発振を開始し、発振クロック信号ＣＫＳＡを生成する。スタート用発振回路５０は第１信号用発振回路であり、発振クロック信号ＣＫＳＡは第１信号用発振クロック信号である。発振回路５１は、第ｊクロック信号であるクロック信号ＣＫｊの遷移タイミングで発振を開始して、発振クロック信号ＣＫＳＡとは周波数が異なる発振クロック信号ＣＫＦｊを生成する。発振クロック信号ＣＫＦｊは第ｊ発振クロック信号であり、発振クロック信号ＣＫＳＡよりも高い周波数のクロック信号である。スタート用発振回路５０、発振回路５１は例えばリング型発振回路などにより実現できる。

そして時間デジタル変換器５５は、発振クロック信号ＣＫＳＡと発振クロック信号ＣＫＦｊとに基づいて、デジタル値ＤＧ１を出力する。時間デジタル変換器５５は第１時間デジタル変換器であり、デジタル値ＤＧ１は第１デジタル値である。例えば時間デジタル変換器５５は、発振クロック信号ＣＫＳＡの位相と発振クロック信号ＣＫＦｊの位相を比較することで、信号ＳＴＡとクロック信号ＣＫｊの遷移タイミングの時間差に対応するデジタル値ＤＧ１を求めて出力する。即ち図２に示す遷移タイミングＴＭ１、ＴＭ３の時間差に対応するデジタル値ＤＧ１を求める。具体的には時間デジタル変換器５５は、発振クロック信号ＣＫＦｊのエッジが発振クロック信号ＣＫＳＡのエッジを追い越すまでの期間におけるカウント動作により得られたカウント値を、デジタル値ＤＧ１として出力する。

ストップ用発振回路６０は、第２信号である信号ＳＴＰの遷移タイミングで発振を開始し、発振クロック信号ＣＫＳＰを生成する。ストップ用発振回路６０は第２信号用発振回路であり、発振クロック信号ＣＫＳＰは第２信号用発振クロック信号である。発振回路６１は、第ｋクロック信号であるクロック信号ＣＫｋの遷移タイミングで発振を開始して、発振クロック信号ＣＫＳＰとは周波数が異なる発振クロック信号ＣＫＦｋを生成する。発振クロック信号ＣＫＦｋは第ｋ発振クロック信号であり、発振クロック信号ＣＫＳＰよりも高い周波数のクロック信号である。ストップ用発振回路６０、発振回路６１は例えばリング型発振回路などにより実現できる。

そして時間デジタル変換器６５は、発振クロック信号ＣＫＳＰと発振クロック信号ＣＫＦｋとに基づいて、デジタル値ＤＧ２を出力する。時間デジタル変換器６５は第２時間デジタル変換器であり、デジタル値ＤＧ２は第２デジタル値である。例えば時間デジタル変換器６５は、発振クロック信号ＣＫＳＰの位相と発振クロック信号ＣＫＦｋの位相を比較することで、信号ＳＴＰとクロック信号ＣＫｋの遷移タイミングの時間差に対応するデジタル値ＤＧ２を求めて出力する。即ち図２に示す遷移タイミングＴＭ２、ＴＭ４の時間差に対応するデジタル値ＤＧ２を求める。具体的には時間デジタル変換器６５は、発振クロック信号ＣＫＦｋのエッジが発振クロック信号ＣＫＳＰのエッジを追い越すまでの期間におけるカウント動作により得られたカウント値を、デジタル値ＤＧ２として出力する。

そして処理回路８０は、カウント回路４２からのカウント値ＣＮＴと、時間デジタル変換器５５、６５からのデジタル値ＤＧ１、ＤＧ２に基づいて、図２の信号ＳＴＡ、信号ＳＴＰの遷移タイミングＴＭ１、ＴＭ２の時間差Δｔに対応するデジタル値ＤＱを求めて出力する。

図６の構成の時間デジタル変換回路４０によれば、信号ＳＴＡとクロック信号ＣＫｊの遷移タイミングＴＭ１、ＴＭ３の時間差を、スタート用発振回路５０の発振クロック信号ＣＫＳＡと発振回路５１の発振クロック信号ＣＫＦｊの周波数差に対応する分解能で測定して、デジタル値ＤＧ１として出力できる。また信号ＳＴＰとクロック信号ＣＫｋの遷移タイミングＴＭ２、ＴＭ４の時間差を、ストップ用発振回路６０の発振クロック信号ＣＫＳＰと発振回路６１の発振クロック信号ＣＫＦｋの周波数差に対応する分解能で測定して、デジタル値ＤＧ２として出力できる。従って時間デジタル変換回路４０の時間測定の高精度化を実現できる。

２．詳細な構成例
図７に本実施形態の回路装置１０の詳細な構成例を示す。図７の回路装置１０は、クロック信号生成回路２０、時間デジタル変換回路４０、処理回路８０を含む。なお回路装置１０は図７の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

図４で説明したようにクロック信号生成回路２０は、ＰＣＫ１〜ＰＣＫ９のうちの多相クロック信号ＰＣＫ１に対応するクロック信号ＴＣＫ１と、多相クロック信号ＰＣＫ７に対応するクロック信号ＴＣＫ２と、多相クロック信号ＰＣＫ４に対応するクロック信号ＴＣＫ３を出力する。多相クロック信号ＰＣＫ１は第１多相クロック信号であり、クロック信号ＴＣＫ１は第１クロック信号である。多相クロック信号ＰＣＫ７は第２多相クロック信号であり、クロック信号ＴＣＫ２は第２クロック信号である。多相クロック信号ＰＣＫ４は第３多相クロック信号であり、クロック信号ＴＣＫ３は第３クロック信号である。そして図１、図２、図６で説明したクロック信号ＣＫｉ、ＣＫｊ、ＣＫｋの各々は、クロック信号ＴＣＫ１、ＴＣＫ２、ＴＣＫ３のいずれかになる。これにより時間デジタル変換回路４０は、クロック信号生成回路２０が出力するクロック信号ＴＣＫ１、ＴＣＫ２、ＴＣＫ３を用いて、カウント値ＣＮＴやデジタル値ＤＧ１、ＤＧ２を出力できるようになる。

図７に示すように、時間デジタル変換回路４０は、スタート用発振回路５０、発振回路５２、５３、５４、時間デジタル変換器５６、５７、５８を含む。スタート用発振回路５０は第１信号用発振回路であり、発振回路５２、５３、５４は、各々、第１発振回路、第２発振回路、第３発振回路である。これらはリング型発振回路である。時間デジタル変換器５６、５７、５８は、各々、第１時間デジタル変換器、第２時間デジタル変換器、第３時間デジタル変換器である。

スタート用発振回路５０は、信号ＳＴＡの遷移タイミングで発振を開始して、第１信号用発振クロック信号である発振クロック信号ＣＫＳＡを生成する。

発振回路５２は、第１クロック信号であるクロック信号ＴＣＫ１の遷移タイミングで発振を開始して、発振クロック信号ＣＫＳＡとは周波数が異なる発振クロック信号ＣＫＦ１を生成する。発振クロック信号ＣＫＦ１は第１発振クロック信号であり、発振クロック信号ＣＫＳＡよりも周波数が高くなっている。例えば発振クロック信号ＣＫＳＡの周波数が５００ＭＨｚである場合に、発振クロック信号ＣＫＦ１の周波数は例えば５０１ＭＨｚというように少しだけ高い周波数になっている。

発振回路５３は、第２クロック信号であるクロック信号ＴＣＫ２の遷移タイミングで発振を開始して、発振クロック信号ＣＫＳＡとは周波数が異なる発振クロック信号ＣＫＦ２を生成する。発振クロック信号ＣＫＦ２は第２発振クロック信号であり、発振クロック信号ＣＫＳＡよりも周波数が高くなっている。

発振回路５４は、第３クロック信号であるクロック信号ＴＣＫ３の遷移タイミングで発振を開始して、発振クロック信号ＣＫＳＡとは周波数が異なる発振クロック信号ＣＫＦ３を生成する。発振クロック信号ＣＫＦ３は第３発振クロック信号であり、発振クロック信号ＣＫＳＡよりも周波数が高くなっている。

時間デジタル変換器５６は、発振クロック信号ＣＫＳＡと発振クロック信号ＣＫＦ１とに基づいて、デジタル値ＤＧ１１を出力する。デジタル値ＤＧ１１は第１信号用第１デジタル値である。例えば時間デジタル変換器５６は、発振クロック信号ＣＫＳＡの位相と発振クロック信号ＣＫＦ１の位相を比較することで、信号ＳＴＡと発振クロック信号ＣＫＦ１の遷移タイミングの時間差に対応するデジタル値ＤＧ１１を求めて出力する。

時間デジタル変換器５７は、発振クロック信号ＣＫＳＡと発振クロック信号ＣＫＦ２とに基づいて、デジタル値ＤＧ１２を出力する。デジタル値ＤＧ１２は第１信号用第２デジタル値である。例えば時間デジタル変換器５７は、発振クロック信号ＣＫＳＡの位相と発振クロック信号ＣＫＦ２の位相を比較することで、信号ＳＴＡと発振クロック信号ＣＫＦ２の遷移タイミングの時間差に対応するデジタル値ＤＧ１２を求めて出力する。

時間デジタル変換器５８は、発振クロック信号ＣＫＳＡと発振クロック信号ＣＫＦ３とに基づいて、デジタル値ＤＧ１３を出力する。デジタル値ＤＧ１３は第１信号用第３デジタル値である。例えば時間デジタル変換器５８は、発振クロック信号ＣＫＳＡの位相と発振クロック信号ＣＫＦ３の位相を比較することで、信号ＳＴＡと発振クロック信号ＣＫＦ３の遷移タイミングの時間差に対応するデジタル値ＤＧ１３を求めて出力する。

そして処理回路８０は、デジタル値ＤＧ１１、ＤＧ１２、ＤＧ１３のうちのいずれかを、図１、図２で説明したデジタル値ＤＧ１として用いる。このようにすればクロック信号ＴＣＫ１、ＴＣＫ２、ＴＣＫ３のうち、信号ＳＴＡとの遷移タイミングの時間差を測定するのに適切なクロック信号を選択して、当該時間差を測定できるようになる。例えば処理回路８０は、信号ＳＴＡとクロック信号ＴＣＫ１の遷移タイミングの時間差が最も小さい場合には、クロック信号ＴＣＫ１に対応するデジタル値ＤＧ１１を選択して、信号ＳＴＡとの遷移タイミングの時間差を表すデジタル値ＤＧ１として用いる。同様に処理回路８０は、信号ＳＴＡとクロック信号ＴＣＫ２の遷移タイミングの時間差が最も小さい場合には、クロック信号ＴＣＫ２に対応するデジタル値ＤＧ１２を選択してデジタル値ＤＧ１として用いる。また信号ＳＴＡとクロック信号ＴＣＫ３の遷移タイミングの時間差が最も小さい場合には、クロック信号ＴＣＫ３に対応するデジタル値ＤＧ１３を選択してデジタル値ＤＧ１として用いる。

例えば処理回路８０は、信号ＳＴＡの遷移タイミングにおける複数の多相クロック信号ＰＣＫ１〜ＰＣＫ９の信号レベルに基づいて、デジタル値ＤＧ１１、ＤＧ１２、ＤＧ１３のうちのいずれをデジタル値ＤＧ１として用いるかを決定する。このようにすれば、信号ＳＴＡの遷移タイミングにおける多相クロック信号ＰＣＫ１〜ＰＣＫ９の信号レベルをモニターすることで、クロック信号ＴＣＫ１、ＴＣＫ２、ＴＣＫ３のうち、信号ＳＴＡとの遷移タイミングの時間差を測定するのに適切なクロック信号を選択して、当該時間差を測定できるようになる。なおクロック信号の選択手法の詳細については後述の図１１〜図１４にて説明する。

また図７に示すように時間デジタル変換回路４０は、ストップ用発振回路６０、発振回路６２、６３、６４、時間デジタル変換器６６、６７、６８を含む。ストップ用発振回路６０は第２信号用発振回路であり、発振回路６２、６３、６４は、各々、第４発振回路、第５発振回路、第６発振回路である。これらはリング型発振回路である。また時間デジタル変換器６６、６７、６８は、各々、第４時間デジタル変換器、第５時間デジタル変換器、第６時間デジタル変換器である。

ストップ用発振回路６０は、信号ＳＴＰの遷移タイミングで発振を開始して、第２信号用発振クロック信号である発振クロック信号ＣＫＳＰを生成する。

発振回路６２は、クロック信号ＴＣＫ１の遷移タイミングで発振を開始して、発振クロック信号ＣＫＳＰとは周波数が異なる発振クロック信号ＣＫＦ４を生成する。発振クロック信号ＣＫＦ４は第４発振クロック信号であり、発振クロック信号ＣＫＳＰよりも周波数が高くなっている。発振回路６３は、クロック信号ＴＣＫ２の遷移タイミングで発振を開始して、発振クロック信号ＣＫＳＰとは周波数が異なる発振クロック信号ＣＫＦ５を生成する。発振クロック信号ＣＫＦ５は第５発振クロック信号であり、発振クロック信号ＣＫＳＰよりも周波数が高くなっている。発振回路６４は、クロック信号ＴＣＫ３の遷移タイミングで発振を開始して、発振クロック信号ＣＫＳＰとは周波数が異なる発振クロック信号ＣＫＦ６を生成する。発振クロック信号ＣＫＦ６は第６発振クロック信号であり、発振クロック信号ＣＫＳＰよりも周波数が高くなっている。

時間デジタル変換器６６は、発振クロック信号ＣＫＳＰと発振クロック信号ＣＫＦ４とに基づいて、デジタル値ＤＧ２１を出力する。デジタル値ＤＧ２１は第２信号用第１デジタル値である。時間デジタル変換器６７は、発振クロック信号ＣＫＳＰと発振クロック信号ＣＫＦ５とに基づいて、デジタル値ＤＧ２２を出力する。デジタル値ＤＧ２２は第２信号用第２デジタル値である。時間デジタル変換器６８は、発振クロック信号ＣＫＳＰと発振クロック信号ＣＫＦ６とに基づいて、デジタル値ＤＧ２３を出力する。デジタル値ＤＧ２３は第２信号用第３デジタル値である。

そして処理回路８０は、デジタル値ＤＧ２１、ＤＧ２２、ＤＧ２３のうちのいずれかを、図１、図２で説明したデジタル値ＤＧ２として用いる。このようにすればクロック信号ＴＣＫ１、ＴＣＫ２、ＴＣＫ３のうち、信号ＳＴＰとの遷移タイミングの時間差を測定するのに適切なクロック信号を選択して、当該時間差を求めることが可能になる。例えば処理回路８０は、信号ＳＴＰとクロック信号ＴＣＫ１の遷移タイミングの時間差が最も小さい場合には、クロック信号ＴＣＫ１に対応するデジタル値ＤＧ２１を選択して、信号ＳＴＰとの遷移タイミングの時間差を表すデジタル値ＤＧ２として用いる。同様に処理回路８０は、信号ＳＴＰとクロック信号ＴＣＫ２の遷移タイミングの時間差が最も小さい場合には、クロック信号ＴＣＫ２に対応するデジタル値ＤＧ２２を選択してデジタル値ＤＧ２として用いる。また信号ＳＴＰとクロック信号ＴＣＫ３の遷移タイミングの時間差が最も小さい場合には、クロック信号ＴＣＫ３に対応するデジタル値ＤＧ２３を選択してデジタル値ＤＧ２として用いる。

例えば処理回路８０は、信号ＳＴＰの遷移タイミングにおける複数の多相クロック信号ＰＣＫ１〜ＰＣＫ９の信号レベルに基づいて、デジタル値ＤＧ２１、ＤＧ２２、ＤＧ２３のうちのいずれをデジタル値ＤＧ２として用いるかを決定する。このようにすれば、信号ＳＴＰの遷移タイミングにおける多相クロック信号ＰＣＫ１〜ＰＣＫ９の信号レベルをモニターすることで、クロック信号ＴＣＫ１、ＴＣＫ２、ＴＣＫ３のうち、信号ＳＴＰとの遷移タイミングの時間差を測定するのに適切なクロック信号を選択して、当該時間差を測定できるようになる。

図８は、発振クロック信号ＣＫＳＡ、ＣＫＦ１の周波数差を利用して、信号ＳＴＡとクロック信号ＴＣＫ１の遷移タイミングの時間差を測定する処理を説明する信号波形図である。図８のＢ１に示すように、発振クロック信号ＣＫＳＡを生成するスタート用発振回路５０は、信号ＳＴＡの遷移タイミングで発振を開始する。またＢ２に示すように、発振クロック信号ＣＫＦ１を生成する発振回路５２は、クロック信号ＴＣＫ１の遷移タイミングで発振を開始する。この場合に発振クロック信号ＣＫＦ１の方が発振クロック信号ＣＫＳＡより周波数が高いため、Ｂ３、Ｂ４において、発振クロック信号ＣＫＦ１の立ち上がりエッジが発振クロック信号ＣＫＳＡの立ち上がりエッジを追い越して、Ｈレベルに変化するようになる。そしてこのように発振クロック信号ＣＫＦ１の立ち上がりエッジが追い越すまでのクロック数をカウントすることで、信号ＳＴＡとクロック信号ＴＣＫ１の遷移タイミングの時間差を、発振クロック信号ＣＫＳＡ、ＣＫＦ１の周波数差に対応する分解能で測定できるようになる。信号ＳＴＡとクロック信号ＴＣＫ２、ＴＣＫ３の遷移タイミングの時間差も同様にして測定できる。

図９は、発振クロック信号ＣＫＳＰ、ＣＫＦ１の周波数差を利用して、信号ＳＴＰとクロック信号ＴＣＫ１の遷移タイミングの時間差を測定する処理を説明する信号波形図である。図９のＢ５に示すように、発振クロック信号ＣＫＳＰを生成するストップ用発振回路６０は、信号ＳＴＰの遷移タイミングで発振を開始する。またＢ６に示すように、発振クロック信号ＣＫＦ４を生成する発振回路６２は、クロック信号ＴＣＫ１の遷移タイミングで発振を開始する。この場合に発振クロック信号ＣＫＦ４の方が発振クロック信号ＣＫＳＰより周波数が高いため、Ｂ７、Ｂ９において、発振クロック信号ＣＫＦ４の立ち上がりエッジが発振クロック信号ＣＫＳＰの立ち上がりエッジを追い越して、Ｈレベルに変化するようになる。そしてこのように発振クロック信号ＣＫＦ４の立ち上がりエッジが追い越すまでのクロック数をカウントすることで、信号ＳＴＰとクロック信号ＴＣＫ１の遷移タイミングの時間差を、発振クロック信号ＣＫＳＰ、ＣＫＦ４の周波数差に対応する分解能で測定できるようになる。信号ＳＴＰとクロック信号ＴＣＫ２、ＴＣＫ３の遷移タイミングの時間差も同様にして測定できる。

なお前述の特許文献１のように、発振クロック信号ＣＫＳＡ、ＣＫＳＰ、ＣＫＦ１〜ＣＫＦ６の周波数を測定して、当該周波数がターゲット周波数になるように調整する調整回路を設けることが望ましい。例えばリング型発振回路であるスタート用発振回路５０、ストップ用発振回路６０、発振回路５２、５３、５４、６２、６３、６４の遅延素子の遅延時間を調整回路により調整する。このようにすることで、時間差の測定の高精度化を図れるようになる。

図１０にカウント回路４２の構成例を示す。カウント回路４２は、カウンター４３、４４、４５を含む。またカウント回路４２は、ＡＮＤ回路ＡＮ１、ＡＮ２、ＡＮ３、ＡＮ４やインバーターＩＮＶを含むことができる。カウンター４３は第１カウンターであり、カウンター４４は第２カウンターであり、カウンター４５は第３カウンターである。

カウンター４３は、クロック信号ＴＣＫ１に基づいて、信号ＳＴＡの遷移タイミングから信号ＳＴＰの遷移タイミングまでにおいてカウント動作を行い、カウント値ＣＮＴ１を出力する。カウント値ＣＮＴ１は第１カウント値である。カウンター４４は、クロック信号ＴＣＫ２に基づいて、信号ＳＴＡの遷移タイミングから信号ＳＴＰの遷移タイミングまでにおいてカウント動作を行い、カウント値ＣＮＴ２を出力する。カウント値ＣＮＴ２は第２カウント値である。カウンター４５は、クロック信号ＴＣＫ３に基づいて、信号ＳＴＡの遷移タイミングから信号ＳＴＰの遷移タイミングまでにおいてカウント動作を行い、カウント値ＣＮＴ３を出力する。カウント値ＣＮＴ３は第３カウント値である。即ち、信号ＳＴＡがＨレベルであり、信号ＳＴＰがＬレベルである期間において、ＡＮＤ回路ＡＮ１の出力がＨレベルになり、ＡＮＤ回路ＡＮ１、ＡＮ２、ＡＮ３を介して、クロック信号ＴＣＫ１、ＴＣＫ２、ＴＣＫ３がカウンター４３、４４、４５に入力されるようになる。これにより、信号ＳＴＡがＬレベルからＨレベルに遷移したタイミングから、信号ＳＴＰがＬレベルからＨレベルに遷移するタイミングまでの期間において、カウンター４３、４４、４５は、各々、クロック信号ＴＣＫ１、ＴＣＫ２、ＴＣＫ３に基づいてカウント動作を行うようになる。そしてカウント結果であるカウント値ＣＮＴ１、ＣＮＴ２、ＣＮＴ３が処理回路８０に出力されるようになる。これにより、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差を、クロック信号ＴＣＫ１、ＴＣＫ２、ＴＣＫ３のカウント動作により、粗い分解能で測定した結果を、カウント値ＣＮＴ１、ＣＮＴ２、ＣＮＴ３として処理回路８０に出力できるようになる。

そして処理回路８０は、カウント値ＣＮＴ１、ＣＮＴ２、ＣＮＴ３のいずれかを、図１、図２で説明したカウント値ＣＮＴとして用いる。このようにすればクロック信号ＴＣＫ１、ＴＣＫ２、ＴＣＫ３のうち、信号ＳＴＡと信号ＳＴＰの時間差を測定するカウント処理に適切なクロック信号を選択して、当該時間差を測定できるようになる。例えば信号ＳＴＡや信号ＳＴＰの遷移タイミングとクロック信号の遷移タイミングが一致してしまうと、カウント値が１クロック分だけずれてしまい、誤差が発生してしまう。この点、図１０のカウント回路４２の構成によれば、クロック信号ＴＣＫ１、ＴＣＫ２、ＴＣＫ３の中から、信号ＳＴＡや信号ＳＴＰの遷移タイミングと一致しないようなクロック信号を選択して、当該クロック信号によるカウント値を、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差を表すカウント値ＣＮＴとして用いることが可能になる。

例えば処理回路８０は、信号ＳＴＡの遷移タイミングにおける複数の多相クロック信号ＰＣＫ１〜ＰＣＫ９の信号レベルに基づいて、カウント値ＣＮＴ１、ＣＮＴ２、ＣＮＴ３のうちのいずれをカウント値ＣＮＴとして用いるかを決定する。このようにすれば、信号ＳＴＡの遷移タイミングにおける多相クロック信号ＰＣＫ１〜ＰＣＫ９の信号レベルをモニターすることで、クロック信号ＴＣＫ１、ＴＣＫ２、ＴＣＫ３のうち、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差を測定するカウント処理に適切なクロック信号を選択して、当該時間差を測定できるようになる。

図１１は本実施形態の詳細な動作例を説明する信号波形図である。図１１では信号ＳＴＡの遷移タイミングＴＭ１と信号ＳＴＰの遷移タイミングＴＭ２の時間差Δｔを測定する。図１１に示すように、図１０のカウンター４３、４４、４５が、クロック信号ＴＣＫ１、ＴＣＫ２、ＴＣＫ３に基づいてカウント値ＣＮＴ１、ＣＮＴ２、ＣＮＴ３のカウント動作を行っている。そして処理回路８０は、時間差Δｔの粗い測定結果として、信号ＳＴＡの遷移タイミングＴＭ１での多相クロック信号ＰＣＫ１〜ＰＣＫ９の信号レベルの情報「０１１０１０１０１」に基づいて、クロック信号ＴＣＫ１に基づくカウント値ＣＮＴ１を選択する。即ち時間差Δｔの粗い測定結果はＣＮＴ１＝３であると測定される。

また図１１においてＤＧＴ１、ＤＧＴ２、ＤＧＴ３は、各々、クロック信号ＴＣＫ１、ＴＣＫ２、ＴＣＫ３の周期に対応するデジタル値であり、既知の値である。ＤＧ１１、ＤＧ１２、ＤＧ１３は、各々、信号ＳＴＡとクロック信号ＴＣＫ１、ＴＣＫ２、ＴＣＫ３の遷移タイミングの時間差に対応するデジタル値であり、図７に示すように時間デジタル変換器５６、５７、５８により求められる。ＤＧ２１、ＤＧ２２、ＤＧ２３は、各々、信号ＳＴＰとクロック信号ＴＣＫ１、ＴＣＫ２、ＴＣＫ３の遷移タイミングの時間差に対応するデジタル値であり、図７に示すように時間デジタル変換器６６、６７、６８により求められる。そして処理回路８０は例えば下記の式（１）に基づいて時間差Δｔを求める。

Δｔ＝ＣＮＴ１×ＲＳＬＣ＋（ＤＧ１３−ＤＧ２１）×ＲＳＬＦ＋ＤＧＴ３ （１）

上式（１）においてＲＳＬＣは時間測定の粗い分解能であり、クロック信号ＴＣＫ１、ＴＣＫ２、ＴＣＫ３の周波数に対応する分解能である。例えばクロック信号ＴＣＫ１、ＴＣＫ２、ＴＣＫ３の周波数がｆｃ＝５００ＭＨｚである場合には、ＲＳＣＬ＝１／ｆｓ＝２ｎｓになる。ＲＳＬＦは時間測定の精細な分解能であり、例えば発振クロック信号ＣＫＦ１〜ＣＫＦ６の周波数をｆ１、発振クロック信号ＣＫＳＡ、ＣＫＳＰの周波数をｆ２とした場合に、ＲＳＬＦ＝（ｆ１−ｆ２）／ｆ１×ｆ２と表すことができる。

そして上式（１）ではＤＧＴ３は既知の値であるため、カウント値ＣＮＴ１、デジタル値ＤＧ１３、ＤＧ２１を測定することで、時間差Δｔを求めることができる。そして図１１では、ＣＮＴ１は、クロック信号ＴＣＫ１に基づくカウント値であり、図１０のカウンター４３のカウント値である。ＤＧ１３は、信号ＳＴＡとクロック信号ＴＣＫ３の遷移タイミングの時間差に対応するデジタル値であり、図７のスタート用発振回路５０、発振回路５４、時間デジタル変換器５８により測定される。このデジタル値ＤＧ１３は図２のデジタル値ＤＧ１に対応する。ＤＧ２１は、信号ＳＴＰとクロック信号ＴＣＫ１の遷移タイミングの時間差に対応するデジタル値であり、図７のストップ用発振回路６０、発振回路６２、時間デジタル変換器６６により測定される。このデジタル値ＤＧ２１は図２のデジタル値ＤＧ２に対応する。

このように本実施形態では、時間差Δｔの粗い測定値については、クロック信号ＴＣＫ１、ＴＣＫ２、ＴＣＫ３のいずれかのクロック信号のカウント動作によるカウント値により測定する。図１１ではクロック信号ＴＣＫ１のカウント値ＣＮＴ１により、時間差Δｔの粗い測定値を求めている。具体的には、例えば信号ＳＴＡの遷移タイミングでの多相クロック信号ＰＣＫ１〜ＰＣＫ９の信号レベルの情報である「０１１０１０１０１」に基づいて、カウント値ＣＮＴ１〜ＣＮＴ３の中からカウント値ＣＮＴ１を選択する。

一方、時間差Δｔの精細な測定値については、信号ＳＴＡとクロック信号ＴＣＫ１、ＴＣＫ２、ＴＣＫ３のいずれかのクロック信号との遷移タイミングの時間差と、信号ＳＴＰとクロック信号ＴＣＫ１、ＴＣＫ２、ＣＫ３のいずれかのクロック信号との遷移タイミングの時間差により測定する。図１１では、信号ＳＴＡとクロック信号ＴＣＫ３の遷移タイミングの時間差に対応するデジタル値ＤＧ１３と、信号ＳＴＰとクロック信号ＴＣＫ１の遷移タイミングの時間差に対応するデジタル値ＤＧ２１とにより、時間差Δｔの精細な測定値を求めている。具体的には、信号ＳＴＡの遷移タイミングでの多相クロック信号ＰＣＫ１〜ＰＣＫ９の信号レベルの情報である「０１１０１０１０１」に基づいて、信号ＳＴＡの遷移タイミングに最も近い遷移タイミングのクロック信号はＴＣＫ３であると判定して、クロック信号ＴＣＫ３に対応するデジタル値ＤＧ１３を選択する。また信号ＳＴＰの遷移タイミングでの多相クロック信号ＰＣＫ１〜ＰＣＫ９の信号レベルの情報である「０１０１０１０１１」に基づいて、信号ＳＴＰの遷移タイミングに最も近い遷移タイミングのクロック信号はＴＣＫ１であると判定して、クロック信号ＴＣＫ１に対応するデジタル値ＤＧ２１を選択する。このように信号ＳＴＡや信号ＳＴＰの遷移タイミングに最も近い遷移タイミングのクロック信号に対応するデジタル値を選択することで、発振クロック信号の累積ジッターによる悪影響を小さくすることが可能になり、時間デジタル変換の高精度化を図れる。

図１２は本実施形態の詳細な他の動作例を説明する信号波形図である。図１２では、処理回路８０は、時間差Δｔの粗い測定結果として、信号ＳＴＡの遷移タイミングＴＭ１での多相クロック信号ＰＣＫ１〜ＰＣＫ９の信号レベルの情報「０１０１０１１０１」に基づいて、クロック信号ＴＣＫ１に基づくカウント値ＣＮＴ１を選択する。即ち時間差Δｔの粗い測定結果はＣＮＴ１＝２であると測定される。そして処理回路８０は例えば下記の式（２）に基づいて時間差Δｔを求める。

Δｔ＝ＣＮＴ１×ＲＳＬＣ＋（ＤＧ１１−ＤＧ２２）×ＲＳＬＦ＋ＤＧＴ１ （２）

上式（２）ではＤＧＴ１は既知の値であるため、カウント値ＣＮＴ１、デジタル値ＤＧ１１、ＤＧ２２を測定することで、時間差Δｔを求めることができる。そして図１２では、ＣＮＴ１は、クロック信号ＴＣＫ１に基づくカウント値であり、図１０のカウンター４３のカウント値である。ＤＧ１１は、信号ＳＴＡとクロック信号ＴＣＫ１の遷移タイミングの時間差に対応するデジタル値であり、図７のスタート用発振回路５０、発振回路５２、時間デジタル変換器５６により測定される。このデジタル値ＤＧ１１は図２のデジタル値ＤＧ１に対応する。ＤＧ２２は、信号ＳＴＰとクロック信号ＴＣＫ２の遷移タイミングの時間差に対応するデジタル値であり、図７のストップ用発振回路６０、発振回路６３、時間デジタル変換器６７により測定される。このデジタル値ＤＧ２２は図２のデジタル値ＤＧ２に対応する。

このように図１２では、時間差Δｔの粗い測定値については、クロック信号ＴＣＫ１のカウント値ＣＮＴ１により求めている。具体的には、例えば信号ＳＴＡの遷移タイミングでの多相クロック信号ＰＣＫ１〜ＰＣＫ９の信号レベルの情報である「０１０１０１１０１」に基づいて、カウント値ＣＮＴ１〜ＣＮＴ３の中からカウント値ＣＮＴ１を選択する。

一方、時間差Δｔの精細な測定値については、信号ＳＴＡとクロック信号ＴＣＫ１の遷移タイミングの時間差に対応するデジタル値ＤＧ１１と、信号ＳＴＰとクロック信号ＴＣＫ２の遷移タイミングの時間差に対応するデジタル値ＤＧ２２により求めている。具体的には、信号ＳＴＡの遷移タイミングでの多相クロック信号ＰＣＫ１〜ＰＣＫ９の信号レベルの情報である「０１０１０１１０１」に基づいて、信号ＳＴＡの遷移タイミングに最も近い遷移タイミングのクロック信号はＴＣＫ１であると判定して、クロック信号ＴＣＫ１に対応するデジタル値ＤＧ１１を選択する。また信号ＳＴＰの遷移タイミングでの多相クロック信号ＰＣＫ１〜ＰＣＫ９の信号レベルの情報である「１０１０１００１０」に基づいて、信号ＳＴＰの遷移タイミングに最も近い遷移タイミングのクロック信号はＴＣＫ２であると判定して、クロック信号ＴＣＫ２に対応するデジタル値ＤＧ２２を選択する。このように信号ＳＴＡや信号ＳＴＰの遷移タイミングに最も近い遷移タイミングのクロック信号に対応するデジタル値を選択することで、発振クロック信号の累積ジッターによる悪影響を小さくすることが可能になり、時間デジタル変換の高精度化を図れる。

図１３、図１４はクロック信号の選択手法についての説明図である。ここでは時間差Δｔの粗い測定値を求める際のクロック信号の選択手法について説明する。図１３、図１４において、［１］、［２］、［３］・・・・［９］は、例えば信号ＳＴＡの遷移タイミングでの多相クロック信号ＰＣＫ１〜ＰＣＫ９の信号レベルに対応するものであり、例えば図４のラッチ回路２４が出力するラッチ信号ＬＳＴＡ［１：９］である。図１１、図１２に示すように、偶数番目の多相クロック信号では、奇数番目の多相クロック信号に対して信号レベルが反転している。そこで説明を分かりやすくするために、図１４では、偶数番目の多相クロック信号に対応するラッチ信号ＬＳＴＡ［１：９］の論理レベルを反転させている。

例えば図１３、図１４のＮｏ１２は、多相クロック信号ＰＣＫ２の立ち上がりエッジと多相クロック信号ＰＣＫ３の立ち下がりエッジの間で信号ＳＴＡが遷移している場合である。この場合には、図１１、図１２から明らかなように、多相クロック信号ＰＣＫ１に対応するクロック信号ＴＣＫ１を選択することで、信号ＳＴＡとクロック信号ＴＣＫ１の遷移タイミングが重なることがないため、適切なカウント動作を実現できる。同様にしてＮｏ１３、Ｎｏ１４、Ｎｏ１５、Ｎｏ１６、Ｎｏ１７の場合にも、クロック信号ＴＣＫ１を選択する。例えばＮｏ１７は、多相クロック信号ＰＣＫ７の立ち下がりエッジと多相クロック信号ＰＣＫ８の立ち上がりエッジの間で信号ＳＴＡが遷移している場合であるが、多相クロック信号ＰＣＫ１に対応するクロック信号ＴＣＫ１を用いることで、適正なカウント動作を実現できる。

また図１３、図１４のＮｏ０は、多相クロック信号ＰＣＫ８の立ち上がりエッジと多相クロック信号ＰＣＫ９の立ち下がりエッジの間で信号ＳＴＡが遷移している場合である。この場合には、図１１、図１２から明らかなように、多相クロック信号ＰＣＫ７に対応するクロック信号ＴＣＫ２を選択することで、適切なカウント動作を実現できる。同様にしてＮｏ１、Ｎｏ２、ＮＯ３、Ｎｏ４、Ｎｏ５の場合にも、クロック信号ＴＣＫ２を選択する。例えばＮｏ５は、多相クロック信号ＰＣＫ４の立ち下がりエッジと多相クロック信号ＰＣＫ５の立ち上がりエッジの間で信号ＳＴＡが遷移している場合であるが、多相クロック信号ＰＣＫ７に対応するクロック信号ＴＣＫ２を用いることで、適正なカウント動作を実現できる。

また図１３、図１４のＮｏ６は、多相クロック信号ＰＣＫ５の立ち上がりエッジと多相クロック信号ＰＣＫ６の立ち下がりエッジの間で信号ＳＴＡが遷移している場合である。この場合には、図１１、図１２から明らかなように、多相クロック信号ＰＣＫ４に対応するクロック信号ＴＣＫ３を選択することで、適切なカウント動作を実現できる。同様にしてＮｏ７、Ｎｏ８、ＮＯ９、Ｎｏ１０、Ｎｏ１１の場合にも、クロック信号ＴＣＫ３を選択する。例えばＮｏ１１は、多相クロック信号ＰＣＫ１の立ち下がりエッジと多相クロック信号ＰＣＫ２の立ち上がりエッジの間で信号ＳＴＡが遷移している場合であるが、多相クロック信号ＰＣＫ４に対応するクロック信号ＴＣＫ３を用いることで、適正なカウント動作を実現できる。

以上のように信号ＳＴＡの遷移タイミングでの多相クロック信号ＰＣＫ１〜ＰＣＫ９の信号レベルをモニターすることで、カウント値のカウント動作に適切なクロック信号を選択できる。同様に、信号ＳＴＡや信号ＳＴＰの遷移タイミングでの多相クロック信号ＰＣＫ１〜ＰＣＫ９の信号レベルをモニターすることで、信号ＳＴＡや信号ＳＴＰの遷移タイミングに最も近い遷移タイミングで変化するクロック信号を選択できるようになる。

３．物理量測定装置、電子機器、移動体
図１５に、本実施形態の物理量測定装置４００の構成例を示す。物理量測定装置４００は、本実施形態の回路装置１０と、回路装置１０からのデジタル値ＤＱに基づく処理を行う処理装置４３０を含む。回路装置１０には、時間デジタル変換の基準となるクロック信号を生成するための振動子ＸＴＡＬが接続されている。処理装置４３０は、回路装置１０からの時間デジタル変換結果であるデジタル値ＤＱに基づいて、時間デジタル変換を利用した種々の処理を実行する。また物理量測定装置４００は、発光部４１０と、対象物からの反射光を受光する受光部４２０を含むことができる。発光部４１０は光源となるものであり、受光部４２０は受光センサーである。処理装置４３０は、ＣＰＵ等のプロセッサーやメモリーにより実現され、発光部４１０に発光制御信号ＰＳＴＡを出力する。

処理装置４３０からの発光制御信号ＰＳＴＡに基づいて発光部４１０が発光し、発光制御信号ＰＳＴＡが信号ＳＴＡとして回路装置１０に入力され、受光部４２０の受光信号が信号ＳＴＰとして回路装置１０に入力される。このようにすれば、対象物までの距離を物理量として測定するＴＯＦ方式の距離測定装置を実現できる。なお、発光制御信号ＰＳＴＡは、物理量測定装置４００の外部から入力される信号であってもよい。

図１６に、本実施形態の電子機器５００の構成例を示す。この電子機器５００は、本実施形態の回路装置１０と、回路装置１０からのデジタル値ＤＱに基づく処理を行う処理装置５２０を含む。回路装置１０には、時間デジタル変換の基準となるクロック信号を生成するための振動子ＸＴＡＬが接続されている。処理装置５２０は、回路装置１０からの時間デジタル変換結果であるデジタル値ＤＱに基づいて、時間デジタル変換を利用した種々の処理を実行する。また電子機器５００は、通信インターフェース５１０、操作インターフェース５３０、表示部５４０、メモリー５５０、アンテナＡＮＴを含むことができる。

電子機器５００は、例えば距離、時間、流速又は流量等の物理量を計測する計測機器、生体情報を測定する生体情報測定機器、車載機器、或いは基地局又はルーター等のネットワーク関連機器である。生体情報測定機器は例えば超音波測定装置、脈波計又は血圧測定装置等である。車載機器は例えば自動運転用の機器等である。また電子機器５００は、頭部装着型表示装置や時計関連機器などのウェアラブル機器、ロボット、印刷装置、投影装置、スマートフォン等の携帯情報端末、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などであってもよい。

通信インターフェース５１０は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理装置５２０は、電子機器５００の制御処理や、通信インターフェース５１０を介して送受信されるデータの種々のデジタル処理などを行う。処理装置５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作インターフェース５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。メモリー５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーにより実現できる。

図１７に、本実施形態の回路装置１０を含む移動体の例を示す。移動体は、回路装置１０と、回路装置１０からのデジタル値ＤＱに基づいて処理を行う処理装置２２０を含む。処理装置２２０は、回路装置１０からの時間デジタル変換結果であるデジタル値ＤＱに基づいて、時間デジタル変換を利用した種々の処理を実行する。例えば自動運転用の処理などを実行する。本実施形態の回路装置１０は、例えば、車、飛行機、バイク、自転車、ロボット、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、車載機器などの各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。図１７は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、本実施形態の回路装置１０を含む制御装置２０８が組み込まれる。制御装置２０８は、回路装置１０の時間デジタル変換を利用して得られた物理量情報に基づいて種々の制御処理を行う。例えば物理量情報として、自動車２０６の周囲の物体の距離情報が測定された場合に、制御装置２０８は、測定された距離情報を用いて自動運転のための種々の制御処理を行う。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。なお本実施形態の回路装置１０が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６やロボット等の移動体に設けられる種々の機器に組み込むことができる。

以上に説明したように本実施形態の回路装置は、周波数が同一で位相が異なる複数の多相クロック信号を生成するクロック信号生成回路を含む。また複数の多相クロック信号のいずれかの多相クロック信号に対応する第ｉクロック信号に基づくカウント動作を行って、第１信号の遷移タイミングと第２信号の遷移タイミングとの時間差に対応するカウント値を求め、第１信号の遷移タイミングから、複数の多相クロック信号のいずれかの多相クロック信号に対応する第ｊクロック信号の遷移タイミングまでの時間差に対応する第１デジタル値を求め、第２信号の遷移タイミングから、複数の多相クロック信号のいずれかの多相クロック信号に対応する第ｋクロック信号の遷移タイミングまでの時間差に対応する第２デジタル値を求める時間デジタル変換回路と、カウント値と第１デジタル値と第２デジタル値とに基づいて、第１信号の遷移タイミングと第２信号の遷移タイミングとの時間差に対応するデジタル値を求める処理回路を含む。

本実施形態によれば、周波数が同一で位相が異なる複数の多相クロック信号が生成される。そして第ｉクロック信号に基づくカウント動作が行われて、第１信号と第２信号の遷移タイミングの時間差に対応するカウント値が求められる。また第１信号の遷移タイミングから第ｊクロック信号の遷移タイミングまでの時間差に対応する第１デジタル値が求められ、第２信号の遷移タイミングから第ｋクロック信号の遷移タイミングまでの時間差に対応する第２デジタル値が求められる。そして、求められたカウント値、第１デジタル値、第２デジタル値に基づいて、第１信号の遷移タイミングと第２信号の遷移タイミングとの時間差に対応するデジタル値が求められる。このようにすれば、第ｉクロック信号のカウント動作によるカウント値を求めることで、時間差についての粗い時間測定が行われ、第１信号と第ｊクロック信号の遷移タイミングの時間差に対応する第１デジタル値と、第２信号と第ｋクロック信号の遷移タイミングの時間差に対応する第２デジタル値を求めることで、時間差についての精細な時間測定が行われるようになる。従って、第１信号と第２信号の遷移タイミングの時間差が長くなった場合にも、これに対応することができ、クロックジッターが積算されることによる時間デジタル変換の測定精度の低下を抑制できる回路装置の提供が可能になる。

また本実施形態では、時間デジタル変換回路は、第ｉクロック信号に基づいて、第１信号の遷移タイミングから第２信号の遷移タイミングまでにおいてカウント動作を行い、カウント値を出力するカウント回路を含んでもよい。

このようにすれば、第１信号の遷移タイミングから第２信号の遷移タイミングまでの時間差に対応するカウント値を求めることができ、時間差についての粗い時間測定が可能になる。

また本実施形態では、クロック信号生成回路は、複数の中間ノードから複数の多相クロック信号を出力するリング型発振回路を含んでもよい。

このようにすれば、リング型発振回路の複数の中間ノードから、周波数が同一で位相が異なる複数の多相クロック信号を出力できるようになる。

また本実施形態では、クロック信号生成回路は、リング型発振回路が電圧制御発振回路として設けられ、振動子を用いて生成された基準クロック信号に位相同期した複数の多相クロック信号を生成するＰＬＬ回路を含んでもよい。

このように、クロック信号生成回路にＰＬＬ回路を設けることで、基準クロック信号に同期した複数の多相クロック信号を生成できると共に、多相クロック信号の周波数を、基準クロック信号の周波数を逓倍した周波数に設定できるようになる。

また本実施形態では、時間デジタル変換回路は、第１信号の遷移タイミングで発振を開始して、第１信号用発振クロック信号を生成する第１信号用発振回路と、第ｊクロック信号の遷移タイミングで発振を開始して、第１信号用発振クロック信号とは周波数が異なる第ｊ発振クロック信号を生成する第ｊ発振回路と、第１信号用発振クロック信号と第ｊ発振クロック信号とに基づいて、第１デジタル値を出力する第１時間デジタル変換器を含んでもよい。また第２信号の遷移タイミングで発振を開始して、第２信号用発振クロック信号を生成する第２信号用発振回路と、第ｋクロック信号の遷移タイミングで発振を開始して、第２信号用発振クロック信号とは周波数が異なる第ｋ発振クロック信号を生成する第ｋ発振回路と、第２信号用発振クロック信号と第ｋ発振クロック信号とに基づいて、第２デジタル値を出力する第２時間デジタル変換器を含んでもよい。

このようにすれば、第１信号と第ｊクロック信号の遷移タイミングの時間差を、第１信号用発振クロック信号と第ｊ発振クロック信号の周波数差に対応する分解能で測定して、第１デジタル値として出力できるようになる。また第２信号と第ｋクロック信号の遷移タイミングの時間差を、第２信号用発振クロック信号と第ｋ発振クロック信号の周波数差に対応する分解能で測定して、第２デジタル値として出力できるようになる。

また本実施形態では、クロック信号生成回路は、複数の多相クロック信号の第１多相クロック信号に対応する第１クロック信号と、第２多相クロック信号に対応する第２クロック信号と、第３多相クロック信号に対応する第３クロック信号を出力し、第ｉクロック信号、第ｊクロック信号、第ｋクロック信号の各々は、第１クロック信号、第２クロック信号及び第３クロック信号のいずれかであってもよい。

このようにすれば、時間デジタル変換回路は、クロック信号生成回路が出力する第１クロック信号、第２クロック信号、第３クロック信号を用いて、カウント値や第１デジタル値、第２デジタル値を出力できるようになる。

また本実施形態では、時間デジタル変換回路は、第１クロック信号に基づいて、第１信号の遷移タイミングから第２信号の遷移タイミングまでにおいてカウント動作を行い、第１カウント値を出力する第１カウンターと、第２クロック信号に基づいて、第１信号の遷移タイミングから第２信号の遷移タイミングまでにおいてカウント動作を行い、第２カウント値を出力する第２カウンターと、第３クロック信号に基づいて、第１信号の遷移タイミングから第２信号の遷移タイミングまでにおいてカウント動作を行い、第３カウント値を出力する第３カウンターを含んでもよい。そして処理回路は、第１カウント値、第２カウント値及び第３カウント値のうちのいずれかをカウント値として用いてもよい。

このようにすれば第１クロック信号、第２クロック信号、第３クロック信号のうち、第１信号と第２信号の時間差を測定するカウント処理に適切なクロック信号を選択して、当該時間差を測定できるようになる。

また本実施形態では、処理回路は、第１信号の遷移タイミングにおける複数の多相クロック信号の信号レベルに基づいて、第１カウント値、第２カウント値及び第３カウント値のうちのいずれをカウント値として用いるかを決定してもよい。

このようにすれば、第１信号の遷移タイミングにおける複数の多相クロック信号の信号レベルをモニターすることで、第１クロック信号、第２クロック信号、第３クロック信号のうち、第１信号と第２信号の時間差を測定するカウント処理に適切なクロック信号を選択して、当該時間差を測定できるようになる。

また本実施形態では、時間デジタル変換回路は、第１信号の遷移タイミングで発振を開始して、第１信号用発振クロック信号を生成する第１信号用発振回路と、第１クロック信号の遷移タイミングで発振を開始して、第１信号用発振クロック信号とは周波数が異なる第１発振クロック信号を生成する第１発振回路と、第２クロック信号の遷移タイミングで発振を開始して、第１信号用発振クロック信号とは周波数が異なる第２発振クロック信号を生成する第２発振回路と、第３クロック信号の遷移タイミングで発振を開始して、第１信号用発振クロック信号とは周波数が異なる第３発振クロック信号を生成する第３発振回路を含んでもよい。また第１信号用発振クロック信号と第１発振クロック信号とに基づいて、第１信号用第１デジタル値を出力する第１時間デジタル変換器と、第１信号用発振クロック信号と第２発振クロック信号とに基づいて、第１信号用第２デジタル値を出力する第２時間デジタル変換器と、第１信号用発振クロック信号と第３発振クロック信号とに基づいて、第１信号用第３デジタル値を出力する第３時間デジタル変換器を含んでもよい。そして処理回路は、第１信号用第１デジタル値、第１信号用第２デジタル値及び第１信号用第３デジタル値のうちのいずれかを第１デジタル値として用いてもよい。

このようにすれば第１クロック信号、第２クロック信号、第３クロック信号のうち、第１信号との遷移タイミングの時間差を測定するのに適切なクロック信号を選択して、当該時間差を測定できるようになるため、時間デジタル変換の高精度化を図れるようになる。

また本実施形態では、処理回路は、第１信号の遷移タイミングにおける複数の多相クロック信号の信号レベルに基づいて、第１信号用第１デジタル値、第１信号用第２デジタル値及び第１信号用第３デジタル値のうちのいずれを第１デジタル値として用いるかを決定してもよい。

このようにすれば、第１信号の遷移タイミングにおける複数の多相クロック信号の信号レベルをモニターすることで、第１信号との遷移タイミングの時間差を測定するのに適切なクロック信号を選択して、当該時間差を測定できるようになる。

また本実施形態では、時間デジタル変換回路は、第２信号の遷移タイミングで発振を開始して、第２信号用発振クロック信号を生成する第２信号用発振回路と、第１クロック信号の遷移タイミングで発振を開始して、第２信号用発振クロック信号とは周波数が異なる第４発振クロック信号を生成する第４発振回路と、第２クロック信号の遷移タイミングで発振を開始して、第２信号用発振クロック信号とは周波数が異なる第５発振クロック信号を生成する第５発振回路と、第３クロック信号の遷移タイミングで発振を開始して、第２信号用発振クロック信号とは周波数が異なる第６発振クロック信号を生成する第６発振回路を含んでもよい。また第２信号用発振クロック信号と第４発振クロック信号とに基づいて、第２信号用第１デジタル値を出力する第４時間デジタル変換器と、第２信号用発振クロック信号と第５発振クロック信号とに基づいて、第２信号用第２デジタル値を出力する第５時間デジタル変換器と、第２信号用発振クロック信号と第６発振クロック信号とに基づいて、第２信号用第３デジタル値を出力する第６時間デジタル変換器を含んでもよい。そして処理回路は、第２信号用第１デジタル値、第２信号用第２デジタル値及び第２信号用第３デジタル値のうちのいずれかを第２デジタル値として用いてもよい。

このようにすれば第１クロック信号、第２クロック信号、第３クロック信号のうち、第２信号との遷移タイミングの時間差を測定するのに適切なクロック信号を選択して、当該時間差を測定できるようになるため、時間デジタル変換の高精度化を図れるようになる。

また本実施形態では、処理回路は、第２信号の遷移タイミングにおける複数の多相クロック信号の信号レベルに基づいて、第２信号用第１デジタル値、第２信号用第２デジタル値及び第２信号用第３デジタル値のうちのいずれを第２デジタル値として用いるかを決定してもよい。

このようにすれば、第２信号の遷移タイミングにおける複数の多相クロック信号の信号レベルをモニターすることで、第２信号との遷移タイミングの時間差を測定するのに適切なクロック信号を選択して、当該時間差を測定できるようになる。

また本実施形態は、上記の回路装置と、回路装置からのデジタル値に基づく処理を行う処理装置と、を含む物理量測定装置に関係する。

また本実施形態は、上記の回路装置と、回路装置からのデジタル値に基づく処理を行う処理装置と、を含む電子機器に関係する。

また本実施形態は、上記の回路装置と、回路装置からのデジタル値に基づく処理を行う処理装置と、を含む移動体に関係する。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また回路装置、クロック信号生成回路、時間デジタル変換回路、処理回路、電子機器、移動体の構成・動作等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…回路装置、２０…クロック信号生成回路、２２…リング型発振回路、
２４、２６…ラッチ回路、２７、２８、２９…デューティー調整回路、
３０…ＰＬＬ回路、３１…位相比較回路、３２…制御電圧生成回路、
３３…チャージポンプ回路、３６…分周回路、３８…発振回路、
４０…時間デジタル変換回路、４２…カウント回路、４３、４４、４５…カウンター、
５０…スタート用発振回路、５１…発振回路、５２…発振回路、
５３、５４、５５…発振回路、５５、５６、５７、５８…時間デジタル変換器、
６０…ストップ用発振回路、６１、６２、６３、６４…発振回路、
６５、６６、６７、６８…時間デジタル変換器、８０…処理回路、
１６０…時間デジタル変換回路、１６２、１６４…発振回路、１６６…処理回路、
２０６…自動車、２０７…車体、２０８…制御装置、２０９…車輪、
２２０…処理装置、４００…物理量測定装置、４１０…発光部、
４２０…受光部、４３０…処理装置、５００…電子機器、
５１０…通信インターフェース、５２０…処理装置、５３０…操作インターフェース、
５４０…表示部、５５０…メモリー、
ＡＮ１、ＡＮ２、ＡＮ３、ＡＮ４…ＡＮＤ回路、
ＣＫＦ、ＣＫＦ１〜ＣＫＦ６、ＣＫＦｊ、ＣＫＦｋ…発振クロック信号、
ＣＫＳ、ＣＫＳＡ、ＣＫＳＰ…発振クロック信号、
ＣＫｉ、ＣＫｊ、ＣＫｋ…クロック信号、
ＣＮＴ、ＣＮＴ１、ＣＮＴ２、ＣＮＴ３…カウント値、
ＤＧ１、ＤＧ１１、ＤＧ１２、ＤＧ１３…デジタル値、
ＤＧ２、ＤＧ２１、ＤＧ２２、ＤＧ２３、ＤＱ…デジタル値
ＩＮＶ、ＩＶ１〜ＩＶ９…インバーター、ＬＳＴＡ…ラッチ信号、
Ｎ１〜Ｎ９…中間ノード、ＯＳＣＫ…基準クロック信号、
ＰＣＫ１〜ＰＣＫ９…多相クロック信号、ＳＴＡ、ＳＴＰ…信号、
ＴＣＫ１、ＴＣＫ２、ＴＣＫ３…クロック信号、ＴＭ１〜ＴＭ４…遷移タイミング、
ＸＴＡＬ…振動子、Δｔ…時間差

Claims (15)

1. 周波数が同一で位相が異なる複数の多相クロック信号を生成するクロック信号生成回路と、
   前記複数の多相クロック信号のいずれかの多相クロック信号に対応する第ｉクロック信号に基づくカウント動作を行って、第１信号の遷移タイミングと第２信号の遷移タイミングとの時間差に対応するカウント値を求め、前記第１信号の遷移タイミングから、前記複数の多相クロック信号のいずれかの多相クロック信号に対応する第ｊクロック信号の遷移タイミングまでの時間差に対応する第１デジタル値を求め、前記第２信号の遷移タイミングから、前記複数の多相クロック信号のいずれかの多相クロック信号に対応する第ｋクロック信号の遷移タイミングまでの時間差に対応する第２デジタル値を求める時間デジタル変換回路と、
   前記カウント値と前記第１デジタル値と前記第２デジタル値とに基づいて、前記第１信号の遷移タイミングと前記第２信号の遷移タイミングとの時間差に対応するデジタル値を求める処理回路と、
   を含むことを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記時間デジタル変換回路は、
   前記第ｉクロック信号に基づいて、前記第１信号の遷移タイミングから前記第２信号の遷移タイミングまでにおいてカウント動作を行い、前記カウント値を出力するカウント回路を含むことを特徴とする回路装置。
3. 請求項１又は２に記載の回路装置において、
   前記クロック信号生成回路は、
   複数の中間ノードから前記複数の多相クロック信号を出力するリング型発振回路を含むことを特徴とする回路装置。
4. 請求項３に記載の回路装置において、
   前記クロック信号生成回路は、
   前記リング型発振回路が電圧制御発振回路として設けられ、振動子を用いて生成された基準クロック信号に位相同期した前記複数の多相クロック信号を生成するＰＬＬ回路を含むことを特徴とする回路装置。
5. 請求項１乃至４のいずれか一項に記載の回路装置において、
   前記時間デジタル変換回路は、
   前記第１信号の遷移タイミングで発振を開始して、第１信号用発振クロック信号を生成する第１信号用発振回路と、
   前記第ｊクロック信号の遷移タイミングで発振を開始して、前記第１信号用発振クロック信号とは周波数が異なる第ｊ発振クロック信号を生成する第ｊ発振回路と、
   前記第１信号用発振クロック信号と前記第ｊ発振クロック信号とに基づいて、前記第１デジタル値を出力する第１時間デジタル変換器と、
   前記第２信号の遷移タイミングで発振を開始して、第２信号用発振クロック信号を生成する第２信号用発振回路と、
   前記第ｋクロック信号の遷移タイミングで発振を開始して、前記第２信号用発振クロック信号とは周波数が異なる第ｋ発振クロック信号を生成する第ｋ発振回路と、
   前記第２信号用発振クロック信号と前記第ｋ発振クロック信号とに基づいて、前記第２デジタル値を出力する第２時間デジタル変換器と、
   を含むことを特徴とする回路装置。
6. 請求項１に記載の回路装置において、
   前記クロック信号生成回路は、
   前記複数の多相クロック信号の第１多相クロック信号に対応する第１クロック信号と、第２多相クロック信号に対応する第２クロック信号と、第３多相クロック信号に対応する第３クロック信号を出力し、
   前記第ｉクロック信号、前記第ｊクロック信号、前記第ｋクロック信号の各々は、前記第１クロック信号、前記第２クロック信号及び前記第３クロック信号のいずれかであることを特徴とする回路装置。
7. 請求項６に記載の回路装置において、
   前記時間デジタル変換回路は、
   前記第１クロック信号に基づいて、前記第１信号の遷移タイミングから前記第２信号の遷移タイミングまでにおいてカウント動作を行い、第１カウント値を出力する第１カウンターと、
   前記第２クロック信号に基づいて、前記第１信号の遷移タイミングから前記第２信号の遷移タイミングまでにおいてカウント動作を行い、第２カウント値を出力する第２カウンターと、
   前記第３クロック信号に基づいて、前記第１信号の遷移タイミングから前記第２信号の遷移タイミングまでにおいてカウント動作を行い、第３カウント値を出力する第３カウンターと、
   を含み、
   前記処理回路は、
   前記第１カウント値、前記第２カウント値及び前記第３カウント値のうちのいずれかを前記カウント値として用いることを特徴とする回路装置。
8. 請求項７に記載の回路装置において、
   前記処理回路は、
   前記第１信号の遷移タイミングにおける前記複数の多相クロック信号の信号レベルに基づいて、前記第１カウント値、前記第２カウント値及び前記第３カウント値のうちのいずれを前記カウント値として用いるかを決定することを特徴とする回路装置。
9. 請求項６乃至８のいずれか一項に記載の回路装置において、
   前記時間デジタル変換回路は、
   前記第１信号の遷移タイミングで発振を開始して、第１信号用発振クロック信号を生成する第１信号用発振回路と、
   前記第１クロック信号の遷移タイミングで発振を開始して、前記第１信号用発振クロック信号とは周波数が異なる第１発振クロック信号を生成する第１発振回路と、
   前記第２クロック信号の遷移タイミングで発振を開始して、前記第１信号用発振クロック信号とは周波数が異なる第２発振クロック信号を生成する第２発振回路と、
   前記第３クロック信号の遷移タイミングで発振を開始して、前記第１信号用発振クロック信号とは周波数が異なる第３発振クロック信号を生成する第３発振回路と、
   前記第１信号用発振クロック信号と前記第１発振クロック信号とに基づいて、第１信号用第１デジタル値を出力する第１時間デジタル変換器と、
   前記第１信号用発振クロック信号と前記第２発振クロック信号とに基づいて、第１信号用第２デジタル値を出力する第２時間デジタル変換器と、
   前記第１信号用発振クロック信号と前記第３発振クロック信号とに基づいて、第１信号用第３デジタル値を出力する第３時間デジタル変換器と、
   を含み、
   前記処理回路は、
   前記第１信号用第１デジタル値、前記第１信号用第２デジタル値及び前記第１信号用第３デジタル値のうちのいずれかを前記第１デジタル値として用いることを特徴とする回路装置。
10. 請求項９に記載の回路装置において、
    前記処理回路は、
    前記第１信号の遷移タイミングにおける前記複数の多相クロック信号の信号レベルに基づいて、前記第１信号用第１デジタル値、前記第１信号用第２デジタル値及び前記第１信号用第３デジタル値のうちのいずれを前記第１デジタル値として用いるかを決定することを特徴とする回路装置。
11. 請求項９又は１０に記載の回路装置において、
    前記時間デジタル変換回路は、
    前記第２信号の遷移タイミングで発振を開始して、第２信号用発振クロック信号を生成する第２信号用発振回路と、
    前記第１クロック信号の遷移タイミングで発振を開始して、前記第２信号用発振クロック信号とは周波数が異なる第４発振クロック信号を生成する第４発振回路と、
    前記第２クロック信号の遷移タイミングで発振を開始して、前記第２信号用発振クロック信号とは周波数が異なる第５発振クロック信号を生成する第５発振回路と、
    前記第３クロック信号の遷移タイミングで発振を開始して、前記第２信号用発振クロック信号とは周波数が異なる第６発振クロック信号を生成する第６発振回路と、
    前記第２信号用発振クロック信号と前記第４発振クロック信号とに基づいて、第２信号用第１デジタル値を出力する第４時間デジタル変換器と、
    前記第２信号用発振クロック信号と前記第５発振クロック信号とに基づいて、第２信号用第２デジタル値を出力する第５時間デジタル変換器と、
    前記第２信号用発振クロック信号と前記第６発振クロック信号とに基づいて、第２信号用第３デジタル値を出力する第６時間デジタル変換器と、
    を含み、
    前記処理回路は、
    前記第２信号用第１デジタル値、前記第２信号用第２デジタル値及び前記第２信号用第３デジタル値のうちのいずれかを前記第２デジタル値として用いることを特徴とする回路装置。
12. 請求項１１に記載の回路装置において、
    前記処理回路は、
    前記第２信号の遷移タイミングにおける前記複数の多相クロック信号の信号レベルに基づいて、前記第２信号用第１デジタル値、前記第２信号用第２デジタル値及び前記第２信号用第３デジタル値のうちのいずれを前記第２デジタル値として用いるかを決定することを特徴とする回路装置。
13. 請求項１乃至１２のいずれか一項に記載の回路装置と、
    前記回路装置からの前記デジタル値に基づく処理を行う処理装置と、
    を含むことを特徴とする物理量測定装置。
14. 請求項１乃至１２のいずれか一項に記載の回路装置と、
    前記回路装置からの前記デジタル値に基づく処理を行う処理装置と、
    を含むことを特徴とする電子機器。
15. 請求項１乃至１２のいずれか一項に記載の回路装置と、
    前記回路装置からの前記デジタル値に基づく処理を行う処理装置と、
    を含むことを特徴とする移動体。

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