JP2019012872A - 振動デバイス、電子機器及び移動体 - Google Patents

Abstract

【課題】処理回路の処理の高性能化等を図りながら複数の発振子と集積回路装置をコンパクトに収容可能な小型の振動デバイス等の提供。【解決手段】振動デバイス５０は、第１、第２の発振子ＸＴＡＬ１、ＸＴＡＬ２と集積回路装置１０を含み、集積回路装置１０は、第１、第２の発振子ＸＴＡＬ１、ＸＴＡＬ２を発振させる第１、第２の発振回路１０１、１０２と、第１の発振子ＸＴＡＬ１を発振させることにより生成された第１のクロック信号と第２の発振子ＸＴＡＬ２を発振させることにより生成された第２のクロック信号の周波数差情報又は周波数比較情報を用いて、処理を行う処理回路を含む。第１の発振子ＸＴＡＬ１は第１の支持部ＳＭ１により集積回路装置１０に支持され、第２の発振子ＸＴＡＬ２は第２の支持部ＳＭ２により集積回路装置１０に支持される。【選択図】図４

Description

本発明は、振動デバイス、電子機器及び移動体等に関する。

圧電振動子などの発振子を発振させてクロック信号を生成する振動デバイスでは、小型化の要求がある。例えば特許文献１には、圧電振動子と、圧電振動子に接続され、クロック信号を発生するクロック信号発生回路と、生成されたクロック信号に基づいて動作するＣＰＵとを含む集積回路がチップ基板に搭載され、当該集積回路が圧電振動子も含めて一体に集積化されてワンチップ化された集積回路装置が開示されている。

また特許文献２には、２つの水晶発振器を用いて時間デジタル変換を実現する従来技術が開示されている。この特許文献２の従来技術では、２つの水晶発振器を用いて第１、第２のクロック信号（クロックパルス）を生成し、エッジ一致検出回路が、第１、第２のクロック信号の立ち下がりエッジが相互に一致する同期点を検出する。そして同期点が検出された場合に、同期カウンターが第１、第２のクロック信号に同期してカウント処理を開始し、カウント処理の結果に基づいて、スタートパルスからストップパルスまでの未知時間を算出する時間測定を行う。

特開２００３−３０９２９６号公報 特開平５−８７９５４号公報

特許文献２の従来技術では、第１、第２のクロック信号を生成する２つの水晶発振器の各々が、別パッケージの水晶発振器で実現されるため、装置の小型化の実現が困難である。また水晶発振器とＩＣチップや回路部品とを接続するクロック信号線の寄生抵抗や寄生容量が大きくなってしまうため、性能の劣化などの問題を招く。一方、特許文献１の従来技術では、集積回路上には１つの発振子が搭載されるだけであり、２つ以上の発振子をコンパクトに収容できる配置構成や接続構成については提案されていなかった。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。

本発明の一態様は、第１の発振子と、第２の発振子と、集積回路装置と、を含み、前記集積回路装置は、前記第１の発振子を発振させる第１の発振回路と、前記第２の発振子を発振させる第２の発振回路と、前記第１の発振子を発振させることにより生成された第１のクロック信号と前記第２の発振子を発振させることにより生成された第２のクロック信号の周波数差情報又は周波数比較情報を用いて、処理を行う処理回路と、を含み、前記第１の発振子は、第１の支持部により前記集積回路装置に支持され、前記第２の発振子は、第２の支持部により前記集積回路装置に支持されることを特徴とする振動デバイスに関係する。

本発明の一態様によれば、第１、第２の発振子を発振させる第１、第２の発振回路と、処理回路とが集積回路装置に設けられる。そして処理回路は、第１、第２の発振子を発振させることで生成された第１、第２のクロック信号の周波数差情報又は周波数比較情報を用いて処理を行う。このようにすれば、第１、第２の発振子を用いて生成された高精度の第１、第２のクロック信号の周波数差や周波数比較の情報を用いて処理を行うことができるため、処理回路の処理の高性能化等を図れる。そして本発明の一態様では、第１、第２の発振子が、各々、第１、第２の支持部により集積回路装置に支持される構造となる。従って、処理回路の処理の高性能化等を図りながら、第１、第２の発振子と集積回路装置をコンパクトに収容可能な小型の振動デバイス等の提供が可能になる。

また本発明の一態様では、前記集積回路装置は、前記第１の発振回路に接続される第１の端子と、前記第１の発振回路に接続される第２の端子と、を含み、前記第１の支持部は、前記集積回路装置の前記第１の端子と前記第１の発振子の一方側電極の端子電極とを電気的に接続する支持部であってもよい。

このようにすれば、第１の発振子を集積回路装置により支持するための第１の支持部を活用して、集積回路装置の第１の発振回路に接続される第１の端子を、第１の発振子の一方側電極の端子電極に電気的に接続できるようになる。

また本発明の一態様では、前記集積回路装置は、前記第２の発振回路に接続される第３の端子と、前記第２の発振回路に接続される第４の端子と、を含み、前記第２の支持部は、前記集積回路装置の前記第３の端子と前記第２の発振子の一方側電極の端子電極とを電気的に接続する支持部であってもよい。

このようにすれば、第２の発振子を集積回路装置により支持するための第２の支持部を活用して、集積回路装置の第２の発振回路に接続される第３の端子を、第２の発振子の一方側電極の端子電極に電気的に接続できるようになる。

また本発明の一態様では、前記処理回路は、前記第１の発振回路及び前記第２の発振回路の少なくとも一方の発振回路の発振信号の発振周波数及び位相の少なくとも一方を制御する制御部を含んでもよい。

このように発振信号の発振周波数や位相を制御すれば、第１、第２のクロック信号の周波数関係や位相関係を適切な関係に設定することが可能になる。

また本発明の一態様では、前記処理回路は、前記第１のクロック信号と前記第２のクロック信号とに基づいて、時間をデジタル値に変換する時間デジタル変換回路を含んでもよい。

このようにすれば、第１、第２のクロック信号を用いた高精度の時間デジタル変換処理を実現できるようになる。

また本発明の一態様では、前記時間デジタル変換回路は、前記第１のクロック周波数をｆ１とし、前記第２のクロック周波数をｆ２とした場合に、Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）となる分解能Δｔで、時間をデジタル値に変換してもよい。

このようにすれば、例えば第１、第２のクロック周波数の周波数差を小さくしたり、第１、第２のクロック周波数を高い周波数にすることで、分解能を小さくできるようになり、時間デジタル変換の高性能化を実現できる。

また本発明の一態様では、前記時間デジタル変換回路は、第１の信号と第２の信号の遷移タイミングの時間差をデジタル値に変換してもよい。

このようにすれば、第１、第２の信号の遷移タイミングの時間差を、第１、第２の発振子により生成された第１、第２のクロック信号を用いて、高精度でデジタル値に変換できるようになる。

また本発明の一態様では、前記第１のクロック信号と前記第２のクロック信号の位相同期タイミングの後、第１のクロックサイクル〜第ｉのクロックサイクルでの前記第１のクロック信号と前記第２のクロック信号の遷移タイミングの時間差であるクロック間時間差が、Δｔ〜ｉ×Δｔ（Δｔは分解能、ｉは２以上の整数）である場合に、前記時間デジタル変換回路は、前記第１の信号と前記第２の信号の前記時間差が、前記クロック間時間差であるΔｔ〜ｉ×Δｔのいずれに対応するのかを特定することで、前記デジタル値を求めてもよい。

このようにすれば、位相同期タイミング後、例えばΔｔずつ増えて行くクロック間時間差を有効利用して、第１、第２の信号の時間差をデジタル値に変換できるようになる。

また本発明の一態様では、第３の発振子を含み、前記集積回路装置は、前記第３の発振子を発振させて基準クロック信号を生成する第３の発振回路と、前記第１のクロック信号と前記基準クロック信号との位相同期を行う第１のＰＬＬ回路と、前記第２のクロック信号と前記基準クロック信号との位相同期を行う第２のＰＬＬ回路と、を含んでもよい。

このように第１、第２のＰＬＬ回路を用いて位相同期を行うことで、１つのＰＬＬ回路により第１、第２のクロック信号の位相同期を行う場合に比べて、位相同期の頻度を高めることが可能になり、第１、第２のクロック信号を用いた時間デジタル変換の高性能化を実現できるようになる。

また本発明の一態様では、前記集積回路装置は、前記第１のクロック信号を前記時間デジタル変換回路に供給する第１の信号線と、前記第２のクロック信号を前記時間デジタル変換回路に供給する第２の信号線と、を含み、前記第１の信号線と前記第２の信号線の間にシールド線が配線されてもよい。

このようにすれば、第１、第２のクロック信号の一方のクロック信号のクロックノイズ等が他方のクロック信号に与える悪影響をシールド線により低減でき、第１、第２のクロック信号を用いた時間デジタル変換の高性能化を実現できるようになる。

また本発明の一態様では、前記集積回路装置は、第１のシールド線と第２のシールド線とを含み、前記第１の信号線は、前記第１のシールド線と前記シールド線との間に配線され、前記第２の信号線は、前記第２のシールド線と前記シールド線との間に配線されてもよい。

このようにすれば、クロックノイズ以外のノイズが第１のクロック信号に与える悪影響については第１のシールド線により低減でき、クロックノイズ以外のノイズが第２のクロック信号に与える悪影響については第２のシールド線により低減できるため、時間デジタル変換の高性能化を図れる。

また本発明の一態様では、前記処理回路は、前記第１のクロック信号と前記第２のクロック信号の周波数差情報又は周波数比較情報に基づいて、周波数補正処理を行う周波数補正部を含んでもよい。

このようにすれば、第１、第２のクロック信号の周波数差情報又は周波数比較情報を利用した高精度の周波数補正処理を実現できるようになる。

また本発明の一態様では、前記周波数補正部は、前記周波数差情報又は前記周波数比較情報に基づいて、発振周波数の温度特性の補償処理を行ってもよい。

このようにすれば、第１、第２のクロック信号の周波数差情報又は周波数比較情報を利用して、温度変動による発振周波数の変動を抑制できるようになる。

また本発明の他の態様は、上記の振動デバイスを含む電子機器に関係する。

また本発明の他の態様は、上記の振動デバイスを含む移動体に関係する。

本実施形態の振動デバイスの構成例を示す平面図。 本実施形態の振動デバイスの構成例を示す斜視図。 本実施形態の集積回路装置、振動デバイスの構成例。 複数の発振子を支持部により集積回路装置に支持させる構成の説明図。 バンプ接続の詳細例を説明する断面図。 集積回路装置のレイアウト配置例。 発振信号の発振周波数の制御の説明図。 発振信号の位相の制御の説明図。 信号ＳＴＡ、ＳＴＰを用いた物理量測定の例を示す図。 時間デジタル変換の例を説明する信号波形図。 時間デジタル変換の具体方式を説明する信号波形図。 集積回路装置、振動デバイスの詳細な構成例。 詳細な構成例の時間デジタル変換を説明する信号波形図。 発振回路の第１の構成例。 発振回路の第２の構成例。 シールド線の配線手法の説明図。 本実施形態の第１の変形例。 本実施形態の第２の変形例。 電子機器の構成例。 移動体の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．振動デバイス
図１、図２に本実施形態の振動デバイス５０の構成例を示す。図１は、振動デバイス５０を上側から見た平面図であり、図２は斜め上側から見た斜視図である。振動デバイス５０は、発振子ＸＴＡＬ１、ＸＴＡＬ２（第１、第２の発振子）と集積回路装置１０を含む。また発振子ＸＴＡＬ３（第３の発振子）を更に含むことができる。なお図１、図２は振動デバイス５０に３つの発振子が設けられる構成例であるが、本実施形態はこれに限定されず、振動子の個数は２つでもよいし、４つ以上であってもよい。

本実施形態では、集積回路装置１０から発振子ＸＴＡＬ１〜ＸＴＡＬ３へと向かう方向を上方向として、その反対方向を下方向としている。例えば振動デバイス５０のパッケージ５２の蓋部側が上方向側であり、底部側が下方向側である。図１、図２において方向ＤＲ３（第３の方向）は下方向であり、振動デバイス５０が有する集積回路装置１０（半導体チップ）の基板（半導体基板）に直交（交差）する方向である。方向ＤＲ１、ＤＲ２（第１、第２の方向）は方向ＤＲ３に直交する方向であり、方向ＤＲ１とＤＲ２は互いに直交する。方向ＤＲ１は振動デバイス５０のパッケージ５２の第１の辺に沿った方向であり、方向ＤＲ２はパッケージ５２の第１の辺に直交する第２の辺に沿った方向である。

振動デバイス５０はパッケージ５２を有し、パッケージ５２は、箱状のベース部５３と枠部５４（囲繞部）を有する。枠部５４の上面には不図示の蓋部が接合される。パッケージ５２のベース部５３には凹部が設けられ、凹部により形成される収容空間Ｓに、発振子ＸＴＡＬ１〜ＸＴＡＬ３と集積回路装置１０が、蓋部により気密封止されて収容される。

パッケージ５２の枠部５４の内側周縁部には、段差部６０、６３、６６が設けられる。ベース部５３の凹部は、内底面と段差部６０、６３、６６の二段構造（ロフト構造）となっており、内底面に集積回路装置１０が実装される。段差部６０、６３、６６の各々には、電極６１、６４、６７などの複数の電極が形成されている。電極６１、６４、６７は、ボンディングワイヤー６２、６５、６８を介して集積回路装置１０の対応する端子（パッド）に電気的に接続される。電極６１、６４、６７は、パッケージ５２の内部配線等を介して、パッケージ５２の外底面（外側底面）に設けられた外部接続端子に電気的に接続される。これにより集積回路装置１０の端子が対応する外部接続端子に電気的に接続されるようになる。

発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３は、例えば水晶振動片などの振動片（圧電振動片）により実現される。例えばカット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動片などにより実現される。但し本実施形態の発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３は、これに限定されず、例えば厚みすべり振動型以外の振動片や、水晶以外の材料で形成された圧電振動片などの種々の振動片により実現できる。

発振子ＸＴＡＬ１は、基板ＰＳ１（圧電基板）と上部電極ＥＵ１（広義には他方側電極）と下部電極ＥＤ１（広義には一方側電極。不図示）を有する。基板ＰＳ１は水晶などの圧電材料で形成された平板状の基板である。上部電極ＥＵ１（表面電極）は基板ＰＳ１の上面（第１の主面）に形成され、下部電極ＥＤ１（裏面電極）は基板ＰＳ１の下面（第２の主面）に形成される。上部電極ＥＵ１は、矩形状（略矩形状）の励振電極ＸＵ１と、矩形状（略矩形状）の端子電極ＴＵ１と、励振電極ＸＵ１と端子電極ＴＵ１を接続する接続電極を有する。下部電極ＥＤ１も、不図示の励振電極ＸＤ１と端子電極ＴＤ１と接続電極を有する。上部電極ＥＵ１の励振電極ＸＵ１は、下部電極ＥＤ１の励振電極ＸＤ１と基板ＰＳ１を挟んで対向するように設けられる。上部電極ＥＵ１の端子電極ＴＵ１は、下部電極ＥＤ１の端子電極ＴＤ１と基板ＰＳ１を挟んで対向するように設けられる。そして励振電極ＸＵ１、ＸＤ１間に電圧が印加されることで、厚みすべりによる振動が実現される。この場合、励振電極ＸＵ１、ＸＤ１での基板ＰＳ１の肉厚（方向ＤＲ３での厚さ）が薄くなった構造を採用できる。このように本実施形態の発振子ＸＴＡＬ１は、励振電極ＸＵ１、ＸＤ１のみならず、端子電極ＴＵ１、ＴＤ１や接続電極も基板ＰＳ１に密着（積層、蒸着）して形成された構造となっている。

発振子ＸＴＡＬ２は、基板ＰＳ２と上部電極ＥＵ２（他方側電極）と下部電極ＥＤ２（一方側電極）を有する。上部電極ＥＵ２は、励振電極ＸＵ２と端子電極ＴＵ２と接続電極を有する。下部電極ＥＤ２は、励振電極ＸＤ２と端子電極ＴＤ２と接続電極を有する。発振子ＸＴＡＬ３は、基板ＰＳ３と上部電極ＥＵ３（他方側電極）と下部電極ＥＤ３（一方側電極）を有する。上部電極ＥＵ３は、励振電極ＸＵ３と端子電極ＴＵ３と接続電極を有する。下部電極ＥＤ３は、励振電極ＸＤ３と端子電極ＴＤ３と接続電極を有する。これらの発振子ＸＴＡＬ２、ＸＴＡＬ３の電極等の構造は発振子ＸＴＡＬ１と同様であるため、詳細な説明は省略する。なお一方側電極である下部電極ＥＤ１、ＥＤ２、ＥＤ３は、例えば第３の方向側（集積回路装置側）の電極であり、他方側電極である上部電極ＥＵ１、ＥＵ２、ＥＵ３は、例えば第３の方向（ＤＲ３）と反対方向の第４の方向側の電極である。

図３に本実施形態の集積回路装置１０や集積回路装置１０を含む振動デバイス５０の構成例を示す。なお集積回路装置１０、振動デバイス５０は図３の構成に限定されず、これらの一部の構成要素（例えば発振子ＸＴＡＬ３、発振回路１０３、処理回路１２）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。振動デバイス５０は集積回路装置１０と発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３を含む。集積回路装置１０は、発振子ＸＴＡＬ１、ＸＴＡＬ２を発振させる発振回路１０１、１０２（第１、第２の発振回路）と、発振回路１０１に接続される端子Ｐ１、Ｐ２（第１、第２の端子）と、発振回路１０２に接続される端子Ｐ３、Ｐ４（第３、第４の端子）を含む。また集積回路装置１０は、発振子ＸＴＡＬ３を発振させる発振回路１０３（第３の発振回路）と、発振回路１０３に接続される端子Ｐ５、Ｐ６（第５、第６の端子）を含むことができる。また集積回路装置１０は処理回路１２を含むことができる。なお発振子ＸＴＡＬ３を設けない変形実施も可能であり、この場合には発振回路１０３、端子Ｐ５、Ｐ６の構成を省略できる。

端子Ｐ１〜Ｐ６は集積回路装置１０の外部端子であり、例えばパッドと呼ばれる端子である。発振回路１０１、１０２、１０３の回路構成としては後述の図１４、図１５に示す構成等を採用できる。この場合に端子Ｐ１、Ｐ３、Ｐ５は、各々、発振回路１０１、１０２、１０３の出力側（ドレイン側、コレクター側）と入力側（ゲート側、ベース側）の一方に接続され、端子Ｐ２、Ｐ４、Ｐ６は、出力側と入力側の他方に接続される。

発振回路１０１、１０２は、各々、発振子ＸＴＡＬ１、ＸＴＡＬ２を用いた発振動作により、クロック周波数ｆ１、ｆ２（第１、第２のクロック周波数）のクロック信号ＣＫ１、ＣＫ２（第１、第２のクロック信号）を生成する。発振回路１０３は、発振子ＸＴＡＬ３を用いた発振動作により、クロック周波数ｆｒ（第３のクロック周波数、基準クロック周波数）のクロック信号ＣＫＲ（第３のクロック信号、基準クロック信号）を生成する。クロック周波数ｆ１、ｆ２、ｆｒは例えば互いに異なった周波数となっている。発振子ＸＴＡＬ１〜ＸＴＡＬ３は検出電極を有さず、発振回路１０１〜１０３は、検出電極からの検出信号によるフィードバック制御を行うことなく発振子ＸＴＡＬ１〜ＸＴＡＬ３を発振させる回路である。処理回路１２は、発振子ＸＴＡＬ１、ＸＴＡＬ２を用いて生成されたクロック信号ＣＫ１、ＣＫ２に基づいて処理を行う。

そして本実施形態の振動デバイス５０では、発振子ＸＴＡＬ１、ＸＴＡＬ２を発振させいる発振回路１０１、１０２と処理回路１２が、集積回路装置１０に設けられる。そして処理回路１２は、発振子ＸＴＡＬ１を発振させることにより生成されたクロック信号ＣＫ１と発振子ＸＴＡＬ２を発振させることにより生成されたクロック信号ＣＫ２の周波数差情報又は周波数比較情報を用いて、処理を行う。例えばクロック信号ＣＫ１、ＣＫ２の周波数差や周波数比較の情報を用いて、後述するように、発振信号の発振周波数又は位相の制御処理、時間デジタル変換処理、或いは周波数補正処理などの種々の処理を行う。このようにすれば、発振子ＸＴＡＬ１、ＸＴＡＬ２を用いて生成された高精度のクロック信号ＣＫ１、ＣＫ２の周波数差や周波数比較の情報を用いて処理を行うことができるため、処理回路１２の処理の高性能化等を図れる。そして本実施形態では、図４に示すように、発振子ＸＴＡＬ１は、支持部ＳＭ１（第１の支持部）により集積回路装置１０に支持され、発振子ＸＴＡＬ２は、支持部ＳＭ２（第２の支持部）により集積回路装置１０に支持される。従って、処理回路１２の処理の高性能化等を図りながら、発振子ＸＴＡＬ１、ＸＴＡＬ２と集積回路装置１０をパッケージ５２内にコンパクトに収容可能な小型の振動デバイス５０を実現できるようになる。即ち本実施形態では図４に示すように、集積回路装置１０の直上に、発振子ＸＴＡＬ１、ＸＴＡＬ２を支持部ＳＭ１、ＳＭ２により支持して搭載できる。例えば図４の側面視において、集積回路装置１０と発振子ＸＴＡＬ１、ＸＴＡＬ２とが平行に配置され、且つ、お互いの主面が対向するように実装できる。また支持部ＳＭ１、ＳＭ２の高さを低くすることで、集積回路装置１０の主面と発振子ＸＴＡＬ１、ＸＴＡＬ２の主面の間の距離も短くできる。従って、集積回路装置１０の上方の空間を有効利用して、発振子ＸＴＡＬ１、ＸＴＡＬ２を支持部ＳＭ１、ＳＭ２により支持して実装できるようになり、小型の振動デバイス５０の実現が可能になる。なお発振子ＸＴＡＬ３についても支持部により支持して集積回路装置１０上に実装できる。

また図３に示すように集積回路装置１０は、発振回路１０１に接続される端子Ｐ１、Ｐ２と、発振回路１０２に接続される端子Ｐ３、Ｐ４を含む。この場合に図４に示すように支持部ＳＭ１は、集積回路装置１０の端子Ｐ１と発振子ＸＴＡＬ１の下部電極ＥＤ１の端子電極ＴＤ１とを電気的に接続する支持部であることが望ましい。また支持部ＳＭ２は、集積回路装置１０の端子Ｐ３と発振子ＸＴＡＬ２の下部電極ＥＤ２の端子電極ＴＤ２とを電気的に接続する支持部であることが望ましい。このようにすれば、発振子ＸＴＡＬ１を集積回路装置１０により支持するための支持部ＳＭ１を有効活用して、集積回路装置１０の発振回路１０１に接続される端子Ｐ１を、発振子ＸＴＡＬ１の下部電極ＥＤ１の端子電極ＴＤ１に電気的に接続できるようになる。また発振子ＸＴＡＬ２を集積回路装置１０により支持するための支持部ＳＭ２を有効活用して、集積回路装置１０の発振回路１０２に接続される端子Ｐ３を、発振子ＸＴＡＬ２の下部電極ＥＤ２の端子電極ＴＤ２に電気的に接続できるようになる。

一例としては、本実施形態の振動デバイス５０では、後述の図５で説明するように、集積回路装置１０の端子Ｐ１と発振子ＸＴＡＬ１の下部電極ＥＤ１（ＴＤ１）とがバンプ接続され、集積回路装置１０の端子Ｐ３と発振子ＸＴＡＬ２の下部電極ＥＤ２（ＴＤ２）とがバンプ接続される。例えば金属バンプ等の導電性のバンプ（図５のＢＭＰ）を用いて、発振回路１０１に接続される端子Ｐ１と、発振子ＸＴＡＬ１の下部電極ＥＤ１とが電気的に接続される。またバンプを用いて、発振回路１０２に接続される端子Ｐ３と、発振子ＸＴＡＬ２の下部電極ＥＤ２とが電気的に接続される。即ち、図４の支持部ＳＭ１、ＳＭ２が、端子Ｐ１、Ｐ３と下部電極ＥＤ１、ＥＤ２を電気的に接続するバンプを利用して実現される。ここでバンプは、端子上に形成された突起状の接続電極である。バンプ接続は、例えば端子同士を向かい合わせて金属突起（導電性突起）であるバンプを介して接続する手法である。バンプ接続は、ワイヤーボンディング接続に比べて、接続長を短くできるなどの利点がある。

なおバンプは、樹脂により形成されたバンプのコアを金属でメッキすることで構成される樹脂コアバンプなどであってもよい。また図４の支持部ＳＭ１、ＳＭ２は、バンプ以外の支持部により実現してもよい。例えば集積回路装置１０の端子Ｐ１、Ｐ２の場所とは異なる場所に設けられた支持部ＳＭ１、ＳＭ２を用いて、集積回路装置１０の上方に発振子ＸＴＡＬ１、ＸＴＡＬ２を支持するようにしてもよい。或いは、集積回路装置１０の端子Ｐ１、Ｐ２の場所に、通常のバンプとは形状及び材質の少なくとも一方が異なる導電性の部材を形成し、当該導電性の部材を支持部ＳＭ１、ＳＭ２として、発振子ＸＴＡＬ１、ＸＴＡＬ２を集積回路装置１０の上方に支持するようにしてもよい。このように支持部ＳＭ１、ＳＭ２の配置や構成については種々の変形実施が可能である。

なお本実施形態では図１に示すように、集積回路装置１０の基板に直交（交差）する方向（方向ＤＲ３）での平面視（上側から見た平面視）において、発振子ＸＴＡＬ１と発振回路１０１とが少なくとも一部において重なり、発振子ＸＴＡＬ２と発振回路１０２とが少なくとも一部において重なっている。例えば図１では、発振子ＸＴＡＬ１と発振回路１０１とが全領域で重なっており、発振子ＸＴＡＬ２と発振回路１０２とが全領域において重なっている。また当該平面視において、発振子ＸＴＡＬ３と発振回路１０３が一部において重なっている。なおこの場合の発振回路１０１、１０２、１０３は、後述の図１４、図１５のようなバッファー回路や抵抗、キャパシターなどの回路素子に加えて、発振回路用の電源を供給する電源回路（レギュレーター）などを含むことができる。

図５はバンプ接続の詳細例を示す断面図である。図５に示すように、集積回路装置１０の端子ＰＤ（Ｐ１、Ｐ３、Ｐ５）と発振子ＸＴＡＬ（ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３）の下部電極ＥＤ（ＥＤ１、ＥＤ２、ＥＤ３）とが、バンプＢＭＰを介して電気的に接続される。具体的には集積回路装置１０のパシベーション膜ＰＡＳに、端子ＰＤを露出するための開口（パッド開口）が形成されている。そして端子ＰＤに対して、Ｎｉ／Ｐｄ／Ａｕなどの多層のメッキＭＰＬが形成され、その上にバンプＢＭＰ（Ａｕバンプ）が形成される。このように端子ＰＤとバンプＢＭＰの間にメッキＭＰＬを形成することで、接続強度を向上できる。そして端子ＰＤ上に形成されたバンプＢＭＰは、発振子ＸＴＡＬの下部電極ＥＤの端子電極ＴＤ（ＴＤ１、ＴＤ２、ＴＤ３）に接続される。また端子電極ＴＤの上方の上部電極ＥＵ（ＥＵ１、ＥＵ２、ＥＵ３）の端子電極ＴＵ（ＴＵ１、ＴＵ２、ＴＵ３）に対して、ボンディングワイヤーＷＲ（ＷＲ１、ＷＲ２、ＷＲ３）の一端が接続され、ボンディングワイヤーＷＲの他端が、集積回路装置１０の端子ＰＵ（Ｐ２、Ｐ４、Ｐ６）に接続される。例えば図１、図２に示すように、ボンディングワイヤーＷＲ１、ＷＲ２は、各々、集積回路装置１０の発振回路１０１、１０２の端子Ｐ２、Ｐ４に接続される。ボンディングワイヤーＷＲ３は、発振回路１０３の端子Ｐ６に接続される。このようにすることで、図３の発振回路１０１の端子Ｐ１、Ｐ２を、各々、発振子ＸＴＡＬ１の上部電極ＥＵ１（ＴＵ１）、下部電極ＥＤ１（ＴＤ１）に接続し、発振回路１０２の端子Ｐ３、Ｐ４を、各々、発振子ＸＴＡＬ２の上部電極ＥＵ２（ＴＵ２）、下部電極ＥＤ２（ＴＤ２）に接続できる。また発振回路１０３の端子Ｐ５、Ｐ６を、各々、発振子ＸＴＡＬ３の上部電極ＥＵ３（ＴＵ３）、下部電極ＥＤ３（ＴＤ３）に接続できる。

なお本実施形態では図５に示すように、適宜に、ＸＴＡＬ１〜ＸＴＡＬ３をＸＴＡＬ、ＥＵ１〜ＥＵ３をＥＵ、ＥＤ１〜ＥＤ３をＥＤ、ＴＵ１〜ＴＵ３をＴＵ、ＴＤ１〜ＴＤ３をＴＤ、ＷＲ１〜ＷＲ３をＷＲ、Ｐ１、Ｐ３、Ｐ５をＰＤ、Ｐ２、Ｐ４、Ｐ６をＰＵ、発振回路１０１〜１０３を発振回路１００と記載して説明する。

図６は集積回路装置１０のレイアウト配置例を示す図である。図６では集積回路装置１０の辺ＳＤ１（第１の辺）から対向する辺ＳＤ２（第２の辺）に向かう方向をＤＲ１し、辺ＳＤ１、ＳＤ２に交差（直交）する辺ＳＤ３（第３の辺）から対向する辺ＳＤ４（第４の辺）に向かう方向をＤＲ２とする。処理回路１２は、図３の制御部１４（同期化回路）としてのＰＬＬ回路１２０、１３０と時間デジタル変換回路２０を含む。これにより後述の図１２の回路構成を実現できる。時間デジタル変換回路２０は辺ＳＤ１の方向ＤＲ１側に設けられ、時間デジタル変換回路２０の方向ＤＲ１側にＰＬＬ回路１２０、１３０が設けられる。辺ＳＤ３とＰＬＬ回路１２０、１３０の間に発振回路１０１が設けられ、辺ＳＤ４とＰＬＬ回路１２０、１３０の間に発振回路１０２の間に設けられる。発振回路１０３はＰＬＬ回路１２０、１３０の方向ＤＲ１側に設けられる。端子Ｐ１、Ｐ２は発振回路１０１に対応する場所（近傍）に設けられ、端子Ｐ３、Ｐ４は発振回路１０２に対応する場所に設けられ、端子Ｐ５、Ｐ６は発振回路１０３に対応する場所に設けられる。バンプ接続が行われる端子Ｐ１、Ｐ３、Ｐ５は、ワイヤーボンディング接続が行われる端子Ｐ２、Ｐ４、Ｐ６よりも面積が大きく、２倍程度の面積になっている。このように端子Ｐ１、Ｐ３、Ｐ５の面積を大きくすることで、バンプ接続の接続強度の向上や寄生抵抗の低減を図れる。またバンプ接続部分を支持部として発振子の適切な一点支持等を実現できるようになる。

以上の本実施形態の振動デバイス５０によれば、発振子ＸＴＡＬ１、ＸＴＡＬ２等を支持部（ＳＭ１、ＳＭ２等）により支持して集積回路装置１０上に実装することが可能になる。具体的には、集積回路装置１０の端子Ｐ１〜Ｐ３に対して発振子ＸＴＡＬ１〜ＸＴＡＬ３の下部電極ＥＤ１〜ＥＤ３をバンプ接続することなどで、このような支持部による支持を実現できる。これにより、図１、図２に示すように、集積回路装置１０の直上に複数の発振子ＸＴＡＬ１〜ＸＴＡＬ３を実装できるようになり、複数の発振子ＸＴＡＬ１〜ＸＴＡＬ３と集積回路装置１０をパッケージ５２内にコンパクトに収容可能な小型の振動デバイス５０を実現できる。ここで直上に実装とは、例えば集積回路装置１０と発振子ＸＴＡＬ１〜ＸＴＡＬ３の間に部材や素子を介することなく、集積回路装置１０上に発振子ＸＴＡＬ１〜ＸＴＡＬ３を実装することである。例えば側面視（方向ＤＲ１）において集積回路装置１０と発振子ＸＴＡＬ１〜ＸＴＡＬ３とが平行（略平行）になり、集積回路装置１０の主面と発振子ＸＴＡＬ１〜ＸＴＡＬ３の主面とが対向するように配置される。集積回路装置１０と発振子ＸＴＡＬ１〜ＸＴＡＬ３の主面間の距離は短く、バンプＢＭＰの高さに対応する距離になる。

例えば従来では、パッケージの実装部分の面積や配線が要因となって、複数の発振子が搭載された小型の振動デバイスを実現することが困難であった。これに対して本実施形態では、バンプ接続の部分を支持部として、集積回路装置１０の直上に複数の発振子ＸＴＡＬ１〜ＸＴＡＬ３を配置できる。例えば図１に示すように平面視において集積回路装置１０に対して複数の発振子ＸＴＡＬ１〜ＸＴＡＬ３が重なるような実装が可能になる。従って、パッケージ５２の限られた収容空間Ｓを有効活用して、集積回路装置１０及び発振子ＸＴＡＬ〜ＸＴＡＬ３を搭載できるようになり、発振子ＸＴＡＬ〜ＸＴＡＬ３が１つのパッケージ５２内にコンパクトに収容された振動デバイス５０を実現できる。

また本実施形態では図１に示すように、集積回路装置１０の発振回路１０１〜１０３の各々と発振子ＸＴＡＬ１〜ＸＴＡＬ３の各々とが、平面視において重なるように配置される。これにより発振回路１０１〜１０３と発振子ＸＴＡＬ１〜ＸＴＡＬ３をショートパスの接続経路で接続できるため、当該接続経路での余分な寄生抵抗や寄生容量を低減できる。従ってこれらの寄生抵抗や寄生容量を原因とする性能の劣化を防止でき、高精度な発振器等の実現が可能になる。

また本実施形態では、集積回路装置１０の端子Ｐ２と発振子ＸＴＡＬ１の上部電極ＥＵ１との間、及び、集積回路装置１０の端子Ｐ４と発振子ＸＴＡＬ２の上部電極ＥＵ２との間の少なくとも一方が、ボンディングワイヤーにより接続される。例えば図１、図２では、集積回路装置１０の端子Ｐ２と発振子ＸＴＡＬ１の上部電極ＥＵ１との間が、ボンディングワイヤーＷＲ１により接続され、集積回路装置１０の端子Ｐ４と発振子ＸＴＡＬ２の上部電極ＥＵ２との間が、ボンディングワイヤーＷＲ２により接続されている。また集積回路装置１０の端子Ｐ６と発振子ＸＴＡＬ３の上部電極ＥＵ３との間が、ボンディングワイヤーＷＲ３により接続されている。

このように本実施形態では、集積回路装置１０の端子ＰＤ（Ｐ１、Ｐ３、Ｐ５）と発振子ＸＴＡＬ（ＸＴＡＬ１〜ＸＴＡＬ３）の下部電極ＥＤ（ＥＤ１〜ＥＤ３）をバンプ接続し、端子ＰＵ（Ｐ２、Ｐ４、Ｐ６）と上部電極ＥＵ（ＥＵ１〜ＥＵ３）をワイヤーボンディング接続している。このようにすれば、集積回路装置１０の端子ＰＤ、ＰＵ間に発振回路１００（１０１〜１０３）を接続し、発振子ＸＴＡＬの下部電極ＥＤと上部電極ＥＵの間に電圧を印加して、発振子ＸＴＡＬの厚みすべり振動等を実現できるようになる。そして発振回路１００と発振子ＸＴＡＬは平面視において重なるように配置されるため、ボンディングワイヤーＷＲ（ＷＲ１〜ＷＲ３）の長さも短くでき、不要な寄生抵抗や寄生容量を低減できるようになる。

また本実施形態では図１、図２に示すように、集積回路装置１０の端子Ｐ２と発振子ＸＴＡＬ１の上部電極ＥＵ１の端子電極ＴＵ１とが、ボンディングワイヤーＷＲ１により接続される。そして発振子ＸＴＡＬ１の上部電極ＥＵ１の端子電極ＴＵ１及び下部電極ＥＤ１の端子電極ＴＤ１と、集積回路装置１０の端子Ｐ１とが、平面視において重なる（少なくとも一部において重なる）。即ち図５に示すようにバンプ接続の場所（ＢＭＰの位置）の直上においてワイヤーボンディング接続が行われる。このようにすれば、発振子ＸＴＡＬ１をバンプ接続の場所で一点支持して、集積回路装置１０の直上に実装できるようになる。例えばバンプ接続の場所を固定端として、発振子ＸＴＡＬ１を振動させることが可能になる。例えば発振子ＸＴＡＬ１が２点支持されると、発振子ＸＴＡＬ１と集積回路装置１０の熱膨張率の違い等に起因する熱応力が加わってしまい、発振子ＸＴＡＬ１や集積回路装置１０の特性に悪影響を与えるおそれがある。この点、図５に示すように、発振子ＸＴＡＬ１をバンプ接続の場所で一点支持して実装するようにすれば、このような熱応力の発生を抑制でき、熱応力を原因とする特性悪化等を低減できるようになる。

また本実施形態では、集積回路装置１０の端子Ｐ４と発振子ＸＴＡＬ２の端子電極ＴＵ２とが、ボンディングワイヤーＷＲ２により接続され、端子電極ＴＵ２及びＴＤ２と、集積回路装置１０の端子Ｐ３とが、平面視において重なる。同様に集積回路装置１０の端子Ｐ６と発振子ＸＴＡＬ３の端子電極ＴＵ３とが、ボンディングワイヤーＷＲ３により接続され、端子電極ＴＵ３及びＴＤ３と、集積回路装置１０の端子Ｐ５とが、平面視において重なる。このようにすれば、発振子ＸＴＡＬ２、ＸＴＡＬ３についても、バンプ接続の場所で一点支持して、集積回路装置１０の直上に実装できるようになる。従って、２点支持を行う場合に比べて、熱応力を原因とする特性悪化等を低減できるようになる。

なお、以上では、集積回路装置１０の一方の端子ＰＤを発振子ＸＴＡＬの下部電極ＥＤにバンプ接続し、他方の端子ＰＵを上部電極ＥＵに接続する場合について説明したが、本実施形態はこれに限定されない。例えば集積回路装置１０の端子ＰＤ、ＰＵの両方を、発振子ＸＴＡＬの下部電極ＥＤにバンプ接続するようにしてもよい。具体的には集積回路装置１０の端子Ｐ２と発振子ＸＴＡＬ１の下部電極ＥＤ１との間、及び、端子Ｐ４と発振子ＸＴＡＬ２の下部電極ＥＤ２との間の少なくとも一方を、バンプ接続する。或いは端子Ｐ６と発振子ＸＴＡＬ３の下部電極ＥＤ３との間を、バンプ接続する。このようにすれば、集積回路装置１０の端子ＰＤ、ＰＵの２つのバンプ接続の場所で、発振子ＸＴＡＬを２点支持して実装できるようになる。従ってワイヤーボンディング接続の工程を省略できると共にボンディングワイヤーの寄生抵抗や寄生容量を原因とする性能の劣化を防止できるようになる。

なお端子ＰＤ、ＰＵの両方をバンプ接続する場合には、端子ＰＤ、ＰＵ間の距離を短くし、端子ＰＤ、ＰＵのバンプ接続場所で２点支持されることによる熱応力の悪影響を低減することが望ましい。例えば端子ＰＤ、ＰＵを発振回路１００の近傍に配置して、端子ＰＤ、ＰＵ間の距離を極力短くする。

また本実施形態の振動デバイス５０は発振子ＸＴＡＬ１、ＸＴＡＬ２に加えて発振子ＸＴＡＬ３を含み、集積回路装置１０は、発振子ＸＴＡＬ３を振動させる発振回路１０３と端子Ｐ５、Ｐ６を含む。そして集積回路装置１０の端子Ｐ５と発振子ＸＴＡＬ３の下部電極ＥＤ３がバンプ接続される。これにより３つの発振子ＸＴＡＬ１〜ＸＴＡＬ３をバンプ接続の場所で支持して集積回路装置１０上に実装できるようになる。この場合に図１に示すように発振子ＸＴＡＬ１、ＸＴＡＬ２は、平面視における長手方向が方向ＤＲ１となるように配置される。即ち長手方向が方向ＤＲ１に沿うように発振子ＸＴＡＬ１、ＸＴＡＬ２が集積回路装置１０上に実装される。そして発振子ＸＴＡＬ３は、平面視における長手方向が方向ＤＲ１と交差（直交）する方向ＤＲ２となるように配置される。例えば図１において発振子ＸＴＡＬ１、ＸＴＡＬ２は縦方向が長手方向になるように配置される一方で、発振子ＸＴＡＬ３は横方向が長手方向になるように配置される。このようにすれば、３つの発振子ＸＴＡＬ１〜ＸＴＡＬ３を、矩形状の集積回路装置１０上に効率的に搭載して配置できるようになる。従って、小型のパッケージ５２に３つの発振子ＸＴＡＬ１〜ＸＴＡＬ３を効率的に収容した振動デバイス５０を実現できる。また振動デバイス５０内に３つの発振子ＸＴＡＬ１〜ＸＴＡＬ３を設けることで、これらの３つの発振子ＸＴＡＬ１〜ＸＴＡＬ３により生成された３つのクロック信号を用いた各種の処理を実現することが可能になる。

また本実施形態では図１、図２に示すように、集積回路装置１０の端子Ｐ２と、端子Ｐ２に接続される発振子ＸＴＡＬ１の上部電極ＥＵ１の端子電極ＴＵ１とが、平面視において、発振子ＸＴＡＬ１の複数の辺のうち端子Ｐ２に最も近い辺ＳＤＡを挟んで配置される。また端子Ｐ４と、端子Ｐ４に接続される発振子ＸＴＡＬ２の端子電極ＴＵ２とが、平面視において、発振子ＸＴＡＬ２の複数の辺のうち端子Ｐ４に最も近い辺ＳＤＢを挟んで配置される。同様に端子Ｐ６と発振子ＸＴＡＬ３の端子電極ＴＵ３とが、平面視において、発振子ＸＴＡＬ３の複数の辺のうち端子Ｐ６に最も近い辺ＳＤＣを挟んで配置される。

このように、最も近い辺ＳＤＡ、ＳＤＢ、ＳＤＣを挟んで、各々、端子Ｐ２と端子電極ＴＵ１、端子Ｐ４と端子電極ＴＵ２、端子Ｐ６と端子電極ＴＵ３を配置すれば、ボンディングワイヤーＷＲ１、ＷＲ２、ＷＲ３の長さを短くできる。従って、ボンディングワイヤーＷＲ１、ＷＲ２、ＷＲ３の寄生抵抗や寄生容量を原因とする発振特性等の特性の劣化を抑制することが可能になる。

なお、集積回路装置１０（半導体チップ）は複数の金属層を有し、最上層（発振子ＸＴＡＬ１〜ＸＴＡＬ３に最も近い層）のうち、平面視で発振子ＸＴＡＬ１〜ＸＴＡＬ３と重なる部分の少なくとも一部には、電源電圧又は接地電圧である基準電圧が印加されていてもよい。或いは、端子として用いられる部分以外の最上層（金属層）に、電源電圧又は接地電圧である基準電圧が印加される構成であってもよい。これにより、最上層をシールド層として用いることができ、集積回路装置１０と発振子ＸＴＡＬ１〜ＸＴＡＬ３との干渉を低減できるので、集積回路装置１０の動作状態や発振子ＸＴＡＬ１〜ＸＴＡＬ３の発振状態を安定化させることができる。

２．集積回路装置
次に集積回路装置１０の詳細について説明する。図３に示すように集積回路装置１０は、発振回路１０１、１０２と、発振回路１０１、１０２により発振子ＸＴＡＬ１、ＸＴＡＬ２を発振させることにより生成されたクロック信号ＣＫ１、ＣＫ２に基づいて処理を行う処理回路１２を含む。また集積回路装置１０は発振回路１０３を含み、処理回路１２は、発振回路１０３により発振子ＸＴＡＬ３を発振させることにより生成されたクロック信号ＣＫＲ（基準クロック信号）に基づいて処理を行う。具体的には処理回路１２は、クロック信号ＣＫ１、ＣＫ２の周波数差情報又は周波数比較情報を用いて処理を行う。

このようにすれば、複数の発振子ＸＴＡＬ１〜ＸＴＡＬ３がパッケージ５２内にコンパクトに収容された振動デバイス５０を実現しながら、クロック信号ＣＫ１、ＣＫ２、ＣＫＲを用いた各種の処理を実現できる。また本実施形態の配置手法によれば、発振回路１０１〜１０３の端子や配線での寄生抵抗や寄生容量を低減できるため、クロック信号の高精度化を実現でき、処理回路１２の処理の高性能化等を実現できる。

処理回路１２は、発振回路１０１、１０２の少なくとも一方の発振回路の発振信号の発振周波数及び位相の少なくとも一方を制御する制御部１４を含む。例えば前述の特許文献２の従来技術では、第１、第２の水晶発振器は、何ら制御されることなくフリーランで動作していた。これに対して図３では、制御部１４が、発振回路１０１、１０２の少なくとも一方の発振回路の動作や設定を制御する。例えば制御部１４は、少なくとも一方の発振回路の発振動作等の回路動作を制御したり、発振周波数や位相等の回路定数の設定を制御する。従って、制御部１４の制御により、クロック信号ＣＫ１、ＣＫ２の周波数関係や位相関係を、時間デジタル変換等の処理に適切な周波数関係や位相関係に設定でき、処理回路１２の処理の高性能化や簡素化等を実現できる。

具体的には図７では、制御部１４は、発振回路１０１、１０２の少なくとも一方の発振回路の発振信号ＯＳの発振周波数をｆｏｓからｆｏｓ’に変化させる制御を行っている。例えば制御部１４は、クロック信号ＣＫ１、ＣＫ２が所与の周波数関係になるように発振周波数を変化させる制御を行う。一例としては、クロック信号ＣＫ１、ＣＫ２が位相同期タイミングで位相同期するように、少なくとも一方の発振回路の発振周波数を制御する。

また図８では制御部１４は、少なくとも一方の発振回路の発振信号ＯＳの位相をＰＨに示すように変化させる制御を行っている。例えば制御部１４は、クロック信号ＣＫ１、ＣＫ２が所与の位相関係になるように位相を変化させる制御を行う。一例としては、クロック信号ＣＫ１、ＣＫ２が位相同期タイミングで位相同期するように、少なくとも一方の発振回路の位相を制御する。

このように制御部１４により発振信号の発振周波数や位相を制御すれば、例えばクロック信号ＣＫ１、ＣＫ２の周波数関係や位相関係を、処理回路１２の時間デジタル変換等の処理に適切な周波数関係や位相関係に設定することが可能になる。従って、適切な周波数関係や位相関係に設定されたクロック信号ＣＫ１、ＣＫ２を用いて処理回路１２の処理を実現できるようになるため、処理の高性能化や簡素化等を図れる。

また制御部１４は、クロック信号ＣＫ１とＣＫ２とが所与の周波数関係又は所与の位相関係になるように、発振回路１０１、１０２の少なくとも一方を制御する。例えば処理回路１２の時間デジタル変換等の処理に適切な周波数関係や位相関係になるように少なくとも一方の発振回路を制御する。例えばクロック信号ＣＫ１、ＣＫ２の周波数差や位相差が所定の周波数差、位相差になるように少なくとも一方の発振回路を制御する。或いは位相同期タイミングでクロック信号ＣＫ１、ＣＫ２が位相同期するように少なくとも一方の発振回路を制御する。例えば位相同期タイミングでクロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致（略一致）するように少なくとも一方の発振回路を制御する。

クロック信号ＣＫ１、ＣＫ２の周波数関係は、クロック周波数ｆ１、ｆ２の周波数差の関係、周波数比の関係、クロック周波数で表される所定の関係式、又は周波数の大小関係などである。クロック信号ＣＫ１、ＣＫ２の位相関係は、クロック信号ＣＫ１、ＣＫ２の位相差の関係又は位相の前後関係などである。例えば制御部１４は、製造ばらつきや温度変動などの環境変動があった場合にも、クロック信号ＣＫ１、ＣＫ２の周波数関係（周波数差、大小関係又は周波数比等）や位相関係（位相差又は位相の前後関係等）が所与の関係に保たれるように、発振回路１０１、１０２の少なくとも一方の発振回路を制御する。このようにすることで、クロック信号ＣＫ１、ＣＫ２の周波数関係や位相関係が適切な状態で、時間デジタル変換等の処理を実現でき、処理の高性能化や簡素化等を図れる。

具体的には制御部１４は、クロック信号ＣＫ１、ＣＫ２のクロック周波数をｆ１、ｆ２とした場合に、Ｎ／ｆ１＝Ｍ／ｆ２となるように、発振回路１０１、１０２の少なくとも一方の発振回路を制御する。このようにすれば、処理回路１２は、クロック信号ＣＫ１、ＣＫ２を適切な周波数関係にして時間デジタル変換等の処理を実現できるようになる。

また処理回路１２は、クロック信号ＣＫ１、ＣＫ２に基づいて、時間をデジタル値ＤＱに変換する時間デジタル変換回路２０を含む。時間デジタル変換回路２０は、クロック信号ＣＫ１、ＣＫ２を用いて、信号ＳＴＡ（第１の信号。例えばスタート信号）と信号ＳＴＰ（第２の信号。例えばストップ信号）の遷移タイミングの時間差をデジタル値ＤＱに変換する。信号ＳＴＡとＳＴＰの遷移タイミングの時間差は、信号ＳＴＡとＳＴＰのエッジ間（例えば立ち上がりエッジ間又は立ち下がりエッジ間）の時間差である。なお本実施形態では、信号ＳＴＡ、ＳＴＰ（第１、第２の信号）の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換について主に説明するが、これに限定されるものではない。例えば絶対時刻等を測定するための時間デジタル変換であってもよい。

また処理回路１２は、クロック信号ＣＫ１とＣＫ２の周波数差情報又は周波数比較情報に基づいて、周波数補正処理を行う周波数補正部１６を含む。例えば周波数補正部１６は、発振子ＸＴＡＬ１、ＸＴＡＬ２を用いて生成されたクロック信号ＣＫ１、ＣＫ２のクロック周波数ｆ１、ｆ２の周波数差情報又は周波数比較情報により、発振周波数の温度特性の補償処理を行って、高精度の発振器を実現する。例えば発振子ＸＴＡＬ１の発振周波数が、第１の温度特性を有し、発振子ＸＴＡＬ２の発振周波数が、第１の温度特性とは異なる第２の温度特性を有したとする。この場合に処理回路１２は、第１の温度特性と第２の温度特性を利用して、発振周波数の温度特性の補正処理を行う。ここで周波数差情報は、クロック周波数ｆ１、ｆ２の周波数差Δｆ＝｜ｆ１−ｆ２｜を表す情報であり、周波数差Δｆそのものであってもよいし、周波数差Δｆと等価な情報であってもよい。周波数比較情報は、クロック周波数ｆ１、ｆ２の比較により得られるものであり、例えばクロック周波数ｆ１、ｆ２の比較処理の結果情報であってもよいし、ｆ１、ｆ２の周波数比を表す情報であってもよい。

例えば発振子ＸＴＡＬ１、ＸＴＡＬ２の共振周波数の温度依存性の違いから、温度変化に応じて両者の共振周波数に差が現れる。従って、この周波数差Δｆを計測すれば、発振子の温度を測定したのと同等になり、発振周波数の温度特性の補償処理を実現できる。例えば温度変化により周波数差Δｆが変化する場合に、所定の温度範囲内で周波数差Δｆを計測し、計測された周波数差Δｆと補正周波数差ｃｆ＝ｆｔ−ｆ１との関係について、周波数差Δｆの所定値毎に集積回路装置１０の記憶部（ＲＯＭ）に記憶しておく。ｆｔは、目標となる出力周波数である。また周波数差Δｆは非常に小さな値に設定されている。そして集積回路装置１０の動作時に、周波数差Δｆを求め、求められた周波数差Δｆに対応する補正周波数差ｃｆを記憶部から読み出して、一方の発振子のクロック周波数に加算することで、温度補償された出力周波数ｆｔを得ることができる。なおこのような周波数差情報ではなく、クロック周波数ｆ１、ｆ２の比較処理により得られた周波数比較情報に基づいて、発振周波数の温度特性の補償処理を行ってもよい。

またクロック信号ＣＫ１、ＣＫ２等を用いて処理回路１２が行う処理としては、種々の処理を想定できる。例えば後述するようにクロック周波数ｆ１、ｆ２の周波数差（周期差）を分解能として利用した時間デジタル変換を行ってもよい。また２つの発振子を冗長に持つことによる処理を行ってもよい。例えば一方の発振子に異常が検出された場合に、他方の発振子に切り替えたり、２つの発振子のクロック周波数を監視することで、故障検出を行ってもよい。この場合にはクロック周波数ｆ１、ｆ２の比較処理を行うことで、発振子の切り替えや故障検出の判断処理を実現できる。或いは２つ以上の異なる周波数帯の発振子を振動デバイス５０に設けることで、プログラマブル発振器の高周波数帯域化を実現してもよい。また２つ以上の発振子のクロック周波数の多重データを取り、平均化することで、高精度な発振器を実現してもよい。

３．時間デジタル変換
次に時間デジタル変換の詳細例について説明する。図９は、信号ＳＴＡ（スタート信号）と信号ＳＴＰ（ストップ信号）の関係を示す図である。時間デジタル変換回路２０は、信号ＳＴＡとＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値ＤＱに変換する。なお図９では、ＴＤＦは信号ＳＴＡとＳＴＰの立ち上がりの遷移タイミング間（立ち上がりエッジ間）の時間差となっているが、信号ＳＴＡとＳＴＰの立ち下がりの遷移タイミング間（立ち下がりエッジ間）の時間差であってもよい。本実施形態の振動デバイス５０は、発振器のみならず、物理量測定装置に用いることができる。この場合には物理量測定装置である振動デバイス５０は、図９に示すように信号ＳＴＡを用いて照射光（例えばレーザー光）を対象物（例えば車の周囲の物体）に出射する。そして対象物からの反射光の受光により信号ＳＴＰが生成される。例えば受光信号を波形整形することで信号ＳＴＰを生成する。このようにすれば、信号ＳＴＡとＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値ＤＱに変換することで、例えばタイムオブフライト（ＴＯＦ）の方式で、対象物との距離を物理量として測定でき、例えば車の自動運転やロボットの動作制御などに利用できる。

或いは物理量測定装置である振動デバイス５０は、信号ＳＴＡを用いて送信音波（例えば超音波）を対象物（例えば生体）に送信する。そして対象物からの受信音波の受信により信号ＳＴＰが生成される。例えば受信音波を波形整形することで信号ＳＴＰを生成する。このようにすれば、時間差ＴＤＦをデジタル値ＤＱに変換することで、対象物との距離等を測定でき、超音波による生体情報の測定などが可能になる。

なお図９において、信号ＳＴＡにより送信データを送信し、受信データの受信による信号ＳＴＰを用いることで、送信データを送信してから受信データを受信するまでの時間を測定してもよい。また本実施形態により測定される物理量は、時間、距離には限定されず、流量、流速、周波数、速度、加速度、角速度又は角加速度等の種々の物理量が考えられる。

図１０は、本実施形態の時間デジタル変換手法を説明する信号波形図である。位相同期タイミングＴＭＡにおいて、クロック信号ＣＫ１、ＣＫ２の位相同期が行われており、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致している。その後、クロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲ（位相差）が、Δｔ、２Δｔ、３Δｔ・・・というように、クロックサイクル（ＣＣＴ）毎にΔｔずつ増えて行く。そして次の位相同期タイミングＴＭＢにおいて、例えばクロック信号ＣＫ１、ＣＫ２の位相同期が行われ、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致している。

本実施形態では、複数の発振子ＸＴＡＬ１、ＸＴＡＬ２を用い、そのクロック周波数差を用いて時間をデジタル値に変換する。即ち時間デジタル変換回路２０は、クロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜に対応する分解能で時間をデジタル値に変換する。例えばノギスの原理を利用して時間をデジタル値に変換する。このようにすれば、周波数差｜ｆ１−ｆ２｜を用いて、時間デジタル変換の分解能を設定できるようになり、時間デジタル変換の精度や分解能などの性能の向上等が可能になる。具体的には時間デジタル変換の分解能（時間分解能）は、Δｔ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表すことができる。そして時間デジタル変換回路２０は、Δｔ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）となる分解能Δｔで、時間をデジタル値に変換する。分解能はΔｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表され、周波数差｜ｆ１−ｆ２｜に対応する分解能となっている。

このようにすればクロック周波数ｆ１、ｆ２の設定により、時間デジタル変換の分解能を設定できるようになる。例えば周波数差｜ｆ１−ｆ２｜を小さくすることで、分解能Δｔを小さくでき、高分解能の時間デジタル変換を実現できる。またクロック周波数ｆ１、ｆ２を高い周波数にすることで、分解能Δｔを小さくでき、高分解能の時間デジタル変換を実現できる。そしてクロック信号ＣＫ１、ＣＫ２を発振子ＸＴＡＬ１、ＸＴＡＬ２を用いて生成すれば、半導体素子の遅延素子を用いる場合に比べて、時間デジタル変換の精度の向上も図れるようになる。特に本実施形態では、発振子ＸＴＡＬ１、ＸＴＡＬ２として水晶振動子を用いているため、製造ばらつきや温度変動等の環境変動に起因するクロック周波数ｆ１、ｆ２の変動を最小限に抑えることができる。従って、分解能Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）の変動も最小限に抑えることができ、時間デジタル変換の更なる高性能化を実現できる。

図１０に示すように、位相同期タイミングＴＭＡとＴＭＢの間の期間ＴＡＢの長さは、クロック信号ＣＫ１のＮクロック数に対応する長さになっている。また期間ＴＡＢの長さは、クロック信号ＣＫ２のＭクロック数に対応する長さになっている。ここでＮ、Ｍは２以上の互いに異なる整数である。図１０ではＮ＝１７、Ｍ＝１６でありＮ−Ｍ＝１になっている。またＴＡＢ＝Ｎ／ｆ１＝Ｍ／ｆ２の関係が成り立っている。ｆ２＝１６ＭＨｚとし、Ｎ＝１７、Ｍ＝１６に設定すれば、ｆ１＝１７ＭＨｚとなり、Ｎ／ｆ１＝Ｍ／ｆ２の関係式が成り立つ。制御部１４は、Ｎ／ｆ１＝Ｍ／ｆ２の関係が成り立つように、発振回路１０１、１０２の少なくとも一方の発振回路を制御する。このようにすれば位相同期タイミングＴＭＡでクロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致した後、クロック間時間差ＴＲが、Δｔ、２Δｔ、３Δｔ・・・というようにΔｔずつ増えて行く。そして次の位相同期タイミングＴＭＢでは、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致してクロック間時間差ＴＲが０になる。その後、クロックサイクル毎にクロック間時間差ＴＲがΔｔずつ増えて行くようになる。

このように、位相同期タイミングで０になり、その後にΔｔ（分解能）ずつ増えて行くクロック間時間差ＴＲを作り出すことで、分解能Δｔで時間をデジタル値に変換する時間デジタル変換を実現できる。そして、分解能Δｔでの時間デジタル変換の処理において、図１０に示すように、期間ＴＡＢ内の各クロックサイクル（ＣＣＴ）でのクロック間時間差ＴＲを、一意に特定できるため、時間デジタル変換の処理や回路構成の簡素化を図れる。また位相同期タイミングＴＭＡ、ＴＭＢにおいてクロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致（略一致）させることで、時間デジタル変換の精度向上等も図れる。

例えば前述の特許文献２の従来手法において、第１、第２の水晶発振器の設計上のクロック周波数の関係として、Ｎ／ｆ１＝Ｍ／ｆ２の関係を成り立たせる手法が考えられる。しかしながら、第１、第２の水晶発振器によるクロック周波数は製造ばらつきや温度変動等の環境変動が原因で変動する。従って設計上においてＮ／ｆ１＝Ｍ／ｆ２の関係を成り立たせたとしても、実際の製品ではＮ／ｆ１＝Ｍ／ｆ２の関係は成り立たなくなる。従って遷移タイミングにズレ等が生じ、時間デジタル変換の変換精度が低下してしまう。

これに対して本実施形態では、製造ばらつきや環境変動に起因するクロック周波数の変動があった場合にも、制御部１４が、クロック信号ＣＫ１、ＣＫ２が所与の周波数関係又は位相関係になるように、発振回路１０１、１０２の少なくとも一方の発振回路を制御する。これにより、製造ばらつきや環境変動に起因する変動が補償されるように、クロック信号ＣＫ１、ＣＫ２の周波数関係や位相関係が調整される。従って、このような変動があった場合にも、適正な時間デジタル変換の実現が可能になる。また位相同期タイミングＴＭＡ、ＴＭＢでのクロック信号ＣＫ１、ＣＫ２の遷移タイミングのズレに起因する変換誤差の低下を防止でき、時間デジタル変換の高性能化を図れるようになる。

このように制御部１４は、Ｎ／ｆ１＝Ｍ／ｆ２の関係式が成り立つように発振回路を制御する。また時間デジタル変換の分解能は、Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）の関係式で表される。従って、下式（１）が成り立つようになる。

Δｔ＝｜Ｎ−Ｍ｜／（Ｎ×ｆ２）＝｜Ｎ−Ｍ｜／（Ｍ×ｆ１） （１）
このようにすれば、時間デジタル変換に要求される分解能Δｔに応じてＮ、Ｍ等を設定して、クロック信号ＣＫ１、ＣＫ２を生成できるようになる。例えば時間デジタル変換の分解能としてΔｔ＝２ｎｓ（ナノセカンド）の分解能が要求され、クロック信号ＣＫ２のクロック周波数がｆ２＝１００ＭＨｚであったとする。この場合には、上式（１）において、Ｎ＝５、Ｍ＝４に設定することで、分解能Δｔ＝｜５−４｜／（５×ｆ２）＝２ｎｓでの時間デジタル変換を実現できる。この時、Ｎ／ｆ１＝Ｍ／ｆ２の関係式から、クロック信号ＣＫ１のクロック周波数はｆ１＝（Ｎ／Ｍ）×ｆ２＝１２５ＭＨｚになる。また時間デジタル変換の分解能としてΔｔ＝１ｐｓ（ピコセカンド）の分解能が要求され、クロック信号ＣＫ２のクロック周波数がｆ２＝１２２．８６５ＭＨｚであったとする。この場合には、上式（１）において、Ｎ＝８１３９、Ｍ＝８１３８に設定することで、分解能Δｔ＝｜８１３９−８１３８｜／（８１３９×ｆ２）＝１ｐｓでの時間デジタル変換を実現できる。この時、Ｎ／ｆ１＝Ｍ／ｆ２の関係式から、クロック信号ＣＫ１のクロック周波数はｆ１＝（Ｎ／Ｍ）×ｆ２＝１２２．８８０ＭＨｚになる。

また図１０において、位相同期タイミングＴＭＡの後、第１〜第ｉのクロックサイクル（ｉは２以上の整数）でのクロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差であるクロック間時間差ＴＲは、Δｔ〜ｉ×Δｔとなっている。例えば位相同期タイミングＴＭＡの後、第１のクロックサイクル（ＣＣＴ＝１）ではＴＲ＝Δｔとなっている。同様に第２〜第１５のクロックサイクル（ＣＣＴ＝２〜１５）ではＴＲ＝２Δｔ〜１５Δｔとなっている。即ち、第ｊのクロックサイクル（１≦ｊ≦ｉ）でのクロック間時間差はＴＲ＝ｊ×Δｔとなる。

この場合に本実施形態では、信号ＳＴＡとＳＴＰの遷移タイミングの時間差ＴＤＦが、クロック信号ＣＫ１、ＣＫ２の遷移タイミングのクロック間時間差であるＴＲ＝Δｔ〜ｉ×Δｔのいずれに対応するのかを特定することで、ＴＲに対応するデジタル値ＤＱを求める。例えば図１０のＢ１に示すクロックサイクル（ＣＣＴ＝５）ではＴＲ＝５Δｔとなっている。そして信号ＳＴＡ、ＳＴＰの時間差ＴＤＦはＴＲ＝５Δｔよりも長く、ＴＤＦ＞ＴＲ＝５Δｔとなっている。Ｂ２に示すクロックサイクル（ＣＣＴ＝１４）ではＴＲ＝１４Δｔとなっている。そしてＴＤＦはＴＲ＝１４Δｔよりも短く、ＴＤＦ＜ＴＲ＝１４Δｔとなっている。Ｂ３に示すクロックサイクル（ＣＣＴ＝１０）ではＴＲ＝１０Δｔとなっている。そしてＴＤＦはＴＲ＝１０Δｔと等しく（略同一）なっており、ＴＤＦ＝ＴＲ＝１０Δｔとなっている。従って、信号ＳＴＡ、ＳＴＰの時間差ＴＤＦはＴＲ＝１０Δｔに対応していると特定される。この結果、時間差ＴＤＦに対応するデジタル値ＤＱは、例えばＴＲ＝１０Δｔに対応するデジタル値であると判断できる。このようにすれば、位相同期タイミングＴＭＡの後、Δｔずつ増えて行くクロック間時間差ＴＲを利用して、信号ＳＴＡとＳＴＰの時間差ＴＤＦを求める時間デジタル変換を実現できるようになる。

図１１は、本実施形態の時間デジタル変換の具体方式の一例である。例えば位相同期タイミングＴＭＡ、ＴＭＢの間の期間を更新期間ＴＰとする。具体的にはクロック信号ＣＫ１、ＣＫ２の第１、第２の位相同期タイミングの間の期間が更新期間ＴＰ１であり、第２、第３の位相同期タイミングの間の期間が更新期間ＴＰ２であり、第３、第４の位相同期タイミングの間の期間が更新期間ＴＰ３である。更新期間ＴＰ２はＴＰ１の次の更新期間であり、ＴＰ３はＴＰ２の次の更新期間である。以降の更新期間も同様である。

この場合に時間デジタル変換回路２０は、更新期間ＴＰ１では例えば第５のクロックサイクル（第ｍのクロックサイクル。ｍは１以上の整数）において信号ＳＴＡを発生し、発生した信号ＳＴＡに対応して信号レベルが変化する信号ＳＴＰを取得する。そして第５のクロックサイクルでの信号ＳＴＡとＳＴＰの時間差ＴＤＦとクロック間時間差ＴＲ＝５Δｔとを比較する処理を行う。ここでは、ＴＤＦの方がＴＲ＝５Δｔよりも長いという比較処理の結果となっている。

更新期間ＴＰ１の次の更新期間ＴＰ２では、更新期間ＴＰ１での比較処理の結果に応じて設定された第１４のクロックサイクル（第ｎのクロックサイクル。ｎは１以上の整数。ｍとｎは互いに異なる整数）において信号ＳＴＡを発生し、発生した信号ＳＴＡに対応して信号レベルが変化する信号ＳＴＰを取得する。例えば更新期間ＴＰ１では、ＴＤＦの方がＴＲ＝５Δｔよりも長いという比較処理の結果となっている。このため、次の更新期間ＴＰ２では、ＴＲが、より長くなるクロックサイクルが設定される。例えば更新期間ＴＰ１では、ＴＲ＝５Δｔとなる第５のクロックサイクルで信号ＳＴＡを発生していたが、更新期間ＴＰ２では、ＴＲ＝１４Δｔとなる第１４のクロックサイクルで信号ＳＴＡを発生する。そして第１４のクロックサイクルでのＴＤＦとＴＲ＝１４Δｔとを比較するための処理を行う。ここでは、ＴＤＦの方がＴＲ＝１４Δｔよりも短いという比較処理の結果となっている。

更新期間ＴＰ２の次の更新期間ＴＰ３では、更新期間ＴＰ２での比較処理の結果に応じて設定された第１０のクロックサイクル（ＣＣＴ＝１０）において信号ＳＴＡを発生する。例えば更新期間ＴＰ２では、ＴＤＦの方がＴＲ＝１４Δｔよりも短いという比較処理の結果となっているため、ＴＲがより短くなるクロックサイクルが設定されている。例えばＴＲ＝１０Δｔとなる第１０のクロックサイクルで信号ＳＴＡを発生している。そして第１０のクロックサイクルでのＴＤＦとＴＲ＝１０Δｔとを比較するための処理を行う。ここでは、ＴＤＦとＴＲ＝１０Δｔが同一（略同一）であるという比較処理の結果となっている。従って、時間差ＴＤＦに対応するデジタル値ＤＱは、ＴＲ＝１０Δｔに対応するデジタル値であると判断される。

このように図１１では、前回の更新期間での比較処理の結果がフィードバックされて、今回の更新期間において信号ＳＴＡを発生させるクロックサイクルが設定され、ＴＤＦとＴＲの比較処理が行われる。このように前回の更新期間での比較処理の結果がフィードバックされることで時間デジタル変換を高速化できる。また測定対象となる時間又は物理量が動的に変化した場合にも、この動的変化に追従した時間デジタル変換を実現できる。

なお本実施形態の時間デジタル変換は種々の変形実施が可能である。例えば時間計測を行う１回の測定期間において信号ＳＴＡを複数回発生させて、複数回（例えば１０００回以上）の位相比較を行うことで、時間差ＴＤＦに対応するデジタル値ＤＱを求める手法（繰り返し手法）を採用してもよい。或いは、図１１において信号ＳＴＡを発生するクロックサイクルを指定するクロックサイクル指定値（クロックサイクル指定情報）を集積回路装置１０の記憶部（レジスター）に記憶する。そして各更新期間ＴＰ１、ＴＰ２、ＴＰ３・・・での信号ＳＴＰとクロック信号ＣＫ２との位相比較結果に基づいて、記憶部に記憶されるクロックサイクル指定値を順次に更新する処理を行うことで、時間差ＴＤＦに対応するデジタル値ＤＱを求める手法（クロックサイクル指定値の更新手法）を採用してもよい。或いは、クロック周波数ｆ１、ｆ２の周波数差に対応する分解能で、信号ＳＴＡとＳＴＰの遷移タイミングの時間差ＴＤＦに対応するデジタル値ＤＱを、バイナリーサーチにより求める手法（バイナリーサーチ手法）を採用してもよい。具体的には、信号ＳＴＰとクロック信号ＣＫ２の位相比較結果に基づくクロックサイクル指定値の更新を、バイナリーサーチにより実現する。或いはバイナリーサーチの手法により、デジタル値ＤＱの探索範囲を絞った後に、その探索範囲に対応する期間において、クロックサイクル指定値の更新手法により、クロックサイクル毎に信号ＳＴＡを発生して位相比較を行い、最終的なデジタル値ＤＱを求めるようにしてもよい。或いは、信号ＳＴＡを集積回路装置１０の内部で自発的に発生するのではなく、集積回路装置１０の外部から入力された信号ＳＴＡと、発振子ＸＴＡＬ１、ＸＴＡＬ２を用いて生成したクロック信号ＣＫ１、ＣＫ２とに基づいて、信号ＳＴＡとＳＴＰの遷移タイミングの時間差ＴＤＦに対応するデジタル値ＤＱを求めてもよい。例えば発振回路１０１、１０２による発振子ＸＴＡＬ１、ＸＴＡＬ２の発振動作をフリーランで動作させながら、時間デジタル変換を行ってもよい。

４．集積回路装置の詳細な構成例
図１２に集積回路装置１０の詳細な構成例を示す。図１２の集積回路装置１０は、クロック信号ＣＫ１と基準クロック信号ＣＫＲとの位相同期を行うＰＬＬ回路１２０（第１のＰＬＬ回路）と、クロック信号ＣＫ２と基準クロック信号ＣＫＲとの位相同期を行うＰＬＬ回路１３０（第２のＰＬＬ回路）を含む。また発振子ＸＴＡＬ３を発振させる発振回路１０３を含む。具体的にはＰＬＬ回路１２０は、クロック信号ＣＫ１と基準クロック信号ＣＫＲを第１の位相同期タイミング毎（第１の期間毎）に位相同期させる（遷移タイミングを一致させる）。ＰＬＬ回路１３０は、クロック信号ＣＫ２と基準クロック信号ＣＫＲを第２の位相同期タイミング毎（第２の期間毎）に位相同期させる（遷移タイミングを一致させる）。

基準クロック信号ＣＫＲは、発振子ＸＴＡＬ３を発振回路１０３により発振させることで生成される。基準クロック信号ＣＫＲのクロック周波数ｆｒは、クロック信号ＣＫ１、ＣＫ２のクロック周波数ｆ１、ｆ２とは異なる周波数であり、例えばｆ１、ｆ２よりも低い周波数である。発振子ＸＴＡＬ３として水晶振動子を用いることで、ジッターや位相誤差が小さい高精度の基準クロック信号ＣＫＲを生成でき、結果的にクロック信号ＣＫ１、ＣＫ２のジッターや位相誤差も低減でき、時間デジタル変換の高精度化等を図れる。

このように図１２の構成例では、ＰＬＬ回路１２０によりクロック信号ＣＫ１と基準クロック信号ＣＫＲが位相同期され、ＰＬＬ回路１３０によりクロック信号ＣＫ２と基準クロック信号ＣＫＲが位相同期される。これによりクロック信号ＣＫ１、ＣＫ２が位相同期するようになる。

具体的にはＰＬＬ回路１２０は、分周回路１２２、１２４と、位相検出器１２６を含む。分周回路１２２は、ＣＫ１のクロック周波数ｆ１を１／Ｎ１にする分周を行って、クロック周波数がｆ１／Ｎ１となる分周クロック信号ＤＣＫ１を出力する。分周回路１２４は、ＣＫＲのクロック周波数ｆｒを１／Ｍ１にする分周を行って、クロック周波数がｆｒ／Ｍ１となる分周クロック信号ＤＣＫ２を出力する。そして位相検出器１２６は、ＤＣＫ１とＤＣＫ２の位相比較を行い、アップ／ダウン信号である信号ＰＱ１をチャージポンプ回路１２８に出力する。そして発振回路１０１（ＶＣＸＯ）は、チャージポンプ回路１２８からの制御電圧ＶＣ１に基づいて発振周波数が制御される発振子ＸＴＡＬ１の発振動作を行って、クロック信号ＣＫ１を生成する。

ＰＬＬ回路１３０は、分周回路１３２、１３４と、位相検出器１３６を含む。分周回路１３２は、ＣＫ２のクロック周波数ｆ２を１／Ｎ２にする分周を行って、クロック周波数がｆ２／Ｎ２となる分周クロック信号ＤＣＫ３を出力する。分周回路１３４は、ＣＫＲのクロック周波数ｆｒを１／Ｍ２にする分周を行って、クロック周波数がｆｒ／Ｍ２となる分周クロック信号ＤＣＫ４を出力する。そして位相検出器１３６は、ＤＣＫ３とＤＣＫ４の位相比較を行い、アップ／ダウン信号である信号ＰＱ２をチャージポンプ回路１３８に出力する。そして発振回路１０２（ＶＣＸＯ）は、チャージポンプ回路１３８からの制御電圧ＶＣ２に基づいて発振周波数が制御される発振子ＸＴＡＬ２の発振動作を行って、クロック信号ＣＫ２を生成する。

図１３は図１２の集積回路装置１０の動作を説明する信号波形図である。なお図１３では、説明の簡素化のためにＮ１＝４、Ｍ１＝３、Ｎ２＝５、Ｍ２＝４に設定した例を示しているが、実際にはＮ１、Ｍ１、Ｎ２、Ｍ２は非常に大きな数に設定される。

図１３に示すようにＣＫ１をＮ１＝４分周した信号がＤＣＫ１となり、ＣＫＲをＭ１＝３分周した信号がＤＣＫ２となり、期間Ｔ１２毎に位相同期が行われる。即ちＰＬＬ回路１２０により、Ｔ１２＝Ｎ１／ｆ１＝Ｍ１／ｆｒの関係が成り立つように、ＣＫ１とＣＫＲの位相同期が行われる。またＣＫ２をＮ２＝５分周した信号がＤＣＫ３となり、ＣＫＲをＭ２＝４分周した信号がＤＣＫ４となり、期間Ｔ３４毎に位相同期が行われる。即ち、ＰＬＬ回路１３０により、Ｔ３４＝Ｎ２／ｆ２＝Ｍ２／ｆｒの関係が成り立つように、ＣＫ２とＣＫＲの位相同期が行われる。このように期間Ｔ１２毎にＣＫ１とＣＫＲが位相同期し、期間Ｔ３４毎にＣＫ２とＣＫＲが位相同期することで、ＣＫ１、ＣＫ２は期間ＴＡＢ毎に位相同期されることになる。ここでＴＡＢ＝Ｔ１２×Ｍ２＝Ｔ３４×Ｍ１の関係が成り立つ。例えばＭ２＝４、Ｍ１＝３の場合にはＴＡＢ＝Ｔ１２×４＝Ｔ３４×３になる。

図１２の分周回路１２２、１２４、１３２、１３４の分周比Ｎ１、Ｍ１、Ｎ２、Ｍ２は、実際には非常に大きい数に設定される。例えば基準クロック信号ＣＫＲのクロック周波数がｆｒ＝１０１ＭＨｚの場合に、分周比をＮ１＝１０１、Ｍ１＝１００に設定することで、ＰＬＬ回路１２０によりｆ１＝１０２．０１ＭＨｚのクロック信号ＣＫ１が生成される。また分周比をＮ２＝１０２、Ｍ２＝１０１に設定することで、ＰＬＬ回路１３０によりｆ２＝１０２ＭＨｚのクロック信号ＣＫ２が生成される。これにより、時間デジタル変換の分解能をΔｔ＝｜１／ｆ１−１／ｆ２｜＝０．９６ｐｓ（ピコセカンド）に設定でき、高い分解能の時間デジタル変換を実現できる。

なお、Ｎ１とＭ１は２以上の異なる整数であり、Ｎ２とＭ２も２以上の異なる整数である。またＮ１、Ｍ１の少なくとも１つと、Ｎ２、Ｍ２の少なくとも１つは異なる整数になっている。また、望ましくは、Ｎ１とＮ２は、最大公約数が１で、最小公倍数がＮ１×Ｎ２になっており、Ｍ１とＭ２は、最大公約数が１で、最小公倍数がＭ１×Ｍ２になっている。また本実施形態では｜Ｎ１×Ｍ２−Ｎ２×Ｍ１｜＝１の関係が成り立つようにＮ１、Ｍ１、Ｎ２、Ｍ２が設定されている。Ｎ１＝４、Ｍ１＝３、Ｎ２＝５、Ｍ２＝４に設定される図１３を例にとれば、｜Ｎ１×Ｍ２−Ｎ２×Ｍ１｜＝｜４×４−５×３｜＝１になる。これはＣＫ１の１６個分の長さとＣＫ２の１５個分の長さが等しいことを意味する。このようにすれば期間ＴＡＢ毎にＣＫ１とＣＫ２が、１クロックサイクル分（１クロック期間）ずつずれるようになり、ノギスの原理を利用した時間デジタル変換を実現できる。

図１２、図１３では、期間ＴＡＢよりも短い期間Ｔ１２毎にＣＫ１とＣＫＲの位相同期が行われ、期間ＴＡＢよりも短い期間Ｔ３４毎にＣＫ２とＣＫＲの位相同期が行われる。従って、１つのＰＬＬ回路しか設けない後述の構成例に比べて、位相比較を行う頻度が多くなり、クロック信号ＣＫ１、ＣＫ２のジッター（累積ジッター）や位相ノイズの低減等を図れる。特に高分解能のΔｔを実現するためにＮ１、Ｍ１、Ｎ２、Ｍ２を大きな数に設定した場合に、１つのＰＬＬ回路しか設けない構成例では、期間ＴＡＢの長さが非常に長くなってしまい、誤差が積算されることでジッターや位相誤差が大きくなってしまう。これに対して図１２、図１３では期間ＴＡＢよりも短い期間Ｔ１２、Ｔ３４毎に位相比較が行われるため、積算誤差を小さくでき、ジッターや位相誤差を向上できる。

なお図１２のＰＬＬ回路１２０、１３０はアナログ方式の回路構成になっているが、デジタル方式（ＡＤＰＬＬ）の回路構成を採用してもよい。この場合には各ＰＬＬ回路（１２０、１３０）は、カウンター及びＴＤＣを有する位相検出器と、デジタル演算部などにより実現できる。カウンターは、基準クロック信号（ＣＫＲ）のクロック周波数（ｆｒ）を、クロック信号（ＣＫ１、ＣＫ２）のクロック周波数（ｆ１、ｆ２）で除算した結果の整数部に相当するデジタルデータを生成する。ＴＤＣは、当該除算結果の小数部に相当するデジタルデータを生成する。これらの整数部と小数部の加算結果に対応するデジタルデータがデジタル演算部に出力される。デジタル演算部は、設定周波数データ（ＦＣＷ１、ＦＣＷ２）と位相検出器からの比較結果のデジタルデータに基づいて、設定周波数データとの位相誤差を検出し、位相誤差の平滑化処理を行うことで、周波数制御データを生成して、発振回路（１０１、１０２）に出力する。発振回路は、周波数制御データに基づいて発振周波数が制御されて、クロック信号（ＣＫ１、ＣＫ２）を生成する。

５．発振回路
図１４に発振回路１００の第１の構成例を示す。ここでは発振回路１０１、１０２、１０３を代表して、発振回路１００と記載している。図１４の発振回路１００は、発振用のバッファー回路ＢＡＢ、可変容量回路ＣＢ１、ＣＢ２（キャパシター）、帰還抵抗ＲＢを含む。バッファー回路ＢＡＢは１又は複数段（奇数段）のインバーター回路により構成でき、図１４では３段のインバーター回路ＩＶ１、ＩＶ２、ＩＶ３により構成されている。このバッファー回路ＢＡＢ（ＩＶ１〜ＩＶ３）は、発振のイネーブル・ディスエーブルの制御や、流れる電流の制御が可能な回路であってもよい。

発振子ＸＴＡＬの一端（ＮＢ１）、他端（ＮＢ２）には、各々、可変容量回路ＣＢ１、ＣＢ２が設けられている。また発振子ＸＴＡＬの一端と他端の間には、帰還抵抗ＲＢが設けられている。可変容量回路ＣＢ１、ＣＢ２は、制御電圧ＶＣ１、ＶＣ２（制御信号）に基づいて、その容量値が制御される。可変容量回路ＣＢ１、ＣＢ２は、可変容量ダイオード（バラクター）などにより実現される。このように容量値を制御することで、発振回路１００の発振周波数を調整することが可能になる。

図１５に発振回路１００の第２の構成例を示す。この発振回路１００は、電流源ＩＢＸ、バイポーラートランジスターＴＲＸ、抵抗ＲＸ、キャパシターＣＸ２、ＣＸ３、可変容量回路ＣＸ１（可変容量キャパシター）を有する。例えば電流源ＩＢＸ、バイポーラートランジスターＴＲＸ、抵抗ＲＸ、キャパシターＣＸ３により発振用のバッファー回路ＢＡＸが構成される。電流源ＩＢＸは、バイポーラートランジスターＴＲＸのコレクターにバイアス電流を供給する。抵抗ＲＸは、バイポーラートランジスターＴＲＸのコレクターとベースの間に設けられる。容量が可変である可変容量回路ＣＸ１の一端は、集積回路装置１０の発振子用の第１の端子（発振子用パッド）を介して発振子ＸＴＡＬの一端（ＮＸ１）に接続される。キャパシターＣＸ２の一端は、集積回路装置１０の発振子用の第２の端子（発振子用パッド）を介して発振子ＸＴＡＬの他端（ＮＸ２）に接続される。キャパシターＣＸ３は、その一端が発振子ＸＴＡＬの一端に接続され、その他端がバイポーラートランジスターＴＲＸのコレクターに接続される。

バイポーラートランジスターＴＲＸには、発振子ＸＴＡＬの発振により生じたベース・エミッター間電流が流れる。そしてベース・エミッター間電流が増加すると、ＴＲＸのコレクター・エミッター間電流が増加し、コレクター電圧ＶＣＸが低下する。一方、ＴＲＸのベース・エミッター間電流が減少すると、コレクター・エミッター間電流が減少し、コレクター電圧ＶＣＸが上昇する。このコレクター電圧ＶＣＸはキャパシターＣＸ３を介して発振子ＸＴＡＬの一端にフィードバックされる。即ちキャパシターＣＸ３によりＡＣ成分がカットされて、ＤＣ成分がフィードバックされる。このようにバイポーラートランジスターＴＲＸ等により構成される発振用のバッファー回路ＢＡＸは、ノードＮＸ２の信号の反転信号（位相差が１８０度の信号）をノードＮＸ１に出力する反転回路（反転増幅回路）として動作する。可変容量ダイオードなどにより構成される可変容量回路ＣＸ１の容量値は、制御電圧ＶＣに基づいて制御される。これにより発振回路１００の発振周波数の調整が可能になる。

なお発振回路１００は図１４、図１５の構成に限定されず、種々の変形実施が可能である。例えば可変容量回路（ＣＢ１、ＣＢ２、ＣＸ１）の容量値をデジタル値で調整できるようにしてもよい。この場合には可変容量回路は、複数のキャパシター（キャパシターアレイ）と、デジタル値である周波数制御データに基づき各スイッチ素子のオン、オフが制御される複数のスイッチ素子（スイッチアレイ）により構成されることになる。

６．シールド線
次にクロック信号ＣＫ１、ＣＫ２の信号線でのシールド線の配線手法について説明する。例えば図１６に示すように集積回路装置１０は、クロック信号ＣＫ１を時間デジタル変換回路２０に供給する信号線ＬＣ１（第１の信号線）と、クロック信号ＣＫ２を時間デジタル変換回路２０に供給する信号線ＬＣ２（第２の信号線）を含む。具体的には、信号線ＬＣ１は、例えばＰＬＬ回路１２０（発振回路１０１）と時間デジタル変換回路２０を接続する信号線であり、信号線ＬＣ２は、例えばＰＬＬ回路１３０（発振回路１０２）と時間デジタル変換回路２０を接続する信号線である。信号線ＬＣ１は、図１６において左側に配置されるＰＬＬ回路１２０から、２つのコーナーで屈曲しながら、時間デジタル変換回路２０の中央部の信号入力ノードに向かって配線されている。信号線ＬＣ２は、右側に配置されるＰＬＬ回路１３０から、２つのコーナーで屈曲しながら、時間デジタル変換回路２０の中央部の信号入力ノードに向かって配線されている。

そして図１５では、信号線ＬＣ１とＬＣ２の間にシールド線ＳＬが配線される。例えば信号線ＬＣ１、ＬＣ２は、２つ目のコーナーで屈曲した後、両者の信号線間の距離が近くなっているが、この距離が近くなった場所において、信号線ＬＣ１とＬＣ２の間にシールド線ＳＬが配線される。このようにシールド線ＳＬを配線すれば、信号線ＬＣ１、ＬＣ２により伝達されるクロック信号ＣＫ１、ＣＫ２間のカップリングを低減できる。従って、例えばクロック信号ＣＫ１のクロックノイズがクロック信号ＣＫ２に伝達されて与える悪影響や、クロック信号ＣＫ２のクロックノイズがクロック信号ＣＫ１に伝達されて与える悪影響を、シールド線ＳＬにより低減できる。従って、クロック信号ＣＫ１、ＣＫ２に発生するジッターノイズ等のノイズを低減でき、時間デジタル変換回路２０での時間デジタル変換の高性能化等を実現できる。

また図１６に示すように集積回路装置１０は、シールド線ＳＬ１、ＳＬ２（第１、第２のシールド線）を更に含む。そして信号線ＬＣ１は、シールド線ＳＬ１とシールド線ＳＬとの間に配線され、信号線ＬＣ２は、シールド線ＳＬ２とシールド線ＳＬとの間に配線される。このようにすれば、信号線ＬＣ１の両側にシールド線ＳＬ１とＳＬを配線し、且つ、信号線ＬＣ２の両側にもシールド線ＳＬ２とＳＬを配線できるようになる。この場合に、一方のクロック信号のクロックノイズが他方のクロック信号に与える悪影響についてはシールド線ＳＬにより低減できる。そしてクロックノイズ以外のノイズ（外部ノイズ）がクロック信号ＣＫ１に与える悪影響についてはシールド線ＳＬ１により低減できる。またクロックノイズ以外のノイズがクロック信号ＣＫ２に与える悪影響についてはシールド線ＳＬ２により低減できる。従って、時間デジタル変換回路２０での時間デジタル変換の更なる高性能化等を図れるようになる。

７．変形例
次に本実施形態の種々の変形例について説明する。例えば本実施形態では３つの発振子ＸＴＡＬ１〜ＸＴＡＬ３を設ける場合について主に説明したが、本実施形態はこれに限定されず、発振子の個数は２つであってもよいし、４つ以上であってもよい。例えば図１７の本実施形態の第１の変形例では、２つの発振子ＸＴＡＬ１、ＸＴＡＬ２と、１つのＰＬＬ回路１２０が設けられている。

例えばＰＬＬ回路１２０はクロック信号ＣＫ１とＣＫ２の位相同期を行う。具体的にはＰＬＬ回路１２０は、ＣＫ１、ＣＫ２のクロック周波数をｆ１、ｆ２とした場合に、Ｎ／ｆ１＝Ｍ／ｆ２（Ｎ、Ｍは２以上の異なる整数）となるように、クロック信号ＣＫ１、ＣＫ２の位相同期を行う。ＰＬＬ回路１２０は、分周回路１２２、１２４と、位相検出器１２６を含む。分周回路１２２は、ＣＫ１のクロック周波数ｆ１を１／Ｎにする分周を行って、クロック周波数がｆ１／Ｎとなる分周クロック信号ＤＣＫ１を出力する。分周回路１２４は、ＣＫ２のクロック周波数ｆ２を１／Ｍにする分周を行って、クロック周波数がｆ２／Ｍとなる分周クロック信号ＤＣＫ２を出力する。例えば集積回路装置１０は発振回路１０２を含み、この発振回路１０２は、発振子ＸＴＡＬ２を発振させて、クロック信号ＣＫ２を生成し、分周回路１２４に出力する。そして位相検出器１２６は、分周クロック信号ＤＣＫ１と分周クロック信号ＤＣＫ２の位相比較を行う。このようにすることで、クロック信号ＣＫ１、ＣＫ２を位相同期タイミング毎に位相同期させることが可能になる。

また本実施形態では、振動デバイス５０（集積回路装置１０）が時間デジタル変換を行う場合について主に説明したが、本実施形態はこれに限定されない。例えば図１８の第２の変形例は、振動デバイス５０がＯＣＸＯ、ＴＣＸＯ等の温度補償型の発振器である場合の構成例である。この振動デバイス５０の集積回路装置１０は、周波数制御データ生成部１６０と、温度補償部１６４を有する処理回路１６２と、発振回路１０１を有する発振信号生成回路１６６と、発振回路１０２を有するＰＬＬ回路１６８を含む。

周波数制御データ生成部１６０は、発振信号ＯＳＣＫと基準信号ＲＦＣＫとを比較して周波数制御データＤＦＣＩを生成する。例えば発振信号ＯＳＣＫの周波数をＦＯＳ、基準信号ＲＦＣＫの周波数をＦＲＦ、設定周波数に対応する分周数（分周比）をＦＣＷとした場合に、ＦＯＳ＝ＦＣＷ×ＦＲＦの関係が成り立つように周波数制御データＤＦＣＩを生成する。処理回路１６２は、周波数制御データ生成部１６０からの周波数制御データＤＦＣＩ（周波数制御コード）に対して、例えば温度補償処理、エージング補正処理などの信号処理を行う。そして信号処理後の周波数制御データＤＦＣＱを出力する。発振信号生成回路１６６は、処理回路１６２からの周波数制御データＤＦＣＱが入力され、周波数制御データＤＦＣＱにより設定される発振周波数で発振子ＸＴＡＬ１を発振させて、発振信号ＯＳＣＫを生成する。この発振信号ＯＳＣＫの生成は、発振子ＸＴＡＬ１を発振させる発振回路１０１により行われる。ここで発振子ＸＴＡＬ１は、例えばオーブン型発振器（ＯＣＸＯ）の恒温槽内に設けられる発振子であるが、これに限定されず、恒温槽を備えないタイプのＴＣＸＯ用の発振子であってもよい。

ＰＬＬ回路１６８（クロック信号生成回路）は、発振信号ＯＳＣＫが入力され、発振信号ＯＳＣＫに位相同期したクロック信号ＣＫ１〜ＣＫＥＮを生成する。例えばＰＬＬ回路１６８は、位相検出器（位相比較器）や、ＶＣＸＯとして発振子ＸＴＡＬ２を発振させる発振回路１０２を有し、発振信号ＯＳＣＫの発振周波数を逓倍した周波数のクロック信号ＣＫ１〜ＣＫＥＮを生成する。これらのクロック信号ＣＫ１〜ＣＫＥＮは、振動デバイス５０である発振器（ＯＣＸＯ）が設けられる機器（基地局等）が使用する各種のクロック信号として出力されることになる。

図１７、図１８の変形例においても、振動デバイス５０には複数の発振子ＸＴＡＬ１、ＸＴＡＬ２が設けられ、これらの発振子ＸＴＡＬ１、ＸＴＡＬ２は、集積回路装置１０に対してバンプ接続部分などの支持部により支持されて実装される。このようにすることで、高精度の時間デジタル変換を実現したり、高精度のクロック信号を生成する発振器を実現できるようになる。

８．電子機器、移動体
図１９に、本実施形態の振動デバイス５０（集積回路装置１０）を含む電子機器５００の構成例を示す。この電子機器５００は、集積回路装置１０と発振子ＸＴＡＬ１〜ＸＴＡＬ３を有する振動デバイス５０と、処理部５２０を含む。また通信部５１０、操作部５３０、表示部５４０、記憶部５５０、アンテナＡＮＴを含むことができる。

電子機器５００としては、例えば距離、時間、流速又は流量等の物理量を計測する計測機器、生体情報を測定する生体情報測定機器（超音波測定装置、脈波計、血圧測定装置等）、車載機器（自動運転用の機器等）、基地局又はルーター等のネットワーク関連機器を想定できる。また頭部装着型表示装置や時計関連機器などのウェアラブル機器、ロボット、印刷装置、投影装置、携帯情報端末（スマートフォン等）、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などを想定できる。

通信部５１０（無線回路）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０（処理回路）は、電子機器５００の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。

図２０に、本実施形態の振動デバイス５０（集積回路装置１０）を含む移動体の例を示す。本実施形態の振動デバイス５０（発振器、物理量測定装置）は、例えば、車、飛行機、バイク、自転車、ロボット、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器（車載機器）を備えて、地上や空や海上を移動する機器・装置である。図２０は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、本実施形態の振動デバイス５０が組み込まれる。制御装置２０８は、この振動デバイス５０により生成されたクロック信号や測定された物理量情報に基づいて種々の制御処理を行う。例えば物理量情報として、自動車２０６の周囲の物体の距離情報が測定された場合に、制御装置２０８は、測定された距離情報を用いて自動運転のための種々の制御処理を行う。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。なお本実施形態の振動デバイス５０が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６やロボット等の移動体に設けられる種々の機器に組み込むことができる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また振動デバイス、電子機器、移動体の構成・動作や、振動デバイスでの集積回路装置及び発振子の配置構成や接続構成、集積回路装置の回路構成、処理回路の処理等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

ＸＴＡＬ、ＸＴＡＬ１〜ＸＴＡＬ３…発振子、ＰＤ、ＰＵ、Ｐ１〜Ｐ６…端子、
ＰＳ、ＰＳ１〜ＰＳ３…基板、ＥＵ、ＥＵ１〜ＥＵ３…上部電極、
ＥＤ、ＥＤ１〜ＥＤ３…下部電極、ＸＵ１〜ＸＵ３、ＸＤ１〜ＸＤ３…励振電極、
ＴＵ、ＴＵ１〜ＴＵ３、ＴＤ、ＴＤ１〜ＴＤ３…端子電極、ＳＭ１、ＳＭ２…支持部、
ＳＤ１〜ＳＤ４、ＳＤＡ〜ＳＤＣ…辺、ＷＲ、ＷＲ１〜ＷＲ３…ボンディングワイヤー、
ＢＭＰ…バンプ、ＭＰＬ…メッキ、ＰＡＳ…パシベーション膜、
ＣＫ１、ＣＫ２、ＣＫＲ…クロック信号、ｆ１、ｆ２、ｆｒ…クロック周波数、
Δｔ…分解能、ＳＴＡ、ＳＴＰ…信号、ＤＱ…デジタル値、ＴＤＦ…時間差、
ＴＲ…クロック間時間差、ＴＭＡ、ＴＭＢ…位相同期タイミング、
ＴＰ、ＴＰ１〜ＴＰ４…更新期間、ＤＣＫ１〜ＤＣＫ４…分周クロック信号、
１０…集積回路装置、１２…処理回路、１４…制御部、１６…周波数補正部、
２０…時間デジタル変換回路、５０…振動デバイス、５２…パッケージ、
５３…ベース、５４…枠部、６０、６３、６６…段差部、６１、６４、６７…電極、
６２、６５、６８…ボンディングワイヤー、１００、１０１、１０２、１０３…発振回路、
１２０、１３０…ＰＬＬ回路、１２２、１２４、１３２、１３４…分周回路、
１２６、１３６…位相検出器、１２８、１３８…チャージポンプ回路、
１６０…周波数制御データ生成部、１６２…処理回路、１６４…温度補償部、
１６６…発振信号生成回路、１６８…ＰＬＬ回路、２０６…自動車（移動体）、
２０７…車体、２０８…制御装置、２０９…車輪、５００…電子機器、５１０…通信部、
５２０…処理部、５３０…操作部、５４０…表示部、５５０…記憶部

Claims (15)

1. 第１の発振子と、
   第２の発振子と、
   集積回路装置と、
   を含み、
   前記集積回路装置は、
   前記第１の発振子を発振させる第１の発振回路と、
   前記第２の発振子を発振させる第２の発振回路と、
   前記第１の発振子を発振させることにより生成された第１のクロック信号と前記第２の発振子を発振させることにより生成された第２のクロック信号の周波数差情報又は周波数比較情報を用いて、処理を行う処理回路と、
   を含み、
   前記第１の発振子は、第１の支持部により前記集積回路装置に支持され、
   前記第２の発振子は、第２の支持部により前記集積回路装置に支持されることを特徴とする振動デバイス。
2. 請求項１に記載の振動デバイスにおいて、
   前記集積回路装置は、
   前記第１の発振回路に接続される第１の端子と、
   前記第１の発振回路に接続される第２の端子と、
   を含み、
   前記第１の支持部は、前記集積回路装置の前記第１の端子と前記第１の発振子の一方側電極の端子電極とを電気的に接続する支持部であることを特徴とする振動デバイス。
3. 請求項２に記載の振動デバイスにおいて、
   前記集積回路装置は、
   前記第２の発振回路に接続される第３の端子と、
   前記第２の発振回路に接続される第４の端子と、
   を含み、
   前記第２の支持部は、前記集積回路装置の前記第３の端子と前記第２の発振子の一方側電極の端子電極とを電気的に接続する支持部であることを特徴とする振動デバイス。
4. 請求項１乃至３のいずれか一項に記載の振動デバイスにおいて、
   前記処理回路は、
   前記第１の発振回路及び前記第２の発振回路の少なくとも一方の発振回路の発振信号の発振周波数及び位相の少なくとも一方を制御する制御部を含むことを特徴とする振動デバイス。
5. 請求項１乃至３のいずれか一項に記載の振動デバイスにおいて、
   前記処理回路は、
   前記第１のクロック信号と前記第２のクロック信号とに基づいて、時間をデジタル値に変換する時間デジタル変換回路を含むことを特徴とする振動デバイス。
6. 請求項５に記載の振動デバイスにおいて、
   前記時間デジタル変換回路は、
   前記第１のクロック周波数をｆ１とし、前記第２のクロック周波数をｆ２とした場合に、Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）となる分解能Δｔで、時間をデジタル値に変換することを特徴とする振動デバイス。
7. 請求項５又は６に記載の振動デバイスにおいて、
   前記時間デジタル変換回路は、
   第１の信号と第２の信号の遷移タイミングの時間差をデジタル値に変換することを特徴とする振動デバイス。
8. 請求項７に記載の振動デバイスにおいて、
   前記第１のクロック信号と前記第２のクロック信号の位相同期タイミングの後、第１のクロックサイクル〜第ｉのクロックサイクルでの前記第１のクロック信号と前記第２のクロック信号の遷移タイミングの時間差であるクロック間時間差が、Δｔ〜ｉ×Δｔ（Δｔは分解能、ｉは２以上の整数）である場合に、
   前記時間デジタル変換回路は、
   前記第１の信号と前記第２の信号の前記時間差が、前記クロック間時間差であるΔｔ〜ｉ×Δｔのいずれに対応するのかを特定することで、前記デジタル値を求めることを特徴とする振動デバイス。
9. 請求項５乃至８のいずれか一項に記載の振動デバイスにおいて、
   第３の発振子を含み、
   前記集積回路装置は、
   前記第３の発振子を発振させて基準クロック信号を生成する第３の発振回路と、
   前記第１のクロック信号と前記基準クロック信号との位相同期を行う第１のＰＬＬ回路と、
   前記第２のクロック信号と前記基準クロック信号との位相同期を行う第２のＰＬＬ回路と、
   を含むことを特徴とする振動デバイス。
10. 請求項５乃至９のいずれか一項に記載の振動デバイスにおいて、
    前記集積回路装置は、
    前記第１のクロック信号を前記時間デジタル変換回路に供給する第１の信号線と、
    前記第２のクロック信号を前記時間デジタル変換回路に供給する第２の信号線と、
    を含み、
    前記第１の信号線と前記第２の信号線の間にシールド線が配線されることを特徴とする振動デバイス。
11. 請求項１０に記載の振動デバイスにおいて、
    前記集積回路装置は、
    第１のシールド線と第２のシールド線とを含み、
    前記第１の信号線は、前記第１のシールド線と前記シールド線との間に配線され、
    前記第２の信号線は、前記第２のシールド線と前記シールド線との間に配線されることを特徴とする振動デバイス。
12. 請求項１乃至３のいずれか一項に記載の振動デバイスにおいて、
    前記処理回路は、
    前記第１のクロック信号と前記第２のクロック信号の周波数差情報又は周波数比較情報に基づいて、周波数補正処理を行う周波数補正部を含むことを特徴とする振動デバイス。
13. 請求項１１に記載の振動デバイスにおいて、
    前記周波数補正部は、
    前記周波数差情報又は前記周波数比較情報に基づいて、発振周波数の温度特性の補償処理を行うことを特徴とする振動デバイス。
14. 請求項１乃至１３のいずれか一項に記載の振動デバイスを含むことを特徴とする電子機器。
15. 請求項１乃至１３のいずれか一項に記載の振動デバイスを含むことを特徴とする移動体。