JP2021097355A - 発振器及び電子機器 - Google Patents

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Abstract

【課題】クロック信号を外部に出力すると共に、そのクロック信号と外部信号との関係を示す情報を求める発振器等を提供すること。【解決手段】発振器10は振動子XTALとクロック信号生成回路110と端子TQPと端子TIPと時間デジタル変換回路120とを含む。クロック信号生成回路110は、振動子XTALを発振させ、クロック信号CLKを生成する。端子TQPは、クロック信号CLKを出力する。端子TIPには、外部信号EXINが入力される。時間デジタル変換回路120は、外部信号EXINに基づく第1信号の遷移タイミングと、クロック信号CLKに基づく第2信号の遷移タイミングとの時間差を測定し、その時間差に対応した時間差情報TMDを求める。【選択図】 図1

Description

本発明は、発振器及び電子機器等に関する。
従来より、発振回路を用いてクロック信号を生成する発振器が知られている。例えば、振動子を用いた発振器として、周波数補償を行わないSPXO、周波数の温度補償を行うTCXO、又は振動子が恒温槽に収容されるOCXO等が知られており、これらの発振器は、生成したクロック信号を外部に出力する。特許文献1には、クロック信号を生成し、そのクロック信号を外部に出力する発振器が開示されている。或いは、PLLを内蔵した発振器が知られている。特許文献2には、ADPLLを内蔵し、そのADPLLを用いて受信信号に対して周波数トラッキングを行う無線通信装置が開示されている。なお、SPXOはSimple Packaged Xtal Oscillatorの略であり、TCXOはTemperature Compensated Xtal Oscillatorの略であり、OCXOはOven Controlled Xtal Oscillatorの略である。PLLはPhase Locked Loopの略であり、ADPLLはAll Digital PLLの略であり、VCOはVoltage Controlled Oscillatorの略である。
特開2017−085535号公報 特開2018−037798号公報
従来、発振器が生成したクロック信号を外部に出力すると共に、その外部に出力するクロック信号と、外部から発振器に入力される外部信号との関係を示す情報を求める発振器はなかった。上述したSPXO、TCXO、OCXO、及び特許文献1の発振器では、クロック信号と比較するための外部信号は発振器に入力されず、クロック信号と外部信号の関係を示す情報は求められない。また特許文献2では、VCO信号等のクロック信号は無線通信装置の内部で用いるためのクロック信号であり、無線通信装置の外部には出力されていない。
本開示の一態様は、振動子と、前記振動子を発振させ、クロック信号を生成するクロック信号生成回路と、前記クロック信号を出力するクロック信号出力端子と、外部信号が入力される外部信号入力端子と、前記外部信号入力端子から入力される前記外部信号に基づく第1信号の遷移タイミングと、前記クロック信号に基づく第2信号の遷移タイミングとの時間差を測定し、前記時間差に対応した時間差情報を求める時間デジタル変換回路と、を含む発振器に関係する。
発振器の構成例及び回路装置の第1構成例。 時間デジタル変換回路が測定する時間差の例。 回路装置の第2構成例。 回路装置の第3構成例。 発振器を用いたGPS同期モジュールのシステム構成例。 発振器を用いたDLLのシステム構成例。 発振器を用いて通信伝送遅延を測定するシステム構成例。 クロック信号生成回路の第1詳細構成例。 クロック信号生成回路の第2詳細構成例。 回路装置の第4構成例。 回路装置の第5構成例。 時間デジタル変換回路の第1詳細構成例。 時間デジタル変換回路の第1詳細構成例の動作を説明する波形図。 時間デジタル変換回路の第2詳細構成例。 時間デジタル変換回路の第2詳細構成例の動作を説明する波形図。 電子機器の構成例。
以下、本開示の好適な実施形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。
1.第1構成例
図1は、発振器10の構成例及び回路装置100の第1構成例である。発振器10は、回路装置100と振動子XTALと端子TIP、TQP、TFPとを含む。TIPは外部信号入力端子であり、TQPはクロック信号出力端子であり、TFPはインターフェース端子である。
回路装置100は、振動子XTALを用いてクロック信号CLKを生成すると共に、発振器10の外部から入力される外部信号EXINとクロック信号CLKとの遷移タイミングの時間差を示す時間差情報TMDを求める。遷移タイミングとは、信号の電圧レベルが変化するタイミングであり、信号の立ち上がりエッジ又は立ち下がりエッジである。回路装置100は、IC(Integrated Circuit)と呼ばれる集積回路装置である。回路装置100は、半導体プロセスにより製造されるICであり、半導体基板上に回路素子が形成された半導体チップである。
振動子XTALは、電気的な信号により機械的な振動を発生する素子である。振動子XTALは、水晶振動片等の振動片により実現できる。例えば振動子XTALは、カット角がATカット又はSCカット等の厚みすべり振動する水晶振動片などにより実現できる。なお本実施形態の振動子XTALは、例えば厚みすべり振動型以外の振動片、又は水晶以外の材料で形成された圧電振動片等の種々の振動片により実現できる。例えば振動子XTALとして、SAW共振子、又はシリコン基板を用いて形成されたシリコン製振動子としてのMEMS振動子を採用してもよい。SAWはSurface Acoustic Waveの略であり、MEMSはMicro Electro Mechanical Systemsの略である。
回路装置100及び振動子XTALは電気的に接続されており、発振器モジュールとして構成されている。例えば、回路装置100及び振動子XTALはパッケージに収容される。パッケージは、回路装置100及び振動子XTALが収容される容器と、容器に設けられた外部接続用の端子TIP、TQP、TFPとで構成される。容器は、例えばセラミック製容器又は金属製容器であるが、これらに限定されない。端子TIP、TQP、TFPは容器外側に設けられた金属製のリード又はバンプ等である。なお、本実施形態における接続は電気的な接続である。電気的な接続とは、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は受動素子又は能動素子等を介した接続であってもよい。
回路装置100は、クロック信号生成回路110と時間デジタル変換回路120とインターフェース回路130と端子TX1、TX2、TI、TQ、TFとを含む。
端子TX1、TX2、TI、TQ、TFは、半導体基板上に形成されるパッドである。端子TX1は振動子XTALの一端に接続され、端子TX2は振動子XTALの他端に接続される。端子TIは発振器10の端子TIPに接続され、端子TQは発振器10の端子TQPに接続され、端子TFは発振器10の端子TFPに接続される。これらの接続は、上記のように電気的な接続であり、例えばパッケージ内配線、ワイヤーボンディング、又は金属バンプによって実現される。なお、インターフェース端子として1組の端子TF、TFPを図示しているが、これに限定されず、インターフェース回路130の通信形式に応じて複数組のインターフェース端子が設けられてもよい。
クロック信号生成回路110は、端子TX1、TX2を介して振動子XTALに電気的に接続され、その振動子XTALを発振させ、クロック信号CLKを生成する。クロック信号CLKは端子TQ、TQPを介して発振器10の外部に出力される。クロック信号生成回路110は、振動子XTALを発振させて発振クロック信号を生成する発振回路を含む。クロック信号CLKは、発振クロック信号に基づくクロック信号であればよい。例えば、クロック信号生成回路110は、発振クロック信号をバッファリングしてクロック信号CLKとして出力する出力回路、発振クロック信号を分周してクロック信号CLKとして出力する分周回路、又は発振クロック信号を基準クロック信号としてクロック信号CLKを生成するPLL回路を含んでもよい。
端子TIPには、発振器10の外部から外部信号EXINが入力される。外部信号EXINは第1電圧レベルと第2電圧レベルの間で遷移する信号である。外部信号EXINは周期的に遷移する信号であってもよいし、不定期に遷移する信号であってもよく、外部信号EXINとしてクロック信号、パルス信号、又はトリガー信号等を想定できる。例えば、外部信号EXINは、GNSS又はネットワークの受信器から入力される時刻信号であってもよいし、或いはイベント発生を検出する検出回路から入力されるイベント信号であってもよい。GNSSがGPSである場合、外部信号EXINは1pps信号である。なおGNSSは、Global Navigation Satellite Systemの略であり、GPSはGlobal Positioning Systemの略である。
時間デジタル変換回路120には、端子TIPから端子TIを介して外部信号EXINが入力され、クロック信号生成回路110からクロック信号CLKが入力される。時間デジタル変換回路120は、外部信号EXINに基づく第1信号の遷移タイミングと、クロック信号CLKに基づく第2信号の遷移タイミングとの時間差を測定し、その時間差に対応した時間差情報TMDを求める。第1信号は、その遷移タイミングが外部信号EXINの遷移タイミングに応じて決まる信号である。例えば第1信号は、外部信号EXINそのものであってもよいし、外部信号EXINが分周された信号であってもよいし、外部信号EXINの遷移タイミングでローレベル又はハイレベルがラッチされた信号であってもよい。第2信号は、その遷移タイミングがクロック信号CLKの遷移タイミングに応じて決まる信号である。例えば第2信号は、クロック信号CLKそのものであってもよいし、クロック信号CLKが分周された信号であってもよいし、クロック信号CLKの遷移タイミングでローレベル又はハイレベルがラッチされた信号であってもよい。
例えば、第1信号がスタート信号であり、第2信号がストップ信号である。この場合、時間デジタル変換回路120は、第1信号の遷移タイミングから第2信号の遷移タイミングまでの時間を測定する。或いは、第2信号がスタート信号であり、第1信号がストップ信号であってもよい。この場合、時間デジタル変換回路120は、第2信号の遷移タイミングから第1信号の遷移タイミングまでの時間を測定する。
図2は、時間デジタル変換回路120が測定する時間差の例である。図2では、外部信号EXINをスタート信号とし、クロック信号CLKをストップ信号とし、外部信号EXINをクロック信号又は周期的なパルス信号とし、遷移タイミングを立ち上がりエッジのタイミングとする。
時間デジタル変換回路120は、外部信号EXINの遷移タイミングからクロック信号CLKの遷移タイミングまでの時間差を測定する。例えば、時間デジタル変換回路120は、外部信号EXINの遷移タイミングから、その後において最初のクロック信号CLKの遷移タイミングまでの時間差を測定する。この測定は外部信号EXINの各遷移タイミングに対して行われ、時間差TDF1、TDF2、TDF3が求められる。時間差情報TMDは、時間差を示す情報であり、具体的には時間差が符号化されたデジタル値である。例えば、時間デジタル変換回路120が時間分解能Δtで時間測定を行う場合、Δtを1LSBとして時間差がデジタル値に変換される。
図1に戻り、インターフェース回路130について説明する。インターフェース回路130は、端子TF、TFPを介して、発振器10の外部に設けられる処理装置200と発振器10との通信を行う。インターフェース回路130の通信方式としては、シリアル通信又はパラレル通信の種々の通信方式を採用できる。シリアル通信の方式としては例えばSPI又はI2Cがある。SPIは、3線又は4線のシリアル通信であり、チップセレクト信号とクロック信号とデータ信号を用いて通信する。I2Cは、2線のシリアル通信であり、クロック信号とデータ信号を用いて通信する。なおSPIはSerial Peripheral Interfaceの略であり、I2CはInter-Integrated Circuitの略である。
インターフェース回路130は、時間デジタル変換回路120からの時間差情報TMDを処理装置200に送信する。処理装置200は、時間差情報TMDを用いた信号処理を行う。処理装置200はプロセッサーであり、プロセッサーは例えばマイクロコンピューター、CPU、又はDSPである。メモリー210は、時間差情報TMDを用いた信号処理の手順が記述されたプログラムを記憶する。処理装置200は、メモリー210に記憶されたプログラムを実行することで、時間差情報TMDを用いた信号処理を行う。メモリー210は、不揮発性メモリー、ROM又はRAM等の半導体メモリーである。メモリー210にはユーザーが様々なプログラムを書き込むことが可能であり、そのプログラムによって、時間差情報TMDを用いた様々な信号処理を実現可能である。時間差情報TMDを用いた信号処理の例は、図5〜図7で後述する。
本実施形態によれば、発振器10が生成したクロック信号CLKを外部に出力すると共に、そのクロック信号CLKの遷移タイミングと、外部から発振器10に入力される外部信号EXINの遷移タイミングとの時間差を示す時間差情報TMDを求める。これにより、時間差情報TMDを用いた様々な信号処理を実現できる。例えば図5〜図7で後述するように、ADPLL、DLL、又は伝送遅延測定器等を構成できる。
例えば、従来から時間デジタル変換回路を用いたADPLL等の同期システムが知られているが、当然ながらADPLLとして構成されているためADPLL以外の用途には用いることができない。またADPLLとしても、そのフィードバックループ等の制御アルゴリズムは、製品に実装されたアルゴリズムに限られ、ユーザーが独自の機能又は制御アルゴリズムを用いることは困難である。即ち、従来のADPLLはカスタマイズ性が限られている。この点、本実施形態の発振器10は、ADPLLだけでなく様々な用途に用いることが可能であり、また、その機能及び制御アルゴリズムをユーザーが自在にカスタマイズすることが可能である。
また本実施形態では、インターフェース回路130が、時間差情報TMDを発振器10の外部に出力する。これにより、発振器10とその外部とが、外部信号EXIN、クロック信号CLK及び時間差情報TMDというデジタル信号のみでインターフェースされる。即ち、発振器10を用いたADPLL等のシステムを構成する際に、そのアナログ部分である発振回路及び時間デジタル変換回路が発振器10としてパッケージされているため、発振器10の外部においてプロセッサー等のデジタル処理回路のみを用いればよい。これにより、ユーザーは、システムにおけるアナログ部分の設計負荷を負うことなく、デジタル処理のアルゴリズムを開発すればよい。即ち、本実施形態の発振器10を用いることで、同期システム等のシステム開発が簡素化される。
また本実施形態では、クロック信号生成回路110、時間デジタル変換回路120、及びインターフェース回路130は、1つの半導体基板に設けられる。これにより、クロック信号生成回路110と時間デジタル変換回路120を別々のICとして構成した場合に比べて、測定対象となる信号の遅延又は波形変形等を抑制できるので、時間デジタル変換回路120が正確な時間差を測定できる。
2.第2構成例及び第3構成例
図3は、回路装置100の第2構成例である。第2構成例では、回路装置100は、第1分周回路である分周回路141と、第2分周回路である分周回路142とを、更に含む。なお既に説明した構成要素と同一の構成要素には同一の符号を付し、その構成要素の説明を適宜に省略する。
端子TIPには、外部信号EXINとして外部クロック信号が入力される。外部クロック信号は、GNSS又はネットワークの受信器から入力される時刻信号、又は発振器10の外部に設けられた発振器により生成されるクロック信号等である。
インターフェース回路130は、分周回路141の分周比である第1分周比を設定する分周比設定情報DIVEXを処理装置200から受信し、その分周比設定情報DIVEXを分周回路141に出力する。またインターフェース回路130は、分周回路142の分周比である第2分周比を設定する分周比設定情報DIVGを処理装置200から受信し、その分周比設定情報DIVGを分周回路142に出力する。
分周回路141は、外部信号EXINである外部クロック信号を、分周比設定情報DIVEXに基づいて第1分周比で分周し、その分周により得られた分周クロック信号CKEXを時間デジタル変換回路120に出力する。分周クロック信号CKEXは第1分周クロック信号であり、時間デジタル変換における第1信号となる。
分周回路142は、クロック信号生成回路110からのクロック信号CLKを、分周比設定情報DIVGに基づいて第2分周比で分周し、その分周により得られた分周クロック信号CKGを時間デジタル変換回路120に出力する。分周クロック信号CKGは第2分周クロック信号であり、時間デジタル変換における第2信号となる。
時間デジタル変換回路120は、分周クロック信号CKEXと分周クロック信号CKGとの位相差を時間差として測定し、時間差情報TMDを求める。
本実施形態によれば、時間デジタル変換回路120に入力される第1信号及び第2信号の周波数を、分周比設定情報DIVEX、DIVGにより任意に設定可能となる。これにより、時間デジタル変換回路120により遷移タイミングが比較される第1信号及び第2信号の周期を調整することが、可能となる。例えば、時間デジタル変換回路120の変換時間に比べてクロック信号CLK又は外部クロック信号の周期が短い場合において、分周回路141、142により変換時間を確保できる。
なお、図3では回路装置100が分周回路141、142の両方を含むが、回路装置100は分周回路141、142のいずれか一方のみを含んでもよい。
図4は、回路装置100の第3構成例である。なお既に説明した構成要素と同一の構成要素には同一の符号を付し、その構成要素の説明を適宜に省略する。
第3構成例では、インターフェース回路130は、処理装置200から周波数調整データFADを受信し、その周波数調整データFADをクロック信号生成回路110に出力する。クロック信号生成回路110は、周波数調整データFADに基づいてクロック信号CLKの周波数を調整する。具体的には、クロック信号生成回路110は、周波数調整データFADに応じた周波数のクロック信号CLKを生成する。
周波数調整データFADは、その値が変化するとクロック信号CLKの周波数が変化するようなデータであるが、周波数調整データFADの値とクロック信号CLKの周波数とは1対1に対応しなくてもよい。即ち、プロセスばらつき、電源電圧の変動、又は温度の変動によってクロック信号CLKの周波数は変化し得るので、周波数調整データFADが変化しなくても、クロック信号CLKの周波数が変化する場合がある。
本実施形態によれば、発振器10が出力するクロック信号CLKの周波数を周波数調整データFADにより調整することが、可能になる。例えば、時間差情報TMDに基づいて生成された周波数調整データFADを用いることで、クロック信号CLKを外部信号EXINに周波数同期又は位相同期させることが、可能となる。
なお、第2構成例及び第3構成例が組み合わされてもよい。即ち、図4の回路装置100が、図3の分周回路141、142を更に含み、時間デジタル変換回路120に分周クロック信号CKEX、CKGが入力されてもよい。
3.システム構成例
図5〜図7を用いて、発振器10を用いたシステムの構成例を説明する。なお図5〜図7では、発振器10において回路装置100の内部構成と振動子XTALのみを図示する。また端子の図示を省略する。
図5は、発振器10を用いたGPS同期モジュールのシステム構成例である。図5のシステムはGPS受信器14と発振器10と処理装置200とメモリー210とを含む。
GPS受信器14は、GPS衛星信号を受信し、1pps信号を外部信号EXINとして発振器10に出力する。1ppsは時刻の基準となる信号であり、1Hzのパルス信号である。
時間デジタル変換回路120は、1pps信号と分周クロック信号CKGの遷移タイミングの時間差を測定し、時間差情報TMDを出力する。1pps信号の各遷移タイミングに対して時間差が測定され、その時系列の時間差を示す時間差情報TMDが出力される。インターフェース回路130は、時間差情報TMDを処理装置200に出力する。
処理装置200は、PI処理部PIS1とローパスフィルターLPFSとを含む。PI処理部PIS1は、時間差情報TMDとして入力された時系列の時間差を積分する。ローパスフィルターLPFSは、PI処理部PIS1の出力をローパスフィルター処理する。PI処理部PIS1及びローパスフィルターLPFSは、PLLにおけるループフィルターに相当する。処理装置200は、ローパスフィルターLPFSの出力を周波数調整データFADとして発振器10に出力する。
クロック信号生成回路110は、インターフェース回路130が受信した周波数調整データFADに基づいてクロック信号CLKの周波数を調整する。これにより、1ppsに位相同期し且つ1ppsが逓倍されたクロック信号CLKが得られる。逓倍率は、分周回路142の分周比によって決まる。
図5のシステムによれば、1pps信号を基準信号とするADPLLが実現される。本システムでは、発振回路又は時間デジタル変換回路といったアナログ回路は発振器10内部に用意されているため、発振器10の外部では、PI制御及びローパスフィルター処理といったデジタル処理のみを構成すればよい。またメモリー210にプログラムを書き込むことで、様々なアルゴリズムのデジタル処理を用いることができる。即ち、PI制御及びローパスフィルター処理のアルゴリズムをカスタマイズすることも可能であるし、或いは、PI制御及びローパスフィルター処理に限らず、どのようなアルゴリズムでフィードバックループを形成するかもカスタマイズ可能である。或いは、様々な付加的な機能を追加することも可能である。
図6は、発振器10を用いたDLLのシステム構成例である。図6のシステムは発振器10と処理装置200とメモリー210とを含む。なお、DLLは、Delay Locked Loopの略である。
外部信号EXINとして外部クロック信号が発振器10に入力される。時間デジタル変換回路120は、分周クロック信号CKEXと分周クロック信号CKGの遷移タイミングの時間差を測定し、時間差情報TMDを出力する。分周クロック信号CKEXの各遷移タイミングに対して時間差が測定され、その時系列の時間差を示す時間差情報TMDが出力される。インターフェース回路130は、時間差情報TMDを処理装置200に出力する。
処理装置200は、加算部ADDSとPI処理部PIS2とを含む。加算部ADDSは、時間差情報TMDとして入力された時系列の時間差の各時間差と遅延量DLYとを加算する。遅延量DLYは、外部クロック信号に対して設定されるクロック信号CLKの位相遅延量を示す。PI処理部PIS2は、加算部ADDSの出力を積分する。処理装置200は、PI処理部PIS2の出力を周波数調整データFADとして発振器10に出力する。
クロック信号生成回路110は、インターフェース回路130が受信した周波数調整データFADに基づいてクロック信号CLKの周波数を調整する。これにより、外部クロック信号に対して位相遅延が遅延量DLYにロックされたクロック信号CLKが、生成される。例えば、クロック信号CLKの1サイクルを360度として、遅延量DLYが90度に相当する場合、外部クロック信号に対して位相が90度だけ遅延したクロック信号CLKが生成される。
図6のシステムによれば、外部クロック信号を基準信号とするDLLが実現される。本システムでは、発振回路又は時間デジタル変換回路といったアナログ回路は発振器10内部に用意されているため、発振器10の外部では、加算処理及びPI制御といったデジタル処理のみを構成すればよい。またメモリー210にプログラムを書き込むことで、様々なアルゴリズムのデジタル処理を用いることができる。即ち、加算処理及びPI制御のアルゴリズムをカスタマイズすることも可能であるし、或いは、加算処理及びPI制御に限らず、どのようなアルゴリズムでフィードバックループを形成するかもカスタマイズ可能である。或いは、様々な付加的な機能を追加することも可能である。
図7は、発振器10を用いて通信伝送遅延を測定するシステム構成例である。図7のシステムは、発振器10と処理装置200とメモリー210と通信システム20とを含む。
通信システム20は送信回路と伝送路と受信回路とを含む。伝送路は、例えば有線、無線、或いはネットワークである。発振器10が出力するクロック信号CLKに基づいて、送信回路が送信信号を伝送路に出力する。受信回路は、伝送路によって伝送された送信信号を受信し、外部信号EXINを発振器10に出力する。例えば、受信信号は、送信信号を受信したタイミングを示すパルス信号を生成し、そのパルス信号を外部信号EXINとして出力する。
時間デジタル変換回路120は、外部信号EXINとクロック信号CLKの遷移タイミングの時間差を測定し、時間差情報TMDを出力する。インターフェース回路130は、時間差情報TMDを処理装置200に出力する。
処理装置200は、時間差情報TMDに基づいて、通信システム20における伝送遅延時間を求める。伝送遅延時間は、通信システム20における通信によって生じた遅延時間を示し、具体的には、送信回路が送信信号を送信してから受信回路が送信信号を受信するまでの時間を示す。
図7のシステムによれば、通信伝送遅延を測定するシステムを構成できる。このように、発振器10を用いることで、クロック信号CLKの同期システムだけでなく、同期を目的としない様々なシステムを構成することが可能である。本システムでは、発振回路又は時間デジタル変換回路といったアナログ回路は発振器10内部に用意されているため、発振器10の外部では、遅延測定処理といったデジタル処理のみを構成すればよい。またメモリー210にプログラムを書き込むことで、様々なアルゴリズムのデジタル処理を用いることができ、発振器10を用いた様々なシステムを構成することが可能となっている。
4.クロック信号生成回路
図8は、クロック信号生成回路110の第1詳細構成例である。クロック信号生成回路110は、DCXOである発振回路111を含む。DCXOはDigital Controlled Xtal Oscillatorの略である。
発振回路111は、振動子XTALを発振させることで発振クロック信号を生成する。発振回路111は、周波数調整データFADに基づいて発振クロック信号の周波数を調整し、その発振クロック信号をクロック信号CLKとして出力する。具体的には、発振回路111は駆動回路113と周波数調整回路114とを含む。
駆動回路113は、端子TX1、TX2を介して振動子XTALに電気的に接続され、振動子XTALを駆動することで発振させ、発振クロック信号をクロック信号CLKとして出力する。
周波数調整回路114は、端子TX1又は端子TX2と駆動回路113を接続するノードに接続され、周波数調整データFADに基づいて発振周波数を調整する。なお図8には、端子TX2と駆動回路113を接続するノードに周波数調整回路114が接続される場合を図示している。周波数調整回路114は、D/A変換回路112と可変容量キャパシターCVとを含む。D/A変換回路112は周波数調整データFADをD/A変換し、そのD/A変換で得られた電圧DAQを可変容量キャパシターCVの一端に出力する。可変容量キャパシターCVの他端は、端子TX2と駆動回路113を接続するノードに接続される。可変容量キャパシターCVは、両端の電圧に応じて容量値が変化するキャパシターであり、例えばMOSキャパシター或いは可変容量ダイオードである。
本実施形態によれば、可変容量キャパシターCVの一端の電圧DAQが周波数調整データFADに応じて変化するので、可変容量キャパシターCVの容量値が周波数調整データFADに応じて変化する。これにより、振動子XTALを駆動する駆動回路113の容量負荷が変化するので、周波数調整データFADに応じてクロック信号CLKの周波数が変化する。
図9は、クロック信号生成回路110の第2詳細構成例である。クロック信号生成回路110は、発振回路115とフラクショナル−N型PLL回路116とを含む。
発振回路115は、端子TX1、TX2を介して振動子XTALに電気的に接続され、振動子XTALを発振させることで発振クロック信号OSCKを生成し、その発振クロック信号OSCKをフラクショナル−N型PLL回路116に出力する。発振回路115としては、ピアース型、コルピッツ型、インバーター型又はハートレー型等の種々のタイプの発振回路を用いることができる。
フラクショナル−N型PLL回路116には、発振クロック信号OSCKが基準クロック信号として入力される。フラクショナル−N型PLL回路116は、周波数調整データFADに基づいて基準クロック信号の周波数を小数倍した周波数のクロック信号CLKを生成する。具体的には、フラクショナル−N型PLL回路116は比較回路FPAとループフィルターFPBと電圧制御発振回路FPCと分周回路FPDと分周比設定回路FPEとを含む。
分周回路FPDはクロック信号CLKを分周し、その分周したクロック信号をフィードバッククロック信号FBCLKとして出力する。比較回路FPAは、発振クロック信号OSCKとフィードバッククロック信号FBCLKの位相比較を行う。ループフィルターFPBは、比較回路FPAの出力信号をループフィルター処理することで制御電圧を出力する。電圧制御発振回路FPCは、制御電圧に対応した発振周波数で発振し、その発振により得られるクロック信号CLKを出力する。
分周比設定回路FPEは、周波数調整データFADに基づいて小数の分周比を設定し、その分周比の情報を分周回路FPDに出力する。分周回路FPDは、分周比の情報によって指示される分周比でクロック信号CLKを分周する。具体的には、分周比設定回路FPEは、整数分周比を時系列に変化させることで、時間平均として小数となる分周比を設定する。分周回路FPDは、整数分周比でクロック信号CLKを分周するが、その整数分周比が時系列に変化するので、時間平均として小数分数比でクロック信号CLKを分周することになる。
本実施形態によれば、フラクショナル−N型PLL回路116は、周波数調整データFADに基づいてフィードバックループの分周比を調整する。フィードバックループの分周比が周波数調整データFADに応じて変化するので、フラクショナル−N型PLL回路116の小数逓倍率が周波数調整データFADに応じて変化する。これにより、周波数調整データFADに応じてクロック信号CLKの周波数が変化する。なお、フィードバックループとは、発振回路115から分周回路FPDを介して比較回路FPAにフィードバッククロック信号FBCLKがフィードバックされるループのことである。
5.第4構成例及び第5構成例
図10は、回路装置100の第4構成例である。第4構成例では、回路装置100は温度センサー170と温度補償回路180とを更に含む。
まず、温度補償回路180が、デジタル処理によりデジタルの温度補償信号TCSを生成する場合を説明する。デジタルの温度補償信号TCSを温度補償データとも呼ぶ。
温度センサー170はセンサー部とA/D変換器とを含む。センサー部は、温度をセンシングし、温度に依存する温度検出電圧を出力する。例えば、センサー部は、PN接合を有する素子を含み、そのPN接合の順方向電圧に基づいて温度検出電圧を出力する。PN接合を有する素子は、ダイオード又はバイポーラートランジスター等である。A/D変換回路は、温度検出電圧をA/D変換し、そのA/D変換により得られた温度データを出力する。
温度補償回路180は、温度データに基づいて温度補償データを生成する。具体的には、温度補償回路180は、温度を変数とする多項式近似に基づいて温度データを温度補償データに変換する。多項式近似に用いられる多項式は、振動子XTAL及びクロック信号生成回路110の発振周波数の温度依存性を補償する多項式である。
クロック信号生成回路110は、温度補償データである温度補償信号TCSに基づいて、クロック信号CLKの周波数を調整する。具体的には、クロック信号生成回路110は、温度補償データに応じた周波数のクロック信号CLKを生成する。これにより、周波数の温度依存性が補償されたクロック信号CLKが生成される。
クロック信号生成回路110の構成としては、図8又は図9の構成を用いることができる。図8の構成を採用した場合、周波数調整データFADの代わりに温度補償データがD/A変換回路112に入力される。これにより、発振回路111が、温度補償データに基づいてクロック信号CLKの周波数を調整する。図9を採用した場合、周波数調整データFADの代わりに温度補償データが分周比設定回路FPEに入力される。これにより、フラクショナル−N型PLL回路116が、温度補償データに基づいてフィードバックループの分周比を調整することで、クロック信号CLKの周波数を調整する。
なお、図10の第4構成例に第2又は第3構成例が組み合わされてもよい。第2、第4構成例が組み合わされた場合、図10の回路装置100は分周回路141、142を更に含む。また第3、第4構成例が組み合わされた場合、図10のクロック信号生成回路110は、更に周波数調整データFADに基づいてクロック信号CLKの周波数を調整する。例えば、周波数調整データFADに温度補償データが加算され、その加算値がクロック信号生成回路110に入力され、その加算値に基づいてクロック信号生成回路110がクロック信号の周波数を調整する。また、第2構成例、第3構成例、及び第4構成例が組み合わされてもよい。
また、温度補償回路180はアナログ処理によりアナログの温度補償信号TCSを生成してもよい。アナログの温度補償信号TCSを温度補償電圧とも呼ぶ。この場合、温度センサー170はセンサー部を含み、温度検出電圧を出力する。温度補償回路180は、温度を変数とする多項式近似を行うアナログ回路を有し、そのアナログ回路が温度検出電圧を温度補償電圧に変換する。クロック信号生成回路110は、温度補償電圧に応じた周波数のクロック信号CLKを生成する。これにより、周波数の温度依存性が補償されたクロック信号CLKが生成される。クロック信号生成回路110の構成としては、図8の可変容量キャパシターCV及び駆動回路113を用いることができる。即ち、図8においてD/A変換回路112を省略し、電圧DAQの代わりに温度補償電圧を可変容量キャパシターCVの一端に入力する。
図11は、回路装置100の第5構成例である。第5構成例では、回路装置100が処理回路150及びメモリー160を更に含む。またインターフェース回路130がメモリーインターフェース131を含む。
回路装置100に含まれる処理回路150は、発振器10の外部に設けられた処理装置200に相当している。即ち、処理回路150は、時間差情報TMDを用いた信号処理を行う。具体的には、処理回路150は、時間差情報TMDに応じた周波数調整データFADを生成する。クロック信号生成回路110は、周波数調整データFADに基づいてクロック信号CLKの周波数を調整する。処理回路150が周波数調整データFADを生成する手法は、図4〜図6で説明した通りである。処理回路150はプロセッサーであり、プロセッサーは例えばマイクロコンピューター、CPUコア、又はDSPである。処理回路150を含む回路装置100は集積回路装置である。即ち、処理回路150及びメモリー160は、クロック信号生成回路110、時間デジタル変換回路120、及びインターフェース回路130と共に1つの集積回路装置に設けられる。
回路装置100に含まれるメモリー160は、発振器10の外部に設けられたメモリー210に相当している。即ち、メモリー160は、時間差情報TMDを用いた信号処理の手順が記述されたプログラムを記憶する。具体的には、メモリー160は、処理回路150が時間差情報TMDに基づいて周波数調整データFADを生成するためのプログラムを、記憶する。処理回路150は、メモリー160に記憶されたプログラムを実行することで、時間差情報TMDを用いた信号処理を行う。また処理回路150は、メモリー160に記憶されたプログラムを実行することで、分周比設定情報DIVEX、DIVGを分周回路141、142に出力してもよい。メモリー160は、不揮発性メモリー又はRAM等の半導体メモリーである。
インターフェース回路130は、発振器10の外部からメモリー160にアクセスするためのメモリーインターフェース131を、含む。メモリーインターフェース131は、インターフェース回路130が発振器10の外部から受信したプログラムをメモリー160に書き込む。またメモリーインターフェース131は、メモリー160に記憶された情報を読み出し、その情報をインターフェース回路130が発振器10の外部に送信してもよい。
本実施形態によれば、メモリーインターフェース131を介してメモリー160にユーザーが様々なプログラムを書き込むことが可能であり、そのプログラムによって、時間差情報TMDを用いた様々な信号処理を実現可能である。時間差情報TMDを用いた信号処理の例は、図5、図6で上述した通りである。また、処理回路150を回路装置100に内蔵したことで、時間差情報TMDを用いた信号処理を行うための処理装置を発振器10の外部に設ける必要がなくなる。即ち、発振器10単体で、時間差情報TMDを用いた様々な信号処理を実現することが可能である。
なお図11では回路装置100が分周回路141、142を含むが、分周回路141、142の一方又は両方が省略されてもよい。また第4、第5構成例が組み合わされてもよい。即ち、図11の回路装置100が図10の温度センサー170及び温度補償回路180を含んでもよい。このとき、温度補償回路180は処理回路150に含まれてもよい。即ち、処理回路150が実行する処理の一部として、温度補償回路180の機能が実現されてもよい。
6.時間デジタル変換回路
図12〜図15を用いて時間デジタル変換回路120の詳細構成例を説明する。なお図12〜図15において、STAは第1信号であり、STPは第2信号である。
図12は、時間デジタル変換回路120の第1詳細構成例である。時間デジタル変換回路120は、測定回路30と信号生成回路40と積分処理回路60とを含む。なお、ここでは第2信号STPとして、クロック信号CLKより低周波数の信号を想定している。例えば第2信号STPは分周クロック信号CKGである。
信号生成回路40は、第1信号STAと第2信号STPとクロック信号CLKとに基づいて、積分処理のための信号を生成する。第1詳細構成例では、時間測定の基準となる基準クロック信号としてクロック信号CLKを用いる。信号生成回路40は、積分期間信号生成回路41、43と、極性切替信号生成回路42、44と、を含む。
積分期間信号生成回路41は、第1信号STAに基づいて信号SINT1を生成する。極性切替信号生成回路42は、信号SINT1及びクロック信号CLKに基づいて信号SPH1、SPH2を生成する。積分期間信号生成回路43は、第2信号STPに基づいて信号SINT2を生成する。極性切替信号生成回路44は、信号SINT2及びクロック信号CLKに基づいて信号SPH3、SPH4を生成する。信号SINT1、SINTは積分期間信号であり、信号SPH1、SPH2、SPH3、SPH4は積分極性切替信号である。
積分処理回路60は、信号SINT1、SPH1、SPH2、SINT2、SPH3、SPH4に基づく積分処理を行うことで、第1〜第4積分値である電圧QA1〜QA4を出力する。電圧QA1、QA2は、第1信号STAとクロック信号CLKの遷移タイミングの時間差に対応した位相を示す。電圧QA3、QA4は、第2信号STPとクロック信号CLKの遷移タイミングの時間差に対応した位相を示す。積分処理回路60は、積分回路61〜64を含む。
積分回路61は、信号SINT1、SPH1に基づいて第1積分処理を行う。積分回路62は、信号SINT1、SPH2に基づいて第2積分処理を行う。積分回路63は、信号SINT2、SPH3に基づいて第3積分処理を行う。積分回路64は、信号SINT2、SPH4に基づいて第4積分処理を行う。
測定回路30は、第1〜第4積分処理の結果である電圧QA1〜QA4の各々をA/D変換し、そのA/D変換値から時間差情報TMDを演算する。時間差情報TMDは、第1信号STAと第2信号STPの遷移タイミングの時間差を示す。
図13は、時間デジタル変換回路120の第1詳細構成例の動作を説明する波形図である。ここでは、第1信号STAの位相を示す電圧QA1、QA2を求める動作を例に説明する。
積分期間信号生成回路41は、第1信号STAの遷移タイミングで信号SINT1をローレベルからハイレベルに遷移させ、積分期間TP1において信号SINT1をハイレベルに維持した後、信号SINT1をローレベルにする。積分期間TP1の長さは、クロック信号CLKの周期の4倍以上であればよく、クロック信号CLKの周期の整数倍でなくてよい。
第1信号STAの位相の検出範囲RDETは、クロック信号CLKの1周期に相当する。第1信号STAが遷移したとき、その遷移タイミングが属するクロック信号CLKの周期が、検出範囲RDETとなる。
極性切替信号生成回路42は、積分期間TP1において、クロック信号CLKに同期したタイミングで信号SPH1をローレベルからハイレベルに遷移させる。信号SPH1の遷移タイミングは、検出範囲RDETにおけるクロック信号CLKの立ち上がりエッジからクロック数PCI後の立ち上がりエッジに同期する。クロック数PCIは任意に設定されてよい。図13では、PCI=6である。
信号SPH1の遷移タイミングを、位相の基準、即ち0度とみなしたとする。これは、第1信号STAの遷移タイミングがクロック信号CLKの立ち上がりエッジに一致したとき、第1信号STAの位相を0度とみなすことに相当する。図13では、積分期間TP1の長さは、クロック信号CLKの24周期に相当する。この積分期間TP1を位相360度とみなすと、クロック信号CLKの1周期は位相15度に相当する。図13のクロック信号CLKの各パルスには、信号SPH1の遷移タイミングを基準「0」として番号を付しており、番号が1だけ異なると位相が15度だけ異なる。
極性切替信号生成回路42は、積分期間TP1において、信号SPH1の遷移タイミングからクロック信号CLKのクロック数NCK後に信号SPH2をローレベルからハイレベルに遷移させる。図13ではNCK=6であり、信号SPH1と信号SPH2の位相が90度だけ異なる。これは、位相が90度シフトした2つの積分値が得られることに相当する。
積分期間TP1は、信号SPH1の遷移タイミングにより期間TPP1と期間TPM1に区画される。積分回路61は、期間TPP1において第1極性で第1積分処理を行い、期間TPM1において、第1極性とは逆極性である第2極性で第1積分処理を行う。図13では、第1極性は正極性であり、第2極性は負極性である。積分回路61は、積分結果の電圧QA1を出力する。
積分期間TP1は、信号SPH2の遷移タイミングにより期間TPP2と期間TPM2に区画される。積分回路62は、期間TPP2において第1極性で第2積分処理を行い、期間TPM2において、第2極性で第2積分処理を行う。積分回路62は、積分結果の電圧QA2を出力する。
以上では、第1信号STAの位相を示す電圧QA1、QA2を求める動作を説明したが、第2信号STPの位相を示す電圧QA3、QA4も同様な動作によって求められる。
第1信号STAと第2信号STPの遷移タイミングの時間差をTDFとする。測定回路30は、TDF=TC×(QA3/AZ2−QA1/AZ1)により時間差TDFを求める。TCはクロック信号CLKの周期であり、AZ1=QA2−QA1であり、AZ2=QA4−QA3である。AZ1、AZ2は時間差TDFの値に依らず一定である。図13において積分期間TP1は未知数であり、この未知数に起因するオフセットがQA1/AZ1、QA3/AZ2に発生する。しかし、QA1、QA3を求める際の積分期間TP1は共通であるため、QA1/AZ1のオフセットとQA3/AZ2のオフセットは同じ値となり、減算によりキャンセルされる。
図14は、時間デジタル変換回路120の第2詳細構成例である。時間デジタル変換回路120は、リングオシレーター71、81と測定回路91と基準クロックカウンター92と調整回路72、82とを含む。
第2構成例では、時間デジタル変換回路120は測定モードと調整モードを有する。測定モードは、時間差を測定するモードであり、調整モードは、リングオシレーター71、81の発振周波数を調整するモードである。
まず測定モードを説明する。リングオシレーター71は、第1信号STAの遷移タイミングで発振ループがイネーブルとなる。これによりリングオシレーター71が発振を開始し、クロック信号CLKSを生成する。リングオシレーター81は、第2信号STPの遷移タイミングで発振ループがイネーブルとなる。これによりリングオシレーター81が発振を開始し、クロック信号CLKFを生成する。クロック信号CLKSの周波数をf1とし、クロック信号CLKFの周波数をf2とする。f2はf1より高い。
測定回路91は、クロック信号CLKS及びクロック信号CLKFに基づいて時間差情報TMDを求める。時間差情報TMDは、第1信号STAと第2信号STPの遷移タイミングの時間差を示す。時間差情報TMDを求める手法は図15で後述する。
次に調整モードを説明する。第2詳細構成例では、リングオシレーター71、81の発振周波数の基準となる基準クロック信号としてクロック信号CLKを用いる。基準クロックカウンター92はクロック信号CLKのクロック数をカウントし、所与のクロック数をカウントする期間においてアクティブになるイネーブル信号ENAを出力する。
調整回路72は、イネーブル信号ENAがアクティブである期間においてクロック信号CLKSのクロック数をカウントする。調整回路72は、そのカウント値と第1ターゲット値の差分を積分し、その積分により得られた制御データFCSを出力する。第1ターゲット値は、リングオシレーター71の発振周波数を設定するための値である。リングオシレーター71は、制御データFCSに応じた発振周波数で発振する。例えば、リングオシレーター71の発振ループの負荷として可変容量回路が設けられ、その可変容量回路の容量値が制御データFCSにより制御される。このようにして、リングオシレーター71の発振周波数が調整される。
調整回路82は、イネーブル信号ENAがアクティブである期間においてクロック信号CLKFのクロック数をカウントする。調整回路72は、そのカウント値と第2ターゲット値の差分を積分し、その積分により得られた制御データFCFを出力する。第2ターゲット値は、リングオシレーター81の発振周波数を設定するための値である。リングオシレーター81は、制御データFCFに応じた発振周波数で発振する。例えば、リングオシレーター81の発振ループの負荷として可変容量回路が設けられ、その可変容量回路の容量値が制御データFCFにより制御される。このようにして、リングオシレーター81の発振周波数が調整される。
時間デジタル変換回路120が調整モードの後に測定モードに設定されたとき、調整モードで求められた制御データFCS、FCFがリングオシレーター71、81に入力される。これにより、調整モードで調整された発振周波数でリングオシレーター71、81が発振し、測定回路91が、正確な周波数のクロック信号CLKS、CLKFを用いて時間測定できる。
図15は、時間デジタル変換回路120の第2詳細構成例の動作を説明する波形図である。図15には測定モードにおける波形図を示す。
測定回路91は、クロック信号CLKSとクロック信号CLKFの位相を比較し、クロック信号CLKSの位相とクロック信号CLKFの位相が入れ替わったと判定したとき位相比較結果信号QPをハイレベルからローレベルにする。位相比較結果信号QPは測定回路91の内部信号である。
測定回路91は、クロック信号CLKSのクロック数をカウントする。このカウント値をCTSとする。また測定回路91は、クロック信号CLKFのクロック数をカウントする。このカウント値をCTFとする。
測定回路91は、位相比較結果信号QPの立ち下がりエッジにおけるカウント値CTS、CTFを取得する。このカウント値をN1、N2とする。クロック信号CLKSの周期をΔt1=1/f1とし、クロック信号CLKFの周期をΔt2=1/f2とすると、その差分が分解能Δt=|Δt1−Δt2|である。N3=N1−N2とすると、測定回路91は、第1信号STAと第2信号STPの遷移タイミングの時間差をN3×Δt1+N2×Δtにより求める。図15では、N1=5、N2=4、N3=1なので、時間差はΔt1+4×Δtとなる。
7.電子機器
図16に、発振器10を含む電子機器500の構成例を示す。電子機器500は、例えば距離、時間、流速又は流量等の物理量を計測する高精度の計測機器、或いは生体情報を測定する生体情報測定機器、或いは車載機器、或いはロボットなどである。生体情報測定機器は例えば超音波測定装置等である。車載機器は自動運転用の機器等である。
図16に示すように、電子機器500は、発振器10と、発振器10からの出力信号に基づく処理を行う処理装置520と、を含む。発振器10からの出力信号は、例えばクロック信号又は時間差情報である。処理装置520は、例えば発振器10からクロック信号に基づいて動作してもよいし、或いは発振器10からの時間差情報を用いた信号処理を行ってもよい。また電子機器500は、通信インターフェース510と、操作インターフェース530と、表示部540と、メモリー550とを含むことができる。なお電子機器500は図16の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
通信インターフェース510は、外部からデータを受信したり、外部にデータを送信する処理を行う。プロセッサーである処理装置520は、電子機器500の制御処理や、通信インターフェース510を介して送受信されるデータの種々のデジタル処理などを行う。処理装置520の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作インターフェース530は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイなどにより実現できる。表示部540は、各種の情報を表示するものであり、液晶や有機ELなどのディスプレイにより実現できる。メモリー550は、データを記憶するものであり、その機能はRAMやROMなどの半導体メモリーにより実現できる。
以上に説明した本実施形態の発振器は、振動子とクロック信号生成回路とクロック信号出力端子と外部信号入力端子と時間デジタル変換回路とを含む。クロック信号生成回路は、振動子を発振させ、クロック信号を生成する。クロック信号出力端子は、クロック信号を出力する。外部信号入力端子には、外部信号が入力される。時間デジタル変換回路は、外部信号入力端子から入力される外部信号に基づく第1信号の遷移タイミングと、クロック信号に基づく第2信号の遷移タイミングとの時間差を測定し、時間差に対応した時間差情報を求める。
本実施形態によれば、発振器が生成したクロック信号を外部に出力すると共に、そのクロック信号の遷移タイミングと、外部から発振器に入力される外部信号の遷移タイミングとの時間差を示す時間差情報を求める。これにより、時間差情報を用いた様々な信号処理が実現される。例えば、発振器を用いることで、ADPLL、DLL、又は伝送遅延測定器等を構成できる。本実施形態の発振器は、ADPLL等の特定用途だけでなく様々な用途に用いることが可能である。また、例えば発振器の外部又は内部にプロセッサー等を設けることが可能であり、そのプロセッサーの処理プログラムをカスタマイズすることで、発振器を用いたシステムの機能及び制御アルゴリズムをユーザーが自在にカスタマイズすることが可能である。
また本実施形態では、発振器は、時間差情報を出力するインターフェース回路と、インターフェース回路に接続されるインターフェース端子と、を含んでもよい。
本実施形態によれば、発振器とその外部とが、外部信号、クロック信号及び時間差情報というデジタル信号のみでインターフェースされる。即ち、発振器を用いたADPLL等のシステムを構成する際に、そのアナログ部分である発振回路及び時間デジタル変換回路が1つの発振器として構成されているため、発振器の外部においてプロセッサー等のデジタル処理回路のみを用いればよい。これにより、ユーザーは、システムにおけるアナログ部分の設計を行う必要がないので、同期システム等のシステム開発を簡素化できる。
また本実施形態では、クロック信号生成回路は、インターフェース端子及びインターフェース回路を介して入力される周波数調整データに基づいて、クロック信号の周波数を調整してもよい。
本実施形態によれば、発振器が出力するクロック信号の周波数を周波数調整データにより調整することが、可能になる。例えば、時間差情報に基づいて生成された周波数調整データを用いることで、クロック信号を外部信号に周波数同期又は位相同期させることが、可能となる。
また本実施形態では、クロック信号生成回路は、振動子を発振させることで発振クロック信号を生成する発振回路を含んでもよい。発振回路は、周波数調整データに基づいて発振クロック信号の周波数を調整し、発振クロック信号をクロック信号として出力してもよい。
本実施形態によれば、周波数調整データに基づいて発振回路の発振周波数が調整され、その発振クロック信号がクロック信号として出力される。これにより、周波数調整データによるクロック信号の周波数調整が実現される。
また本実施形態では、クロック信号生成回路は、振動子を発振させることで発振クロック信号を生成する発振回路と、発振クロック信号が基準クロック信号として入力され、クロック信号を生成するフラクショナル−N型PLL回路と、を含んでもよい。フラクショナル−N型PLL回路は、周波数調整データに基づいてフィードバックループの分周比を調整してもよい。
本実施形態によれば、クロック信号を生成するフラクショナル−N型PLLの小数逓倍率が、周波数調整データに基づいて調整される。これにより、周波数調整データによるクロック信号の周波数調整が実現される。
また本実施形態では、クロック信号生成回路、時間デジタル変換回路、及びインターフェース回路は、1つの半導体基板に設けられてもよい。
本実施形態によれば、クロック信号生成回路と時間デジタル変換回路を別々のICとして構成した場合に比べて、測定対象となる信号の遅延又は波形変形等を抑制できるので、時間デジタル変換回路が正確な時間差を測定できる。
また本実施形態では、振動子及び半導体基板は、パッケージに収容されてもよい。
このようにすれば、振動子とクロック信号生成回路と時間デジタル変換回路とを含む発振器が、パッケージされた発振器としてユーザーに提供される。これにより、発振器を用いたADPLL等のシステムを構成する際に、そのアナログ部分である発振回路及び時間デジタル変換回路が発振器としてパッケージされているため、ユーザーはシステムのデジタル処理のみを設計すればよい。システムにおけるアナログ部分の設計を行う必要がないので、同期システム等のシステム開発を簡素化できる。
また本実施形態では、発振器は、温度センサーと、温度センサーからの信号に基づいて温度補償信号を出力する温度補償回路と、を含んでもよい。クロック信号生成回路は、温度補償信号に基づいてクロック信号の周波数を調整してもよい。
本実施形態によれば、クロック信号の周波数が温度補償信号に基づいて温度補償されるので、温度変化によるクロック信号の周波数偏差が、低減される。これにより、外部信号の遷移タイミングと、温度補償された高精度なクロック信号の遷移タイミングとの時間差情報が得られる。
また本実施形態では、クロック信号生成回路は、振動子を発振させることで発振クロック信号を生成する発振回路を含んでもよい。発振回路は、温度補償信号に基づいて発振クロック信号の周波数を調整し、発振クロック信号をクロック信号として出力してもよい。
本実施形態によれば、温度補償信号に基づいて発振回路の発振周波数が調整され、その発振クロック信号がクロック信号として出力される。これにより、温度補償信号によるクロック信号の周波数調整が実現される。
また本実施形態では、クロック信号生成回路は、振動子を発振させることで発振クロック信号を生成する発振回路と、発振クロック信号が基準クロック信号として入力され、クロック信号を生成するフラクショナル−N型PLL回路と、を含んでもよい。フラクショナル−N型PLL回路は、温度補償信号に基づいてフィードバックループの分周比を調整してもよい。
本実施形態によれば、クロック信号を生成するフラクショナル−N型PLLの小数逓倍率が、温度補償信号に基づいて調整される。これにより、温度補償信号によるクロック信号の周波数調整が実現される。
また本実施形態では、発振器は、第1分周回路と第2分周回路とインターフェース回路とを含んでもよい。インターフェース回路は、第1分周回路の分周比である第1分周比及び第2分周回路の分周比である第2分周比を設定する分周比設定情報を、受信してもよい。第1分周回路は、外部信号として入力される外部クロック信号を、分周比設定情報に基づく第1分周比で分周し、分周により得られた第1分周クロック信号を出力してもよい。第2分周回路は、クロック信号を、分周比設定情報に基づく第2分周比で分周し、分周により得られた第2分周クロック信号を出力してもよい。時間デジタル変換回路は、第1信号である第1分周クロック信号と第2信号である第2分周クロック信号との位相差を時間差として測定してもよい。
本実施形態によれば、時間デジタル変換回路により遷移タイミングが比較される第1信号及び第2信号の周期が、分周比設定情報により任意に設定可能となる。例えば、時間デジタル変換回路の変換時間に比べてクロック信号又は外部クロック信号の周期が短い場合において、第1分周回路又は第2分周回路により変換時間を確保できる。
また本実施形態では、時間デジタル変換回路は、クロック信号に基づいて動作してもよい。
本実施形態によれば、時間デジタル変換回路が、発振器が内部で生成するクロック信号に基づいて動作する。例えば、時間デジタル変換回路は、時間計測の基準クロック信号としてクロック信号を用いることができる。
また本実施形態では、発振器は、時間差情報に応じた周波数調整データを生成する処理回路を含んでもよい。クロック信号生成回路は、周波数調整データに基づいてクロック信号の周波数を調整してもよい。
本実施形態によれば、発振器が、時間差情報を用いた様々な信号処理を行うことができる。また、処理回路を回路装置に内蔵したことで、時間差情報を用いた信号処理を行うための処理装置を発振器の外部に設ける必要がなくなる。即ち、発振器単体で、時間差情報を用いた様々な信号処理を実現できる。
また本実施形態では、発振器は、処理回路が周波数調整データを生成するためのプログラムを記憶するメモリーを含んでもよい。
本実施形態によれば、メモリーに記憶されたプログラムによって、時間差情報を用いた信号処理を処理回路が実行できる。様々な信号処理を記述したプログラムをメモリーに記憶させることが可能であるため、時間差情報を用いた様々な信号処理が実現される。
また本実施形態では、発振器は、メモリーにアクセスするためのメモリーインターフェースを有するインターフェース回路を含んでもよい。
このようにすれば、メモリーインターフェースを介して、様々な信号処理を記述したプログラムをメモリーに記憶させることが可能である。これにより、時間差情報を用いた様々な信号処理が実現される。
また本実施形態の電子機器は、上記のいずれかに記載の発振器と、発振器の出力信号に基づく処理を行う処理装置と、を含む。
なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また回路装置、発振器及び電子機器等の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
10…発振器、14…GPS受信器、20…通信システム、30…測定回路、40…信号生成回路、41,43…積分期間信号生成回路、42,44…極性切替信号生成回路、60…積分処理回路、61〜64…積分回路、71,81…リングオシレーター、72,82…調整回路、91…測定回路、92…基準クロックカウンター、100…回路装置、110…クロック信号生成回路、111…発振回路、112…D/A変換回路、113…駆動回路、114…周波数調整回路、115…発振回路、116…フラクショナル−N型PLL回路、120…時間デジタル変換回路、130…インターフェース回路、131…メモリーインターフェース、141,142…分周回路、150…処理回路、160…メモリー、170…温度センサー、180…温度補償回路、200…処理装置、210…メモリー、500…電子機器、510…通信インターフェース、520…処理装置、530…操作インターフェース、540…表示部、550…メモリー、CKEX,CKG…分周クロック信号、CLK…クロック信号、DIVEX,DIVG…分周比設定情報、EXIN…外部信号、FAD…周波数調整データ、OSCK…発振クロック信号、STA…第1信号、STP…第2信号、TCS…温度補償信号、TDF1〜TDF3…時間差、TFP…インターフェース端子、TIP…外部信号入力端子、TMD…時間差情報、TQP…クロック信号出力端子、XTAL…振動子

Claims (16)

  1. 振動子と、
    前記振動子を発振させ、クロック信号を生成するクロック信号生成回路と、
    前記クロック信号を出力するクロック信号出力端子と、
    外部信号が入力される外部信号入力端子と、
    前記外部信号入力端子から入力される前記外部信号に基づく第1信号の遷移タイミングと、前記クロック信号に基づく第2信号の遷移タイミングとの時間差を測定し、前記時間差に対応した時間差情報を求める時間デジタル変換回路と、
    を含むことを特徴とする発振器。
  2. 請求項1に記載の発振器において、
    前記時間差情報を出力するインターフェース回路と、
    前記インターフェース回路に接続されるインターフェース端子と、
    を含むことを特徴とする発振器。
  3. 請求項2に記載の発振器において、
    前記クロック信号生成回路は、前記インターフェース端子及び前記インターフェース回路を介して入力される周波数調整データに基づいて、前記クロック信号の周波数を調整することを特徴とする発振器。
  4. 請求項3に記載の発振器において、
    前記クロック信号生成回路は、前記振動子を発振させることで発振クロック信号を生成する発振回路を含み、
    前記発振回路は、前記周波数調整データに基づいて前記発振クロック信号の周波数を調整し、前記発振クロック信号を前記クロック信号として出力することを特徴とする発振器。
  5. 請求項3に記載の発振器において、
    前記クロック信号生成回路は、
    前記振動子を発振させることで発振クロック信号を生成する発振回路と、
    前記発振クロック信号が基準クロック信号として入力され、前記クロック信号を生成するフラクショナル−N型PLL回路と、
    を含み、
    前記フラクショナル−N型PLL回路は、前記周波数調整データに基づいてフィードバックループの分周比を調整することを特徴とする発振器。
  6. 請求項2乃至5のいずれか一項に記載の発振器において、
    前記クロック信号生成回路、前記時間デジタル変換回路、及び前記インターフェース回路は、1つの半導体基板に設けられることを特徴とする発振器。
  7. 請求項6に記載の発振器において、
    前記振動子及び前記半導体基板は、パッケージに収容されることを特徴とする発振器。
  8. 請求項1又は2に記載の発振器において、
    温度センサーと、
    前記温度センサーからの信号に基づいて温度補償信号を出力する温度補償回路と、
    を含み、
    前記クロック信号生成回路は、前記温度補償信号に基づいて前記クロック信号の周波数を調整することを特徴とする発振器。
  9. 請求項8に記載の発振器において、
    前記クロック信号生成回路は、前記振動子を発振させることで発振クロック信号を生成する発振回路を含み、
    前記発振回路は、前記温度補償信号に基づいて前記発振クロック信号の周波数を調整し、前記発振クロック信号を前記クロック信号として出力することを特徴とする発振器。
  10. 請求項8に記載の発振器において、
    前記クロック信号生成回路は、
    前記振動子を発振させることで発振クロック信号を生成する発振回路と、
    前記発振クロック信号が基準クロック信号として入力され、前記クロック信号を生成するフラクショナル−N型PLL回路と、
    を含み、
    前記フラクショナル−N型PLL回路は、前記温度補償信号に基づいてフィードバックループの分周比を調整することを特徴とする発振器。
  11. 請求項1に記載の発振器において、
    第1分周回路と、
    第2分周回路と、
    前記第1分周回路の分周比である第1分周比及び前記第2分周回路の分周比である第2分周比を設定する分周比設定情報を、受信するインターフェース回路と、
    を含み、
    前記第1分周回路は、前記外部信号として入力される外部クロック信号を、前記分周比設定情報に基づく前記第1分周比で分周し、分周により得られた第1分周クロック信号を出力し、
    前記第2分周回路は、前記クロック信号を、前記分周比設定情報に基づく前記第2分周比で分周し、分周により得られた第2分周クロック信号を出力し、
    前記時間デジタル変換回路は、前記第1信号である前記第1分周クロック信号と前記第2信号である前記第2分周クロック信号との位相差を前記時間差として測定することを特徴とする発振器。
  12. 請求項1乃至11のいずれか一項に記載の発振器において、
    前記時間デジタル変換回路は、前記クロック信号に基づいて動作することを特徴とする発振器。
  13. 請求項1に記載の発振器において、
    前記時間差情報に応じた周波数調整データを生成する処理回路を含み、
    前記クロック信号生成回路は、前記周波数調整データに基づいて前記クロック信号の周波数を調整することを特徴とする発振器。
  14. 請求項13に記載の発振器において、
    前記処理回路が前記周波数調整データを生成するためのプログラムを記憶するメモリーを含むことを特徴とする発振器。
  15. 請求項14に記載の発振器において、
    前記メモリーにアクセスするためのメモリーインターフェースを有するインターフェース回路を含むことを特徴とする発振器。
  16. 請求項1乃至15のいずれか一項に記載の発振器と、
    前記発振器の出力信号に基づく処理を行う処理装置と、
    を含むことを特徴とする電子機器。
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