JP7415535B2 - 発振器及び電子機器 - Google Patents

Description

本発明は、発振器及び電子機器等に関する。

従来より、発振回路を用いてクロック信号を生成する発振器が知られている。例えば、振動子を用いた発振器として、周波数補償を行わないＳＰＸＯ、周波数の温度補償を行うＴＣＸＯ、又は振動子が恒温槽に収容されるＯＣＸＯ等が知られており、これらの発振器は、生成したクロック信号を外部に出力する。特許文献１には、クロック信号を生成し、そのクロック信号を外部に出力する発振器が開示されている。或いは、ＰＬＬを内蔵した発振器が知られている。特許文献２には、ＡＤＰＬＬを内蔵し、そのＡＤＰＬＬを用いて受信信号に対して周波数トラッキングを行う無線通信装置が開示されている。なお、ＳＰＸＯはSimple Packaged Xtal Oscillatorの略であり、ＴＣＸＯはTemperature Compensated Xtal Oscillatorの略であり、ＯＣＸＯはOven Controlled Xtal Oscillatorの略である。ＰＬＬはPhase Locked Loopの略であり、ＡＤＰＬＬはAll Digital PLLの略であり、ＶＣＯはVoltage Controlled Oscillatorの略である。

特開２０１７－０８５５３５号公報 特開２０１８－０３７７９８号公報

従来、発振器が生成したクロック信号を外部に出力すると共に、その外部に出力するクロック信号と、外部から発振器に入力される外部信号との関係を示す情報を求める発振器はなかった。上述したＳＰＸＯ、ＴＣＸＯ、ＯＣＸＯ、及び特許文献１の発振器では、クロック信号と比較するための外部信号は発振器に入力されず、クロック信号と外部信号の関係を示す情報は求められない。また特許文献２では、ＶＣＯ信号等のクロック信号は無線通信装置の内部で用いるためのクロック信号であり、無線通信装置の外部には出力されていない。

本開示の一態様は、振動子と、前記振動子を発振させ、クロック信号を生成するクロック信号生成回路と、前記クロック信号を出力するクロック信号出力端子と、外部信号が入力される外部信号入力端子と、前記外部信号入力端子から入力される前記外部信号に基づく第１信号の遷移タイミングと、前記クロック信号に基づく第２信号の遷移タイミングとの時間差を測定し、前記時間差に対応した時間差情報を求める時間デジタル変換回路と、を含む発振器に関係する。

発振器の構成例及び回路装置の第１構成例。 時間デジタル変換回路が測定する時間差の例。 回路装置の第２構成例。 回路装置の第３構成例。 発振器を用いたＧＰＳ同期モジュールのシステム構成例。 発振器を用いたＤＬＬのシステム構成例。 発振器を用いて通信伝送遅延を測定するシステム構成例。 クロック信号生成回路の第１詳細構成例。 クロック信号生成回路の第２詳細構成例。 回路装置の第４構成例。 回路装置の第５構成例。 時間デジタル変換回路の第１詳細構成例。 時間デジタル変換回路の第１詳細構成例の動作を説明する波形図。 時間デジタル変換回路の第２詳細構成例。 時間デジタル変換回路の第２詳細構成例の動作を説明する波形図。 電子機器の構成例。

以下、本開示の好適な実施形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

１．第１構成例
図１は、発振器１０の構成例及び回路装置１００の第１構成例である。発振器１０は、回路装置１００と振動子ＸＴＡＬと端子ＴＩＰ、ＴＱＰ、ＴＦＰとを含む。ＴＩＰは外部信号入力端子であり、ＴＱＰはクロック信号出力端子であり、ＴＦＰはインターフェース端子である。

回路装置１００は、振動子ＸＴＡＬを用いてクロック信号ＣＬＫを生成すると共に、発振器１０の外部から入力される外部信号ＥＸＩＮとクロック信号ＣＬＫとの遷移タイミングの時間差を示す時間差情報ＴＭＤを求める。遷移タイミングとは、信号の電圧レベルが変化するタイミングであり、信号の立ち上がりエッジ又は立ち下がりエッジである。回路装置１００は、ＩＣ（Integrated Circuit）と呼ばれる集積回路装置である。回路装置１００は、半導体プロセスにより製造されるＩＣであり、半導体基板上に回路素子が形成された半導体チップである。

振動子ＸＴＡＬは、電気的な信号により機械的な振動を発生する素子である。振動子ＸＴＡＬは、水晶振動片等の振動片により実現できる。例えば振動子ＸＴＡＬは、カット角がＡＴカット又はＳＣカット等の厚みすべり振動する水晶振動片などにより実現できる。なお本実施形態の振動子ＸＴＡＬは、例えば厚みすべり振動型以外の振動片、又は水晶以外の材料で形成された圧電振動片等の種々の振動片により実現できる。例えば振動子ＸＴＡＬとして、ＳＡＷ共振子、又はシリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ振動子を採用してもよい。ＳＡＷはSurface Acoustic Waveの略であり、ＭＥＭＳはMicro Electro Mechanical Systemsの略である。

回路装置１００及び振動子ＸＴＡＬは電気的に接続されており、発振器モジュールとして構成されている。例えば、回路装置１００及び振動子ＸＴＡＬはパッケージに収容される。パッケージは、回路装置１００及び振動子ＸＴＡＬが収容される容器と、容器に設けられた外部接続用の端子ＴＩＰ、ＴＱＰ、ＴＦＰとで構成される。容器は、例えばセラミック製容器又は金属製容器であるが、これらに限定されない。端子ＴＩＰ、ＴＱＰ、ＴＦＰは容器外側に設けられた金属製のリード又はバンプ等である。なお、本実施形態における接続は電気的な接続である。電気的な接続とは、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は受動素子又は能動素子等を介した接続であってもよい。

回路装置１００は、クロック信号生成回路１１０と時間デジタル変換回路１２０とインターフェース回路１３０と端子ＴＸ１、ＴＸ２、ＴＩ、ＴＱ、ＴＦとを含む。

端子ＴＸ１、ＴＸ２、ＴＩ、ＴＱ、ＴＦは、半導体基板上に形成されるパッドである。端子ＴＸ１は振動子ＸＴＡＬの一端に接続され、端子ＴＸ２は振動子ＸＴＡＬの他端に接続される。端子ＴＩは発振器１０の端子ＴＩＰに接続され、端子ＴＱは発振器１０の端子ＴＱＰに接続され、端子ＴＦは発振器１０の端子ＴＦＰに接続される。これらの接続は、上記のように電気的な接続であり、例えばパッケージ内配線、ワイヤーボンディング、又は金属バンプによって実現される。なお、インターフェース端子として１組の端子ＴＦ、ＴＦＰを図示しているが、これに限定されず、インターフェース回路１３０の通信形式に応じて複数組のインターフェース端子が設けられてもよい。

クロック信号生成回路１１０は、端子ＴＸ１、ＴＸ２を介して振動子ＸＴＡＬに電気的に接続され、その振動子ＸＴＡＬを発振させ、クロック信号ＣＬＫを生成する。クロック信号ＣＬＫは端子ＴＱ、ＴＱＰを介して発振器１０の外部に出力される。クロック信号生成回路１１０は、振動子ＸＴＡＬを発振させて発振クロック信号を生成する発振回路を含む。クロック信号ＣＬＫは、発振クロック信号に基づくクロック信号であればよい。例えば、クロック信号生成回路１１０は、発振クロック信号をバッファリングしてクロック信号ＣＬＫとして出力する出力回路、発振クロック信号を分周してクロック信号ＣＬＫとして出力する分周回路、又は発振クロック信号を基準クロック信号としてクロック信号ＣＬＫを生成するＰＬＬ回路を含んでもよい。

端子ＴＩＰには、発振器１０の外部から外部信号ＥＸＩＮが入力される。外部信号ＥＸＩＮは第１電圧レベルと第２電圧レベルの間で遷移する信号である。外部信号ＥＸＩＮは周期的に遷移する信号であってもよいし、不定期に遷移する信号であってもよく、外部信号ＥＸＩＮとしてクロック信号、パルス信号、又はトリガー信号等を想定できる。例えば、外部信号ＥＸＩＮは、ＧＮＳＳ又はネットワークの受信器から入力される時刻信号であってもよいし、或いはイベント発生を検出する検出回路から入力されるイベント信号であってもよい。ＧＮＳＳがＧＰＳである場合、外部信号ＥＸＩＮは１ｐｐｓ信号である。なおＧＮＳＳは、Global Navigation Satellite Systemの略であり、ＧＰＳはGlobal Positioning Systemの略である。

時間デジタル変換回路１２０には、端子ＴＩＰから端子ＴＩを介して外部信号ＥＸＩＮが入力され、クロック信号生成回路１１０からクロック信号ＣＬＫが入力される。時間デジタル変換回路１２０は、外部信号ＥＸＩＮに基づく第１信号の遷移タイミングと、クロック信号ＣＬＫに基づく第２信号の遷移タイミングとの時間差を測定し、その時間差に対応した時間差情報ＴＭＤを求める。第１信号は、その遷移タイミングが外部信号ＥＸＩＮの遷移タイミングに応じて決まる信号である。例えば第１信号は、外部信号ＥＸＩＮそのものであってもよいし、外部信号ＥＸＩＮが分周された信号であってもよいし、外部信号ＥＸＩＮの遷移タイミングでローレベル又はハイレベルがラッチされた信号であってもよい。第２信号は、その遷移タイミングがクロック信号ＣＬＫの遷移タイミングに応じて決まる信号である。例えば第２信号は、クロック信号ＣＬＫそのものであってもよいし、クロック信号ＣＬＫが分周された信号であってもよいし、クロック信号ＣＬＫの遷移タイミングでローレベル又はハイレベルがラッチされた信号であってもよい。

例えば、第１信号がスタート信号であり、第２信号がストップ信号である。この場合、時間デジタル変換回路１２０は、第１信号の遷移タイミングから第２信号の遷移タイミングまでの時間を測定する。或いは、第２信号がスタート信号であり、第１信号がストップ信号であってもよい。この場合、時間デジタル変換回路１２０は、第２信号の遷移タイミングから第１信号の遷移タイミングまでの時間を測定する。

図２は、時間デジタル変換回路１２０が測定する時間差の例である。図２では、外部信号ＥＸＩＮをスタート信号とし、クロック信号ＣＬＫをストップ信号とし、外部信号ＥＸＩＮをクロック信号又は周期的なパルス信号とし、遷移タイミングを立ち上がりエッジのタイミングとする。

時間デジタル変換回路１２０は、外部信号ＥＸＩＮの遷移タイミングからクロック信号ＣＬＫの遷移タイミングまでの時間差を測定する。例えば、時間デジタル変換回路１２０は、外部信号ＥＸＩＮの遷移タイミングから、その後において最初のクロック信号ＣＬＫの遷移タイミングまでの時間差を測定する。この測定は外部信号ＥＸＩＮの各遷移タイミングに対して行われ、時間差ＴＤＦ１、ＴＤＦ２、ＴＤＦ３が求められる。時間差情報ＴＭＤは、時間差を示す情報であり、具体的には時間差が符号化されたデジタル値である。例えば、時間デジタル変換回路１２０が時間分解能Δｔで時間測定を行う場合、Δｔを１ＬＳＢとして時間差がデジタル値に変換される。

図１に戻り、インターフェース回路１３０について説明する。インターフェース回路１３０は、端子ＴＦ、ＴＦＰを介して、発振器１０の外部に設けられる処理装置２００と発振器１０との通信を行う。インターフェース回路１３０の通信方式としては、シリアル通信又はパラレル通信の種々の通信方式を採用できる。シリアル通信の方式としては例えばＳＰＩ又はＩ２Ｃがある。ＳＰＩは、３線又は４線のシリアル通信であり、チップセレクト信号とクロック信号とデータ信号を用いて通信する。Ｉ２Ｃは、２線のシリアル通信であり、クロック信号とデータ信号を用いて通信する。なおＳＰＩはSerial Peripheral Interfaceの略であり、Ｉ２ＣはInter-Integrated Circuitの略である。

インターフェース回路１３０は、時間デジタル変換回路１２０からの時間差情報ＴＭＤを処理装置２００に送信する。処理装置２００は、時間差情報ＴＭＤを用いた信号処理を行う。処理装置２００はプロセッサーであり、プロセッサーは例えばマイクロコンピューター、ＣＰＵ、又はＤＳＰである。メモリー２１０は、時間差情報ＴＭＤを用いた信号処理の手順が記述されたプログラムを記憶する。処理装置２００は、メモリー２１０に記憶されたプログラムを実行することで、時間差情報ＴＭＤを用いた信号処理を行う。メモリー２１０は、不揮発性メモリー、ＲＯＭ又はＲＡＭ等の半導体メモリーである。メモリー２１０にはユーザーが様々なプログラムを書き込むことが可能であり、そのプログラムによって、時間差情報ＴＭＤを用いた様々な信号処理を実現可能である。時間差情報ＴＭＤを用いた信号処理の例は、図５～図７で後述する。

本実施形態によれば、発振器１０が生成したクロック信号ＣＬＫを外部に出力すると共に、そのクロック信号ＣＬＫの遷移タイミングと、外部から発振器１０に入力される外部信号ＥＸＩＮの遷移タイミングとの時間差を示す時間差情報ＴＭＤを求める。これにより、時間差情報ＴＭＤを用いた様々な信号処理を実現できる。例えば図５～図７で後述するように、ＡＤＰＬＬ、ＤＬＬ、又は伝送遅延測定器等を構成できる。

例えば、従来から時間デジタル変換回路を用いたＡＤＰＬＬ等の同期システムが知られているが、当然ながらＡＤＰＬＬとして構成されているためＡＤＰＬＬ以外の用途には用いることができない。またＡＤＰＬＬとしても、そのフィードバックループ等の制御アルゴリズムは、製品に実装されたアルゴリズムに限られ、ユーザーが独自の機能又は制御アルゴリズムを用いることは困難である。即ち、従来のＡＤＰＬＬはカスタマイズ性が限られている。この点、本実施形態の発振器１０は、ＡＤＰＬＬだけでなく様々な用途に用いることが可能であり、また、その機能及び制御アルゴリズムをユーザーが自在にカスタマイズすることが可能である。

また本実施形態では、インターフェース回路１３０が、時間差情報ＴＭＤを発振器１０の外部に出力する。これにより、発振器１０とその外部とが、外部信号ＥＸＩＮ、クロック信号ＣＬＫ及び時間差情報ＴＭＤというデジタル信号のみでインターフェースされる。即ち、発振器１０を用いたＡＤＰＬＬ等のシステムを構成する際に、そのアナログ部分である発振回路及び時間デジタル変換回路が発振器１０としてパッケージされているため、発振器１０の外部においてプロセッサー等のデジタル処理回路のみを用いればよい。これにより、ユーザーは、システムにおけるアナログ部分の設計負荷を負うことなく、デジタル処理のアルゴリズムを開発すればよい。即ち、本実施形態の発振器１０を用いることで、同期システム等のシステム開発が簡素化される。

また本実施形態では、クロック信号生成回路１１０、時間デジタル変換回路１２０、及びインターフェース回路１３０は、１つの半導体基板に設けられる。これにより、クロック信号生成回路１１０と時間デジタル変換回路１２０を別々のＩＣとして構成した場合に比べて、測定対象となる信号の遅延又は波形変形等を抑制できるので、時間デジタル変換回路１２０が正確な時間差を測定できる。

２．第２構成例及び第３構成例
図３は、回路装置１００の第２構成例である。第２構成例では、回路装置１００は、第１分周回路である分周回路１４１と、第２分周回路である分周回路１４２とを、更に含む。なお既に説明した構成要素と同一の構成要素には同一の符号を付し、その構成要素の説明を適宜に省略する。

端子ＴＩＰには、外部信号ＥＸＩＮとして外部クロック信号が入力される。外部クロック信号は、ＧＮＳＳ又はネットワークの受信器から入力される時刻信号、又は発振器１０の外部に設けられた発振器により生成されるクロック信号等である。

インターフェース回路１３０は、分周回路１４１の分周比である第１分周比を設定する分周比設定情報ＤＩＶＥＸを処理装置２００から受信し、その分周比設定情報ＤＩＶＥＸを分周回路１４１に出力する。またインターフェース回路１３０は、分周回路１４２の分周比である第２分周比を設定する分周比設定情報ＤＩＶＧを処理装置２００から受信し、その分周比設定情報ＤＩＶＧを分周回路１４２に出力する。

分周回路１４１は、外部信号ＥＸＩＮである外部クロック信号を、分周比設定情報ＤＩＶＥＸに基づいて第１分周比で分周し、その分周により得られた分周クロック信号ＣＫＥＸを時間デジタル変換回路１２０に出力する。分周クロック信号ＣＫＥＸは第１分周クロック信号であり、時間デジタル変換における第１信号となる。

分周回路１４２は、クロック信号生成回路１１０からのクロック信号ＣＬＫを、分周比設定情報ＤＩＶＧに基づいて第２分周比で分周し、その分周により得られた分周クロック信号ＣＫＧを時間デジタル変換回路１２０に出力する。分周クロック信号ＣＫＧは第２分周クロック信号であり、時間デジタル変換における第２信号となる。

時間デジタル変換回路１２０は、分周クロック信号ＣＫＥＸと分周クロック信号ＣＫＧとの位相差を時間差として測定し、時間差情報ＴＭＤを求める。

本実施形態によれば、時間デジタル変換回路１２０に入力される第１信号及び第２信号の周波数を、分周比設定情報ＤＩＶＥＸ、ＤＩＶＧにより任意に設定可能となる。これにより、時間デジタル変換回路１２０により遷移タイミングが比較される第１信号及び第２信号の周期を調整することが、可能となる。例えば、時間デジタル変換回路１２０の変換時間に比べてクロック信号ＣＬＫ又は外部クロック信号の周期が短い場合において、分周回路１４１、１４２により変換時間を確保できる。

なお、図３では回路装置１００が分周回路１４１、１４２の両方を含むが、回路装置１００は分周回路１４１、１４２のいずれか一方のみを含んでもよい。

図４は、回路装置１００の第３構成例である。なお既に説明した構成要素と同一の構成要素には同一の符号を付し、その構成要素の説明を適宜に省略する。

第３構成例では、インターフェース回路１３０は、処理装置２００から周波数調整データＦＡＤを受信し、その周波数調整データＦＡＤをクロック信号生成回路１１０に出力する。クロック信号生成回路１１０は、周波数調整データＦＡＤに基づいてクロック信号ＣＬＫの周波数を調整する。具体的には、クロック信号生成回路１１０は、周波数調整データＦＡＤに応じた周波数のクロック信号ＣＬＫを生成する。

周波数調整データＦＡＤは、その値が変化するとクロック信号ＣＬＫの周波数が変化するようなデータであるが、周波数調整データＦＡＤの値とクロック信号ＣＬＫの周波数とは１対１に対応しなくてもよい。即ち、プロセスばらつき、電源電圧の変動、又は温度の変動によってクロック信号ＣＬＫの周波数は変化し得るので、周波数調整データＦＡＤが変化しなくても、クロック信号ＣＬＫの周波数が変化する場合がある。

本実施形態によれば、発振器１０が出力するクロック信号ＣＬＫの周波数を周波数調整データＦＡＤにより調整することが、可能になる。例えば、時間差情報ＴＭＤに基づいて生成された周波数調整データＦＡＤを用いることで、クロック信号ＣＬＫを外部信号ＥＸＩＮに周波数同期又は位相同期させることが、可能となる。

なお、第２構成例及び第３構成例が組み合わされてもよい。即ち、図４の回路装置１００が、図３の分周回路１４１、１４２を更に含み、時間デジタル変換回路１２０に分周クロック信号ＣＫＥＸ、ＣＫＧが入力されてもよい。

３．システム構成例
図５～図７を用いて、発振器１０を用いたシステムの構成例を説明する。なお図５～図７では、発振器１０において回路装置１００の内部構成と振動子ＸＴＡＬのみを図示する。また端子の図示を省略する。

図５は、発振器１０を用いたＧＰＳ同期モジュールのシステム構成例である。図５のシステムはＧＰＳ受信器１４と発振器１０と処理装置２００とメモリー２１０とを含む。

ＧＰＳ受信器１４は、ＧＰＳ衛星信号を受信し、１ｐｐｓ信号を外部信号ＥＸＩＮとして発振器１０に出力する。１ｐｐｓは時刻の基準となる信号であり、１Ｈｚのパルス信号である。

時間デジタル変換回路１２０は、１ｐｐｓ信号と分周クロック信号ＣＫＧの遷移タイミングの時間差を測定し、時間差情報ＴＭＤを出力する。１ｐｐｓ信号の各遷移タイミングに対して時間差が測定され、その時系列の時間差を示す時間差情報ＴＭＤが出力される。インターフェース回路１３０は、時間差情報ＴＭＤを処理装置２００に出力する。

処理装置２００は、ＰＩ処理部ＰＩＳ１とローパスフィルターＬＰＦＳとを含む。ＰＩ処理部ＰＩＳ１は、時間差情報ＴＭＤとして入力された時系列の時間差を積分する。ローパスフィルターＬＰＦＳは、ＰＩ処理部ＰＩＳ１の出力をローパスフィルター処理する。ＰＩ処理部ＰＩＳ１及びローパスフィルターＬＰＦＳは、ＰＬＬにおけるループフィルターに相当する。処理装置２００は、ローパスフィルターＬＰＦＳの出力を周波数調整データＦＡＤとして発振器１０に出力する。

クロック信号生成回路１１０は、インターフェース回路１３０が受信した周波数調整データＦＡＤに基づいてクロック信号ＣＬＫの周波数を調整する。これにより、１ｐｐｓに位相同期し且つ１ｐｐｓが逓倍されたクロック信号ＣＬＫが得られる。逓倍率は、分周回路１４２の分周比によって決まる。

図５のシステムによれば、１ｐｐｓ信号を基準信号とするＡＤＰＬＬが実現される。本システムでは、発振回路又は時間デジタル変換回路といったアナログ回路は発振器１０内部に用意されているため、発振器１０の外部では、ＰＩ制御及びローパスフィルター処理といったデジタル処理のみを構成すればよい。またメモリー２１０にプログラムを書き込むことで、様々なアルゴリズムのデジタル処理を用いることができる。即ち、ＰＩ制御及びローパスフィルター処理のアルゴリズムをカスタマイズすることも可能であるし、或いは、ＰＩ制御及びローパスフィルター処理に限らず、どのようなアルゴリズムでフィードバックループを形成するかもカスタマイズ可能である。或いは、様々な付加的な機能を追加することも可能である。

図６は、発振器１０を用いたＤＬＬのシステム構成例である。図６のシステムは発振器１０と処理装置２００とメモリー２１０とを含む。なお、ＤＬＬは、Delay Locked Loopの略である。

外部信号ＥＸＩＮとして外部クロック信号が発振器１０に入力される。時間デジタル変換回路１２０は、分周クロック信号ＣＫＥＸと分周クロック信号ＣＫＧの遷移タイミングの時間差を測定し、時間差情報ＴＭＤを出力する。分周クロック信号ＣＫＥＸの各遷移タイミングに対して時間差が測定され、その時系列の時間差を示す時間差情報ＴＭＤが出力される。インターフェース回路１３０は、時間差情報ＴＭＤを処理装置２００に出力する。

処理装置２００は、加算部ＡＤＤＳとＰＩ処理部ＰＩＳ２とを含む。加算部ＡＤＤＳは、時間差情報ＴＭＤとして入力された時系列の時間差の各時間差と遅延量ＤＬＹとを加算する。遅延量ＤＬＹは、外部クロック信号に対して設定されるクロック信号ＣＬＫの位相遅延量を示す。ＰＩ処理部ＰＩＳ２は、加算部ＡＤＤＳの出力を積分する。処理装置２００は、ＰＩ処理部ＰＩＳ２の出力を周波数調整データＦＡＤとして発振器１０に出力する。

クロック信号生成回路１１０は、インターフェース回路１３０が受信した周波数調整データＦＡＤに基づいてクロック信号ＣＬＫの周波数を調整する。これにより、外部クロック信号に対して位相遅延が遅延量ＤＬＹにロックされたクロック信号ＣＬＫが、生成される。例えば、クロック信号ＣＬＫの１サイクルを３６０度として、遅延量ＤＬＹが９０度に相当する場合、外部クロック信号に対して位相が９０度だけ遅延したクロック信号ＣＬＫが生成される。

図６のシステムによれば、外部クロック信号を基準信号とするＤＬＬが実現される。本システムでは、発振回路又は時間デジタル変換回路といったアナログ回路は発振器１０内部に用意されているため、発振器１０の外部では、加算処理及びＰＩ制御といったデジタル処理のみを構成すればよい。またメモリー２１０にプログラムを書き込むことで、様々なアルゴリズムのデジタル処理を用いることができる。即ち、加算処理及びＰＩ制御のアルゴリズムをカスタマイズすることも可能であるし、或いは、加算処理及びＰＩ制御に限らず、どのようなアルゴリズムでフィードバックループを形成するかもカスタマイズ可能である。或いは、様々な付加的な機能を追加することも可能である。

図７は、発振器１０を用いて通信伝送遅延を測定するシステム構成例である。図７のシステムは、発振器１０と処理装置２００とメモリー２１０と通信システム２０とを含む。

通信システム２０は送信回路と伝送路と受信回路とを含む。伝送路は、例えば有線、無線、或いはネットワークである。発振器１０が出力するクロック信号ＣＬＫに基づいて、送信回路が送信信号を伝送路に出力する。受信回路は、伝送路によって伝送された送信信号を受信し、外部信号ＥＸＩＮを発振器１０に出力する。例えば、受信信号は、送信信号を受信したタイミングを示すパルス信号を生成し、そのパルス信号を外部信号ＥＸＩＮとして出力する。

時間デジタル変換回路１２０は、外部信号ＥＸＩＮとクロック信号ＣＬＫの遷移タイミングの時間差を測定し、時間差情報ＴＭＤを出力する。インターフェース回路１３０は、時間差情報ＴＭＤを処理装置２００に出力する。

処理装置２００は、時間差情報ＴＭＤに基づいて、通信システム２０における伝送遅延時間を求める。伝送遅延時間は、通信システム２０における通信によって生じた遅延時間を示し、具体的には、送信回路が送信信号を送信してから受信回路が送信信号を受信するまでの時間を示す。

図７のシステムによれば、通信伝送遅延を測定するシステムを構成できる。このように、発振器１０を用いることで、クロック信号ＣＬＫの同期システムだけでなく、同期を目的としない様々なシステムを構成することが可能である。本システムでは、発振回路又は時間デジタル変換回路といったアナログ回路は発振器１０内部に用意されているため、発振器１０の外部では、遅延測定処理といったデジタル処理のみを構成すればよい。またメモリー２１０にプログラムを書き込むことで、様々なアルゴリズムのデジタル処理を用いることができ、発振器１０を用いた様々なシステムを構成することが可能となっている。

４．クロック信号生成回路
図８は、クロック信号生成回路１１０の第１詳細構成例である。クロック信号生成回路１１０は、ＤＣＸＯである発振回路１１１を含む。ＤＣＸＯはDigital Controlled Xtal Oscillatorの略である。

発振回路１１１は、振動子ＸＴＡＬを発振させることで発振クロック信号を生成する。発振回路１１１は、周波数調整データＦＡＤに基づいて発振クロック信号の周波数を調整し、その発振クロック信号をクロック信号ＣＬＫとして出力する。具体的には、発振回路１１１は駆動回路１１３と周波数調整回路１１４とを含む。

駆動回路１１３は、端子ＴＸ１、ＴＸ２を介して振動子ＸＴＡＬに電気的に接続され、振動子ＸＴＡＬを駆動することで発振させ、発振クロック信号をクロック信号ＣＬＫとして出力する。

周波数調整回路１１４は、端子ＴＸ１又は端子ＴＸ２と駆動回路１１３を接続するノードに接続され、周波数調整データＦＡＤに基づいて発振周波数を調整する。なお図８には、端子ＴＸ２と駆動回路１１３を接続するノードに周波数調整回路１１４が接続される場合を図示している。周波数調整回路１１４は、Ｄ／Ａ変換回路１１２と可変容量キャパシターＣＶとを含む。Ｄ／Ａ変換回路１１２は周波数調整データＦＡＤをＤ／Ａ変換し、そのＤ／Ａ変換で得られた電圧ＤＡＱを可変容量キャパシターＣＶの一端に出力する。可変容量キャパシターＣＶの他端は、端子ＴＸ２と駆動回路１１３を接続するノードに接続される。可変容量キャパシターＣＶは、両端の電圧に応じて容量値が変化するキャパシターであり、例えばＭＯＳキャパシター或いは可変容量ダイオードである。

本実施形態によれば、可変容量キャパシターＣＶの一端の電圧ＤＡＱが周波数調整データＦＡＤに応じて変化するので、可変容量キャパシターＣＶの容量値が周波数調整データＦＡＤに応じて変化する。これにより、振動子ＸＴＡＬを駆動する駆動回路１１３の容量負荷が変化するので、周波数調整データＦＡＤに応じてクロック信号ＣＬＫの周波数が変化する。

図９は、クロック信号生成回路１１０の第２詳細構成例である。クロック信号生成回路１１０は、発振回路１１５とフラクショナル－Ｎ型ＰＬＬ回路１１６とを含む。

発振回路１１５は、端子ＴＸ１、ＴＸ２を介して振動子ＸＴＡＬに電気的に接続され、振動子ＸＴＡＬを発振させることで発振クロック信号ＯＳＣＫを生成し、その発振クロック信号ＯＳＣＫをフラクショナル－Ｎ型ＰＬＬ回路１１６に出力する。発振回路１１５としては、ピアース型、コルピッツ型、インバーター型又はハートレー型等の種々のタイプの発振回路を用いることができる。

フラクショナル－Ｎ型ＰＬＬ回路１１６には、発振クロック信号ＯＳＣＫが基準クロック信号として入力される。フラクショナル－Ｎ型ＰＬＬ回路１１６は、周波数調整データＦＡＤに基づいて基準クロック信号の周波数を小数倍した周波数のクロック信号ＣＬＫを生成する。具体的には、フラクショナル－Ｎ型ＰＬＬ回路１１６は比較回路ＦＰＡとループフィルターＦＰＢと電圧制御発振回路ＦＰＣと分周回路ＦＰＤと分周比設定回路ＦＰＥとを含む。

分周回路ＦＰＤはクロック信号ＣＬＫを分周し、その分周したクロック信号をフィードバッククロック信号ＦＢＣＬＫとして出力する。比較回路ＦＰＡは、発振クロック信号ＯＳＣＫとフィードバッククロック信号ＦＢＣＬＫの位相比較を行う。ループフィルターＦＰＢは、比較回路ＦＰＡの出力信号をループフィルター処理することで制御電圧を出力する。電圧制御発振回路ＦＰＣは、制御電圧に対応した発振周波数で発振し、その発振により得られるクロック信号ＣＬＫを出力する。

分周比設定回路ＦＰＥは、周波数調整データＦＡＤに基づいて小数の分周比を設定し、その分周比の情報を分周回路ＦＰＤに出力する。分周回路ＦＰＤは、分周比の情報によって指示される分周比でクロック信号ＣＬＫを分周する。具体的には、分周比設定回路ＦＰＥは、整数分周比を時系列に変化させることで、時間平均として小数となる分周比を設定する。分周回路ＦＰＤは、整数分周比でクロック信号ＣＬＫを分周するが、その整数分周比が時系列に変化するので、時間平均として小数分数比でクロック信号ＣＬＫを分周することになる。

本実施形態によれば、フラクショナル－Ｎ型ＰＬＬ回路１１６は、周波数調整データＦＡＤに基づいてフィードバックループの分周比を調整する。フィードバックループの分周比が周波数調整データＦＡＤに応じて変化するので、フラクショナル－Ｎ型ＰＬＬ回路１１６の小数逓倍率が周波数調整データＦＡＤに応じて変化する。これにより、周波数調整データＦＡＤに応じてクロック信号ＣＬＫの周波数が変化する。なお、フィードバックループとは、発振回路１１５から分周回路ＦＰＤを介して比較回路ＦＰＡにフィードバッククロック信号ＦＢＣＬＫがフィードバックされるループのことである。

５．第４構成例及び第５構成例
図１０は、回路装置１００の第４構成例である。第４構成例では、回路装置１００は温度センサー１７０と温度補償回路１８０とを更に含む。

まず、温度補償回路１８０が、デジタル処理によりデジタルの温度補償信号ＴＣＳを生成する場合を説明する。デジタルの温度補償信号ＴＣＳを温度補償データとも呼ぶ。

温度センサー１７０はセンサー部とＡ／Ｄ変換器とを含む。センサー部は、温度をセンシングし、温度に依存する温度検出電圧を出力する。例えば、センサー部は、ＰＮ接合を有する素子を含み、そのＰＮ接合の順方向電圧に基づいて温度検出電圧を出力する。ＰＮ接合を有する素子は、ダイオード又はバイポーラートランジスター等である。Ａ／Ｄ変換回路は、温度検出電圧をＡ／Ｄ変換し、そのＡ／Ｄ変換により得られた温度データを出力する。

温度補償回路１８０は、温度データに基づいて温度補償データを生成する。具体的には、温度補償回路１８０は、温度を変数とする多項式近似に基づいて温度データを温度補償データに変換する。多項式近似に用いられる多項式は、振動子ＸＴＡＬ及びクロック信号生成回路１１０の発振周波数の温度依存性を補償する多項式である。

クロック信号生成回路１１０は、温度補償データである温度補償信号ＴＣＳに基づいて、クロック信号ＣＬＫの周波数を調整する。具体的には、クロック信号生成回路１１０は、温度補償データに応じた周波数のクロック信号ＣＬＫを生成する。これにより、周波数の温度依存性が補償されたクロック信号ＣＬＫが生成される。

クロック信号生成回路１１０の構成としては、図８又は図９の構成を用いることができる。図８の構成を採用した場合、周波数調整データＦＡＤの代わりに温度補償データがＤ／Ａ変換回路１１２に入力される。これにより、発振回路１１１が、温度補償データに基づいてクロック信号ＣＬＫの周波数を調整する。図９を採用した場合、周波数調整データＦＡＤの代わりに温度補償データが分周比設定回路ＦＰＥに入力される。これにより、フラクショナル－Ｎ型ＰＬＬ回路１１６が、温度補償データに基づいてフィードバックループの分周比を調整することで、クロック信号ＣＬＫの周波数を調整する。

なお、図１０の第４構成例に第２又は第３構成例が組み合わされてもよい。第２、第４構成例が組み合わされた場合、図１０の回路装置１００は分周回路１４１、１４２を更に含む。また第３、第４構成例が組み合わされた場合、図１０のクロック信号生成回路１１０は、更に周波数調整データＦＡＤに基づいてクロック信号ＣＬＫの周波数を調整する。例えば、周波数調整データＦＡＤに温度補償データが加算され、その加算値がクロック信号生成回路１１０に入力され、その加算値に基づいてクロック信号生成回路１１０がクロック信号の周波数を調整する。また、第２構成例、第３構成例、及び第４構成例が組み合わされてもよい。

また、温度補償回路１８０はアナログ処理によりアナログの温度補償信号ＴＣＳを生成してもよい。アナログの温度補償信号ＴＣＳを温度補償電圧とも呼ぶ。この場合、温度センサー１７０はセンサー部を含み、温度検出電圧を出力する。温度補償回路１８０は、温度を変数とする多項式近似を行うアナログ回路を有し、そのアナログ回路が温度検出電圧を温度補償電圧に変換する。クロック信号生成回路１１０は、温度補償電圧に応じた周波数のクロック信号ＣＬＫを生成する。これにより、周波数の温度依存性が補償されたクロック信号ＣＬＫが生成される。クロック信号生成回路１１０の構成としては、図８の可変容量キャパシターＣＶ及び駆動回路１１３を用いることができる。即ち、図８においてＤ／Ａ変換回路１１２を省略し、電圧ＤＡＱの代わりに温度補償電圧を可変容量キャパシターＣＶの一端に入力する。

図１１は、回路装置１００の第５構成例である。第５構成例では、回路装置１００が処理回路１５０及びメモリー１６０を更に含む。またインターフェース回路１３０がメモリーインターフェース１３１を含む。

回路装置１００に含まれる処理回路１５０は、発振器１０の外部に設けられた処理装置２００に相当している。即ち、処理回路１５０は、時間差情報ＴＭＤを用いた信号処理を行う。具体的には、処理回路１５０は、時間差情報ＴＭＤに応じた周波数調整データＦＡＤを生成する。クロック信号生成回路１１０は、周波数調整データＦＡＤに基づいてクロック信号ＣＬＫの周波数を調整する。処理回路１５０が周波数調整データＦＡＤを生成する手法は、図４～図６で説明した通りである。処理回路１５０はプロセッサーであり、プロセッサーは例えばマイクロコンピューター、ＣＰＵコア、又はＤＳＰである。処理回路１５０を含む回路装置１００は集積回路装置である。即ち、処理回路１５０及びメモリー１６０は、クロック信号生成回路１１０、時間デジタル変換回路１２０、及びインターフェース回路１３０と共に１つの集積回路装置に設けられる。

回路装置１００に含まれるメモリー１６０は、発振器１０の外部に設けられたメモリー２１０に相当している。即ち、メモリー１６０は、時間差情報ＴＭＤを用いた信号処理の手順が記述されたプログラムを記憶する。具体的には、メモリー１６０は、処理回路１５０が時間差情報ＴＭＤに基づいて周波数調整データＦＡＤを生成するためのプログラムを、記憶する。処理回路１５０は、メモリー１６０に記憶されたプログラムを実行することで、時間差情報ＴＭＤを用いた信号処理を行う。また処理回路１５０は、メモリー１６０に記憶されたプログラムを実行することで、分周比設定情報ＤＩＶＥＸ、ＤＩＶＧを分周回路１４１、１４２に出力してもよい。メモリー１６０は、不揮発性メモリー又はＲＡＭ等の半導体メモリーである。

インターフェース回路１３０は、発振器１０の外部からメモリー１６０にアクセスするためのメモリーインターフェース１３１を、含む。メモリーインターフェース１３１は、インターフェース回路１３０が発振器１０の外部から受信したプログラムをメモリー１６０に書き込む。またメモリーインターフェース１３１は、メモリー１６０に記憶された情報を読み出し、その情報をインターフェース回路１３０が発振器１０の外部に送信してもよい。

本実施形態によれば、メモリーインターフェース１３１を介してメモリー１６０にユーザーが様々なプログラムを書き込むことが可能であり、そのプログラムによって、時間差情報ＴＭＤを用いた様々な信号処理を実現可能である。時間差情報ＴＭＤを用いた信号処理の例は、図５、図６で上述した通りである。また、処理回路１５０を回路装置１００に内蔵したことで、時間差情報ＴＭＤを用いた信号処理を行うための処理装置を発振器１０の外部に設ける必要がなくなる。即ち、発振器１０単体で、時間差情報ＴＭＤを用いた様々な信号処理を実現することが可能である。

なお図１１では回路装置１００が分周回路１４１、１４２を含むが、分周回路１４１、１４２の一方又は両方が省略されてもよい。また第４、第５構成例が組み合わされてもよい。即ち、図１１の回路装置１００が図１０の温度センサー１７０及び温度補償回路１８０を含んでもよい。このとき、温度補償回路１８０は処理回路１５０に含まれてもよい。即ち、処理回路１５０が実行する処理の一部として、温度補償回路１８０の機能が実現されてもよい。

６．時間デジタル変換回路
図１２～図１５を用いて時間デジタル変換回路１２０の詳細構成例を説明する。なお図１２～図１５において、ＳＴＡは第１信号であり、ＳＴＰは第２信号である。

図１２は、時間デジタル変換回路１２０の第１詳細構成例である。時間デジタル変換回路１２０は、測定回路３０と信号生成回路４０と積分処理回路６０とを含む。なお、ここでは第２信号ＳＴＰとして、クロック信号ＣＬＫより低周波数の信号を想定している。例えば第２信号ＳＴＰは分周クロック信号ＣＫＧである。

信号生成回路４０は、第１信号ＳＴＡと第２信号ＳＴＰとクロック信号ＣＬＫとに基づいて、積分処理のための信号を生成する。第１詳細構成例では、時間測定の基準となる基準クロック信号としてクロック信号ＣＬＫを用いる。信号生成回路４０は、積分期間信号生成回路４１、４３と、極性切替信号生成回路４２、４４と、を含む。

積分期間信号生成回路４１は、第１信号ＳＴＡに基づいて信号ＳＩＮＴ１を生成する。極性切替信号生成回路４２は、信号ＳＩＮＴ１及びクロック信号ＣＬＫに基づいて信号ＳＰＨ１、ＳＰＨ２を生成する。積分期間信号生成回路４３は、第２信号ＳＴＰに基づいて信号ＳＩＮＴ２を生成する。極性切替信号生成回路４４は、信号ＳＩＮＴ２及びクロック信号ＣＬＫに基づいて信号ＳＰＨ３、ＳＰＨ４を生成する。信号ＳＩＮＴ１、ＳＩＮＴは積分期間信号であり、信号ＳＰＨ１、ＳＰＨ２、ＳＰＨ３、ＳＰＨ４は積分極性切替信号である。

積分処理回路６０は、信号ＳＩＮＴ１、ＳＰＨ１、ＳＰＨ２、ＳＩＮＴ２、ＳＰＨ３、ＳＰＨ４に基づく積分処理を行うことで、第１～第４積分値である電圧ＱＡ１～ＱＡ４を出力する。電圧ＱＡ１、ＱＡ２は、第１信号ＳＴＡとクロック信号ＣＬＫの遷移タイミングの時間差に対応した位相を示す。電圧ＱＡ３、ＱＡ４は、第２信号ＳＴＰとクロック信号ＣＬＫの遷移タイミングの時間差に対応した位相を示す。積分処理回路６０は、積分回路６１～６４を含む。

積分回路６１は、信号ＳＩＮＴ１、ＳＰＨ１に基づいて第１積分処理を行う。積分回路６２は、信号ＳＩＮＴ１、ＳＰＨ２に基づいて第２積分処理を行う。積分回路６３は、信号ＳＩＮＴ２、ＳＰＨ３に基づいて第３積分処理を行う。積分回路６４は、信号ＳＩＮＴ２、ＳＰＨ４に基づいて第４積分処理を行う。

測定回路３０は、第１～第４積分処理の結果である電圧ＱＡ１～ＱＡ４の各々をＡ／Ｄ変換し、そのＡ／Ｄ変換値から時間差情報ＴＭＤを演算する。時間差情報ＴＭＤは、第１信号ＳＴＡと第２信号ＳＴＰの遷移タイミングの時間差を示す。

図１３は、時間デジタル変換回路１２０の第１詳細構成例の動作を説明する波形図である。ここでは、第１信号ＳＴＡの位相を示す電圧ＱＡ１、ＱＡ２を求める動作を例に説明する。

積分期間信号生成回路４１は、第１信号ＳＴＡの遷移タイミングで信号ＳＩＮＴ１をローレベルからハイレベルに遷移させ、積分期間ＴＰ１において信号ＳＩＮＴ１をハイレベルに維持した後、信号ＳＩＮＴ１をローレベルにする。積分期間ＴＰ１の長さは、クロック信号ＣＬＫの周期の４倍以上であればよく、クロック信号ＣＬＫの周期の整数倍でなくてよい。

第１信号ＳＴＡの位相の検出範囲ＲＤＥＴは、クロック信号ＣＬＫの１周期に相当する。第１信号ＳＴＡが遷移したとき、その遷移タイミングが属するクロック信号ＣＬＫの周期が、検出範囲ＲＤＥＴとなる。

極性切替信号生成回路４２は、積分期間ＴＰ１において、クロック信号ＣＬＫに同期したタイミングで信号ＳＰＨ１をローレベルからハイレベルに遷移させる。信号ＳＰＨ１の遷移タイミングは、検出範囲ＲＤＥＴにおけるクロック信号ＣＬＫの立ち上がりエッジからクロック数ＰＣＩ後の立ち上がりエッジに同期する。クロック数ＰＣＩは任意に設定されてよい。図１３では、ＰＣＩ＝６である。

信号ＳＰＨ１の遷移タイミングを、位相の基準、即ち０度とみなしたとする。これは、第１信号ＳＴＡの遷移タイミングがクロック信号ＣＬＫの立ち上がりエッジに一致したとき、第１信号ＳＴＡの位相を０度とみなすことに相当する。図１３では、積分期間ＴＰ１の長さは、クロック信号ＣＬＫの２４周期に相当する。この積分期間ＴＰ１を位相３６０度とみなすと、クロック信号ＣＬＫの１周期は位相１５度に相当する。図１３のクロック信号ＣＬＫの各パルスには、信号ＳＰＨ１の遷移タイミングを基準「０」として番号を付しており、番号が１だけ異なると位相が１５度だけ異なる。

極性切替信号生成回路４２は、積分期間ＴＰ１において、信号ＳＰＨ１の遷移タイミングからクロック信号ＣＬＫのクロック数ＮＣＫ後に信号ＳＰＨ２をローレベルからハイレベルに遷移させる。図１３ではＮＣＫ＝６であり、信号ＳＰＨ１と信号ＳＰＨ２の位相が９０度だけ異なる。これは、位相が９０度シフトした２つの積分値が得られることに相当する。

積分期間ＴＰ１は、信号ＳＰＨ１の遷移タイミングにより期間ＴＰＰ１と期間ＴＰＭ１に区画される。積分回路６１は、期間ＴＰＰ１において第１極性で第１積分処理を行い、期間ＴＰＭ１において、第１極性とは逆極性である第２極性で第１積分処理を行う。図１３では、第１極性は正極性であり、第２極性は負極性である。積分回路６１は、積分結果の電圧ＱＡ１を出力する。

積分期間ＴＰ１は、信号ＳＰＨ２の遷移タイミングにより期間ＴＰＰ２と期間ＴＰＭ２に区画される。積分回路６２は、期間ＴＰＰ２において第１極性で第２積分処理を行い、期間ＴＰＭ２において、第２極性で第２積分処理を行う。積分回路６２は、積分結果の電圧ＱＡ２を出力する。

以上では、第１信号ＳＴＡの位相を示す電圧ＱＡ１、ＱＡ２を求める動作を説明したが、第２信号ＳＴＰの位相を示す電圧ＱＡ３、ＱＡ４も同様な動作によって求められる。

第１信号ＳＴＡと第２信号ＳＴＰの遷移タイミングの時間差をＴＤＦとする。測定回路３０は、ＴＤＦ＝ＴＣ×（ＱＡ３／ＡＺ２－ＱＡ１／ＡＺ１）により時間差ＴＤＦを求める。ＴＣはクロック信号ＣＬＫの周期であり、ＡＺ１＝ＱＡ２－ＱＡ１であり、ＡＺ２＝ＱＡ４－ＱＡ３である。ＡＺ１、ＡＺ２は時間差ＴＤＦの値に依らず一定である。図１３において積分期間ＴＰ１は未知数であり、この未知数に起因するオフセットがＱＡ１／ＡＺ１、ＱＡ３／ＡＺ２に発生する。しかし、ＱＡ１、ＱＡ３を求める際の積分期間ＴＰ１は共通であるため、ＱＡ１／ＡＺ１のオフセットとＱＡ３／ＡＺ２のオフセットは同じ値となり、減算によりキャンセルされる。

図１４は、時間デジタル変換回路１２０の第２詳細構成例である。時間デジタル変換回路１２０は、リングオシレーター７１、８１と測定回路９１と基準クロックカウンター９２と調整回路７２、８２とを含む。

第２構成例では、時間デジタル変換回路１２０は測定モードと調整モードを有する。測定モードは、時間差を測定するモードであり、調整モードは、リングオシレーター７１、８１の発振周波数を調整するモードである。

まず測定モードを説明する。リングオシレーター７１は、第１信号ＳＴＡの遷移タイミングで発振ループがイネーブルとなる。これによりリングオシレーター７１が発振を開始し、クロック信号ＣＬＫＳを生成する。リングオシレーター８１は、第２信号ＳＴＰの遷移タイミングで発振ループがイネーブルとなる。これによりリングオシレーター８１が発振を開始し、クロック信号ＣＬＫＦを生成する。クロック信号ＣＬＫＳの周波数をｆ１とし、クロック信号ＣＬＫＦの周波数をｆ２とする。ｆ２はｆ１より高い。

測定回路９１は、クロック信号ＣＬＫＳ及びクロック信号ＣＬＫＦに基づいて時間差情報ＴＭＤを求める。時間差情報ＴＭＤは、第１信号ＳＴＡと第２信号ＳＴＰの遷移タイミングの時間差を示す。時間差情報ＴＭＤを求める手法は図１５で後述する。

次に調整モードを説明する。第２詳細構成例では、リングオシレーター７１、８１の発振周波数の基準となる基準クロック信号としてクロック信号ＣＬＫを用いる。基準クロックカウンター９２はクロック信号ＣＬＫのクロック数をカウントし、所与のクロック数をカウントする期間においてアクティブになるイネーブル信号ＥＮＡを出力する。

調整回路７２は、イネーブル信号ＥＮＡがアクティブである期間においてクロック信号ＣＬＫＳのクロック数をカウントする。調整回路７２は、そのカウント値と第１ターゲット値の差分を積分し、その積分により得られた制御データＦＣＳを出力する。第１ターゲット値は、リングオシレーター７１の発振周波数を設定するための値である。リングオシレーター７１は、制御データＦＣＳに応じた発振周波数で発振する。例えば、リングオシレーター７１の発振ループの負荷として可変容量回路が設けられ、その可変容量回路の容量値が制御データＦＣＳにより制御される。このようにして、リングオシレーター７１の発振周波数が調整される。

調整回路８２は、イネーブル信号ＥＮＡがアクティブである期間においてクロック信号ＣＬＫＦのクロック数をカウントする。調整回路７２は、そのカウント値と第２ターゲット値の差分を積分し、その積分により得られた制御データＦＣＦを出力する。第２ターゲット値は、リングオシレーター８１の発振周波数を設定するための値である。リングオシレーター８１は、制御データＦＣＦに応じた発振周波数で発振する。例えば、リングオシレーター８１の発振ループの負荷として可変容量回路が設けられ、その可変容量回路の容量値が制御データＦＣＦにより制御される。このようにして、リングオシレーター８１の発振周波数が調整される。

時間デジタル変換回路１２０が調整モードの後に測定モードに設定されたとき、調整モードで求められた制御データＦＣＳ、ＦＣＦがリングオシレーター７１、８１に入力される。これにより、調整モードで調整された発振周波数でリングオシレーター７１、８１が発振し、測定回路９１が、正確な周波数のクロック信号ＣＬＫＳ、ＣＬＫＦを用いて時間測定できる。

図１５は、時間デジタル変換回路１２０の第２詳細構成例の動作を説明する波形図である。図１５には測定モードにおける波形図を示す。

測定回路９１は、クロック信号ＣＬＫＳとクロック信号ＣＬＫＦの位相を比較し、クロック信号ＣＬＫＳの位相とクロック信号ＣＬＫＦの位相が入れ替わったと判定したとき位相比較結果信号ＱＰをハイレベルからローレベルにする。位相比較結果信号ＱＰは測定回路９１の内部信号である。

測定回路９１は、クロック信号ＣＬＫＳのクロック数をカウントする。このカウント値をＣＴＳとする。また測定回路９１は、クロック信号ＣＬＫＦのクロック数をカウントする。このカウント値をＣＴＦとする。

測定回路９１は、位相比較結果信号ＱＰの立ち下がりエッジにおけるカウント値ＣＴＳ、ＣＴＦを取得する。このカウント値をＮ１、Ｎ２とする。クロック信号ＣＬＫＳの周期をΔｔ１＝１／ｆ１とし、クロック信号ＣＬＫＦの周期をΔｔ２＝１／ｆ２とすると、その差分が分解能Δｔ＝｜Δｔ１－Δｔ２｜である。Ｎ３＝Ｎ１－Ｎ２とすると、測定回路９１は、第１信号ＳＴＡと第２信号ＳＴＰの遷移タイミングの時間差をＮ３×Δｔ１＋Ｎ２×Δｔにより求める。図１５では、Ｎ１＝５、Ｎ２＝４、Ｎ３＝１なので、時間差はΔｔ１＋４×Δｔとなる。

７．電子機器
図１６に、発振器１０を含む電子機器５００の構成例を示す。電子機器５００は、例えば距離、時間、流速又は流量等の物理量を計測する高精度の計測機器、或いは生体情報を測定する生体情報測定機器、或いは車載機器、或いはロボットなどである。生体情報測定機器は例えば超音波測定装置等である。車載機器は自動運転用の機器等である。

図１６に示すように、電子機器５００は、発振器１０と、発振器１０からの出力信号に基づく処理を行う処理装置５２０と、を含む。発振器１０からの出力信号は、例えばクロック信号又は時間差情報である。処理装置５２０は、例えば発振器１０からクロック信号に基づいて動作してもよいし、或いは発振器１０からの時間差情報を用いた信号処理を行ってもよい。また電子機器５００は、通信インターフェース５１０と、操作インターフェース５３０と、表示部５４０と、メモリー５５０とを含むことができる。なお電子機器５００は図１６の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

通信インターフェース５１０は、外部からデータを受信したり、外部にデータを送信する処理を行う。プロセッサーである処理装置５２０は、電子機器５００の制御処理や、通信インターフェース５１０を介して送受信されるデータの種々のデジタル処理などを行う。処理装置５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作インターフェース５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。メモリー５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーにより実現できる。

以上に説明した本実施形態の発振器は、振動子とクロック信号生成回路とクロック信号出力端子と外部信号入力端子と時間デジタル変換回路とを含む。クロック信号生成回路は、振動子を発振させ、クロック信号を生成する。クロック信号出力端子は、クロック信号を出力する。外部信号入力端子には、外部信号が入力される。時間デジタル変換回路は、外部信号入力端子から入力される外部信号に基づく第１信号の遷移タイミングと、クロック信号に基づく第２信号の遷移タイミングとの時間差を測定し、時間差に対応した時間差情報を求める。

本実施形態によれば、発振器が生成したクロック信号を外部に出力すると共に、そのクロック信号の遷移タイミングと、外部から発振器に入力される外部信号の遷移タイミングとの時間差を示す時間差情報を求める。これにより、時間差情報を用いた様々な信号処理が実現される。例えば、発振器を用いることで、ＡＤＰＬＬ、ＤＬＬ、又は伝送遅延測定器等を構成できる。本実施形態の発振器は、ＡＤＰＬＬ等の特定用途だけでなく様々な用途に用いることが可能である。また、例えば発振器の外部又は内部にプロセッサー等を設けることが可能であり、そのプロセッサーの処理プログラムをカスタマイズすることで、発振器を用いたシステムの機能及び制御アルゴリズムをユーザーが自在にカスタマイズすることが可能である。

また本実施形態では、発振器は、時間差情報を出力するインターフェース回路と、インターフェース回路に接続されるインターフェース端子と、を含んでもよい。

本実施形態によれば、発振器とその外部とが、外部信号、クロック信号及び時間差情報というデジタル信号のみでインターフェースされる。即ち、発振器を用いたＡＤＰＬＬ等のシステムを構成する際に、そのアナログ部分である発振回路及び時間デジタル変換回路が１つの発振器として構成されているため、発振器の外部においてプロセッサー等のデジタル処理回路のみを用いればよい。これにより、ユーザーは、システムにおけるアナログ部分の設計を行う必要がないので、同期システム等のシステム開発を簡素化できる。

また本実施形態では、クロック信号生成回路は、インターフェース端子及びインターフェース回路を介して入力される周波数調整データに基づいて、クロック信号の周波数を調整してもよい。

本実施形態によれば、発振器が出力するクロック信号の周波数を周波数調整データにより調整することが、可能になる。例えば、時間差情報に基づいて生成された周波数調整データを用いることで、クロック信号を外部信号に周波数同期又は位相同期させることが、可能となる。

また本実施形態では、クロック信号生成回路は、振動子を発振させることで発振クロック信号を生成する発振回路を含んでもよい。発振回路は、周波数調整データに基づいて発振クロック信号の周波数を調整し、発振クロック信号をクロック信号として出力してもよい。

本実施形態によれば、周波数調整データに基づいて発振回路の発振周波数が調整され、その発振クロック信号がクロック信号として出力される。これにより、周波数調整データによるクロック信号の周波数調整が実現される。

また本実施形態では、クロック信号生成回路は、振動子を発振させることで発振クロック信号を生成する発振回路と、発振クロック信号が基準クロック信号として入力され、クロック信号を生成するフラクショナル－Ｎ型ＰＬＬ回路と、を含んでもよい。フラクショナル－Ｎ型ＰＬＬ回路は、周波数調整データに基づいてフィードバックループの分周比を調整してもよい。

本実施形態によれば、クロック信号を生成するフラクショナル－Ｎ型ＰＬＬの小数逓倍率が、周波数調整データに基づいて調整される。これにより、周波数調整データによるクロック信号の周波数調整が実現される。

また本実施形態では、クロック信号生成回路、時間デジタル変換回路、及びインターフェース回路は、１つの半導体基板に設けられてもよい。

本実施形態によれば、クロック信号生成回路と時間デジタル変換回路を別々のＩＣとして構成した場合に比べて、測定対象となる信号の遅延又は波形変形等を抑制できるので、時間デジタル変換回路が正確な時間差を測定できる。

また本実施形態では、振動子及び半導体基板は、パッケージに収容されてもよい。

このようにすれば、振動子とクロック信号生成回路と時間デジタル変換回路とを含む発振器が、パッケージされた発振器としてユーザーに提供される。これにより、発振器を用いたＡＤＰＬＬ等のシステムを構成する際に、そのアナログ部分である発振回路及び時間デジタル変換回路が発振器としてパッケージされているため、ユーザーはシステムのデジタル処理のみを設計すればよい。システムにおけるアナログ部分の設計を行う必要がないので、同期システム等のシステム開発を簡素化できる。

また本実施形態では、発振器は、温度センサーと、温度センサーからの信号に基づいて温度補償信号を出力する温度補償回路と、を含んでもよい。クロック信号生成回路は、温度補償信号に基づいてクロック信号の周波数を調整してもよい。

本実施形態によれば、クロック信号の周波数が温度補償信号に基づいて温度補償されるので、温度変化によるクロック信号の周波数偏差が、低減される。これにより、外部信号の遷移タイミングと、温度補償された高精度なクロック信号の遷移タイミングとの時間差情報が得られる。

また本実施形態では、クロック信号生成回路は、振動子を発振させることで発振クロック信号を生成する発振回路を含んでもよい。発振回路は、温度補償信号に基づいて発振クロック信号の周波数を調整し、発振クロック信号をクロック信号として出力してもよい。

本実施形態によれば、温度補償信号に基づいて発振回路の発振周波数が調整され、その発振クロック信号がクロック信号として出力される。これにより、温度補償信号によるクロック信号の周波数調整が実現される。

また本実施形態では、クロック信号生成回路は、振動子を発振させることで発振クロック信号を生成する発振回路と、発振クロック信号が基準クロック信号として入力され、クロック信号を生成するフラクショナル－Ｎ型ＰＬＬ回路と、を含んでもよい。フラクショナル－Ｎ型ＰＬＬ回路は、温度補償信号に基づいてフィードバックループの分周比を調整してもよい。

本実施形態によれば、クロック信号を生成するフラクショナル－Ｎ型ＰＬＬの小数逓倍率が、温度補償信号に基づいて調整される。これにより、温度補償信号によるクロック信号の周波数調整が実現される。

また本実施形態では、発振器は、第１分周回路と第２分周回路とインターフェース回路とを含んでもよい。インターフェース回路は、第１分周回路の分周比である第１分周比及び第２分周回路の分周比である第２分周比を設定する分周比設定情報を、受信してもよい。第１分周回路は、外部信号として入力される外部クロック信号を、分周比設定情報に基づく第１分周比で分周し、分周により得られた第１分周クロック信号を出力してもよい。第２分周回路は、クロック信号を、分周比設定情報に基づく第２分周比で分周し、分周により得られた第２分周クロック信号を出力してもよい。時間デジタル変換回路は、第１信号である第１分周クロック信号と第２信号である第２分周クロック信号との位相差を時間差として測定してもよい。

本実施形態によれば、時間デジタル変換回路により遷移タイミングが比較される第１信号及び第２信号の周期が、分周比設定情報により任意に設定可能となる。例えば、時間デジタル変換回路の変換時間に比べてクロック信号又は外部クロック信号の周期が短い場合において、第１分周回路又は第２分周回路により変換時間を確保できる。

また本実施形態では、時間デジタル変換回路は、クロック信号に基づいて動作してもよい。

本実施形態によれば、時間デジタル変換回路が、発振器が内部で生成するクロック信号に基づいて動作する。例えば、時間デジタル変換回路は、時間計測の基準クロック信号としてクロック信号を用いることができる。

また本実施形態では、発振器は、時間差情報に応じた周波数調整データを生成する処理回路を含んでもよい。クロック信号生成回路は、周波数調整データに基づいてクロック信号の周波数を調整してもよい。

本実施形態によれば、発振器が、時間差情報を用いた様々な信号処理を行うことができる。また、処理回路を回路装置に内蔵したことで、時間差情報を用いた信号処理を行うための処理装置を発振器の外部に設ける必要がなくなる。即ち、発振器単体で、時間差情報を用いた様々な信号処理を実現できる。

また本実施形態では、発振器は、処理回路が周波数調整データを生成するためのプログラムを記憶するメモリーを含んでもよい。

本実施形態によれば、メモリーに記憶されたプログラムによって、時間差情報を用いた信号処理を処理回路が実行できる。様々な信号処理を記述したプログラムをメモリーに記憶させることが可能であるため、時間差情報を用いた様々な信号処理が実現される。

また本実施形態では、発振器は、メモリーにアクセスするためのメモリーインターフェースを有するインターフェース回路を含んでもよい。

このようにすれば、メモリーインターフェースを介して、様々な信号処理を記述したプログラムをメモリーに記憶させることが可能である。これにより、時間差情報を用いた様々な信号処理が実現される。

また本実施形態の電子機器は、上記のいずれかに記載の発振器と、発振器の出力信号に基づく処理を行う処理装置と、を含む。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また回路装置、発振器及び電子機器等の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…発振器、１４…ＧＰＳ受信器、２０…通信システム、３０…測定回路、４０…信号生成回路、４１，４３…積分期間信号生成回路、４２，４４…極性切替信号生成回路、６０…積分処理回路、６１～６４…積分回路、７１，８１…リングオシレーター、７２，８２…調整回路、９１…測定回路、９２…基準クロックカウンター、１００…回路装置、１１０…クロック信号生成回路、１１１…発振回路、１１２…Ｄ／Ａ変換回路、１１３…駆動回路、１１４…周波数調整回路、１１５…発振回路、１１６…フラクショナル－Ｎ型ＰＬＬ回路、１２０…時間デジタル変換回路、１３０…インターフェース回路、１３１…メモリーインターフェース、１４１，１４２…分周回路、１５０…処理回路、１６０…メモリー、１７０…温度センサー、１８０…温度補償回路、２００…処理装置、２１０…メモリー、５００…電子機器、５１０…通信インターフェース、５２０…処理装置、５３０…操作インターフェース、５４０…表示部、５５０…メモリー、ＣＫＥＸ，ＣＫＧ…分周クロック信号、ＣＬＫ…クロック信号、ＤＩＶＥＸ，ＤＩＶＧ…分周比設定情報、ＥＸＩＮ…外部信号、ＦＡＤ…周波数調整データ、ＯＳＣＫ…発振クロック信号、ＳＴＡ…第１信号、ＳＴＰ…第２信号、ＴＣＳ…温度補償信号、ＴＤＦ１～ＴＤＦ３…時間差、ＴＦＰ…インターフェース端子、ＴＩＰ…外部信号入力端子、ＴＭＤ…時間差情報、ＴＱＰ…クロック信号出力端子、ＸＴＡＬ…振動子

Claims (13)

1. 振動子と、
   前記振動子を発振させ、クロック信号を生成するクロック信号生成回路と、
   前記クロック信号を出力するクロック信号出力端子と、
   外部信号が入力される外部信号入力端子と、
   前記外部信号入力端子から入力される前記外部信号に基づく第１信号の遷移タイミングと、前記クロック信号に基づく第２信号の遷移タイミングとの時間差を測定し、前記時間差に対応した時間差情報を求める時間デジタル変換回路と、
   前記時間差情報を出力するインターフェース回路と、
   前記インターフェース回路に接続されるインターフェース端子と、
   を含み、
   前記クロック信号生成回路、前記時間デジタル変換回路、及び前記インターフェース回路は、１つの半導体基板に設けられ、
   前記振動子及び前記半導体基板は、パッケージに収容され、
   前記クロック信号出力端子及び前記インターフェース端子は、前記パッケージに設けられた外部接続用の端子であることを特徴とする発振器。
2. 請求項１に記載の発振器において、
   前記クロック信号生成回路は、前記インターフェース端子及び前記インターフェース回路を介して出力された前記時間差情報に基づいて生成され、前記インターフェース端子及び前記インターフェース回路を介して入力される周波数調整データに基づいて、前記クロック信号の周波数を調整することを特徴とする発振器。
3. 請求項２に記載の発振器において、
   前記クロック信号生成回路は、前記振動子を発振させることで発振クロック信号を生成する発振回路を含み、
   前記発振回路は、前記周波数調整データに基づいて前記発振クロック信号の周波数を調整し、前記発振クロック信号を前記クロック信号として出力することを特徴とする発振器。
4. 請求項２に記載の発振器において、
   前記クロック信号生成回路は、
   前記振動子を発振させることで発振クロック信号を生成する発振回路と、
   前記発振クロック信号が基準クロック信号として入力され、前記クロック信号を生成するフラクショナル－Ｎ型ＰＬＬ回路と、
   を含み、
   前記フラクショナル－Ｎ型ＰＬＬ回路は、前記周波数調整データに基づいてフィードバックループの分周比を調整することを特徴とする発振器。
5. 請求項１に記載の発振器において、
   温度センサーと、
   前記温度センサーからの信号に基づいて温度補償信号を出力する温度補償回路と、
   を含み、
   前記クロック信号生成回路は、前記温度補償信号に基づいて前記クロック信号の周波数を調整することを特徴とする発振器。
6. 請求項５に記載の発振器において、
   前記クロック信号生成回路は、前記振動子を発振させることで発振クロック信号を生成する発振回路を含み、
   前記発振回路は、前記温度補償信号に基づいて前記発振クロック信号の周波数を調整し、前記発振クロック信号を前記クロック信号として出力することを特徴とする発振器。
7. 請求項５に記載の発振器において、
   前記クロック信号生成回路は、
   前記振動子を発振させることで発振クロック信号を生成する発振回路と、
   前記発振クロック信号が基準クロック信号として入力され、前記クロック信号を生成するフラクショナル－Ｎ型ＰＬＬ回路と、
   を含み、
   前記フラクショナル－Ｎ型ＰＬＬ回路は、前記温度補償信号に基づいてフィードバックループの分周比を調整することを特徴とする発振器。
8. 請求項１に記載の発振器において、
   第１分周回路と、
   第２分周回路と、
   を含み、
   前記インターフェース回路は、前記第１分周回路の分周比である第１分周比及び前記第２分周回路の分周比である第２分周比を設定する分周比設定情報を、受信し、
   前記第１分周回路は、前記外部信号として入力される外部クロック信号を、前記分周比設定情報に基づく前記第１分周比で分周し、分周により得られた第１分周クロック信号を出力し、
   前記第２分周回路は、前記クロック信号を、前記分周比設定情報に基づく前記第２分周比で分周し、分周により得られた第２分周クロック信号を出力し、
   前記時間デジタル変換回路は、前記第１信号である前記第１分周クロック信号と前記第２信号である前記第２分周クロック信号との位相差を前記時間差として測定することを特徴とする発振器。
9. 請求項１乃至８のいずれか一項に記載の発振器において、
   前記時間デジタル変換回路は、前記クロック信号に基づいて動作することを特徴とする発振器。
10. 請求項１に記載の発振器において、
    前記時間差情報に応じた周波数調整データを生成する処理回路を含み、
    前記クロック信号生成回路は、前記周波数調整データに基づいて前記クロック信号の周波数を調整することを特徴とする発振器。
11. 請求項１０に記載の発振器において、
    前記処理回路が前記周波数調整データを生成するためのプログラムを記憶するメモリーを含むことを特徴とする発振器。
12. 請求項１１に記載の発振器において、
    前記インターフェース回路は、前記メモリーにアクセスするためのメモリーインターフェースを有することを特徴とする発振器。
13. 請求項１乃至１２のいずれか一項に記載の発振器と、
    前記発振器の出力信号に基づく処理を行う処理装置と、
    を含むことを特徴とする電子機器。

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