JP2018056984A - 集積回路装置、電子機器及び移動体 - Google Patents

Abstract

【課題】時間デジタル変換の処理の高性能化や簡素化等を実現できる集積回路装置等の提供。【解決手段】集積回路装置１０は、第１の発振子ＸＴＡＬ１を発振させて、第１のクロック周波数ｆ１の第１のクロック信号ＣＫ１を生成する第１の発振回路１０１と、第２の発振子ＸＴＡＬ２を発振させて、第１のクロック周波数ｆ１とは異なる第２のクロック周波数ｆ２の第２のクロック信号ＣＫ２を生成する第２の発振回路１０２と、第１のクロック信号ＣＫ１と第２のクロック信号ＣＫ２を用いて時間をデジタル値ＤＱに変換する時間デジタル変換回路２０を含む。【選択図】図１

Description

本発明は、集積回路装置、電子機器及び移動体等に関する。

従来より、時間デジタル変換回路を有する回路装置が知られている。時間デジタル変換回路は時間をデジタル値に変換する。このような時間デジタル変換回路を有する回路装置の従来例としては、例えば特許文献１〜４に開示される従来技術が知られている。

特許文献１〜３の従来技術では、いわゆるバーニア遅延回路を用いて時間デジタル変換を実現している。バーニア遅延回路では、半導体素子である遅延素子を用いて時間デジタル変換を実現する。

特許文献４には、第１のクロックパルスを出力する第１の水晶発振器、第２のクロックパルスを出力する第２の水晶発振器、エッジ一致検出回路、同期カウンター、マイコン、及び送信時刻コントロール部を備えた微小時間計測装置が開示されている。エッジ一致検出回路は、第１、第２のクロックパルスの同期点を検出する。同期カウンターは、第１、第２のクロックパルスに同期してカウント処理を行う。マイコンは、同期カウンターの値に基づきスタートパルスからストップパルスまでの未知時間を算出する。送信時刻コントロール部は、エッジ一致検出回路の出力並びに同期カウンター及びマイコンの値に応じてスタートパルスを出力する。

特開２００９−２４６４８４号公報 特開２００７−１１０３７０号公報 特開２０１０−１１９０７７号公報 特開平５−８７９５４号公報

特許文献１〜３の従来技術では、いわゆるバーニア遅延回路を用いて時間デジタル変換を実現している。バーニア遅延回路では、半導体素子である遅延素子を用いて時間デジタル変換を実現する。しかしながら、半導体素子を用いる時間デジタル変換では、分解能の向上は容易であるが、精度の向上が難しいという課題がある。

特許文献４の従来技術では、２つの水晶発振器を用いて時間デジタル変換を実現している。しかしながら、この従来技術では、２つの水晶発振子を発振させる２つの発振回路の各発振回路が各水晶発振器に内蔵されているため、時間測定に用いる回路が、発振回路とは別のＩＣチップや回路部品により実現されることになる。このため、２つの発振回路に対する適正な制御処理を実現できず、結果として、時間デジタル変換の高性能化が困難になる。

本発明の幾つかの態様によれば、時間デジタル変換の処理の高性能化や簡素化等を実現できる集積回路装置、電子機器及び移動体等を提供できる。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。

本発明の一態様は、第１の発振子を発振させて、第１のクロック周波数の第１のクロック信号を生成する第１の発振回路と、第２の発振子を発振させて、前記第１のクロック周波数とは異なる第２のクロック周波数の第２のクロック信号を生成する第２の発振回路と、前記第１のクロック信号及び前記第２のクロック信号を用いて時間をデジタル値に変換する時間デジタル変換回路と、を含む集積回路装置に関係する。

本発明の一態様では、第１、第２の発振回路により第１、第２の発振子を発振させることで、異なるクロック周波数の第１、第２のクロック信号が生成される。そして第１、第２の発振回路により生成された第１、第２のクロック信号を用いて、時間をデジタル値に変換する時間デジタル変換が行われる。このように第１、第２の発振子を用いて生成された第１、第２のクロック信号を用いれば、精度が高いクロック周波数のクロック信号を用いて時間デジタル変換を実現できるため、半導体素子を用いて時間デジタル変換を実現する場合に比べて、時間デジタル変換の高精度化を図れる。また第１、第２のクロック信号を生成する第１、第２の発振回路が集積回路装置に内蔵されるため、発振回路が集積回路装置に内蔵されない場合に比べて、時間デジタル変換の処理の高性能化や簡素化等を図れるようになる。

また本発明の一態様では、前記第１の発振回路及び前記第２の発振回路の少なくとも一方の発振回路を制御する制御部を含んでもよい。

このようにすれば、時間デジタル変換の処理の高性能化や簡素化を実現する制御を、制御部による発振回路の制御により実現できるようになる。

また本発明の一態様では、前記制御部は、前記少なくとも一方の発振回路の発振信号の発振周波数及び位相の少なくとも一方を制御してもよい。

このように発振信号の発振周波数や位相を制御すれば、第１、第２のクロック信号の周波数関係や位相関係を適切な関係に設定することなどが可能になる。

また本発明の一態様では、前記制御部は、前記第１のクロック信号と前記第２のクロック信号とが所与の周波数関係又は所与の位相関係になるように、前記少なくとも一方の発振回路を制御してもよい。

このようにすれば、第１、第２のクロック信号の周波数関係や位相関係が適切な状態で、時間デジタル変換を実現できるようになる。

また本発明の一態様では、前記制御部は、前記第１のクロック周波数をｆ１とし、前記第２のクロック周波数をｆ２とした場合に、Ｎ／ｆ１＝Ｍ／ｆ２（Ｎ、Ｍは２以上の互いに異なる整数）となるように、前記少なくとも一方の発振回路を制御してもよい。

このようにすれば、第１、第２のクロック信号を適切な周波数関係にして時間デジタル変換を実現できるようになる。

また本発明の一態様では、前記第１の発振子の一端と前記第１の発振回路を接続するための第１の端子と、前記第１の発振子の他端と前記第１の発振回路を接続するための第２の端子と、前記第２の発振子の一端と前記第２の発振回路を接続するための第３の端子と、前記第２の発振子の他端と前記第２の発振回路を接続するための第４の端子と、を含んでもよい。

このような第１〜第４の端子を集積回路装置に設ければ、これらの端子に回路素子を接続したり、これらの端子を利用して第１、第２の発振回路の制御を行うことなどが可能になる。

また本発明の一態様では、前記時間デジタル変換回路は、第１の信号と第２の信号の遷移タイミングの時間差をデジタル値に変換してもよい。

このようにすれば、第１、第２の信号の遷移タイミングの時間差を、第１、第２の発振子により生成された第１、第２のクロック信号を用いて、高精度でデジタル値に変換できるようになる。

また本発明の一態様では、前記第１のクロック信号と前記第２のクロック信号の位相同期タイミングの後、第１のクロックサイクル〜第ｉのクロックサイクルでの前記第１のクロック信号と前記第２のクロック信号の遷移タイミングの時間差であるクロック間時間差が、Δｔ〜ｉ×Δｔ（Δｔは分解能、ｉは２以上の整数）である場合に、前記時間デジタル変換回路は、前記第１の信号と前記第２の信号の前記時間差が、前記クロック間時間差であるΔｔ〜ｉ×Δｔのいずれに対応するのかを特定することで、前記デジタル値を求めてもよい。

このようにすれば、位相同期タイミング後、例えばΔｔずつ増えて行くクロック間時間差を有効利用して、第１、第２の信号の時間差をデジタル値に変換できるようになる。

また本発明の一態様では、前記第１のクロック信号と前記第２のクロック信号の第１の位相同期タイミングと第２の位相同期タイミングの間の期間を測定期間とし、前記第１のクロック信号と前記第２のクロック信号の遷移タイミングの時間差をクロック間時間差とした場合に、前記時間デジタル変換回路は、前記測定期間の複数のクロックサイクルにおいて複数の前記第１の信号を発生し、発生した複数の前記第１の信号に対応して信号レベルが変化する複数の前記第２の信号を取得し、前記複数のクロックサイクルの各クロックサイクルでの前記第１の信号と前記第２の信号の前記時間差と、前記各クロックサイクルでの前記クロック間時間差とを比較するための比較処理の結果により、前記デジタル値を求めてもよい。

このようにすれば、測定期間内の複数のクロックサイクルにおいて複数の第１の信号を発生し、これらの複数の第１の信号と、対応する複数の第２の信号の時間差のデジタル値を、各クロックサイクルでの第１、第２のクロック信号のクロック間時間差を用いて求めることが可能になる。これにより、時間デジタル変換の高速化を実現できる。

また本発明の一態様では、前記第１のクロック信号と前記第２のクロック信号の第１の位相同期タイミングと第２の位相同期タイミングの間の期間を第１の更新期間とし、前記第２の位相同期タイミングと第３の位相同期タイミングの間の期間を第２の更新期間とし、前記第１のクロック信号と前記第２のクロック信号の遷移タイミングの時間差をクロック間時間差とした場合に、前記時間デジタル変換回路は、前記第１の更新期間では、第ｍのクロックサイクル（ｍは１以上の整数）において前記第１の信号を発生し、発生した前記第１の信号に対応して信号レベルが変化する前記第２の信号を取得し、前記第ｍのクロックサイクルでの前記第１の信号と前記第２の信号の前記時間差と前記クロック間時間差とを比較するための比較処理を行い、前記第２の更新期間では、前記第１の更新期間での前記比較処理の結果に応じて設定された第ｎのクロックサイクル（ｎは１以上の整数）において前記第１の信号を発生し、発生した前記第１の信号に対応して信号レベルが変化する前記第２の信号を取得し、前記第ｎのクロックサイクルでの前記第１の信号と前記第２の信号の前記時間差と前記クロック間時間差とを比較するための比較処理を行ってもよい。

このようにすれば、前回の更新期間での比較処理の結果をフィードバックして、今回の更新期間において第１の信号を発生させるクロックサイクルを設定し、時間デジタル変換を実現できるようになる。

また本発明の一態様では、前記時間デジタル変換回路は、前記第１のクロック周波数と前記第２のクロック周波数の周波数差に対応する分解能で時間をデジタル値に変換してもよい。

このようにすれば、第１、第２のクロック周波数の周波数差を用いて、時間デジタル変換の分解能を設定できるようになり、時間デジタル変換の高性能化を実現できる。

また本発明の一態様では、前記時間デジタル変換回路は、前記第１のクロック周波数をｆ１とし、前記第２のクロック周波数をｆ２とした場合に、Δｔ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）となる分解能Δｔで、時間をデジタル値に変換してもよい。

このようにすれば、例えば第１、第２のクロック周波数の周波数差を小さくしたり、第１、第２のクロック周波数を高い周波数にすることで、分解能を小さくできるようになり、時間デジタル変換の高性能化を実現できる。

また本発明の一態様では、前記第１の発振子及び前記第２の発振子は水晶振動子であってもよい。

このように水晶振動子を用いて第１、第２のクロック信号を生成すれば、第１、第２のクロック周波数の高精度化等を図れるようになる。

また本発明の一態様では、前記第１のクロック信号と基準クロック信号との位相同期を行う第１のＰＬＬ回路と、前記第２のクロック信号と前記基準クロック信号との位相同期を行う第２のＰＬＬ回路と、を含んでもよい。

このように第１、第２のＰＬＬ回路を用いて位相同期を行うことで、１つのＰＬＬ回路により第１、第２のクロック信号の位相同期を行う場合に比べて、位相同期の頻度を高めることが可能になり、第１、第２のクロック信号を用いた時間デジタル変換の処理の高性能化を実現できるようになる。

また本発明の一態様では、前記第１のクロック信号及び前記第２のクロック信号の１クロックサイクル当たりのジッター量をＪとし、時間デジタル変換の分解能をΔｔとした場合に、Ｊ≦Δｔであってもよい。

このようにすれば、ジッター量が分解能を越えてしまうことで時間デジタル変換の精度が劣化してしまうような事態を抑制できる。

また本発明の一態様では、前記第１のクロック信号及び前記第２のクロック信号の一方のクロック信号が、他方のクロック信号又は基準クロック信号に対して位相同期するタイミングと次に位相同期するタイミングの間の期間における、前記一方のクロック信号のクロック数をＫとした場合に、Ｊ≧Δｔ／Ｋであってもよい。

このようにすれば、分解能が主因となって時間デジタル変換の精度が劣化してしまうような事態を抑制できる。

また本発明の一態様では、前記第１のクロック信号及び前記第２のクロック信号の一方のクロック信号が、他方のクロック信号又は基準クロック信号に位相同期するタイミングと次に位相同期するタイミングの間の期間における、前記一方のクロック信号のクロック数をＫとした場合に、（１／１０）×（Δｔ／Ｋ^１／２）≦Ｊ≦１０×（Δｔ／Ｋ^１／２）であってもよい。

このようにすれば、累積ジッターの影響を考慮した分解能で時間デジタル変換を実現できるようになり、時間デジタル変換の高精度化を図れる。

また本発明の他の態様は、上記のいずれかに記載の集積回路装置を含む電子機器に関係する。

また本発明の他の態様は、上記のいずれかに記載の集積回路装置を含む移動体に関係する。

本実施形態の集積回路装置の基本的な構成例。 クロック周波数差を用いた時間デジタル変換手法の説明図。 信号ＳＴＡ、ＳＴＰの関係を示す図。 信号ＳＴＡ、ＳＴＰを用いた物理量測定の例を示す図。 本実施形態の集積回路装置の第１の構成例。 発振信号の発振周波数の制御の説明図。 発振信号の位相の制御の説明図。 本実施形態の時間デジタル変換を説明する信号波形図。 時間デジタル変換の第１の方式を説明する信号波形図。 時間デジタル変換の第２の方式を説明する信号波形図。 本実施形態の集積回路装置の第２の構成例。 同期化回路の第１の構成例。 同期化回路の動作を説明する信号波形図。 同期化回路の第２の構成。 発振回路の第１の構成例。 発振回路の第２の構成例。 時間デジタル変換回路の構成例。 位相検出器の構成例。 信号ＳＴＡの繰り返し手法を説明する信号波形図。 信号ＳＴＡの繰り返し手法を説明する信号波形図。 クロックサイクル指定値の更新手法を説明する信号波形図。 クロックサイクル指定値の更新手法を説明する信号波形図。 クロックサイクル指定値の更新手法を説明する信号波形図。 バイナリーサーチ手法を説明する信号波形図。 本実施形態の集積回路装置の他の構成例。 本実施形態の集積回路装置の他の構成例の動作を説明する信号波形図。 分周比の設定の一例を示す図。 ランダムウォーク、量子ウォークの説明図。 累積ジッターの説明図。 分解能とジッターの関係についての説明図。 分解能とジッターの関係についての説明図。 物理量測定装置の構成例。 電子機器の構成例。 移動体の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．集積回路装置
図１に本実施形態の集積回路装置１０の基本的な構成例を示す。集積回路装置１０は、発振回路１０１、１０２と時間デジタル変換回路２０を含む。また端子Ｐ１、Ｐ２、Ｐ３、Ｐ４を含むことができる。なお集積回路装置１０は図１の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

発振回路１０１（第１の発振回路）は、発振子ＸＴＡＬ１（第１の発振子）を発振させる。そしてクロック周波数ｆ１（第１のクロック周波数）のクロック信号ＣＫ１（第１のクロック信号）を生成する。発振回路１０２（第２の発振回路）は、発振子ＸＴＡＬ２（第２の発振子）を発振させる。そしてクロック周波数ｆ２（第２のクロック周波数）のクロック信号ＣＫ２（第２のクロック信号）を生成する。発振回路１０１、１０２は、発振用のバッファー回路や、キャパシター又は抵抗等の回路素子により構成される。発振回路１０１、１０２により生成されたクロック信号ＣＫ１、ＣＫ２は時間デジタル変換回路２０に供給される。

時間デジタル変換回路２０は、クロック信号ＣＫ１とクロック信号ＣＫ２を用いて時間をデジタル値に変換する。具体的には発振子ＸＴＡＬ１を用いて生成されたクロック周波数ｆ１のクロック信号ＣＫ１と、発振子ＸＴＡＬ２を用いて生成されたクロック周波数ｆ２のクロック信号ＣＫ２が入力される。そしてクロック信号ＣＫ１、ＣＫ２を用いて時間をデジタル値に変換する。図１の例では、時間デジタル変換回路２０は、クロック周波数ｆ１、ｆ２のクロック信号ＣＫ１、ＣＫ２を用いて、信号ＳＴＡ（第１の信号。例えばスタート信号）と信号ＳＴＰ（第２の信号。例えばストップ信号）の遷移タイミングの時間差をデジタル値ＤＱに変換する。なお以下では、信号ＳＴＡ、ＳＴＰ（第１、第２の信号）の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換に、本実施形態の手法を適用した場合について主に説明するが、本実施形態はこれに限定されない。例えば絶対時刻等を測定するための時間デジタル変換等に本実施形態の手法を適用してもよい。

クロック周波数ｆ２はクロック周波数ｆ１とは異なる周波数であり、例えばクロック周波数ｆ１よりも低い周波数である。また信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差は、信号ＳＴＡと信号ＳＴＰのエッジ間（例えば立ち上がりエッジ間又は立ち下がりエッジ間）の時間差である。また時間デジタル変換回路２０は、デジタル値ＤＱのフィルター処理（デジタルフィルター処理、ローパスフィルター処理）を行い、フィルター処理後のデジタル値ＤＱを出力してもよい。

発振子ＸＴＡＬ１、ＸＴＡＬ２は例えば圧電振動子である。具体的には発振子ＸＴＡＬ１、ＸＴＡＬ２は例えば水晶振動子である。例えばＡＴカットタイプやＳＣカットタイプなどの厚みすべり振動タイプの水晶振動子である。例えば発振子ＸＴＡＬ１、ＸＴＡＬ２は、シンプルパッケージタイプ（ＳＰＸＯ）の振動子であってもよいし、恒温槽を備えるオーブン型タイプ（ＯＣＸＯ）、或いは恒温槽を備えない温度補償型タイプ（ＴＣＸＯ）の振動子であってもよい。また発振子ＸＴＡＬ１、ＸＴＡＬ２として、ＳＡＷ（Surface Acoustic Wave）共振子、シリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。

集積回路装置１０は端子Ｐ１〜Ｐ４（第１〜第４の端子。第１〜第４のパッド）を含む。端子Ｐ１〜Ｐ４は発振子接続用の端子（パッド）である。端子Ｐ１（第１の端子）は、発振子ＸＴＡＬ１の一端と発振回路１０１を接続するための端子である。端子Ｐ２（第２の端子）は、発振子ＸＴＡＬ１の他端と発振回路１０１を接続するための端子である。発振子ＸＴＡＬ１の一端、他端は、例えば発振子ＸＴＡＬ１の第１、第２の電極である。発振子ＸＴＡＬ１と発振回路１０１は、信号配線Ｌ１、Ｌ２により接続される。信号配線Ｌ１、Ｌ２は、例えば物理量測定装置のパッケージの内部配線（金属配線）である。これらの信号配線Ｌ１、Ｌ２は、発振子ＸＴＡＬ１の一端、他端（第１、第２の電極）と集積回路装置１０の端子Ｐ１、Ｐ２を接続する。物理量測定装置は、集積回路装置１０と発振子ＸＴＡＬ１、ＸＴＡＬ２により構成され、集積回路装置１０と発振子ＸＴＡＬ１、ＸＴＡＬ２は物理量測定装置のパッケージに収容される。

端子Ｐ３（第３の端子）は、発振子ＸＴＡＬ２の一端と発振回路１０２を接続するための端子である。端子Ｐ４（第４の端子）は、発振子ＸＴＡＬ２の他端と発振回路１０２を接続するための端子である。発振子ＸＴＡＬ２の一端、他端は、例えば発振子ＸＴＡＬ２の第１、第２の電極である。発振子ＸＴＡＬ２と発振回路１０２は、信号配線Ｌ３、Ｌ４により接続される。信号配線Ｌ３、Ｌ４は、例えば物理量測定装置のパッケージの内部配線（金属配線）である。これらの信号配線Ｌ３、Ｌ４は、発振子ＸＴＡＬ２の一端、他端（第１、第２の電極）と集積回路装置１０の端子Ｐ３、Ｐ４を接続する。

なお図１では、２つの発振回路１０１、１０２を設け、時間デジタル変換回路２０が、これらの２つの発振回路１０１、１０２からの２つのクロック信号ＣＫ１、ＣＫ２を用いて時間デジタル変換を行っているが、本実施形態はこれに限定されない。例えば３つ以上の発振回路を設けて、３つ以上のクロック信号を生成し、これらの３つ以上のクロック信号を用いて時間デジタル変換を行ってもよい。例えばクロック信号ＣＫ１、ＣＫ２に加えて、第３のクロック信号を用いて時間デジタル変換を行う。このようにすることで、時間デジタル変換の更なる高性能化（高精度化等）を図れるようになる。

図１に示すように本実施形態では、クロック信号ＣＫ１、ＣＫ２を、発振子ＸＴＡＬ１、ＸＴＡＬ２を用いて生成し、これらのクロック信号ＣＫ１、ＣＫ２を用いて時間デジタル変換を行っているため、時間デジタル変換の高精度化等を図れる。特に、半導体素子である遅延素子を用いて時間デジタル変換を実現する前述の特許文献１〜３の従来手法に比べて、時間デジタル変換の精度を大幅に向上できるようになる。

また前述の特許文献４の従来手法では、発振回路は水晶発振器側に設けられており、マイコン等の回路装置側には発振回路は設けられていない。このため、第１、第２の水晶発振器はフリーランの発振動作を行うだけであり、第１、第２の水晶発振器の発振動作を制御することはできない。そして、第１、第２の水晶発振器からの第１、第２のクロックパルスを所与の周波数関係や所与の位相関係にすることはできないため、回路処理や回路構成の複雑化を招いたり、回路処理の高性能化を十分に実現できないという問題がある。

これに対して本実施形態では、図１に示すように、発振子ＸＴＡＬ１、ＸＴＡＬ２を発振させる発振回路１０１、１０２が集積回路装置１０に内蔵される。従って、発振回路１０１、１０２を制御したり、クロック信号ＣＫ１、ＣＫ２を所与の周波数関係や所与の位相関係にすることが可能になる。これにより、時間デジタル変換の処理の高性能化や簡素化等を実現できるようになる。

また本実施形態では図１に示すように、発振子ＸＴＡＬ１、ＸＴＡＬ２に接続するための端子Ｐ１〜Ｐ４が集積回路装置１０に設けられている。このような端子Ｐ１〜Ｐ４を集積回路装置１０に設ければ、例えば後述の図１５、図１６の発振回路の端子（Ｐ１〜Ｐ４）のノード（ＮＢ１、ＮＢ２、ＮＸ１）に対して可変容量回路等の回路素子を接続して、発振周波数等を制御することが可能になる。これにより発振回路１０１、１０２の発振周波数を制御したり、クロック信号ＣＫ１、ＣＫ２を所与の周波数関係に設定することが可能になる。また端子Ｐ１〜Ｐ４を集積回路装置１０に設けることで、後述の図１２の同期化回路１１０を用いて発振ループＬＰ１、ＬＰ２を電気的に接続したり、図１４のＰＬＬ回路１２０により発振回路１０１の発振周波数を制御して、位相同期を実現することが可能になる。

また図１では、時間デジタル変換回路２０は、信号ＳＴＡと信号ＳＴＰ（第１、第２の信号）の遷移タイミングの時間差をデジタル値ＤＱに変換している。例えばクロック信号ＣＫ１、ＣＫ２の位相同期が行われ、この位相同期のタイミングの後、時間デジタル変換回路２０が、クロック信号ＣＫ１を用いて信号ＳＴＡの信号レベルを遷移させる。例えば信号ＳＴＡの信号レベルを第１の電圧レベル（例えばＬレベル）から第２の電圧レベル（例えばＨレベル）に変化させる。具体的には時間デジタル変換回路２０は、パルス信号の信号ＳＴＡを生成する。

そして時間デジタル変換回路２０は、信号ＳＴＡに対応して信号レベルが遷移する信号ＳＴＰと、クロック信号ＣＫ２との位相比較を行うことで、時間差に対応するデジタル値ＤＱを求める。例えば位相比較により、信号ＳＴＰとクロック信号ＣＫ２の位相の前後関係が入れ替わるタイミングを判断して、デジタル値ＤＱを求める。位相の前後関係が入れ替わるタイミングは、信号ＳＴＰとクロック信号ＣＫ２の一方の信号の方が他方の信号よりも位相が遅れている状態から、一方の信号の方が他方の信号よりも位相が進んでいる状態に入れ替わるタイミングである。この信号ＳＴＰとクロック信号ＣＫ２の位相比較は、例えば信号ＳＴＰ及びクロック信号ＣＫ２の一方の信号に基づき他方の信号をサンプリングすることなどで実現できる。或いは、クロック信号ＣＫ１に基づく第１のカウント値とクロック信号ＣＫ２に基づく第２のカウント値を用いて、位相比較のための比較処理を実現してもよい。

このように図１では、クロック信号ＣＫ１に基づき信号ＳＴＡが生成され、生成された信号ＳＴＡに対応して信号レベルが遷移する信号ＳＴＰと、クロック信号ＣＫ２との位相比較が行われて、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差に対応するデジタル値ＤＱが求められる。このようにすれば、時間デジタル変換に用いられる第１の信号を自発的に生成しながら、高性能（高精度、高分解能）の時間デジタル変換を実現できるようになる。

図２は、クロック周波数差を用いた時間デジタル変換手法の説明図である。ｔ０で、クロック信号ＣＫ１、ＣＫ２の遷移タイミング（位相）が一致している。その後、ｔ１、ｔ２、ｔ３・・・では、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差であるクロック間時間差ＴＲ（位相差）が、Δｔ、２Δｔ、３Δｔというように長くなって行く。図２では、クロック間時間差を、ＴＲの幅のパルス信号で表している。

そして本実施形態の時間デジタル変換では、例えば複数の発振子を用い、そのクロック周波数差を用いて時間をデジタル値ＤＱに変換する。即ちクロック信号ＣＫ１、ＣＫ２のクロック周波数をｆ１、ｆ２とした場合に、時間デジタル変換回路２０は、クロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜に対応する分解能で時間をデジタル値ＤＱに変換する。例えば図２に示すようにノギスの原理を利用して時間をデジタル値ＤＱに変換する。

このようにすれば、クロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜を用いて、時間デジタル変換の分解能を設定できるようになり、時間デジタル変換の精度や分解能などの性能の向上等が可能になる。

具体的には本実施形態の時間デジタル変換の分解能（時間分解能）は、Δｔ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表すことができる。そして時間デジタル変換回路２０は、Δｔ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）となる分解能Δｔで、時間をデジタル値ＤＱに変換する。分解能はΔｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表され、周波数差｜ｆ１−ｆ２｜に対応する分解能となっている。

このようにすればクロック周波数ｆ１、ｆ２の設定により、時間デジタル変換の分解能を設定できるようになる。例えばクロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜を小さくすることで、分解能Δｔを小さくでき、高分解能の時間デジタル変換を実現できる。またクロック周波数ｆ１、ｆ２を高い周波数にすることで、分解能Δｔを小さくでき、高分解能の時間デジタル変換を実現できる。そしてクロック周波数ｆ１、ｆ２のクロック信号ＣＫ１、ＣＫ２を発振子ＸＴＡＬ１、ＸＴＡＬ２を用いて生成すれば、半導体素子の遅延素子を用いる場合に比べて、時間デジタル変換の精度の向上も図れるようになる。

特に本実施形態では、発振子ＸＴＡＬ１、ＸＴＡＬ２（第１、第２の発振子）として水晶振動子を用いている。例えばＡＴカットタイプやＳＣカットタイプなどの厚みすべり振動タイプの水晶振動子を用いている。このように水晶振動子を用いてクロック信号ＣＫ１、ＣＫ２を生成すれば、クロック周波数ｆ１、ｆ２の高精度化を図れる。例えば製造ばらつきや温度変動等の環境変動に起因するクロック周波数ｆ１、ｆ２の変動を最小限に抑えることができる。従って、分解能Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）の変動も最小限に抑えることができ、時間デジタル変換の更なる高性能化等を実現できる。

図３は、信号ＳＴＡ（第１の信号、スタート信号）と信号ＳＴＰ（第２の信号、ストップ信号）の関係を示す図である。本実施形態の時間デジタル変換回路２０は、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値に変換する。なお図３では、ＴＤＦは、信号ＳＴＡと信号ＳＴＰの立ち上がりの遷移タイミング間（立ち上がりエッジ間）の時間差となっているが、信号ＳＴＡと信号ＳＴＰの立ち下がりの遷移タイミング間（立ち下がりエッジ間）の時間差であってもよい。

図４は、信号ＳＴＡ、ＳＴＰを用いた物理量測定の例を示す図である。例えば本実施形態の集積回路装置１０を含む物理量測定装置は、信号ＳＴＡを用いて照射光（例えばレーザー光）を対象物（例えば車の周囲の物体）に出射する。そして対象物からの反射光の受光により信号ＳＴＰが生成される。例えば物理量測定装置は、受光信号を波形整形することで信号ＳＴＰを生成する。このようにすれば、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値に変換することで、例えばタイムオブフライト（ＴＯＦ）の方式で、対象物との距離を物理量として測定でき、例えば車の自動運転などに利用できる。

或いは物理量測定装置は、信号ＳＴＡを用いて送信音波（例えば超音波）を対象物（例えば生体）に送信する。そして対象物からの受信音波の受信により信号ＳＴＰが生成される。例えば物理量測定装置は、受信音波を波形整形することで信号ＳＴＰを生成する。このようにすれば、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値に変換することで、対象物との距離等を測定でき、超音波による生体情報の測定などが可能になる。

なお図３、図４において、信号ＳＴＡにより送信データを送信し、受信データの受信による信号ＳＴＰを用いることで、送信データを送信してから受信データを受信するまでの時間を測定してもよい。また本実施形態の物理量測定装置により測定される物理量は、時間、距離には限定されず、流量、流速、周波数、速度、加速度、角速度又は角加速度等の種々の物理量が考えられる。

２．第１の構成例
図５に本実施形態の集積回路装置１０の第１の構成例を示す。図５の第１の構成例では、図１の構成に対して制御部１５０が更に設けられている。この制御部１５０は発振回路１０１、１０２の少なくとも一方の発振回路を制御する。例えば発振回路１０１、１０２の両方の発振回路の制御を行ったり、一方の発振回路の制御を行う。

例えば前述の特許文献４の従来手法では、第１、第２の水晶発振器は、何ら制御されることなくフリーランで動作していた。これに対して図５の集積回路装置１０では、制御部１５０が、発振回路１０１、１０２の少なくとも一方の発振回路の動作や設定を制御する。例えば制御部１５０は、少なくとも一方の発振回路の発振動作等の回路動作を制御したり、発振周波数や位相等の回路定数の設定を制御する。このようにすることで、制御部１５０の制御により、例えばクロック信号ＣＫ１、ＣＫ２の周波数関係や位相関係を、時間デジタル変換に適切な周波数関係や位相関係に設定することが可能になる。これにより、時間デジタル変換の処理の高性能化や簡素化等の実現が可能になる。

具体的には制御部１５０は、発振回路１０１、１０２の少なくとも一方の発振回路の発振信号の発振周波数及び位相の少なくとも一方を制御する。例えば図６では制御部１５０は、少なくとも一方の発振回路の発振信号ＯＳ（後述するＯＳ１、ＯＳ２）の発振周波数をｆｏｓからｆｏｓ’に変化させる制御を行っている。例えば制御部１５０は、クロック信号ＣＫ１、ＣＫ２が所与の周波数関係になるように発振周波数を変化させる制御を行う。一例としては、後述の図１４のようにクロック信号ＣＫ１、ＣＫ２が位相同期タイミングで位相同期するように、少なくとも一方の発振回路の発振周波数を制御する。

また図７では制御部１５０は、少なくとも一方の発振回路の発振信号ＯＳの位相をＰＨに示すように変化させる制御を行っている。例えば制御部１５０は、クロック信号ＣＫ１、ＣＫ２が所与の位相関係になるように位相を変化させる制御を行う。一例としては、後述の図１２のように、クロック信号ＣＫ１、ＣＫ２が位相同期タイミングで位相同期するように、少なくとも一方の発振回路の位相を制御する。

このように制御部１５０により発振信号の発振周波数や位相を制御すれば、例えばクロック信号ＣＫ１、ＣＫ２の周波数関係や位相関係を、時間デジタル変換に適切な周波数関係や位相関係に設定することなどが可能になる。従って、適切な周波数関係や位相関係に設定されたクロック信号ＣＫ１、ＣＫ２を用いて時間デジタル変換を実現できるようになるため、時間デジタル変換の処理の高性能化や簡素化等を実現できる。

なお発振信号の発振周波数の制御は、例えば発振回路に設けられた可変容量回路の容量値を制御することにより実現できる。また発振信号の位相の制御は、後述する同期化回路１１０により発振ループを位相同期タイミングで接続することなどにより実現できる。

また制御部１５０は、クロック信号ＣＫ１とクロック信号ＣＫ２とが所与の周波数関係又は所与の位相関係になるように、発振回路１０１、１０２の少なくとも一方の発振回路を制御する。例えば時間デジタル変換に適切な周波数関係や位相関係になるように少なくとも一方の発振回路を制御する。一例としては、クロック信号ＣＫ１、ＣＫ２の周波数差や位相差が所定の周波数差、位相差になるように少なくとも一方の発振回路を制御する。或いは位相同期タイミングでクロック信号ＣＫ１、ＣＫ２が位相同期するように少なくとも一方の発振回路を制御する。例えば位相同期タイミングでクロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致（略一致）するように少なくとも一方の発振回路を制御する。

クロック信号ＣＫ１、ＣＫ２の周波数関係は、クロック信号ＣＫ１、ＣＫ２のクロック周波数ｆ１、ｆ２の周波数差の関係、周波数比の関係、クロック周波数で表される所定の関係式、又は周波数の大小関係などである。クロック信号ＣＫ１、ＣＫ２の位相関係は、クロック信号ＣＫ１、ＣＫ２の位相差の関係又は位相の前後関係などである。例えば制御部１５０は、製造ばらつきや、温度変動などの環境変動があった場合にも、クロック信号ＣＫ１、ＣＫ２の周波数関係（周波数差、大小関係又は周波数比等）や位相関係（位相差又は位相の前後関係等）が所与の関係に保たれるように、発振回路１０１、１０２の少なくとも一方の発振回路を制御する。このようにすることで、クロック信号ＣＫ１、ＣＫ２の周波数関係や位相関係が適切な状態で、時間デジタル変換を実現できるようになり、時間デジタル変換の処理の高性能化や簡素化等を図れるようになる。

具体的には制御部１５０は、クロック信号ＣＫ１、ＣＫ２のクロック周波数をｆ１、ｆ２とした場合に、Ｎ／ｆ１＝Ｍ／ｆ２となるように、発振回路１０１、１０２の少なくとも一方の発振回路を制御する。このようにすれば、クロック信号ＣＫ１、ＣＫ２を適切な周波数関係にして時間デジタル変換を実現できるようになる。

図８は、本実施形態の時間デジタル変換を説明する信号波形図である。図８では位相同期タイミングＴＭＡにおいて、クロック信号ＣＫ１、ＣＫ２の位相同期が行われており、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致している。その後、図２で説明したように、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差が、Δｔ、２Δｔ、３Δｔ・・・・というように、クロックサイクル（ＣＣＴ）毎にΔｔずつ増えて行く。そして次の位相同期タイミングＴＭＢにおいて、クロック信号ＣＫ１、ＣＫ２の位相同期が行われ、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致している。

図８に示すように位相同期タイミングＴＭＡとＴＭＢの間の期間ＴＡＢの長さは、クロック信号ＣＫ１のＮクロック数に対応する長さになっている。また期間ＴＡＢの長さは、クロック信号ＣＫ２のＭクロック数に対応する長さになっている。ここでＮ、Ｍは２以上の互いに異なる整数である。例えば図８ではＮ＝１７、Ｍ＝１６でありＮ−Ｍ＝１になっている。

例えば期間ＴＡＢの長さを同じ記号のＴＡＢで表した場合に、図８ではＴＡＢ＝Ｎ／ｆ１＝Ｍ／ｆ２となっている。即ち、クロック周波数ｆ１、ｆ２の間には、Ｎ／ｆ１＝Ｍ／ｆ２の関係が成り立つ。例えばクロック周波数ｆ２をｆ２＝１６ＭＨｚとし、Ｎ＝１７、Ｍ＝１６に設定すれば、ｆ１＝１７ＭＨｚとなり、Ｎ／ｆ１＝Ｍ／ｆ２の関係式が成り立つ。制御部１５０は、このようなＮ／ｆ１＝Ｍ／ｆ２の関係が成り立つように、発振回路１０１、１０２の少なくとも一方の発振回路を制御する。

このようにすれば図８に示すように、位相同期タイミングＴＭＡでクロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致した後、クロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲが、Δｔ、２Δｔ、３Δｔ・・・というようにΔｔずつ増えて行くようになる。即ち、クロックサイクル毎にΔｔずつ増えて行くクロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲを作り出すことができる。そして次の位相同期タイミングＴＭＢでは、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致してクロック間時間差ＴＲが０になる。その後、クロックサイクル毎にクロック間時間差ＴＲがΔｔずつ増えて行くようになる。

このように、位相同期タイミングで０になり、その後にΔｔ（分解能）ずつ増えて行くクロック間時間差ＴＲを作り出すことで、後述する時間デジタル変換（第１の方式、第２の方式、繰り返し手法、更新手法、バイナリー手法）の処理を実現できるようになる。即ち、分解能Δｔで時間をデジタル値に変換する時間デジタル変換を実現できる。そして、このような分解能Δｔでの時間デジタル変換の処理において、図８に示すように、期間ＴＡＢ内の各クロックサイクル（ＣＣＴ）でのクロック間時間差ＴＲを、一意に特定できるため、時間デジタル変換の処理や回路構成の簡素化を図れる。また位相同期タイミングＴＭＡ、ＴＭＢにおいてクロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致（略一致）させることで、時間デジタル変換の精度向上等も図れるようになる。

例えば本実施形態の比較例の手法として、制御部１５０による少なくとも一方の発振回路の制御を行うことなく、Ｎ／ｆ１＝Ｍ／ｆ２の関係が成り立つように設計上のクロック周波数を設定する手法が考えられる。例えば前述の特許文献４の従来手法において第１、第２の水晶発振器の設計上のクロック周波数の関係として、Ｎ／ｆ１＝Ｍ／ｆ２の関係を成り立たせる手法である。

しかしながら、第１、第２の水晶発振器によるクロック周波数は、製造ばらつきや温度変動等の環境変動が原因で変動する。従って、設計上においてＮ／ｆ１＝Ｍ／ｆ２の関係を成り立たせたとしても、実際の製品ではＮ／ｆ１＝Ｍ／ｆ２の関係は成り立たなくなる。このため、遷移タイミングにズレ等が生じるため、時間デジタル変換の変換精度が低下してしまう。

これに対して本実施形態では、製造ばらつきや環境変動に起因するクロック周波数の変動があった場合にも、制御部１５０が、クロック信号ＣＫ１、ＣＫ２が所与の周波数関係又は位相関係になるように、発振回路１０１、１０２の少なくとも一方の発振回路を制御する。例えばＮ／ｆ１＝Ｍ／ｆ２が成り立つように、少なくとも一方の発振回路を制御する。これにより、製造ばらつきや環境変動に起因する変動が補償されるように、クロック信号ＣＫ１、ＣＫ２の周波数関係や位相関係が調整される。従って、このような変動があった場合にも、適正な時間デジタル変換の実現が可能になる。また位相同期タイミングＴＭＡ、ＴＭＢでのクロック信号ＣＫ１、ＣＫ２の遷移タイミングのズレに起因する変換誤差の低下を防止でき、時間デジタル変換の高性能化を図れるようになる。

このように本実施形態では、制御部１５０が、Ｎ／ｆ１＝Ｍ／ｆ２の関係式が成り立つように発振回路を制御する。また図２で説明したように、本実施形態の時間デジタル変換の分解能Δｔは、Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）の関係式で表すことができる。従って、これらの２つの関係式から、下式（１）が成り立つようになる。

Δｔ＝｜Ｎ−Ｍ｜／（Ｎ×ｆ２）＝｜Ｎ−Ｍ｜／（Ｍ×ｆ１） （１）
このようにすれば、時間デジタル変換に要求される分解能Δｔに応じてＮ、Ｍ等を設定して、クロック信号ＣＫ１、ＣＫ２を生成できるようになる。

例えば時間デジタル変換の分解能としてΔｔ＝２ｎｓ（ナノセカンド）の分解能が要求されたとする。そしてクロック信号ＣＫ２のクロック周波数がｆ２＝１００ＭＨｚであったとする。この場合には、上式（１）において、Ｎ＝５、Ｍ＝４に設定することで、分解能Δｔ＝｜５−４｜／（５×ｆ２）＝２ｎｓでの時間デジタル変換を実現できる。この時、Ｎ／ｆ１＝Ｍ／ｆ２の関係式から、クロック信号ＣＫ１のクロック周波数はｆ１＝（Ｎ／Ｍ）×ｆ２＝１２５ＭＨｚになる。

また時間デジタル変換の分解能としてΔｔ＝１ｐｓ（ピコセカンド）の分解能が要求されたとする。そしてクロック信号ＣＫ２のクロック周波数がｆ２＝１２２．８６５ＭＨｚであったとする。この場合には、上式（１）において、Ｎ＝８１３９、Ｍ＝８１３８に設定することで、分解能Δｔ＝｜８１３９−８１３８｜／（８１３９×ｆ２）＝１ｐｓでの時間デジタル変換を実現できるようになる。この時、Ｎ／ｆ１＝Ｍ／ｆ２の関係式から、クロック信号ＣＫ１のクロック周波数はｆ１＝（Ｎ／Ｍ）×ｆ２＝１２２．８８０ＭＨｚになる。

また本実施形態では時間デジタル変換回路２０は、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値に変換する。この場合に図８では、クロック信号ＣＫ１、ＣＫ２の位相同期タイミングＴＭＡの後、第１〜第ｉのクロックサイクル（ｉは２以上の整数）でのクロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差であるクロック間時間差ＴＲは、Δｔ〜ｉ×Δｔとなっている。例えば位相同期タイミングＴＭＡの後、第１のクロックサイクル（ＣＣＴ＝１）では、クロック間時間差はＴＲ＝Δｔとなっている。同様に、第２〜第１４のクロックサイクル（ＣＣＴ＝２〜１４）では、クロック間時間差はＴＲ＝２Δｔ〜１４Δｔとなっている。そして第１５のクロックサイクル（広義には第ｉのクロックサイクル。ＣＣＴ＝ｉ＝１５）では、クロック間時間差はＴＲ＝１５Δｔ（ｉ×Δｔ）となっている。このように位相同期タイミングＴＭＡの後、クロック信号ＣＫ１、ＣＫ２のクロック間時間差がΔｔずつ増えて行くことで、第ｊのクロックサイクル（１≦ｊ≦ｉ）でのクロック間時間差はＴＲ＝ｊ×Δｔになる。

そして本実施形態の時間デジタル変換手法では、時間デジタル変換回路２０が、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差ＴＤＦが、クロック信号ＣＫ１、ＣＫ２の遷移タイミングのクロック間時間差であるＴＲ＝Δｔ〜ｉ×Δｔのいずれに対応するのかを特定することで、デジタル値ＤＱを求める。

例えば図８のＢ１に示すクロックサイクル（ＣＣＴ＝５）ではクロック間時間差はＴＲ＝５Δｔとなっている。そしてＢ１に示すように、信号ＳＴＡ、ＳＴＰの時間差ＴＤＦはクロック間時間差ＴＲ＝５Δｔよりも長い。即ちＴＤＦ＞ＴＲ＝５Δｔとなっている。

Ｂ２に示すクロックサイクル（ＣＣＴ＝１４）ではクロック間時間差はＴＲ＝１４Δｔとなっている。そしてＢ２に示すように信号ＳＴＡ、ＳＴＰの時間差ＴＤＦは、クロック間時間差ＴＲ＝１４Δｔよりも短い。即ちＴＤＦ＜ＴＲ＝１４Δｔとなっている。

Ｂ３に示すクロックサイクル（ＣＣＴ＝１０）では、クロック間時間差はＴＲ＝１０Δｔとなっている。そしてＢ３に示すように信号ＳＴＡ、ＳＴＰの時間差ＴＤＦは、クロック間時間差ＴＲ＝１０Δｔと等しく（略同一）なっている。即ちＴＤＦ＝ＴＲ＝１０Δｔとなっている。従って、信号ＳＴＡ、ＳＴＰの時間差ＴＤＦは、クロック間時間差ＴＲ＝１０Δｔに対応していると特定される。この結果、時間差ＴＤＦに対応するデジタル値ＤＱは、例えばＴＲ＝１０Δｔに対応するデジタル値であると判断できる。

このようにすれば、位相同期タイミングＴＭＡの後、Δｔずつ増えて行くクロック間時間差ＴＲを利用して、信号ＳＴＡと信号ＳＴＰの時間差ＴＤＦを求めることが可能になる。従って、クロック周波数が異なるクロック信号ＣＫ１、ＣＫ２を有効活用した時間デジタル変換の実現が可能になる。

ここで、図８の本実施形態の時間デジタル変換を実現する方式として、第１の方式と第２の方式がある。図９は第１の方式を説明する信号波形図である。この第１の方式の時間デジタル変換としては、後述する繰り返し手法などがある。

例えば図９において、クロック信号ＣＫ１、ＣＫ２の位相同期タイミングＴＭＡとＴＭＢの間の期間（第１、第２の位相同期タイミングの間の期間）を測定期間ＴＳとする。位相同期タイミングＴＭＢは位相同期タイミングＴＭＡの次の位相同期タイミングである。

この場合に時間デジタル変換回路２０は、測定期間ＴＳの複数のクロックサイクルにおいて複数の信号ＳＴＡを発生する。例えば図９では、第３〜第７のクロックサイクル（ＣＣＴ＝３〜７）において、信号ＳＴＡのパルス信号が発生している。そして時間デジタル変換回路２０は、発生した複数の信号ＳＴＡに対応して信号レベルが変化する複数の信号ＳＴＰを取得（受信）する。例えば第３のクロックサイクル（ＣＣＴ＝３）で発生した信号ＳＴＡに対応して信号レベルが変化する信号ＳＴＰを取得（受信）する。同様に第４、第５、第６、第７のクロックサイクル（ＣＣＴ＝４、５、６、７）で発生した各信号ＳＴＡに対応して信号レベルが変化する各信号ＳＴＰを取得する。

そして時間デジタル変換回路２０は、複数のクロックサイクルの各クロックサイクルでの信号ＳＴＡと信号ＳＴＰの時間差ＴＤＦと、各クロックサイクルでのクロック間時間差ＴＲとを比較するための比較処理の結果により、デジタル値ＤＱを求める。例えば図９では、第３、第４、第５、第６、第７のクロックサイクル（ＣＣＴ＝３、４、５、６、７）でのクロック間時間差ＴＲ＝３Δｔ、４Δｔ、５Δｔ、６Δｔ、７Δｔの各々と、時間差ＴＤＦとの比較処理が行われている。そして各クロックサイクルでの比較処理により、ＴＤＦ＞３Δｔ、ＴＤＦ＞４Δｔ、ＴＤＦ＝５Δｔ、ＴＤＦ＜６Δｔ、ＴＤＦ＜７Δｔという結果が得られている。従って、信号ＳＴＡと信号ＳＴＰの時間差ＴＤＦに対応するデジタル値ＤＱは、例えばＴＲ＝５Δｔに対応するデジタル値であると判断される。

このように図９の第１の方式では、複数のクロックサイクルに亘って、連続して複数の信号ＳＴＡが発生する。そして複数の信号ＳＴＡに対応して信号レベルが遷移する複数の信号ＳＴＰを取得し、各信号ＳＴＡと対応する各信号ＳＴＰとの時間差ＴＤＦを、各クロックサイクルでのクロック間時間差ＴＲと比較するための比較処理を行う。各クロックサイクルでのクロック間時間差ＴＲは、図９に示すようにΔｔずつ増えて行くため、当該比較処理により、時間差ＴＤＦに対応するデジタル値を求めることができる。このようにすれば、時間差ＴＤＦが、図９のクロック間時間差ＴＲ＝Δｔ〜１５Δｔ（Δｔ〜ｉ×Δｔ）のいずれに対応するのかを、１回の測定期間ＴＳで特定できるようになる。従って、時間デジタル変換の高速化を実現できる。

図１０は、本実施形態の時間デジタル変換の第２の方式を説明する信号波形図である。この第２の方式の時間デジタル変換としては、後述する更新手法やバイナリーサーチ手法などがある。

例えば図１０において、クロック信号ＣＫ１、ＣＫ２の位相同期タイミングＴＭＡ、ＴＭＢの間の期間を、更新期間ＴＰとする。具体的には図１０において、クロック信号ＣＫ１、ＣＫ２の第１、第２の位相同期タイミングの間の期間が更新期間ＴＰ１（第１の更新期間）であり、第２、第３の位相同期タイミングの間の期間が更新期間ＴＰ２（第２の更新期間）であり、第３、第４の位相同期タイミングの間の期間が更新期間ＴＰ３（第３の更新期間）である。更新期間ＴＰ２はＴＰ１の次の更新期間であり、ＴＰ３はＴＰ２の次の更新期間である。以降の更新期間も同様である。

この場合に時間デジタル変換回路２０は、図１０に示すように更新期間ＴＰ１では、例えば第５のクロックサイクル（広義には第ｍのクロックサイクル。ｍは１以上の整数。ＣＣＴ＝５）において信号ＳＴＡを発生し、発生した信号ＳＴＡに対応して信号レベルが変化する信号ＳＴＰを取得する。そして第５のクロックサイクル（第ｍのクロックサイクル）での信号ＳＴＡと信号ＳＴＰの時間差ＴＤＦとクロック間時間差ＴＲ＝５Δｔとを比較するための比較処理を行う。ここでは、ＴＤＦ＞ＴＲ＝５Δｔであり、時間差ＴＤＦの方がクロック間時間差ＴＲ＝５Δｔよりも長いという比較処理の結果となっている。

更新期間ＴＰ１の次の更新期間ＴＰ２では、更新期間ＴＰ１での比較処理の結果に応じて設定された第１４のクロックサイクル（広義には第ｎのクロックサイクル。ｎは１以上の整数。ｍとｎは互いに異なる整数。ＣＣＴ＝１４）において信号ＳＴＡを発生し、発生した信号ＳＴＡに対応して信号レベルが変化する信号ＳＴＰを取得する。例えば更新期間ＴＰ１では、時間差ＴＤＦの方がクロック間時間差ＴＲ＝５Δｔよりも長いという比較処理の結果となっている。このため、次の更新期間ＴＰ２では、クロック間時間差ＴＲが、より長くなるクロックサイクルが設定される。例えば更新期間ＴＰ１では、クロック間時間差がＴＲ＝５Δｔとなる第５のクロックサイクルで信号ＳＴＡを発生していたが、更新期間ＴＰ２では、クロック間時間差がＴＲ＝１４Δｔとなる第１４のクロックサイクルで信号ＳＴＡを発生する。そして第１４のクロックサイクル（第ｎのクロックサイクル）での信号ＳＴＡと信号ＳＴＰの時間差ＴＤＦとクロック間時間差ＴＲ＝１４Δｔとを比較するための比較処理を行う。ここでは、ＴＤＦ＜ＴＲ＝１４Δｔであり、時間差ＴＤＦの方がクロック間時間差ＴＲ＝１４Δｔよりも短いという比較処理の結果となっている。

更新期間ＴＰ２の次の更新期間ＴＰ３では、更新期間ＴＰ２での比較処理の結果に応じて設定された第１０のクロックサイクル（ＣＣＴ＝１０）において信号ＳＴＡを発生し、発生した信号ＳＴＡに対応して信号レベルが変化する信号ＳＴＰを取得する。例えば更新期間ＴＰ２では、時間差ＴＤＦの方がクロック間時間差ＴＲ＝１４Δｔよりも短いという比較処理の結果となっている。このため、次の更新期間ＴＰ３では、クロック間時間差ＴＲが、より短くなるクロックサイクルが設定されている。例えば更新期間ＴＰ２では、クロック間時間差がＴＲ＝１４Δｔとなる第１４のクロックサイクルで信号ＳＴＡを発生していたが、更新期間ＴＰ３では、クロック間時間差がＴＲ＝１０Δｔとなる第１０のクロックサイクルで信号ＳＴＡを発生している。そして第１０のクロックサイクルでの信号ＳＴＡと信号ＳＴＰの時間差ＴＤＦとクロック間時間差ＴＲ＝１０Δｔとを比較するための比較処理を行う。ここでは、ＴＤＦ＝ＴＲ＝１０Δｔであり、時間差ＴＤＦとクロック間時間差ＴＲ＝１０Δｔが同一（略同一）であるという比較処理の結果となっている。従って、信号ＳＴＡと信号ＳＴＰの時間差ＴＤＦに対応するデジタル値ＤＱは、例えばクロック間時間差ＴＲ＝１０Δｔに対応するデジタル値であると判断される。

このように図１０の第２の方式では、前回の更新期間での比較処理の結果がフィードバックされて、今回の更新期間において信号ＳＴＡを発生させるクロックサイクルが設定され、時間差ＴＤＦとクロック間時間差ＴＲの比較処理が行われる。このように、前回の更新期間での比較処理の結果がフィードバックされることで、例えば前述の特許文献４の従来手法に比べて、時間デジタル変換を高速化できる。また、測定対象となる時間又は物理量が動的に変化した場合にも、この動的変化に追従した時間デジタル変換を実現できるようになる。

なお、時間差ＴＤＦとクロック間時間差ＴＲとを比較するための比較処理としては、後述の繰り返し手法、更新手法及びバイナリーサーチ手法で説明する信号ＳＴＰとクロック信号ＣＫ２の位相比較などにより実現できる。或いは、クロック信号ＣＫ１に基づく第１のカウント値やクロック信号ＣＫ２に基づく第２のカウント値を用いて、当該比較処理を実現してもよい。例えば信号ＳＴＰの信号レベルが変化したタイミングでの第１、第２のカウント値を用いて、当該比較処理を実現してもよい。

３．第２の構成例
図１１に本実施形態の集積回路装置１０の第２の構成例を示す。図１１の第２の構成例では図５の制御部１５０として同期化回路１１０が設けられている。

同期化回路１１０は、クロック信号ＣＫ１とクロック信号ＣＫ２の位相同期を行う。例えば同期化回路１１０は、クロック信号ＣＫ１とクロック信号ＣＫ２を位相同期タイミング毎（所与のタイミング毎）に位相同期させる。具体的には、クロック信号ＣＫ１、ＣＫ２の遷移タイミングを位相同期タイミング毎に一致させる位相同期を行う。

図１２に同期化回路１１０の第１の構成例を示し、図１３に同期化回路１１０の動作を説明する信号波形図を示す。発振回路１０１、１０２は、各々、発振子ＸＴＡＬ１、ＸＴＡＬ２を発振させて、クロック信号ＣＫ１、ＣＫ２を生成する。例えば発振回路１０１、１０２での発振信号ＯＳ１、ＯＳ２が、バッファー回路ＢＡ３、ＢＡ４によりバッファリングされて、クロック信号ＣＫ１、ＣＫ２として出力される。

そして図１２の同期化回路１１０は、発振回路１０１での発振信号ＯＳ１（第１の発振信号）と発振回路１０２での発振信号ＯＳ２（第２の発振信号）の位相同期を行う。例えば同期化回路１１０は、発振信号ＯＳ１、ＯＳ２を位相同期タイミング毎に位相同期させる。例えば図１３において、位相同期タイミングＴＭＡで発振信号ＯＳ１、ＯＳ２を位相同期させ、次の位相同期タイミングＴＭＢでも発振信号ＯＳ１、ＯＳ２を位相同期させる。その次の位相同期タイミングでも同様である。この位相同期により、位相同期タイミングにおいて発振信号ＯＳ１、ＯＳ２の位相が揃うようになる。

このように、図１２の同期化回路１１０は、クロック信号ＣＫ１、ＣＫ２が所与の位相関係になるように、発振回路１０１、１０２を制御している。

更に具体的には同期化回路１１０は、クロック信号ＣＫ１の遷移タイミングとクロック信号ＣＫ２の遷移タイミングを、位相同期タイミング毎に一致させる位相同期を行う。例えば図１３の位相同期タイミングＴＭＡで、同期化回路１１０による位相同期が行われることで、クロック信号ＣＫ１、ＣＫ２の遷移タイミング（エッジ）が一致するようになる。また位相同期タイミングＴＭＢで、同期化回路１１０による位相同期が行われることで、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致するようになる。

また同期化回路１１０は、図１２に示すように、発振回路１０１の発振ループＬＰ１（第１の発振ループ）と発振回路１０２の発振ループＬＰ２（第２の発振ループ）を、位相同期タイミング毎に電気的に接続する。例えば同期化回路１１０は、発振回路１０１が含む発振用のバッファー回路ＢＡ１（第１のバッファー回路）の出力ノードＮＡ１と、発振回路１０２が含む発振用のバッファー回路ＢＡ２（第２のバッファー回路）の出力ノードＮＡ２を接続する。

具体的には同期化回路１１０は、クロック信号ＣＫ１、ＣＫ２の一方のクロック信号に基づいてカウント動作を行うカウンター１１２を含む。図１２ではカウンター１１２は例えばクロック信号ＣＫ１に基づいてカウント動作を行っている。そして同期化回路１１０は、カウンター１１２のカウント値が、所与の設定値に達する毎に位相同期を行う。この設定値は、例えば図１３の位相同期タイミングＴＭＡとＴＭＢの間のクロック信号ＣＫ１（又はクロック信号ＣＫ２）のクロック数に対応する値である。

更に具体的には同期化回路１１０は、発振回路１０１の発振ループＬＰ１と発振回路１０２の発振ループＬＰ２を電気的に接続するスイッチ回路ＳＷＡを含む。スイッチ回路ＳＷＡはカウンター１１２からの信号ＣＴＡに基づいてオンになり、発振ループＬＰ１と発振ループＬＰ２を電気的に接続する。例えば図１３に示すように信号ＣＴＡは、位相同期タイミング毎にアクティブ（例えばＨレベル）になるパルス信号であり、信号ＣＴＡがアクティブになると、スイッチ回路ＳＷＡがオンになる。具体的には、カウンター１１２は、カウント値が設定値に達すると信号ＣＴＡをアクティブにし、これによりスイッチ回路ＳＷＡがオンになる。その後にカウンター１１２のカウント値はリセットされる。

なお図１２において、スイッチ回路ＳＷＡがオンになった時に、発振信号ＯＳ１と発振信号ＯＳ２の位相がちょうど１８０度だけずれていた場合には、発振が停止してしまう問題が生じるおそれがある。

そこで同期化回路１１０では、発振回路１０１、１０２の一方の発振回路を起動し、一方の発振回路の起動後の位相同期タイミング（例えば初回の位相同期タイミング）で、他方の発振回路を起動することが望ましい。例えば図１２では、発振回路１０１を起動し、発振回路１０１の起動後の位相同期タイミングで、発振回路１０２を起動する。発振回路１０１の起動は、例えば発振回路１０１に設けられた不図示の種回路により実現できる。そして発振回路１０１の起動後の位相同期タイミングで、スイッチ回路ＳＷＡがオンになることで、発振回路１０１での発振信号ＯＳ１が発振回路１０２の発振ループＬＰ２に伝達される。そして、伝達された発振信号ＯＳ１が種信号となって、発振回路１０２の発振が起動する。このようにすれば、上記のような発振が停止してしまう問題が発生するのを防止できる。

図１４に同期化回路１１０の第２の構成例を示す。図１４では同期化回路１１０としてＰＬＬ回路１２０を用いている。ＰＬＬ回路１２０は、時間デジタル変換回路２０に入力されるクロック信号ＣＫ１、ＣＫ２の位相同期を行う。ＰＬＬ回路１２０は、クロック信号ＣＫ１、ＣＫ２が所与の周波数関係になるように発振回路１０１を制御している。

具体的には図１４に示すように、ＰＬＬ回路１２０は、分周回路１２２、１２４（第１、第２の分周回路）と、位相検出器１２６（位相比較器）を含む。分周回路１２２は、クロック信号ＣＫ１を分周して、分周クロック信号ＤＣＫ１（第１の分周クロック信号）を出力する。具体的には、クロック信号ＣＫ１のクロック周波数ｆ１を１／Ｎにする分周を行って、クロック周波数がｆ１／Ｎとなる分周クロック信号ＤＣＫ１を出力する。

分周回路１２４は、クロック信号ＣＫ２を分周して、分周クロック信号ＤＣＫ２（第２の分周クロック信号）を出力する。具体的には、クロック信号ＣＫ２のクロック周波数ｆ２を１／Ｍにする分周を行って、クロック周波数がｆ２／Ｍとなる分周クロック信号ＤＣＫ２を出力する。例えば集積回路装置１０は発振回路１０２を含み、この発振回路１０２は、発振子ＸＴＡＬ２を発振させて、クロック信号ＣＫ２を生成し、分周回路１２４に出力する。そして位相検出器１２６は、分周クロック信号ＤＣＫ１と分周クロック信号ＤＣＫ２の位相比較を行う。

また集積回路装置１０は発振回路１０１を含み、発振回路１０１は、ＰＬＬ回路１２０の位相検出器１２６の位相比較結果に基づき制御されて、発振子ＸＴＡＬ１を発振させる。この発振回路１０１は例えばＰＬＬ回路１２０の構成要素でもある。具体的には発振回路１０１は、例えば電圧制御で発振周波数が制御される電圧制御型の発振回路（ＶＣＸＯ）である。そしてＰＬＬ回路１２０は、チャージポンプ回路１２８を含んでおり、位相検出器１２６は、位相比較結果である信号ＰＱをチャージポンプ回路１２８に出力する。信号ＰＱは、例えばアップ／ダウン信号であり、チャージポンプ回路１２８は、この信号ＰＱに基づく制御電圧ＶＣを、発振回路１０１に出力する。例えばチャージポンプ回路１２８はループフィルターを含んでおり、このループフィルターにより、信号ＰＱであるアップ／ダウン信号を制御電圧ＶＣに変換する。発振回路１０１は、制御電圧ＶＣに基づいて発振周波数が制御される発振子ＸＴＡＬ１の発振動作を行って、クロック信号ＣＫ１を生成する。例えば発振回路１０１は可変容量回路を有しており、制御電圧ＶＣに基づいて可変容量回路の容量値が制御されることで、発振周波数が制御される。

図１４の第２の構成例によれば、ＰＬＬ回路１２０を有効利用して、クロック信号ＣＫ１、ＣＫ２の位相同期を実現できる。即ち、図１３と同様に、位相同期タイミング毎にクロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致させる位相同期を実現できる。

以上のように集積回路装置１０に同期化回路１１０を設ければ、位相同期タイミング毎にクロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致させることが可能になる。従って、位相同期タイミングを基準タイミングとして、回路処理を開始することが可能になるため、回路処理や回路構成の簡素化を図れる。またクロック信号ＣＫ１、ＣＫ２の遷移タイミングが偶然に一致するのを待つことなく、同期化回路１１０による位相同期タイミングから、直ぐに時間デジタル変換の処理を開始できるようになる。従って、時間デジタル変換の高速化を図れる。また同期化回路１１０を設けることで、位相同期タイミングでのクロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差に起因する誤差を、最小限にできる。従って、この時間差に起因してシステム的に発生する誤差を十分に低減して、精度の向上等を図れるようになる。

例えば前述の特許文献４の従来手法では、エッジ一致検出回路により、第１、第２のクロックパルスのエッジの一致を検出し、エッジの一致が検出されたことを条件に、時間計測を開始する。しかしながら、この従来手法では、第１、第２のクロックパルスのエッジの一致が検出されない限り、時間計測を開始できないため、時間計測の開始が遅れてしまい、時間デジタル変換の変換時間が長くなってしまうという第１の問題点がある。また第１、第２のクロックパルスのクロック周波数の関係が、同期点においてエッジが一致しないような周波数の関係である場合には、偶然でしかエッジが一致しないようになり、時間デジタル変換の実現が困難になるという第２の問題点がある。また第１、第２のクロックパルスの同期点のタイミングを、システム的に確定できないため、回路処理や回路構成が複雑化してしまうという第３の問題点がある。更に第１、第２のクロックパルスのエッジの一致検出に誤差がある場合には、その誤差が原因で精度が低下してしまうという第４の問題点がある。

これに対して本実施形態では、同期化回路１１０を設けることで、位相同期タイミング毎に、強制的にクロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致させることができる。従って、位相同期タイミングの後に、直ぐに時間デジタル変換処理を開始できるため、従来手法の上述の第１の問題点を解消できる。また本実施形態によれば、クロック信号ＣＫ１、ＣＫ２のクロック周波数の関係が、遷移タイミングが一致しないような周波数の関係である場合にも、同期化回路１１０により、位相同期タイミング毎に強制的にクロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致するようになる。従って、従来手法の第２の問題点を解消できる。また、位相同期タイミングは、同期化回路１１０の位相同期によりシステム的に確定できるため、回路処理や集積回路装置を簡素化でき、従来手法の第３の問題点を解消できる。またクロック信号ＣＫ１、ＣＫ２の遷移タイミングが位相同期タイミング毎に一致することで、クロック信号ＣＫ１、ＣＫ２の遷移タイミングのずれに起因する変換誤差を低減でき、従来手法の第４の問題点も解消できる。

４．発振回路
図１５に発振回路１００の第１の構成例を示す。ここでは発振回路１０１、１０２を代表して、発振回路１００と記載している。

図１５の発振回路１００（１０１、１０２）は、発振用のバッファー回路ＢＡＢ、可変容量回路ＣＢ１、ＣＢ２（可変容量キャパシター。広義にはキャパシター）、帰還抵抗ＲＢを含む。バッファー回路ＢＡＢは１又は複数段（奇数段）のインバーター回路により構成できる。図１５ではバッファー回路ＢＡＢは、３段のインバーター回路ＩＶ１、ＩＶ２、ＩＶ３により構成されている。このバッファー回路ＢＡＢ（ＩＶ１〜ＩＶ３）は、発振のイネーブル・ディスエーブルの制御や、流れる電流の制御が可能な回路であってもよい。

発振子ＸＴＡＬの一端（ＮＢ１）、他端（ＮＢ２）には、各々、可変容量回路ＣＢ１、ＣＢ２が設けられている。また発振子ＸＴＡＬの一端と他端の間には、帰還抵抗ＲＢが設けられている。可変容量回路ＣＢ１、ＣＢ２は、制御電圧ＶＣ１、ＶＣ２（広義には制御信号）に基づいて、その容量値が制御される。可変容量回路ＣＢ１、ＣＢ２は、可変容量ダイオード（バラクター）などにより実現される。このように容量値を制御することで、発振回路１００の発振周波数（クロック周波数）を調整（微調整）することが可能になる。

なお、発振子ＸＴＡＬの一端及び他端の一方にのみ可変容量回路を設けてもよい。また可変容量回路の代わりに、容量値が可変ではない通常のキャパシターを設けてもよい。

図１６に発振回路１００の第２の構成例を示す。この発振回路１００は、電流源ＩＢＸ、バイポーラートランジスターＴＲＸ、抵抗ＲＸ、キャパシターＣＸ２、ＣＸ３、可変容量回路ＣＸ１（可変容量キャパシター）を有する。例えば電流源ＩＢＸ、バイポーラートランジスターＴＲＸ、抵抗ＲＸ、キャパシターＣＸ３により発振用のバッファー回路ＢＡＸが構成される。

電流源ＩＢＸは、バイポーラートランジスターＴＲＸのコレクターにバイアス電流を供給する。抵抗ＲＸは、バイポーラートランジスターＴＲＸのコレクターとベースの間に設けられる。

容量が可変である可変容量回路ＣＸ１の一端は、発振子ＸＴＡＬの一端（ＮＸ１）に接続される。具体的には、可変容量回路ＣＸ１の一端は、集積回路装置１０の発振子用の第１の端子（発振子用パッド）を介して発振子ＸＴＡＬの一端に接続される。キャパシターＣＸ２の一端は、発振子ＸＴＡＬの他端（ＮＸ２）に接続される。具体的には、キャパシターＣＸ２の一端は、集積回路装置１０の発振子用の第２の端子（発振子用パッド）を介して発振子ＸＴＡＬの他端に接続される。キャパシターＣＸ３は、その一端が発振子ＸＴＡＬの一端に接続され、その他端がバイポーラートランジスターＴＲＸのコレクターに接続される。

バイポーラートランジスターＴＲＸには、発振子ＸＴＡＬの発振により生じたベース・エミッター間電流が流れる。そしてベース・エミッター間電流が増加すると、バイポーラートランジスターＴＲＸのコレクター・エミッター間電流が増加し、電流源ＩＢＸから抵抗ＲＸに分岐するバイアス電流が減少するので、コレクター電圧ＶＣＸが低下する。一方、バイポーラートランジスターＴＲＸのベース・エミッター間電流が減少すると、コレクター・エミッター間電流が減少し、電流源ＩＢＸから抵抗ＲＸに分岐するバイアス電流が増加するので、コレクター電圧ＶＣＸが上昇する。このコレクター電圧ＶＣＸはキャパシターＣＸ３を介して発振子ＸＴＡＬの一端にフィードバックされる。即ちキャパシターＣＸ３によりＡＣ成分がカットされて、ＤＣ成分がフィードバックされる。このようにバイポーラートランジスターＴＲＸ等により構成される発振用のバッファー回路ＢＡＸは、ノードＮＸ２の信号の反転信号（位相差が１８０度の信号）をノードＮＸ１に出力する反転回路（反転増幅回路）として動作する。

可変容量ダイオード（バラクター）などにより構成される可変容量回路ＣＸ１の容量値は、制御電圧ＶＣ（制御信号）に基づいて制御される。これにより発振回路１００の発振周波数の調整が可能になる。例えば発振子ＸＴＡＬの発振周波数が温度特性を有している場合に、発振周波数の温度補償等も可能になる。

なお発振回路１００（１０１、１０２）は図１５、図１６の構成に限定されず、種々の変形実施が可能である。例えばバッファー回路の構成や、可変容量回路やキャパシターの接続構成として、種々の構成を採用できる。例えば可変容量回路（ＣＢ１、ＣＢ２、ＣＸ１）の容量値をデジタル値で調整できるようにしてもよい。この場合には、可変容量回路は、複数のキャパシター（キャパシターアレイ）と、デジタル値である周波数制御データ（広義には制御信号）に基づき各スイッチ素子のオン、オフが制御される複数のスイッチ素子（スイッチアレイ）により構成される。これらの複数のスイッチ素子の各スイッチ素子は、複数のキャパシターの各キャパシターに電気的に接続される。そして、これらの複数のスイッチ素子がオン又はオフされることで、複数のキャパシターのうち、発振子ＸＴＡＬの一端に、その一端が接続されるキャパシターの個数が変化する。これにより、可変容量回路の容量値が制御されて、発振子ＸＴＡＬの一端の容量値が変化する。従って、周波数制御データにより、可変容量回路の容量値が直接に制御されて、発振信号の発振周波数を制御できるようになる。

５．時間デジタル変換回路の構成
図１７に時間デジタル変換回路２０の構成例を示す。時間デジタル変換回路２０は、位相検出器２１、２２、処理部３０、カウンター部４０を含む。なお時間デジタル変換回路２０は図１７の構成には限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

位相検出器２１（位相比較器）は、クロック信号ＣＫ１、ＣＫ２が入力され、リセット信号ＲＳＴをカウンター部４０に出力する。例えば位相同期タイミングにおいてアクティブになるパルス信号のリセット信号ＲＳＴを出力する。

位相検出器２２（位相比較器）は、信号ＳＴＰとクロック信号ＣＫ２が入力され、位相比較結果の信号ＰＱ２を出力する。位相検出器２２は、例えば信号ＳＴＰ、クロック信号ＣＫ２の一方の信号を他方の信号でサンプリングすることで、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う。位相比較結果の信号ＰＱ２は処理部３０に出力される。

カウンター部４０は、カウント値のカウント処理を行う。例えばカウンター部４０は、クロック信号ＣＫ１に基づいてカウント処理を行う第１のカウンターと、クロック信号ＣＫ２に基づいてカウント処理を行う第２のカウンターの少なくとも一方を含む。これらの第１、第２のカウンターは、例えば位相検出器２２からのリセット信号ＲＳＴに基づいて、そのカウント値がリセットされる。そしてカウンター部４０でのカウント値ＣＱは処理部３０に出力される。カウント値ＣＱは、クロック信号ＣＫ１、ＣＫ２に基づいてカウント処理を行う第１、第２のカウンターの少なくとも一方のカウンターのカウント値であり、後述のＣＣＴ、ＴＣＮＴなどに相当する。

処理部３０は、時間をデジタル値ＤＱに変換する処理を行う。即ち、時間デジタル変換についての種々の演算処理を行う。例えば処理部３０は、信号ＳＴＡと信号ＳＴＰの時間差に対応するデジタル値ＤＱを求める演算処理を行う。具体的には、処理部３０は、カウンター部４０からのカウント値ＣＱや位相検出器２２からの位相比較結果の信号ＰＱ２に基づいて、時間デジタル変換の演算処理を行う。処理部３０は、例えばＡＳＩＣのロジック回路や、或いはＣＰＵ等のプロセッサーなどにより実現できる。

処理部３０は、出力コード生成部３１、信号出力部３２、レジスター部３３を含む。出力コード生成部３１は、時間デジタル変換の演算処理を実行して、最終的なデジタル値ＤＱを、最終的な出力コードとして出力する。信号出力部３２は、信号ＳＴＡを生成して出力する。信号出力部３２は、クロック信号ＣＫ１に基づいて信号ＳＴＡを出力する。例えば信号出力部３２は、後述するように、例えばクロック信号ＣＫ１に基づいて、クロック信号ＣＫ１のクロックサイクル毎に信号ＳＴＡを出力する。或いは信号出力部３２は、例えばクロックサイクル指定値で指定されるクロックサイクルで、信号ＳＴＡを出力する。レジスター部３３は１又は複数のレジスターにより構成される。例えばレジスター部３３は、後述するクロックサイクル指定情報を記憶するレジスターなどを含む。レジスター部３３は例えばフリップフロップ回路やメモリー素子などにより実現できる。

図１８に、位相検出器２２の構成例を示す。位相検出器２２は、例えばフリップフロップ回路ＤＦＢにより構成される。フリップフロップ回路ＤＦＢのデータ端子には信号ＳＴＰが入力され、クロック端子にはクロック信号ＣＫ２が入力される。これにより、信号ＳＴＰをクロック信号ＣＫ２でサンプリングすることによる位相比較を実現できる。なおフリップフロップ回路ＤＦＢのデータ端子にクロック信号ＣＫ２を入力し、クロック端子に信号ＳＴＰを入力するようにしてもよい。これにより、クロック信号ＣＫ２を信号ＳＴＰでサンプリングすることによる位相比較を実現できる。

６．信号ＳＴＡの繰り返し手法
次に本実施形態の時間デジタル変換手法の種々の例について説明する。まず、信号ＳＴＡをクロックサイクル毎に繰り返して生成する手法について説明する。

図１９は、本実施形態の信号ＳＴＡの繰り返し手法（以下、適宜、単に、繰り返し手法と記載する）を説明する信号波形図である。図１９では位相同期タイミングＴＭにおいてクロック信号ＣＫ１、ＣＫ２の位相同期が行われている。この位相同期は同期化回路１１０により行われる。この位相同期タイミングＴＭにおいて、カウンター部４０（第２のカウンター）のカウント値ＴＣＮＴが例えば０にリセットされる。

なお、位相同期タイミングＴＭが、集積回路装置１０のシステムにおいて既知のタイミングとなる場合には、位相同期タイミングＴＭは、例えばタイミング制御部（不図示）により設定される。この場合には図１７の位相検出器２１の機能はタイミング制御部により実現されることになる。即ちタイミング制御部が、位相同期タイミングＴＭにおいてアクティブになるリセット信号ＲＳＴを、カウンター部４０に出力する。

そして時間デジタル変換回路２０は、クロック信号ＣＫ１、ＣＫ２の位相同期タイミングＴＭの後、クロック信号ＣＫ１に基づいて信号ＳＴＡの信号レベルを遷移させる。具体的には、位相同期タイミングＴＭの後、クロック信号ＣＫ１のクロックサイクル毎に信号ＳＴＡの信号レベルを遷移させる。例えば図１７の信号出力部３２が、クロック信号ＣＫ１をバッファー回路によりバッファリングした信号を、信号ＳＴＡとして出力することで、クロックサイクル毎に信号ＳＴＡの信号レベルが遷移するようになる。

図１９においてＣＣＴはクロックサイクル値である。クロックサイクル値ＣＣＴは、クロック信号ＣＫ１のクロックサイクル毎に更新される。具体的にはクロックサイクル毎にインクリメントされる。なお、ここでは、説明の便宜上、最初のクロックサイクルのクロックサイクル値をＣＣＴ＝０としている。このため次のクロックサイクルのクロックサイクル値はＣＣＴ＝１になる。また図１９では、ＣＣＴはクロック信号ＣＫ１のクロックサイクル値となっているが、クロック信号ＣＫ２のクロックサイクル値を用いてもよい。

このように、位相同期タイミングＴＭの後、クロック信号ＣＫ１に基づいて信号ＳＴＡの信号レベルが遷移すると、図３、図４で説明したように、信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移する。ここでは、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差はＴＤＦとなっている。

この場合に時間デジタル変換回路２０は、図１９のＧ１〜Ｇ６に示すように、信号ＳＴＰとクロック信号ＣＫ２との位相比較を行う。そして位相比較の結果に基づいて、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差ＴＤＦに対応するデジタル値ＤＱを求める。具体的には図１７の処理部３０が、位相検出器２２からの位相比較結果の信号ＰＱ２に基づいて、デジタル値ＤＱを求める演算処理を行う。

例えば図２で説明したように、位相同期タイミングＴＭの後、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差であるクロック間時間差ＴＲは、例えばΔｔ、２Δｔ、３Δｔ・・・６Δｔというように、クロック信号ＣＫ１のクロックサイクル毎に増加して行く。本実施形態の繰り返し手法では、位相同期タイミングＴＭの後に、このようにΔｔずつ増加するクロック間時間差ＴＲに着目して、時間デジタル変換を実現している。

例えば図１９のＧ１〜Ｇ３では、信号ＳＴＰをクロック信号ＣＫ２でサンプリングした信号である位相比較結果の信号ＰＱ２は、Ｌレベルになっている。即ちＧ１〜Ｇ３では、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れているため、信号ＰＱ２はＬレベルになる。

このように図１９のＧ１〜Ｇ３では、信号ＳＴＰとクロック信号ＣＫ２の位相比較の結果により、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れていると判断されている。別の言い方をすれば、Ｇ１、Ｇ２、Ｇ３では、各々、ＴＤＦ＞ＴＲ＝Δｔ、ＴＤＦ＞ＴＲ＝２Δｔ、ＴＤＦ＞ＴＲ＝３Δｔとなっており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差ＴＤＦの方が、クロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲよりも長くなっている。

そして図１９のＧ４では、信号ＳＴＰとクロック信号ＣＫ２の位相の前後関係が入れ替わっている。例えば信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れている状態から、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいる状態に入れ替わっている。

このように位相の前後関係が入れ替わると、Ｇ４〜Ｇ６に示すように、信号ＳＴＰをクロック信号ＣＫ２でサンプリングした信号である位相比較結果の信号ＰＱ２は、Ｈレベルになる。即ちＧ４〜Ｇ６では、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいるため、信号ＰＱ２はＨレベルになる。別の言い方をすれば、Ｇ４、Ｇ５、Ｇ６では、各々、ＴＤＦ＜ＴＲ＝４Δｔ、ＴＤＦ＜ＴＲ＝５Δｔ、ＴＤＦ＜ＴＲ＝６Δｔとなっており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差ＴＤＦの方が、クロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲよりも短くなっている。

そして図１９のＧ１〜Ｇ３では、位相比較結果の信号ＰＱ２がＬレベルであり、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れていると判断されている。この場合には、カウント値ＴＣＮＴは非更新になる。例えば、カウント値ＴＣＮＴは０から増加しない。一方、Ｇ４〜Ｇ６では、位相比較結果の信号ＰＱ２がＨレベルであり、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいると判断されている。この場合には、カウント値ＴＣＮＴが更新される。例えば、カウント値ＴＣＮＴはクロックサイクル毎に例えば１ずつインクリメントされる。

時間デジタル変換回路２０（処理部３０）は、このようにして求められたカウント値ＴＣＮＴを用いて、時間差ＴＤＦに対応するデジタル値ＤＱを求める。例えばカウント値ＴＣＮＴで表されるコードの変換処理を行うことで、最終的なデジタル値ＤＱである出力コードを求めて出力する。

図２０は本実施形態の繰り返し手法の説明図である。位相同期タイミングＴＭＡ、ＴＭＢにおいて、同期化回路１１０によりクロック信号ＣＫ１、ＣＫ２の位相同期が行われる。これによりクロック信号ＣＫ１、ＣＫ２の遷移タイミングが位相同期タイミングＴＭＡ、ＴＭＢにおいて一致するようになる。そして、位相同期タイミングＴＭＡとＴＭＢの間が測定期間ＴＳとなる。本実施形態の繰り返し手法ではこの測定期間ＴＳにおいて、時間差ＴＤＦに対応するデジタル値ＤＱを求める。

具体的には図１９、図２０のＧ４に示すように、時間デジタル変換回路２０は、信号ＳＴＰとクロック信号ＣＫ２の位相の前後関係が入れ替わるタイミング（クロックサイクル）を特定することで、時間差ＴＤＦに対応するデジタル値ＤＱを求める。例えばＧ４に示すＣＣＴ＝４となるクロックサイクルを特定することで、時間差ＴＤＦに対応するデジタル値ＤＱは、例えばＴＲ＝４Δｔに対応するデジタル値（或いは３Δｔと４Δｔの間の値に対応するデジタル値）であると判断できる。従って、図２０の１回の測定期間ＴＳで、時間差ＴＤＦをデジタル値ＤＱに変換することが可能になるため、時間デジタル変換の高速化を図れる。

例えば前述の特許文献４の従来手法では、時間計測を行う１回の測定期間において１つのスタートパルスしか発生しないため、最終的なデジタル値を得るためには、非常に多い回数の測定期間を繰り返す必要がある。

これに対して本実施形態の繰り返し手法によれば、図１９、図２０に示すように１回の測定期間ＴＳにおいて、信号ＳＴＡを、複数回発生させ、複数回（例えば１０００回以上）の位相比較を行うことで、デジタル値ＤＱを求めている。これにより、最終的なデジタル値ＤＱを１回の測定期間ＴＳ内で求めることが可能になるため、従来手法に比べて時間デジタル変換を大幅に高速化できる。

なお図２０において、測定期間ＴＳの長さは、この測定期間ＴＳでの例えばクロック信号ＣＫ１のクロック数Ｎ（クロックサイクル数）に相当する。例えば同期化回路１１０は、設定されたクロック数Ｎに対応する測定期間ＴＳ毎に、クロック信号ＣＫ１、ＣＫ２の位相同期を行うことになる。そして本実施形態の繰り返し手法では、高分解能の時間デジタル変換を実現するために、この測定期間ＴＳでのクロック数Ｎを、例えば１０００以上（或いは５０００以上）というように非常に大きな数に設定する。例えばクロック信号ＣＫ１、ＣＫ２のクロック周波数をｆ１、ｆ２とした場合に、本実施形態での時間デジタル変換の分解能は、Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表すことができる。従って、周波数差｜ｆ１−ｆ２｜が小さいほど、或いはｆ１×ｆ２が大きいほど、分解能Δｔは小さくなり、高分解能の時間デジタル変換を実現できる。そして分解能Δｔが小さくなれば、測定期間ＴＳでのクロック数Ｎも大きくなる。

そしてカウント値ＴＣＮＴは、図２０の期間ＴＳＢの長さに相当する。ここでは、位相同期タイミングＴＭＡから、位相の前後関係が入れ替わるＧ４のタイミングまでの前半の期間をＴＳＦとし、Ｇ４のタイミングから位相同期タイミングＴＭＢまでの後半の期間をＴＳＢとしている。例えば期間ＴＳＦでのクロック信号ＣＫ１のクロック数（クロックサイクル数）をＮＦとした場合には、例えばＮ＝ＮＦ＋ＴＣＮＴが成り立つ。例えば図１９ではＮＦ＝４となるため、最終的なデジタル値ＤＱ＝４×Δｔに対応する値は、クロック数ＮＦに対応するデジタル値になる。このため時間デジタル変換回路２０（処理部３０）は、カウント値ＴＣＮＴに基づいて、ＮＦ＝Ｎ−ＴＣＮＴに対応するデジタル値を求めることになる。例えばデジタル値ＤＱが８ビットである場合には、クロック数Ｎに対応するデジタル値は例えば１１１１１１１１になる。但し、クロック数ＮＦのカウント処理を行って、デジタル値ＤＱを求めるようにしてもよい。

なお、測定期間ＴＳに対応するクロック数Ｎを大きくした場合には、図１９において測定可能な時間差ＴＤＦが短くなるため、ダイナミックレンジが小さくなってしまう。しかしながら本実施形態の繰り返し手法では、クロック数Ｎを大きくして分解能を高めながら、１回の測定期間ＴＳにおいて時間デジタル変換を完了させている。これにより、例えばフラッシュ型のＡ／Ｄ変換のように変換処理の高速化を実現しながら、高分解能化も実現できるようになる。

この場合に本実施形態の繰り返し手法では、常にクロックサイクル毎に信号ＳＴＡを発生して位相比較を行うのではなく、特定の期間においてだけ信号ＳＴＡを発生して位相比較を行うようにしてもよい。例えば後述するバイナリーサーチの手法により、デジタル値ＤＱの探索範囲を絞った後に、その探索範囲に対応する期間において、クロックサイクル毎に信号ＳＴＡを発生して位相比較を行い、最終的なデジタル値ＤＱを求めるようにしてもよい。この場合には、例えば図２０の測定期間ＴＳにおいて、絞られた探索範囲に対応する期間においてだけ、クロックサイクル毎に信号ＳＴＡを発生して位相比較を行う時間デジタル変換を行えばよい。また、位相の前後関係が入れ替わるタイミング（Ｇ４）が特定された後は、信号ＳＴＡを発生しないようにして、省電力化を図るようにしてもよい。

また本実施形態では、図１に示すように、クロック信号ＣＫ１、ＣＫ２は、各々、発振子ＸＴＡＬ１、ＸＴＡＬ２を用いて生成されるクロック信号になっている。このように、発振子ＸＴＡＬ１、ＸＴＡＬ２により生成されたクロック信号ＣＫ１、ＣＫ２を用いる手法によれば、バーニア遅延回路のように半導体素子を用いて時間デジタル変換を実現する従来手法に比べて、時間（物理量）の測定の精度を大幅に向上できる。

例えば半導体素子を用いた従来手法は、分解能の向上については比較的容易であるが、精度の向上については難しいという課題がある。即ち、半導体素子である遅延素子の遅延時間は、製造ばらつきや環境の変化により大きく変動する。このため、この変動が原因で、測定の高精度化には限界がある。例えば相対的な精度については、ある程度保証できるが、絶対的な精度を保証することは難しい。

これに対して発振子の発振周波数は、半導体素子である遅延素子の遅延時間に比べて、製造ばらつきや環境の変化による変動が極めて小さい。従って、発振子ＸＴＡＬ１、ＸＴＡＬ２により生成されたクロック信号ＣＫ１、ＣＫ２を用いて時間デジタル変換を行う手法によれば、半導体素子を用いる従来手法に比べて、精度を大幅に向上できる。またクロック信号ＣＫ１、ＣＫ２の周波数差を小さくすることで、分解能についても高めることができる。

例えばクロック信号ＣＫ１、ＣＫ２の周波数差をΔｆ＝｜ｆ１−ｆ２｜＝１ＭＨｚとし、ｆ１、ｆ２を１００ＭＨｚ程度とすれば、時間測定の分解能Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）を、１００ｐｓ（ピコセカンド）程度とすることができる。同様に、ｆ１、ｆ２を１００ＭＨｚ程度とし、Δｆ＝１００ｋＨｚ、１０ｋＨｚ、１ｋＨｚとすれば、各々、分解能をΔｔ＝１０ｐｓ、１ｐｓ、０．１ｐｓ程度とすることができる。そして、発振子ＸＴＡＬ１、ＸＴＡＬ２の発振周波数の変動は、半導体素子を用いる手法に比べて、極めて小さい。従って、分解能の向上と精度の向上を両立して実現できる。

また前述した特許文献４の従来手法では、水晶発振器を用いて時間デジタル変換を実現している。しかしながら、この従来手法では、第１、第２のクロックパルスのエッジが一致する同期点のタイミングから、時間計測の開始タイミングを順次に遅らせて行く構成となっている。そして各時間計測は、第１、第２のクロックパルスのエッジが一致した同期点のタイミングから行われ、この時間計測を何回も繰り返す必要がある。このため、時間デジタル変換の変換時間が非常に長くなってしまうという問題がある。

これに対して本実施形態の繰り返し手法では、測定期間ＴＳにおいて、信号ＳＴＡを、複数回発生させ、複数回の位相比較を行うことで、時間デジタル変換を実現している。従って、従来手法に比べて時間デジタル変換を大幅に高速化できる。

７．クロックサイクル指定値の更新手法
次に本実施形態の時間デジタル変換手法として、クロックサイクル指定値（広義にはクロックサイクル指定情報）の更新により時間デジタル変換を実現する手法について説明する。図２１〜図２３は、クロックサイクル指定値の更新手法（以下、適宜、単に、更新手法と記載する）を説明する信号波形図である。ＣＩＮはクロックサイクル指定情報である。以下ではＣＩＮが、クロックサイクル指定情報で表されるクロックサイクル指定値であるとして説明を行う。

ＴＭＡ、ＴＭＢは位相同期タイミングである。図２１〜図２３では位相同期タイミングＴＭＡ、ＴＭＢはクロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致するタイミングとなっている。但し本実施形態の更新手法はこれに限定されず、位相同期タイミングＴＭＡ、ＴＭＢはクロック信号ＣＫ１、ＣＫ２の位相の前後関係が入れ替わるタイミングであってもよい。位相の前後関係が入れ替わるタイミングは、一方のクロック信号の方が他方のクロック信号よりも位相が進んでいる状態から、一方のクロック信号の方が他方のクロック信号よりも位相が遅れている状態に入れ替わるタイミングである。

更新期間ＴＰは位相同期タイミングＴＭＡ、ＴＭＢの間の期間である。本実施形態の更新手法では更新期間ＴＰにおいて、クロックサイクル指定値の例えば１回の更新が行われる。なお図２１〜図２３では説明の簡素化のために、更新期間ＴＰでのクロック信号ＣＫ１のクロック数が１４である場合を示している。しかし実際には、高い分解能に設定するために、更新期間ＴＰでのクロック数を、例えば１０００以上（或いは５０００以上）というように非常に大きな数に設定する。

図２１の更新期間ＴＰ（第１の更新期間）では、クロックサイクル指定値がＣＩＮ＝３になっている。従って、ＣＩＮ＝３で指定されるクロックサイクル（ＣＣＴ＝３）で信号ＳＴＡの信号レベルを遷移させる。このように本実施形態の更新手法ではクロックサイクル指定値ＣＩＮ（クロックサイクル指定情報）に基づき指定されるクロック信号ＣＫ１のクロックサイクルで、信号ＳＴＡの信号レベルを遷移させている。そして、図３、図４で説明したように、この信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移しており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差はＴＤＦとなっている。一方、ＣＩＮ＝３で指定されるクロックサイクル（ＣＣＴ＝３）では、図２で説明したようにクロック信号ＣＫ１、ＣＫ２のクロック間時間差は、ＴＲ＝ＣＩＮ×Δｔ＝３Δｔになっている。

この場合に本実施形態の更新手法では、図２１のＡ１に示すように、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う。この位相比較は、例えば信号ＳＴＰ及びクロック信号ＣＫ２の一方の信号を他方の信号でサンプリングすることで実現できる。

そして図２１のＡ１では、信号ＳＴＰをクロック信号ＣＫ２でサンプリングした結果である位相比較結果がＬレベルになっている。この位相比較の結果により、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れていると判断する。別の言い方をすれば、図２１のＡ１ではＴＤＦ＞ＴＲ＝３Δｔとなっており、信号ＳＴＡ、ＳＴＰの時間差ＴＤＦの方が、クロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲ＝３Δｔよりも長くなっている。この場合には、クロックサイクル指定値ＣＩＮを増加させる更新を行う。

図２２の更新期間ＴＰ（第２の更新期間）では、クロックサイクル指定値がＣＩＮ＝９になっている。例えば図２１に示す前回の更新期間ＴＰにおいて、上述のようにクロックサイクル指定値を、ＣＩＮ＝３から増加させる更新が行われることで、ＣＩＮ＝９に更新されている。従って、ＣＩＮ＝９で指定されるクロックサイクル（ＣＣＴ＝９）で信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移しており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差はＴＤＦになっている。一方、ＣＩＮ＝９で指定されるクロックサイクル（ＣＣＴ＝９）では、クロック信号ＣＫ１、ＣＫ２のクロック間時間差は、ＴＲ＝ＣＩＮ×Δｔ＝９Δｔになっている。

そして本実施形態の更新手法では、図２２のＡ２に示すように信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う。この時、信号ＳＴＰをクロック信号ＣＫ２でサンプリングした結果である位相比較結果がＨレベルになっているため、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいると判断する。別の言い方をすれば、図２２のＡ２ではＴＤＦ＜ＴＲ＝９Δｔとなっており、時間差ＴＤＦの方がクロック間時間差ＴＲ＝９Δｔよりも短くなっている。この場合はクロックサイクル指定値ＣＩＮを減少させる更新を行う。

図２３の更新期間ＴＰ（第３の更新期間）では、クロックサイクル指定値がＣＩＮ＝６になっている。例えば図２２に示す前回の更新期間ＴＰにおいて、上述のようにクロックサイクル指定値を、ＣＩＮ＝９から減少させる更新が行われることで、ＣＩＮ＝６に更新されている。従って、ＣＩＮ＝６で指定されるクロックサイクル（ＣＣＴ＝６）で信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移しており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差はＴＤＦになっている。一方、ＣＩＮ＝６で指定されるクロックサイクル（ＣＣＴ＝６）では、クロック信号ＣＫ１、ＣＫ２のクロック間時間差は、ＴＲ＝ＣＩＮ×Δｔ＝６Δｔになっている。

そして本実施形態の更新手法では図２３のＡ３に示すように、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う。この場合に図２３のＡ３では信号ＳＴＰとクロック信号ＣＫ２の遷移タイミング（位相）は一致（略一致）している。別の言い方をすれば図２３のＡ３ではＴＤＦ＝ＴＲ＝６Δｔとなっている。従って、信号ＳＴＡ、ＳＴＰの時間差ＴＤＦを変換したデジタル値として、ＤＱ＝ＴＲ＝６Δｔに対応するデジタル値を出力する。

なお、図２１〜図２３では説明を簡素化するために、各更新期間でのクロックサイクル指定値ＣＩＮの増減値を、１よりも大きな値にしているが、実際には、Δシグマ型のＡ／Ｄ変換のように、クロックサイクル指定値ＣＩＮの増減値は、１又は１以下の小さな値であるＧＫとすることができる。ＧＫはゲイン係数であり、ＧＫ≦１となる値である。

例えば図２１、図２２では、クロックサイクル指定値ＣＩＮを３から９に増加させているが、実際には、例えば更新期間毎に、クロックサイクル指定値ＣＩＮを所与の値ＧＫだけ増加させる更新を行う。例えばＧＫ≦１となるゲイン係数をＧＫとした場合に、クロックサイクル指定値ＣＩＮを＋ＧＫする更新を行う。例えばＧＫ＝０．１である場合には、例えば＋ＧＫの更新が１０回連続した場合に、クロックサイクル指定値ＣＩＮは１だけインクリメントされることになる。

また図２２、図２３では、クロックサイクル指定値ＣＩＮを９から６に減少させているが、実際には、例えば更新期間毎に、クロックサイクル指定値ＣＩＮを所与の値ＧＫだけ減少させる更新を行う。例えば、クロックサイクル指定値ＣＩＮを−ＧＫする更新を行う。例えばＧＫ＝０．１である場合には、例えば−ＧＫの更新が１０回連続した場合に、クロックサイクル指定値ＣＩＮは１だけデクリメントされることになる。

また図２３のＡ３において、信号ＳＴＰとクロック信号ＣＫ２の遷移タイミングが略一致した後も、クロックサイクル指定値ＣＩＮを更新して行き、例えばＣＩＮが６、７、６、７・・・というように変化したとする。この場合には、最終結果として出力されるデジタル値ＤＱは、６Δｔと７Δｔの間の値（例えば６．５×Δｔなど）とすることができる。このように本実施形態の更新手法によれば、Δシグマ型のＡ／Ｄ変換のように、実質的な分解能を小さくすることもできる。

以上のように本実施形態の更新手法では、信号ＳＴＡに対応して信号レベルが遷移する信号ＳＴＰと、クロック信号ＣＫ２との位相比較を行い、位相比較の結果に基づいて、信号ＳＴＡの信号レベルを遷移させるクロックサイクル指定値ＣＩＮを更新している。具体的には、各更新期間においてクロックサイクル指定値ＣＩＮを更新して行く。そして更新されたクロックサイクル指定値ＣＩＮがフィードバックされる構成になっている。従って、測定対象となる時間又は物理量が動的に変化した場合にも、この動的変化に追従した時間デジタル変換を実現できる。例えば図２３のＡ３に示すように、測定対象の時間（時間差ＴＤＦ）に対応するクロックサイクル指定値ＣＩＮに近づいた後、当該時間が動的に変化した場合にも、それに応じてクロックサイクル指定値ＣＩＮを順次に更新することで、このような動的な変化に対応することができる。

また本実施形態の更新手法において、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの不一致による誤差成分を低減する場合には、時間デジタル変換回路２０は、クロックサイクル指定値と、クロックサイクル指定値の更新期間でのクロック信号ＣＫ１又はクロック信号ＣＫ２のクロック数情報とに基づいて、時間差をデジタル値ＤＱに変換する処理を行うことが望ましい。例えば信号ＳＴＰとクロック信号ＣＫ２の位相比較結果とクロック数情報とに基づいて、クロックサイクル指定値ＣＩＮの更新を行うことで、デジタル値ＤＱを求める。

即ち、本実施形態の更新手法では、位相同期タイミングにおいてクロック信号ＣＫ１、ＣＫ２の遷移タイミングが厳密に一致しなくても、時間デジタル変換を実現できる。例えば本実施形態の更新手法では、位相同期タイミングＴＭＡ、ＴＭＢは、クロック信号ＣＫ１、ＣＫ２の位相の前後関係が入れ替わるタイミングであればよく、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが完全に一致しなくてもよい。即ち、本実施形態では同期化回路１１０を設けない変形実施も可能である。

例えば位相同期タイミングにおいてクロック信号ＣＫ１、ＣＫ２の遷移タイミングを厳密に一致させるためには、Ｎ／ｆ１＝Ｍ／ｆ２の関係を満たす必要がある。ここで、Ｎ、Ｍは、各々、更新期間でのクロック信号ＣＫ１、ＣＫ２のクロック数であり、２以上の整数である。ところが、図１の発振子ＸＴＡＬ１、ＸＴＡＬ２によるクロック周波数ｆ１、ｆ２を、Ｎ／ｆ１＝Ｍ／ｆ２の関係を厳密に満たすような周波数に設定することは実際には難しい場合がある。そしてＮ／ｆ１＝Ｍ／ｆ２の関係が満たされない場合において、同期化回路１１０を設けないと、位相同期タイミングＴＭＡ、ＴＭＢにおいてクロック信号ＣＫ１、ＣＫ２の遷移タイミングにずれが生じ、このずれが変換誤差になってしまう。

そこで本実施形態の更新手法では、各更新期間でのクロック数Ｎを測定する。位相同期タイミングＴＭＡ、ＴＭＢにおいて、クロック信号ＣＫ１、ＣＫ２の遷移タイミングにずれがあることで、クロック数Ｎは、常には同じ値にはならなくなり、更新期間に応じて変動する。時間デジタル変換回路２０は、このように変動するクロック数Ｎと、信号ＳＴＰ、クロック信号ＣＫ２の位相比較結果に基づいて、クロックサイクル指定値ＣＩＮの更新を行う。こうすることで、位相同期タイミングＴＭＡ、ＴＭＢでのクロック信号ＣＫ１、ＣＫ２の遷移タイミングのずれに起因する変換誤差を低減できる。

８．バイナリーサーチ手法
次に本実施形態の時間デジタル変換手法として、バイナリーサーチ手法について説明する。図２４は、バイナリーサーチ手法を説明する信号波形図である。図２４では、クロック周波数ｆ１、ｆ２の周波数差に対応する分解能で、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差に対応するデジタル値を、バイナリーサーチにより求めている。具体的には、信号ＳＴＰとクロック信号ＣＫ２の位相比較結果に基づくクロックサイクル指定値ＣＩＮの更新を、バイナリーサーチにより実現している。

バイナリーサーチ（二分探索、二分割法）は、探索範囲を次々に分割（２分割）することで、探索範囲を狭めながら、最終的なデジタル値を求めて行く手法である。例えば時間差を変換したデジタル値ＤＱを４ビットのデータとし、４ビットの各ビットをｂ４、ｂ３、ｂ２、ｂ１とする。ｂ４がＭＳＢであり、ｂ１がＬＳＢである。図２４では、デジタル値ＤＱの各ビットｂ４、ｂ３、ｂ２、ｂ１を、バイナリーサーチにより求めている。例えば逐次比較のＡ／Ｄ変換と同様の手法により、デジタル値ＤＱの各ビットｂ４、ｂ３、ｂ２、ｂ１を順次に求める。

例えば図２４において、クロック信号ＣＫ１、ＣＫ２のクロック周波数は、例えばｆ１＝１００ＭＨｚ（周期＝１０ｎｓ）、ｆ２＝９４．１２ＭＨｚ（周期＝１０．６２５ｎｓ）となっており、分解能はΔｔ＝０．６２５ｎｓとなっている。そして図２４のＥ１、Ｅ２は位相同期タイミングであり、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが例えば一致しているタイミングである。そして、クロックサイクル指定値ＣＩＮは、例えば初期値であるＣＩＮ＝８に設定されている。この初期値であるＣＩＮ＝８は、最初の探索範囲内の例えば真ん中付近の値に相当する。

このようにＣＩＮ＝８に設定されると、最初の更新期間ＴＰ１（第１の更新期間）では、図２４のＥ３に示すように、クロックサイクル値がＣＣＴ＝８になった場合に、信号ＳＴＡの信号レベルを遷移させる。この信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移すると、信号ＳＴＰとクロック信号ＣＫ２の位相比較が行われる。例えば信号ＳＴＰでクロック信号ＣＫ２をサンプリングする位相比較が行われ、Ｅ４に示すようにクロック信号ＣＫ２のＨレベルがサンプリングされて、このＨレベルが位相比較結果になる。このように位相比較結果がＨレベルである場合には、デジタル値ＤＱのＭＳＢであるビットｂ４の論理レベルは、ｂ４＝１であると判断される。

このようにｂ４＝１が求められたことで、バイナリーサーチの探索範囲が狭まり、最終的なデジタル値ＤＱに対応するＣＩＮは、例えば８〜１５の探索範囲内にあると判断される。そして、この探索範囲内の値（例えば中央付近の値）に設定されるように、クロックサイクル指定値を、例えばＣＩＮ＝１２に更新する。

このようにＣＩＮ＝１２に更新されると、次の更新期間ＴＰ２（第２の更新期間）では、Ｅ５に示すように、クロックサイクル値がＣＣＴ＝１２になった場合に、信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＰとクロック信号ＣＫ２の位相比較が行われ、例えばＥ６に示すようにクロック信号ＣＫ２のＬレベルがサンプリングされたため、このＬレベルが位相比較結果になる。このように位相比較結果がＬレベルである場合には、デジタル値ＤＱの次のビットｂ３の論理レベルは、ｂ３＝０であると判断される。

このようにｂ４＝１、ｂ３＝０が求められたことで、バイナリーサーチの探索範囲が狭まり、最終的なデジタル値ＤＱに対応するＣＩＮは、例えば８〜１１の探索範囲内にあると判断される。そして、この探索範囲内の値（例えば中央付近の値）に設定されるように、クロックサイクル指定値を、例えばＣＩＮ＝１０に更新する。

このようにＣＩＮ＝１０に更新されると、次の更新期間ＴＰ３（第３の更新期間）では、Ｅ７に示すように、クロックサイクル値がＣＣＴ＝１０になった場合に、信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＰとクロック信号ＣＫ２の位相比較が行われ、例えばＥ８に示すようにクロック信号ＣＫ２のＨレベルがサンプリングされたため、このＨレベルが位相比較結果になる。このように位相比較結果がＨレベルである場合には、デジタル値ＤＱの次のビットｂ２の論理レベルは、ｂ２＝１であると判断される。

最後にＣＩＮ＝１１に更新されて、次の更新期間ＴＰ４（第４の更新期間）では、Ｅ９に示すように、クロックサイクル値がＣＣＴ＝１１になった場合に、信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＰとクロック信号ＣＫ２の位相比較が行われ、例えばＥ１０に示すようにクロック信号ＣＫ２のＨレベルがサンプリングされたため、このＨレベルが位相比較結果になる。このように位相比較結果がＨレベルである場合には、デジタル値ＤＱのＬＳＢであるビットｂ１は、ｂ１＝１に設定される。そしてＥ１１に示すように、最終的なデジタル値である出力コードとして、ＤＱ＝１０１１（２進数）が出力される。

このようなバイナリーサーチの手法を用いれば、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差に対応するデジタル値ＤＱを、高速に求めることが可能になる。例えば前述の特許文献４の従来手法では、図２４の場合には、最終的なデジタル値ＤＱを求めるのに、最大で例えば１５回の時間計測が必要になってしまう。これに対して本実施形態の手法によれば、図２４に示すように、例えば４回の更新期間で最終的なデジタル値ＤＱを求めることができ、時間デジタル変換の高速化を図れる。

特に、分解能Δｔを小さくして、デジタル値ＤＱのビット数Ｌが大きくなった場合に、従来手法では、例えば２^Ｌ程度の回数の時間計測が必要になってしまい、変換時間が非常に長くなってしまう。これに対して本実施形態の手法によれば、例えばＬ回の更新期間で最終的なデジタル値ＤＱを求めることができ、従来手法に比べて時間デジタル変換の大幅な高速化を図れる。

なお、デジタル値ＤＱの上位ビット側を図２４のバイナリーサーチ手法で求めた後、下位ビット側（例えばＬＳＢを含む下位ビット。或いはＬＳＢの下位ビット）については、例えば図２１〜図２３で説明した更新手法で求めるようにしてもよい。例えば図２４では、逐次比較型のＡ／Ｄ変換のように、探索範囲（逐次比較範囲）を順次に狭めながら、探索範囲内の値になるようにクロックサイクル指定値ＣＩＮを更新している。これに対して図２１〜図２３の更新手法では、Δシグマ型のＡ／Ｄ変換のように、位相比較結果に基づいて、ＣＩＮを±ＧＫだけ増減させる更新を行っている。ＧＫはゲイン係数であり、ＧＫ≦１である。具体的には、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れているという位相比較結果である場合には、ＣＩＮを＋ＧＫだけ増加させる更新（デジタル演算処理）を行う。一方、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいるという位相比較結果である場合には、ＣＩＮを−ＧＫだけ減少させる更新（デジタル演算処理）を行う。このように２つの手法を組み合わせることで、時間デジタル変換の高速化と高精度化を両立して実現することが可能になる。

９．他の構成例
図２５に本実施形態の集積回路装置１０の他の構成例を示す。図２５の集積回路装置１０では、図１１の同期化回路１１０として複数のＰＬＬ回路１２０、１３０が設けられている。

ＰＬＬ回路１２０（第１のＰＬＬ回路）はクロック信号ＣＫ１と基準クロック信号ＣＫＲの位相同期を行う。具体的にはＰＬＬ回路１２０は、発振子ＸＴＡＬ１（第１の発振子）を用いて生成されたクロック周波数ｆ１のクロック信号ＣＫ１と、基準クロック信号ＣＫＲとが入力され、クロック信号ＣＫ１と基準クロック信号ＣＫＲとの位相同期を行う。例えばＰＬＬ回路１２０は、クロック信号ＣＫ１と基準クロック信号ＣＫＲを第１の位相同期タイミング毎（第１の期間毎）に位相同期させる（遷移タイミングを一致させる）。

ＰＬＬ回路１３０（第２のＰＬＬ回路）はクロック信号ＣＫ２と基準クロック信号ＣＫＲの位相同期を行う。具体的にはＰＬＬ回路１３０は、発振子ＸＴＡＬ２（第２の発振子）を用いて生成されたクロック周波数ｆ２のクロック信号ＣＫ２と、基準クロック信号ＣＫＲとが入力され、クロック信号ＣＫ２と基準クロック信号ＣＫＲとの位相同期を行う。例えばＰＬＬ回路１３０は、クロック信号ＣＫ２と基準クロック信号ＣＫＲを第２の位相同期タイミング毎（第２の期間毎）に位相同期させる（遷移タイミングを一致させる）。

基準クロック信号ＣＫＲは、例えば発振子ＸＴＡＬ３（第３の発振子）を発振回路１０３により発振させることで生成される。基準クロック信号ＣＫＲのクロック周波数ｆｒは、クロック信号ＣＫ１、ＣＫ２のクロック周波数ｆ１、ｆ２とは異なる周波数であり、例えばクロック周波数ｆ１、ｆ２よりも低い周波数である。発振子ＸＴＡＬ３としては、発振子ＸＴＡＬ１、ＸＴＡＬ２と同様の素子を用いることができ、例えば水晶振動子などを用いることができる。水晶振動子を用いることで、ジッターや位相誤差が小さい高精度の基準クロック信号ＣＫＲを生成でき、結果的に、クロック信号ＣＫ１、ＣＫ２のジッターや位相誤差も低減でき、時間デジタル変換の高精度化等を図れるようになる。

このように本実施形態では、ＰＬＬ回路１２０によりクロック信号ＣＫ１と基準クロック信号ＣＫＲが位相同期され、ＰＬＬ回路１３０によりクロック信号ＣＫ２と基準クロック信号ＣＫＲが位相同期される。これによりクロック信号ＣＫ１とクロック信号ＣＫ２が位相同期するようになる。なお３つ以上のＰＬＬ回路（３つ以上の発振子）を設けてクロック信号ＣＫ１、ＣＫ２の位相同期を行う変形実施も可能である。

具体的にはＰＬＬ回路１２０は、分周回路１２２、１２４（第１、第２の分周回路）と、位相検出器１２６（第１の位相比較器）を含む。分周回路１２２は、クロック信号ＣＫ１のクロック周波数ｆ１を１／Ｎ１にする分周を行って、クロック周波数がｆ１／Ｎ１となる分周クロック信号ＤＣＫ１を出力する。分周回路１２４は、基準クロック信号ＣＫＲのクロック周波数ｆｒを１／Ｍ１にする分周を行って、クロック周波数がｆｒ／Ｍ１となる分周クロック信号ＤＣＫ２を出力する。そして位相検出器１２６は、分周クロック信号ＤＣＫ１と分周クロック信号ＤＣＫ２の位相比較を行い、アップ／ダウン信号である信号ＰＱ１をチャージポンプ回路１２８に出力する。そして発振回路１０１（ＶＣＸＯ）は、チャージポンプ回路１２８からの制御電圧ＶＣ１に基づいて発振周波数が制御される発振子ＸＴＡＬ１の発振動作を行って、クロック信号ＣＫ１を生成する。

ＰＬＬ回路１３０は、分周回路１３２、１３４（第３、第４の分周回路）と、位相検出器１３６（第２の位相比較器）を含む。分周回路１３２は、クロック信号ＣＫ２のクロック周波数ｆ２を１／Ｎ２にする分周を行って、クロック周波数がｆ２／Ｎ２となる分周クロック信号ＤＣＫ３を出力する。分周回路１３４は、基準クロック信号ＣＫＲのクロック周波数ｆｒを１／Ｍ２にする分周を行って、クロック周波数がｆｒ／Ｍ２となる分周クロック信号ＤＣＫ４を出力する。そして位相検出器１３６は、分周クロック信号ＤＣＫ３と分周クロック信号ＤＣＫ４の位相比較を行い、アップ／ダウン信号である信号ＰＱ２をチャージポンプ回路１３８に出力する。そして発振回路１０２（ＶＣＸＯ）は、チャージポンプ回路１３８からの制御電圧ＶＣ２に基づいて発振周波数が制御される発振子ＸＴＡＬ２の発振動作を行って、クロック信号ＣＫ２を生成する。

図２６は図２５の集積回路装置１０の動作を説明する信号波形図である。なお図２６では、説明の簡素化のためにＮ１＝４、Ｍ１＝３、Ｎ２＝５、Ｍ２＝４に設定した例を示しているが、実際には、時間デジタル変換の分解能を高めるためにＮ１、Ｍ１、Ｎ２、Ｍ２は非常に大きな数に設定される。

図２６に示すようにクロック信号ＣＫ１をＮ１＝４分周した信号が、分周クロック信号ＤＣＫ１となり、基準クロック信号ＣＫＲをＭ１＝３分周した信号が、分周クロック信号ＤＣＫ２となり、期間Ｔ１２毎に位相同期が行われる。即ちＰＬＬ回路１２０により、Ｔ１２＝Ｎ１／ｆ１＝Ｍ１／ｆｒの関係が成り立つように、クロック信号ＣＫ１、基準クロック信号ＣＫＲの位相同期が行われる。

またクロック信号ＣＫ２をＮ２＝５分周した信号が、分周クロック信号ＤＣＫ３となり、基準クロック信号ＣＫＲをＭ２＝４分周した信号が、分周クロック信号ＤＣＫ４となり、期間Ｔ３４毎に位相同期が行われる。即ち、ＰＬＬ回路１３０により、Ｔ３４＝Ｎ２／ｆ２＝Ｍ２／ｆｒの関係が成り立つように、クロック信号ＣＫ２、基準クロック信号ＣＫＲの位相同期が行われる。このように期間Ｔ１２毎にクロック信号ＣＫ１と基準クロック信号ＣＫＲが位相同期し、期間Ｔ３４毎に、クロック信号ＣＫ２と基準クロック信号ＣＫＲが位相同期することで、クロック信号ＣＫ１、ＣＫ２は、期間ＴＡＢ毎に位相同期されることになる。ここでＴＡＢ＝Ｔ１２×Ｍ２＝Ｔ３４×Ｍ１の関係が成り立つ。例えばＭ２＝４、Ｍ１＝３の場合には、ＴＡＢ＝Ｔ１２×４＝Ｔ３４×３になる。

図２５の分周回路１２２、１２４、１３２、１３４の分周比Ｎ１、Ｍ１、Ｎ２、Ｍ２は、実際には非常に大きい数に設定される。図２７に分周比の設定の一例を示す。例えば基準クロック信号ＣＫＲのクロック周波数がｆｒ＝１０１ＭＨｚの場合に、分周回路１２２、１２４の分周比をＮ１＝１０１、Ｍ１＝１００に設定することで、ＰＬＬ回路１２０によりｆ１＝１０２．０１ＭＨｚのクロック信号ＣＫ１が生成される。また分周回路１３２、１３４の分周比をＮ２＝１０２、Ｍ２＝１０１に設定することで、ＰＬＬ回路１３０によりｆ２＝１０２ＭＨｚのクロック信号ＣＫ２が生成される。これにより、図２で説明した時間デジタル変換の分解能（時間分解能）を、Δｔ＝｜１／ｆ１−１／ｆ２｜＝０．９６ｐｓ（ピコセカンド）に設定でき、非常に高い分解能の時間デジタル変換を実現できるようになる。

図２７に示すように、Ｎ１とＭ１は２以上の異なる整数であり、Ｎ２とＭ２も２以上の異なる整数である。またＮ１、Ｍ１の少なくとも１つと、Ｎ２、Ｍ２の少なくとも１つは異なる整数になっている。また、望ましくは、Ｎ１とＮ２は、最大公約数が１で、最小公倍数がＮ１×Ｎ２になっており、Ｍ１とＭ２は、最大公約数が１で、最小公倍数がＭ１×Ｍ２になっている。

また図２７では｜Ｎ１×Ｍ２−Ｎ２×Ｍ１｜＝１の関係が成り立っている。即ち、｜Ｎ１×Ｍ２−Ｎ２×Ｍ１｜＝１の関係が成り立つようにＮ１、Ｍ１、Ｎ２、Ｍ２が設定されている。Ｎ１＝４、Ｍ１＝３、Ｎ２＝５、Ｍ２＝４に設定される図２６を例にとれば、｜Ｎ１×Ｍ２−Ｎ２×Ｍ１｜＝｜４×４−５×３｜＝１になる。これはクロック信号ＣＫ１の１６個分の長さとクロック信号ＣＫ２の１５個分の長さが等しいことを意味する。このようにすれば期間ＴＡＢ毎に、クロック信号ＣＫ１とクロック信号ＣＫ２が、１クロックサイクル分（１クロック期間）ずつずれるようになる。これにより、ノギス（バーニア）の原理を利用した時間デジタル変換を容易に実現できるようになる。

図２５、図２６では、期間ＴＡＢよりも短い期間Ｔ１２毎にクロック信号ＣＫ１と基準クロック信号ＣＫＲの位相同期が行われ、期間ＴＡＢよりも短い期間Ｔ３４毎にクロック信号ＣＫ２と基準クロック信号ＣＫＲの位相同期が行われる。従って、前述の図１４の構成例に比べて位相比較を行う頻度が多くなり、クロック信号ＣＫ１、ＣＫ２のジッター（累積ジッター）や位相ノイズの低減等を図れるようになる。特に、高分解能のΔｔを実現するために、Ｎ１、Ｍ１、Ｎ２、Ｍ２を大きな数に設定した場合に、図１４の構成例では、期間ＴＡＢの長さが非常に長くなってしまい、誤差が積算されることでジッターや位相誤差が大きくなってしまう。これに対して図２５、図２６では、期間ＴＡＢよりも短い期間Ｔ１２、Ｔ３４毎に位相比較が行われるため、積算誤差を小さくでき、ジッターや位相誤差を向上できるという利点がある。

なお図２５のＰＬＬ回路１２０、１３０はアナログ方式の回路構成になっているが、デジタル方式（ＡＤＰＬＬ）の回路構成を採用してもよい。この場合には各ＰＬＬ回路（１２０、１３０）は、カウンター及びＴＤＣを有する位相検出器と、デジタル演算部などにより実現できる。カウンターは、基準クロック信号（ＣＫＲ）のクロック周波数（ｆｒ）を、クロック信号（ＣＫ１、ＣＫ２）のクロック周波数（ｆ１、ｆ２）で除算した結果の整数部に相当するデジタルデータを生成する。ＴＤＣは、当該除算結果の小数部に相当するデジタルデータを生成する。これらの整数部と小数部の加算結果に対応するデジタルデータがデジタル演算部に出力される。デジタル演算部は、設定周波数データ（ＦＣＷ１、ＦＣＷ２）と位相検出器からの比較結果のデジタルデータに基づいて、設定周波数データとの位相誤差を検出し、位相誤差の平滑化処理を行うことで、周波数制御データを生成して、発振回路（１０１、１０２）に出力する。発振回路は、周波数制御データに基づいて発振周波数が制御されて、クロック信号（ＣＫ１、ＣＫ２）を生成する。なおＴＤＣを用いる代わりに、Ｂａｎｇ−Ｂａｎｇタイプの位相検出器とＰＩ制御を用いた構成で、デジタル方式のＰＬＬ回路を実現してもよい。

１０．ジッターと分解能
以上のように本実施形態では高分解能の時間デジタル変換を実現しているが、クロック信号のジッターの累積等が原因となって、高分解能に対応する精度を実現できないという問題がある。例えばジッターを単純にホワイトノイズとすると、その累積ジッターは例えばランダムウォークになる。即ち、自己相関のない完全な雑音のようなジッター（ホワイトノイズ）に対し、その累積和となる累積ジッターは、ランダムウォークとなり、自己相関がある。

例えばランダムウォークは、図２８のＣ１に示すように正規分布（ガウス分布）に分布収束する。量子ウォークはＣ２、Ｃ３に示すように、有限な台（コンパクト・サポート）をもつ所与の確率密度関数に収束する。

例えば図８ではクロック信号ＣＫ１、ＣＫ２を期間ＴＡＢ毎に位相同期させている。そして図２９のＤ１に示すようにクロック信号ＣＫ１、ＣＫ２には、クロックサイクル毎のジッターがある。またクロック信号ＣＫ１、ＣＫ２は期間ＴＫ毎に位相同期しているが、Ｄ２は、この期間ＴＫでの累積ジッターである。ここで、クロック信号ＣＫ１、ＣＫ２の１クロックサイクル当たりのジッター量をＪとし、クロック信号ＣＫ１、ＣＫ２の一方のクロック信号（又は基準クロック信号）についての、期間ＴＫでのクロック数をＫとする。このとき、ランダムウォークと仮定すると、累積ジッター量（ジッター積算誤差）は、例えばＫ^１／２×Ｊと表すことができる。量子ウォークであると仮定すると、累積ジッター量は、例えばＫ×Ｊと表すことができる。

ここでジッター量Ｊは、理想的なクロック信号に対する位相のズレを表すものであり、ＲＭＳ値で表され、単位は時間である。例えばジッター量Ｊは、発振子の性能等により決まる規格値（最大規格値）であり、例えば１クロック当たりでの平均的な位相のズレを表すＲＭＳ値である。クロック数Ｋは、クロック信号ＣＫ１、ＣＫ２の一方のクロック信号が、他方のクロック信号又は基準クロック信号（ＣＫＲ）に対して位相同期するタイミングと次に位相同期するタイミングの間の期間ＴＫにおける、一方のクロック信号のクロック数である。図８の例では、クロック数Ｋは、クロック信号ＣＫ１、ＣＫ２のクロック数Ｎ、Ｍに相当する。また期間ＴＫは、図８の期間ＴＡＢに相当する。そしてクロックロック信号ＣＫ１、ＣＫ２の一方のクロック信号の周波数をｆ（ｆ１、ｆ２）とし、時間デジタル変換の分解能をΔｔとした場合に、Ｋ＝１／（ｆ×Δｔ）と表すことができる。一方、図２５の例では、クロック数Ｋは、図２７のＮ１、Ｎ２に相当する。また期間ＴＫは、図２６の期間Ｔ１２、Ｔ３４に相当する。

図２９に示すように、位相同期間隔を表す期間ＴＫでのクロック数Ｋが大きいほど、累積ジッターによる誤差が大きくなり、精度が低下してしまう。その意味において図２５の構成例では、期間ＴＫでのクロック数Ｋを小さくできるため、累積ジッターによる誤差を小さくでき、精度を向上できる。

図３０のＨ１、Ｈ２、Ｈ３は、例えばランダムウォークと仮定した場合における分解能（ｓｅｃ）とクロック信号のジッター（ｓｅｃ＿ｒｍｓ）の関係を示すものである。例えば累積ジッター量がＫ^１／２×Ｊと表される場合における分解能とジッターの関係を示すものであり、Ｈ１、Ｈ２、Ｈ３は、クロック信号（ＣＫ１、ＣＫ２）の周波数が１００ＭＨｚ、１ＧＨｚ、１０ＭＨｚの場合に相当する。図３０において、Ｈ４に示す領域は、ジッターが主因となって精度を悪化させる領域である。Ｈ５に示す領域は、分解能が主因となって精度を悪化させる領域である。

例えば図３０のＨ１は、クロック信号の周波数が１００ＭＨｚであり、クロック数Ｋが１０^４程度である場合を示している。例えばＨ１において、分解能（Δｔ）が１ｐｓ（１０^−１２ｓｅｃ）である場合に、ジッター（Ｊ）が０．０１ｐｓ（１０^−１４ｓｅｃ＿ｒｍｓ）となっており、Ｋ＝１０^４とすると、Δｔ＝Ｋ^１／２×Ｊの関係が成り立っている。例えばクロック信号の周波数を１ＧＨｚというように高くすると、クロック数Ｋを小さくできるため、Δｔ＝Ｋ^１／２×Ｊの関係を表すラインはＨ２に示すようになり、ジッターに対する要求が緩やかになる。一方、クロック信号の周波数を１０ＭＨｚというように低くすると、クロック数Ｋが大きくなるため、Δｔ＝Ｋ^１／２×Ｊの関係を表すラインはＨ３に示すようになり、ジッターに対する要求が厳しくなる。

そして本実施形態では、クロック信号ＣＫ１、ＣＫ２の１クロックサイクル当たりのジッター量をＪとし、時間デジタル変換の分解能をΔｔとした場合に、少なくともＪ≦Δｔの関係が成り立つ。例えば図３１のＨ６は、Ｊ＝Δｔの関係が成り立つラインを示しており、これは図３０のＨ４に示すようにジッターが主因で精度が劣化する領域に対応し、ジッターが少なくとも分解能を越えないというジッターの上限を示すものである。例えば分解能（Δｔ）が１ｐｓ（１０^−１２ｓｅｃ）である場合には、ジッター量Ｊは少なくとも１ｐｓ（１０^−１２ｓｅｃ＿ｒｍｓ）以下であることが要求され、ジッター量Ｊが１ｐｓ（ＲＭＳ値）よりも大きくなることを許容しない。ジッター量Ｊが１ｐｓよりも大きくなると、Δｔ＝１ｐｓというように高分解能にしたことが意味をなさなくなるからである。

また本実施形態では、クロック信号ＣＫ１、ＣＫ２の一方のクロック信号が、他方のクロック信号又は基準クロック信号（ＣＫＲ）に対して位相同期するタイミングと次に位相同期するタイミングの間の期間ＴＫにおける、一方のクロック信号のクロック数をＫとした場合に、Ｊ≧Δｔ／Ｋの関係が成り立つ。例えば図３１のＨ７は、Ｊ＝Δｔ／Ｋの関係が成り立つラインを示しており、これは図３０のＨ５に示すように分解能が主因で精度が劣化する領域に対応し、分解能に対するジッターの下限を示すものである。例えばＨ７は量子ウォークに対応するものである。このようにＪ≧Δｔ／Ｋとすれば、累積ジッターの振る舞いが量子ウォークと想定した場合にも対応できるようになり、ジッター特性が必要以上に良い発振子を選択しなくても済むようになる。

例えばクロック信号（ＣＫ１、ＣＫ２）の周波数をｆ（ｆ１、ｆ２）とし、期間ＴＫのクロック数をＫとした場合に、Ｋ＝１／（ｆ×Δｔ）が成り立つ。図８の例では、Ｎ＝１／（ｆ１×Δｔ）、Ｍ＝１／（ｆ２×Δｔ）が成り立つ。これは、期間ＴＫ（ＴＡＢ）毎に、一方のクロック信号と他方のクロック信号（ＣＫ１、ＣＫ２）の位相が１クロックサイクル分だけずれることを意味している。従って、Ｊ≧Δｔ／Ｋの関係式は、クロック信号の周波数ｆで表すと、Ｊ≧ｆ×Δｔ^２という関係式になる。

また本実施形態では、例えば（１／１０）×（Δｔ／Ｋ^１／２）≦Ｊ≦１０×（Δｔ／Ｋ^１／２）の関係が成り立つ。例えばクロック周波数が１００ＭＨｚである場合に、図３１のＨ１は、Ｊ＝Δｔ／Ｋ^１／２のラインに相当し、これはランダムウォークのラインに相当する。この場合に例えば図３１のＨ８に示す範囲であれば、図３０のＨ４に示すようにジッターが主因で精度が低下したり、Ｈ５に示すように分解能が主因で精度が低下しないようになる。（１／１０）×（Δｔ／Ｋ^１／２）≦Ｊ≦１０×（Δｔ／Ｋ^１／２）は、図３１のＨ８に示す範囲にあることを示すものであり、分解能とジッターの関係は、Ｈ８に示す範囲にあることが望ましい。Ｈ８の範囲の領域は、累積ジッターが精度を律速する領域と、分解能が精度を律速する領域の境の領域となるため、オーバスペックな発振子を用いなくても、高精度の時間デジタル変換を実現することが可能になる。

例えばランダムウォークと仮定すると、分解能と累積ジッター量が拮抗する関係式は、Ｊ＝Δｔ／Ｋ^１／２と表すことができる。そして、前述したように、Ｋ＝１／（ｆ×Δｔ）が成り立つ場合には、Ｊ＝Δｔ／Ｋ^１／２は、Ｊ＝（ｆ×Δｔ^３）^１／２という関係式になる。従って図３１のように、クロック信号の周波数ｆを１０ＭＨｚ〜１ＧＨｚの範囲とすると、（１０^７×Δｔ^３）^１／２≦Ｊ≦（１０^９×Δｔ^３）^１／２の関係が成り立つことになる。クロック信号の周波数ｆを１０ＫＨｚ〜１０ＧＨｚの範囲とすると、（１０^４×Δｔ^３）^１／２≦Ｊ≦（１０^１０×Δｔ^３）^１／２の関係が成り立つことになる。

１１．物理量測定装置、電子機器、移動体
図３２に本実施形態の物理量測定装置４００の構成例を示す。物理量測定装置４００は、本実施形態の集積回路装置１０と、クロック信号ＣＫ１を生成するための発振子ＸＴＡＬ１（第１の発振子、第１の振動片）と、クロック信号ＣＫ２を生成するための発振子ＸＴＡＬ２（第２の発振子、第２の振動片）を含む。また物理量測定装置４００は、集積回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２が収容されるパッケージ４１０を含むことができる。パッケージ４１０は、例えばベース部４１２とリッド部４１４により構成される。ベース部４１２は、セラミック等の絶縁材料からなる例えば箱型等の部材であり、リッド部４１４は、ベース部４１２に接合される例えば平板状等の部材である。ベース部４１２の例えば底面には外部機器と接続するための外部接続端子（外部電極）が設けられている。ベース部４１２とリッド部４１４により形成される内部空間（キャビティー）に、集積回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２が収容される。そしてリッド部４１４により密閉することで、集積回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２がパッケージ４１０内に気密に封止される。

集積回路装置１０と発振子ＸＴＡＬ１、ＸＴＡＬ２は、パッケージ４１０内に実装される。そして発振子ＸＴＡＬ１、ＸＴＡＬ２の端子と、集積回路装置１０（ＩＣ）の端子（パッド）は、パッケージ４１０の内部配線により電気的に接続される。集積回路装置１０には、発振子ＸＴＡＬ１、ＸＴＡＬ２を発振させるための発振回路１０１、１０２が設けられ、これらの発振回路１０１、１０２により発振子ＸＴＡＬ１、ＸＴＡＬ２を発振させることで、クロック信号ＣＫ１、ＣＫ２が生成される。

例えば前述の特許文献４の従来手法では、第１、第２の発振回路は第１、第２の水晶発振器に設けられており、集積回路装置は第１、第２の発振回路を内蔵していない。このため同期化回路１１０による第１、第２のクロック信号の位相同期を実現することはできない。また第１、第２の発振回路に共通する制御処理を、集積回路装置において実行することができないという不利点がある。

なお、物理量測定装置４００の構成としては種々の変形実施が可能である。例えばベース部４１２が、平板状の形状であり、リッド部４１４が、その内側に凹部が形成されるような形状であってもよい。またパッケージ４１０内での集積回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２の実装形態や配線接続などについても種々の変形実施が可能である。また発振子ＸＴＡＬ１、ＸＴＡＬ２は完全に別体に構成されている必要は無く、１つの部材に形成された第１、第２の発振領域であってもよい。また物理量測定装置４００（パッケージ４１０）に３つ以上の発振子を設けてもよい。この場合には集積回路装置１０に、それに対応する３つ以上の発振回路を設ければよい。

図３３に、本実施形態の集積回路装置１０を含む電子機器５００の構成例を示す。この電子機器５００は、本実施形態の集積回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２、処理部５２０を含む。また通信部５１０、操作部５３０、表示部５４０、記憶部５５０、アンテナＡＮＴを含むことができる。集積回路装置１０と発振子ＸＴＡＬ１、ＸＴＡＬ２により物理量測定装置４００が構成される。なお電子機器５００は図３３の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

電子機器５００としては、例えば距離、時間、流速又は流量等の物理量を計測する計測機器、生体情報を測定する生体情報測定機器（超音波測定装置、脈波計、血圧測定装置等）、車載機器（自動運転用の機器等）、基地局又はルーター等のネットワーク関連機器を想定できる。また頭部装着型表示装置や時計関連機器などのウェアラブル機器、印刷装置、投影装置、ロボット、携帯情報端末（スマートフォン、携帯電話機、携帯型ゲーム装置、ノートＰＣ又はタブレットＰＣ等）、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などを想定できる。

通信部５１０（無線回路）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０は、電子機器５００の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。また処理部５２０は、物理量測定装置４００で測定された物理量情報を用いた種々の処理を行う。この処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。

操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。なお操作部５３０としてタッチパネルディスプレイを用いる場合には、このタッチパネルディスプレイが操作部５３０及び表示部５４０の機能を兼ねることになる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。

図３４に、本実施形態の集積回路装置１０を含む移動体の例を示す。本実施形態の集積回路装置１０（発振器）は、例えば、車、飛行機、バイク、自転車、ロボット、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器（車載機器）を備えて、地上や空や海上を移動する機器・装置である。図３４は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６（移動体）には、本実施形態の集積回路装置１０と発振子を有する物理量測定装置（不図示）が組み込まれる。制御装置２０８は、この物理量測定装置に測定された物理量情報に基づいて種々の制御処理を行う。例えば物理量情報として、自動車２０６の周囲の物体の距離情報が測定された場合に、制御装置２０８は、測定された距離情報を用いて自動運転のための種々の制御処理を行う。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。なお本実施形態の集積回路装置１０や物理量測定装置が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６等の移動体に設けられる種々の機器（車載機器）に組み込むことが可能である。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（クロックサイクル指定情報、制御信号等）と共に記載された用語（クロックサイクル指定値、制御電圧等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また集積回路装置、物理量測定装置、電子機器、移動体の構成・動作や、発振回路、時間デジタル変換回路、制御部の構成、制御部の制御処理、時間デジタル変換処理、位相同期処理、発振処理、第１、第２の信号の生成処理、位相比較処理等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

ＣＫ１、ＣＫ２…第１、第２のクロック信号、ｆ１、ｆ２…第１、第２のクロック周波数、
ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３…第１、第２、第３の発振子、Δｔ…分解能、
ＳＴＡ、ＳＴＰ…第１、第２の信号、
ＣＩＮ…クロックサイクル指定値（クロックサイクル指定情報）、
ＣＣＴ…クロックサイクル値、ＤＱ…デジタル値、ＴＤＦ…時間差、
ＴＲ…クロック間時間差、ＴＣＮＴ…カウント値、ＴＳ…測定期間、
ＴＭ、ＴＭＡ、ＴＭＢ…位相同期タイミング、
ＴＰ、ＴＰ１〜ＴＰ４…更新期間、Ｎ、Ｍ…クロック数、
ＤＣＫ１、ＤＣＫ２…第１、第２の分周クロック信号、
Ｐ１〜Ｐ４…第１〜第４の端子、Ｌ１〜Ｌ４…信号配線、
１０…集積回路装置、２０…時間デジタル変換回路、
２１、２２…位相検出器、３０…処理部、３１…出力コード生成部、
３２…信号出力部、３３…レジスター部、４０…カウンター部、
１００…発振回路、１０１、１０２、１０３…発振回路、１１０…同期化回路、
１１２…カウンター、１２０…ＰＬＬ回路、１２２、１２４…分周回路、
１２６…位相検出器、１２８…チャージポンプ回路、１３０…ＰＬＬ回路、
１３２、１３４…分周回路、１３６…位相検出器、１３８…チャージポンプ回路、
２０６…自動車（移動体）、２０７…車体、２０８…制御装置、２０９…車輪、
４００…物理量測定装置、４１０…パッケージ、４１２…ベース部、４１４…リッド部、５００…電子機器、５１０…通信部、５２０…処理部、５３０…操作部、
５４０…表示部、５５０…記憶部

Claims (19)

1. 第１の発振子を発振させて、第１のクロック周波数の第１のクロック信号を生成する第１の発振回路と、
   第２の発振子を発振させて、前記第１のクロック周波数とは異なる第２のクロック周波数の第２のクロック信号を生成する第２の発振回路と、
   前記第１のクロック信号及び前記第２のクロック信号を用いて時間をデジタル値に変換する時間デジタル変換回路と、
   を含むことを特徴とする集積回路装置。
2. 請求項１に記載の集積回路装置において、
   前記第１の発振回路及び前記第２の発振回路の少なくとも一方の発振回路を制御する制御部を含むことを特徴とする集積回路装置。
3. 請求項２に記載の集積回路装置において、
   前記制御部は、
   前記少なくとも一方の発振回路の発振信号の発振周波数及び位相の少なくとも一方を制御することを特徴とする集積回路装置。
4. 請求項２又は３に記載の集積回路装置において、
   前記制御部は、
   前記第１のクロック信号と前記第２のクロック信号とが所与の周波数関係又は所与の位相関係になるように、前記少なくとも一方の発振回路を制御することを特徴とする集積回路装置。
5. 請求項４に記載の集積回路装置において、
   前記制御部は、
   前記第１のクロック周波数をｆ１とし、前記第２のクロック周波数をｆ２とした場合に、Ｎ／ｆ１＝Ｍ／ｆ２（Ｎ、Ｍは２以上の互いに異なる整数）となるように、前記少なくとも一方の発振回路を制御することを特徴とする集積回路装置。
6. 請求項１乃至５のいずれか一項に記載の集積回路装置において、
   前記第１の発振子の一端と前記第１の発振回路を接続するための第１の端子と、
   前記第１の発振子の他端と前記第１の発振回路を接続するための第２の端子と、
   前記第２の発振子の一端と前記第２の発振回路を接続するための第３の端子と、
   前記第２の発振子の他端と前記第２の発振回路を接続するための第４の端子と、
   を含むことを特徴とする集積回路装置。
7. 請求項１乃至６のいずれか一項に記載の集積回路装置において、
   前記時間デジタル変換回路は、
   第１の信号と第２の信号の遷移タイミングの時間差をデジタル値に変換することを特徴とする集積回路装置。
8. 請求項７に記載の集積回路装置において、
   前記第１のクロック信号と前記第２のクロック信号の位相同期タイミングの後、第１のクロックサイクル〜第ｉのクロックサイクルでの前記第１のクロック信号と前記第２のクロック信号の遷移タイミングの時間差であるクロック間時間差が、Δｔ〜ｉ×Δｔ（Δｔは分解能、ｉは２以上の整数）である場合に、
   前記時間デジタル変換回路は、
   前記第１の信号と前記第２の信号の前記時間差が、前記クロック間時間差であるΔｔ〜ｉ×Δｔのいずれに対応するのかを特定することで、前記デジタル値を求めることを特徴とする集積回路装置。
9. 請求項７又は８に記載の集積回路装置において、
   前記第１のクロック信号と前記第２のクロック信号の第１の位相同期タイミングと第２の位相同期タイミングの間の期間を測定期間とし、前記第１のクロック信号と前記第２のクロック信号の遷移タイミングの時間差をクロック間時間差とした場合に、
   前記時間デジタル変換回路は、
   前記測定期間の複数のクロックサイクルにおいて複数の前記第１の信号を発生し、発生した複数の前記第１の信号に対応して信号レベルが変化する複数の前記第２の信号を取得し、
   前記複数のクロックサイクルの各クロックサイクルでの前記第１の信号と前記第２の信号の前記時間差と、前記各クロックサイクルでの前記クロック間時間差とを比較するための比較処理の結果により、前記デジタル値を求めることを特徴とする集積回路装置。
10. 請求項７又は８に記載の集積回路装置において、
    前記第１のクロック信号と前記第２のクロック信号の第１の位相同期タイミングと第２の位相同期タイミングの間の期間を第１の更新期間とし、前記第２の位相同期タイミングと第３の位相同期タイミングの間の期間を第２の更新期間とし、前記第１のクロック信号と前記第２のクロック信号の遷移タイミングの時間差をクロック間時間差とした場合に、
    前記時間デジタル変換回路は、
    前記第１の更新期間では、第ｍのクロックサイクル（ｍは１以上の整数）において前記第１の信号を発生し、発生した前記第１の信号に対応して信号レベルが変化する前記第２の信号を取得し、前記第ｍのクロックサイクルでの前記第１の信号と前記第２の信号の前記時間差と前記クロック間時間差とを比較するための比較処理を行い、
    前記第２の更新期間では、前記第１の更新期間での前記比較処理の結果に応じて設定された第ｎのクロックサイクル（ｎは１以上の整数）において前記第１の信号を発生し、発生した前記第１の信号に対応して信号レベルが変化する前記第２の信号を取得し、前記第ｎのクロックサイクルでの前記第１の信号と前記第２の信号の前記時間差と前記クロック間時間差とを比較するための比較処理を行うことを特徴とする集積回路装置。
11. 請求項１乃至１０のいずれか一項に記載の集積回路装置において、
    前記時間デジタル変換回路は、
    前記第１のクロック周波数と前記第２のクロック周波数の周波数差に対応する分解能で時間をデジタル値に変換することを特徴とする集積回路装置。
12. 請求項１１に記載の集積回路装置において、
    前記時間デジタル変換回路は、
    前記第１のクロック周波数をｆ１とし、前記第２のクロック周波数をｆ２とした場合に、Δｔ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）となる分解能Δｔで、時間をデジタル値に変換することを特徴とする集積回路装置。
13. 請求項１乃至１２のいずれか一項に記載の集積回路装置において、
    前記第１の発振子及び前記第２の発振子は水晶振動子であることを特徴とする集積回路装置。
14. 請求項１乃至１３のいずれか一項に記載の集積回路装置において、
    前記第１のクロック信号と基準クロック信号との位相同期を行う第１のＰＬＬ回路と、
    前記第２のクロック信号と前記基準クロック信号との位相同期を行う第２のＰＬＬ回路と、
    を含むことを特徴とする集積回路装置。
15. 請求項１乃至１４のいずれか一項に記載の集積回路装置において、
    前記第１のクロック信号及び前記第２のクロック信号の１クロックサイクル当たりのジッター量をＪとし、時間デジタル変換の分解能をΔｔとした場合に、Ｊ≦Δｔであることを特徴とする集積回路装置。
16. 請求項１５に記載の集積回路装置において、
    前記第１のクロック信号及び前記第２のクロック信号の一方のクロック信号が、他方のクロック信号又は基準クロック信号に対して位相同期するタイミングと次に位相同期するタイミングの間の期間における、前記一方のクロック信号のクロック数をＫとした場合に、Ｊ≧Δｔ／Ｋであることを特徴とする集積回路装置。
17. 請求項１５又は１６に記載の集積回路装置において、
    前記第１のクロック信号及び前記第２のクロック信号の一方のクロック信号が、他方のクロック信号又は基準クロック信号に位相同期するタイミングと次に位相同期するタイミングの間の期間における、前記一方のクロック信号のクロック数をＫとした場合に、（１／１０）×（Δｔ／Ｋ^１／２）≦Ｊ≦１０×（Δｔ／Ｋ^１／２）であることを特徴とする集積回路装置。
18. 請求項１乃至１７のいずれか一項に記載の集積回路装置を含むことを特徴とする電子機器。
19. 請求項１乃至１７のいずれか一項に記載の集積回路装置を含むことを特徴とする移動体。