JP2019024060A - 集積回路装置、物理量測定装置、電子機器及び移動体 - Google Patents

Abstract

【課題】信号線の寄生抵抗や寄生容量に起因する時間デジタル変換の性能の低下を抑制できる集積回路装置等の提供。【解決手段】集積回路装置１０は、第２の信号ＳＴＰが入力される第２の信号端子ＰＳＰが配置される端子領域４０と、第２の信号ＳＴＰの波形整形を行うＡＦＥ回路３０（アナログフロントエンド回路）と、第１の信号ＳＴＡの遷移タイミングと波形整形された第２の信号ＳＴＰの遷移タイミングとの時間差をデジタル値に変換する時間デジタル変換回路２０を含む。集積回路装置１０の第１の辺ＳＤ１から、第１の辺ＳＤ１に対向する第２の辺ＳＤ２に向かう方向を第１の方向ＤＲ１としたときに、ＡＦＥ回路３０は、端子領域４０の第１の方向ＤＲ１側に配置され、時間デジタル変換回路２０は、ＡＦＥ回路３０の第１の方向ＤＲ１側及び第１の方向ＤＲ１に交差する方向側の少なくとも一方側に配置される。【選択図】図１

Description

本発明は、集積回路装置、物理量測定装置、電子機器及び移動体等に関する。

時間をデジタル値に変換する時間デジタル変換の従来技術としては、例えば特許文献１に開示される技術がある。特許文献１には、第１のクロックパルスを出力する第１の水晶発振器、第２のクロックパルスを出力する第２の水晶発振器、エッジ一致検出回路、同期カウンター、マイコン、及び送信時刻コントロール部を備えた微小時間計測装置が開示されている。エッジ一致検出回路は、第１、第２のクロックパルスの同期点を検出する。同期カウンターは、第１、第２のクロックパルスに同期してカウント処理を行う。マイコンは、同期カウンターの値に基づきスタートパルスからストップパルスまでの未知時間を算出する。送信時刻コントロール部は、エッジ一致検出回路の出力並びに同期カウンター及びマイコンの値に応じてスタートパルスを出力する。

特開平５−８７９５４号公報

特許文献１の微小時間計測装置では、第１、第２の水晶発振器、エッジ一致検出回路、同期カウンター、マイコン、送信時刻コントロール部の各々が、ディスクリートの別々の回路部品で構成されることとなる。このため、ストップ信号の波形整形を行うアナログフロントエンド回路や、波形整形後の信号に基づき時間デジタル変換を行う時間デジタル変換回路を、１つの集積回路装置（ＩＣチップ）に集積化する手法については提案されていなかった。またストップ信号の信号線等の寄生抵抗や寄生容量を低減し、時間デジタル変換の性能向上を実現する手法についても提案されていなかった。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。

本発明の一態様は、第１の信号及び第２の信号に基づく信号処理を行う集積回路装置であって、前記第２の信号が入力される第２の信号端子が配置される端子領域と、前記第２の信号の波形整形を行うアナログフロントエンド回路と、前記第１の信号の遷移タイミングと前記波形整形された前記第２の信号の遷移タイミングとの時間差をデジタル値に変換する時間デジタル変換回路と、を含み、前記集積回路装置の第１の辺から、前記第１の辺に対向する第２の辺に向かう方向を第１の方向としたときに、前記アナログフロントエンド回路は、前記端子領域の前記第１の方向側に配置され、前記時間デジタル変換回路は、前記アナログフロントエンド回路の前記第１の方向側及び前記第１の方向に交差する方向側の少なくとも一方側に配置される集積回路装置に関係する。

本発明の一態様によれば、第２の信号が入力される第２の信号端子が配置される端子領域の第１の方向側に、アナログフロントエンド回路が配置され、アナログフロントエンド回路の第１の方向側や第１の方向に交差する方向側に、時間デジタル変換回路が配置される。このようなレイアウト配置によれば、第２の信号端子とアナログフロントエンド回路との間やアナログフロントエンド回路と時間デジタル変換回路との間の信号線を適切な配線態様で配線できるようになる。従って、当該信号線の寄生抵抗や寄生容量に起因する時間デジタル変換の性能低下を抑制できる集積回路装置等の提供が可能になる。

また本発明の一態様では、第１の発振回路を有し、前記第１の発振回路により第１の発振子を発振させることで生成された第１のクロック信号を出力する第１のクロック信号生成回路と、第２の発振回路を有し、前記第２の発振回路により第２の発振子を発振させることで生成された第２のクロック信号を出力する第２のクロック信号生成回路と、を含み、前記時間デジタル変換回路は、前記第１のクロック信号と前記第２のクロック信号とに基づいて時間デジタル変換を行ってもよい。

このように第１、第２の発振子により生成された第１、第２のクロック信号を用いて時間デジタル変換を行うことで、時間デジタル変換の性能を向上できる。

また本発明の一態様では、前記第１のクロック信号生成回路と前記第２のクロック信号生成回路は、前記時間デジタル変換回路の前記第１の方向側に配置されてもよい。

このようにすれば第１、第２のクロック信号生成回路と時間デジタル変換回路の間の信号線を適切な配線態様で配線できるようになる。

また本発明の一態様では、前記第１の発振回路に接続される第１の発振用端子と、前記第１の発振回路に接続される第２の発振用端子と、前記第２の発振回路に接続される第３の発振用端子と、前記第２の発振回路に接続される第４の発振用端子と、を含み、前記集積回路装置の基板に直交する方向での平面視において、前記第１の発振用端子は前記第１の発振子に重なる位置に配置され、第２の発振用端子は前記第１の発振子に重ならない位置に配置され、前記平面視において、前記第３の発振用端子は前記第２の発振子に重なる位置に配置され、第４の発振用端子は前記第２の発振子に重ならない位置に配置されてもよい。

このようにすれば、第１、第３の発振用端子については、各々、第１、第２の発振子の一方側電極と接続する一方で、第２、第４の発振用端子については、各々、第１、第２の発振子の他方側電極と接続できるようになる。

また本発明の一態様では、前記第１の発振用端子は前記第２の発振用端子よりも面積が大きく、前記第３の発振用端子は前記第４の発振用端子よりも面積が大きくてもよい。

このようにすれば、第１、第３の発振用端子の場所を第１、第２の発振子の支持部とした場合に、当該支持部の接続強度の向上等を図れる。

また本発明の一態様では、前記第１のクロック信号生成回路は、前記第１の発振回路と、前記第１の発振回路の発振周波数を制御する制御信号を前記第１の発振回路に対して出力する第１の制御信号生成回路とを含む第１のＰＬＬ回路であり、前記第２のクロック信号生成回路は、前記第２の発振回路と、前記第２の発振回路の発振周波数を制御する制御信号を前記第２の発振回路に対して出力する第２の制御信号生成回路とを含む第２のＰＬＬ回路であり、前記平面視において、前記第１の発振用端子と前記第３の発振用端子の間に、前記第１の制御信号生成回路及び前記第２の制御信号生成回路が配置されてもよい。

このようにすれば、第１、第２のクロック信号生成回路として第１、第２のＰＬＬ回路を用いれば、第１、第２のクロック信号についての位相同期を実現でき、時間デジタル変換の性能を向上できる。

また本発明の一態様では、第３の発振子を発振させることにより基準クロック信号を生成する第３の発振回路を含み、前記第１のクロック信号生成回路は、前記基準クロック信号に位相同期した前記第１のクロック信号を生成し、前記第２のクロック信号生成回路は、前記基準クロック信号に位相同期した前記第２のクロック信号を生成してもよい。

このように第１、第２のクロック信号を基準クロック信号に位相同期させることで、第１、第２のクロック信号の位相同期を実現でき、時間デジタル変換の性能を向上できる。

また本発明の一態様では、前記第３の発振回路は、第１のクロック信号生成回路及び前記第２のクロック信号生成回路の前記第１の方向側に配置されてもよい。

このようにすれば、第１、第２のクロック信号生成回路は、第１の方向側に位置する第３の発振回路から基準クロック信号を受けて、第１、第２のクロック信号を生成し、反対方向側に位置する時間デジタル変換回路に供給できるようになる。

また本発明の一態様では、前記第３の発振回路に接続される第５の発振用端子と、前記第３の発振回路に接続される第６の発振用端子と、を含み、前記集積回路装置の基板に直交する方向での平面視において、前記第５の発振用端子は前記第３の発振子に重なる位置に配置され、第６の発振用端子は前記第３の発振子に重ならない位置に配置されてもよい。

このようにすれば、第５の発振用端子については、第３の発振子の一方側電極と接続する一方で、第６の発振用端子については、第３の発振子の他方側電極と接続できるようになる。

また本発明の一態様では、前記第１の方向に沿った基準線によって区画される前記集積回路装置の第１の領域に、前記第１のクロック信号生成回路が配置され、前記基準線によって区画される前記集積回路装置の第２の領域に、前記第２のクロック信号生成回路が配置されてもよい。

このようにすれば、集積回路装置のレイアウト配置の効率化や、集積回路装置への第１、第２の発振子の実装配置の効率化を図れるようになる。

また本発明の一態様では、前記アナログフロントエンド回路は、前記第２の信号の電圧レベルと、複数のしきい値電圧とを比較することで、第１〜第ｎのストップ信号（ｎは２以上の整数）を出力し、前記時間デジタル変換回路は、前記第１の信号に基づく第１〜第ｎのスタート信号と、前記第１〜第ｎのストップ信号とに基づいて、時間デジタル変換を行う第１〜第ｎの時間デジタル変換部を含んでもよい。

このようにすれば、第２の信号であるストップ信号の波形が鈍っていた場合にも適切な時間デジタル変換を実現できるようになる。

また本発明の一態様では、前記第１〜第ｎの時間デジタル変換部は、前記アナログフロントエンド回路の前記第１の方向側に配置されてもよい。

このようにすれば、アナログフロントエンド回路の第１の方向側の領域を利用して、第１〜第ｎの時間デジタル変換部を配置できるようになる。

また本発明の一態様では、前記第１〜第ｎの時間デジタル変換部のうちのＫ個の時間デジタル変換部（Ｋは１以上の整数）が、前記アナログフロントエンド回路の前記第１の方向側に配置され、前記Ｋ個の時間デジタル変換部とは異なるＬ個の時間デジタル変換部（Ｌは１以上の整数）が、前記アナログフロントエンド回路の前記第１の方向に交差する方向側に配置されてもよい。

このようにすれば、アナログフロントエンド回路の第１の方向側や第１の方向に交差する方向側の領域を利用して、第１〜第ｎの時間デジタル変換部を配置できるようになる。

また本発明の一態様では、前記端子領域には、前記第１の信号用の第１の信号端子が更に配置され、前記アナログフロントエンド回路は、前記第１の信号端子からの前記第１の信号の波形整形を更に行い、前記時間デジタル変換回路は、波形整形された前記第１の信号の遷移タイミングと波形整形された前記第２の信号の遷移タイミングとの時間差をデジタル値に変換してもよい。

このようにすれば、第２の信号のみならず第１の信号についても波形整形して、時間デジタル変換回路に入力し、時間デジタル変換を実行できるようになる。

また本発明の他の態様は上記に記載の集積回路装置を含む物理量測定装置に関係する。

また本発明の他の態様は上記に記載の集積回路装置を含む電子機器に関係する。

また本発明の他の態様は上記に記載の集積回路装置を含む移動体に関係する。

本実施形態の集積回路装置のレイアウト配置例。 本実施形態の集積回路装置の詳細な第１のレイアウト配置例。 本実施形態の集積回路装置の詳細な第２のレイアウト配置例。 本実施形態の集積回路装置の詳細な第３のレイアウト配置例。 本実施形態の集積回路装置、物理量測定装置の構成例。 ＡＦＥ回路、時間デジタル変換回路の詳細な構成例。 本実施形態の物理量測定装置の構成例を示す平面図。 本実施形態の物理量測定装置の構成例を示す斜視図。 バンプ接続の詳細例を説明する断面図。 信号ＳＴＡ、ＳＴＰを用いた物理量測定の例を示す図。 時間デジタル変換の例を説明する信号波形図。 時間デジタル変換の具体方式を説明する信号波形図。 集積回路装置、物理量測定装置の詳細な構成例。 詳細な構成例の時間デジタル変換を説明する信号波形図。 発振回路の第１の構成例。 発振回路の第２の構成例。 本実施形態の第１の変形例。 本実施形態の第２の変形例。 本実施形態の第３の変形例。 電子機器の構成例。 移動体の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．集積回路装置のレイアウト配置例
図１に本実施形態の集積回路装置１０のレイアウト配置例を示す。本実施形態の集積回路装置１０（ＩＣ）は、信号ＳＴＡ（第１の信号。スタート信号）及び信号ＳＴＰ（第２の信号。ストップ信号）に基づく信号処理（時間デジタル変換等）を行う。集積回路装置１０は、端子領域４０と、ＡＦＥ回路３０（ＡＦＥ：Analog Front End）と、時間デジタル変換回路２０を含む。またクロック信号生成回路１１９、１２９や端子領域４１、４２を含むことができる。なお集積回路装置１０は図１の構成に限定されず、これらの一部の構成要素（例えばクロック信号生成回路）を省略したり、他の構成要素（例えば処理回路）を追加するなどの種々の変形実施が可能である。

図１では、集積回路装置１０（半導体チップ）の辺ＳＤ１（第１の辺）から対向する辺ＳＤ２（第２の辺）へと向かう方向を方向ＤＲ１（第１の方向）とし、ＤＲ１に交差（直交）する方向を方向ＤＲ２（第２の方向）としている。またＤＲ１及びＤＲ２に交差（直交）する方向を方向ＤＲ３（第３の方向）とし、ＤＲ１の反対方向を方向ＤＲ４（第４の方向）とし、ＤＲ２の反対方向を方向ＤＲ５（第５の方向）としている。ＤＲ１は集積回路装置１０の辺ＳＤ３、ＳＤ４（第３、第４の辺）に沿った方向であり、ＤＲ２は集積回路装置１０の辺ＳＤ１、ＳＤ２に沿った方向であり、ＤＲ３は集積回路装置１０の基板（半導体基板）に交差（直交）する方向である。なおＤＲ２が左方向、ＤＲ５が右方向であってもよい。

端子領域４０（Ｉ／Ｏ領域）には、信号ＳＴＰ用（第２の信号用）の信号端子ＰＳＰ（第２の信号が入力される第２の信号端子）が少なくとも配置される。具体的には端子領域４０には、信号端子ＰＳＰと、信号ＳＴＡ用（第１の信号用）の信号端子ＰＳＡ（第１の信号端子）が配置される。更に端子領域４０に電源用（ＶＤＤ、ＶＳＳ）の端子などを配置してもよい。これらの信号端子ＰＳＡ、ＰＳＰは、例えば集積回路装置１０であるＩＣのパッドである。また端子領域４０は、複数の端子を内包する領域であり、集積回路装置１０の辺ＳＤ１に沿った領域となっている。端子領域４０は方向ＤＲ２を長手方向とする領域である。また集積回路装置１０は、辺ＳＤ３に沿った端子領域４１や辺ＳＤ４に沿った端子領域４２を有しており、端子領域４１、４２にも複数の端子が配置されている。端子領域４１、４２は、方向ＤＲ１を長手方向とする領域である。

ＡＦＥ回路３０（アナログフロントエンド回路）は、信号の波形整形（バッファリング）を行う回路である。例えば波形が鈍った信号を矩形波等の信号に波形整形する。例えばＡＦＥ回路３０（波形整形回路、バッファリング回路）は、信号端子ＰＳＰからの信号ＳＴＰの波形整形を行う。例えば波形が鈍った信号ＳＴＰを所与のしきい値電圧と比較するコンパレーターやバッファー回路などにより、信号ＳＴＰの波形整形を行う。ＡＦＥ回路３０は、信号端子ＰＳＡからの信号ＳＴＡの波形整形を行うこともできる。例えば波形が鈍った信号ＳＴＡを所与のしきい値電圧と比較するコンパレーターやバッファー回路などにより、信号ＳＴＡの波形整形を行う。

なお、端子領域４０には少なくとも信号端子ＰＳＰが配置されていればよく、信号端子ＰＳＡは配置されていなくもよい。この場合、ＡＦＥ回路３０は信号端子ＰＳＰからの信号ＳＴＰの波形整形だけを行う。また信号ＳＴＡを時間デジタル変換回路２０が自発的に発生する自発型の場合、信号端子ＰＳＡは信号ＳＴＡの出力端子であってもよい。

時間デジタル変換回路２０は信号ＳＴＡの遷移タイミングと信号ＳＴＰの遷移タイミングとの時間差をデジタル値に変換する。例えば時間デジタル変換回路２０は、信号ＳＴＡと波形整形された信号ＳＴＰの遷移タイミングの時間差をデジタル値に変換する。ＡＦＥ回路３０が信号ＳＴＡの波形整形を行う場合は、時間デジタル変換回路２０は、波形整形された信号ＳＴＡ（矩形波信号）と波形整形された信号ＳＴＰ（矩形波信号）の遷移タイミングの時間差をデジタル値に変換する。なお本実施形態では、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差をデジタル値に変換する時間デジタル変換について主に説明するが、これに限定されるものではない。例えば絶対時刻等を測定するための時間デジタル変換であってもよい。

そして本実施形態の集積回路装置１０では、集積回路装置１０の辺ＳＤ１から対向する辺ＳＤ２へと向かう方向をＤＲ１とした場合に、図１に示すようにＡＦＥ回路３０は、端子領域４０の方向ＤＲ１側（第１の方向側）に配置される。時間デジタル変換回路２０は、ＡＦＥ回路３０の方向ＤＲ１側及びＤＲ１に交差する方向側の少なくとも一方側に配置される。ここで方向ＤＲ１に交差する方向側とは、ＤＲ２側、或いは、ＤＲ２の反対方向であるＤＲ５側の少なくとも一方側である。図１では時間デジタル変換回路２０は、ＡＦＥ回路３０の方向ＤＲ１側に配置されている。例えば信号端子ＰＳＰ等が配置される端子領域４０と時間デジタル変換回路２０との間に、ＡＦＥ回路３０が配置される。例えば端子領域４０とＡＦＥ回路３０は方向ＤＲ１において隣合って配置される。ＡＦＥ回路３０と時間デジタル変換回路２０は方向ＤＲ１において隣合って配置される。隣合って配置されるとは、例えばその間に回路ブロック（回路素子）を介在せずに配置されることである。回路ブロックは、例えば複数の回路素子（トランジスター等）が配置される所与の面積の領域である。

図１の配置構成によれば、端子領域４０とＡＦＥ回路３０の間の距離を短くでき、信号端子ＰＳＰからの信号ＳＴＰ等の信号線を適切な配線態様でＡＦＥ回路３０に配線できる。例えば信号線をショートパスで配線できる。またＡＦＥ回路３０と時間デジタル変換回路２０の間の距離を短くでき、ＡＦＥ回路３０からの波形整形後の信号ＳＴＰ等の信号線を適切な配線態様で時間デジタル変換回路２０に配線できる。例えばＡＦＥ回路３０と時間デジタル変換回路２０の間の配線領域で信号線を適切に配線できるようになる。従って、これらの信号線の寄生抵抗や寄生容量に起因する時間デジタル変換の性能低下を抑制でき、時間デジタル変換の性能（精度、分解能）を向上できる。

例えば前述の特許文献１の従来技術ではストップパルスやスタートパルスを波形整形する回路は設けられていない。従って鈍った波形の信号を用いて時間デジタル変換が行われてしまうため、時間デジタル変換の高性能化が難しい。これに対して本実施形態では、集積回路装置１０内に波形整形を行うＡＦＥ回路３０が設けられている。従って信号端子ＰＳＰからの信号ＳＴＰ等の波形整形を行って、時間デジタル変換回路２０に入力できる。これにより、時間デジタル変換回路２０は矩形波に近い信号を用いて時間デジタル変換を行うことができ、時間デジタル変換の性能を向上できる。また特許文献１の従来技術では、各回路ブロックがディスクリートの回路部品により実現されているため、回路ブロック間は回路基板の配線により接続される。このため当該信号線の寄生抵抗や寄生容量が大きくなってしまい、時間デジタル変換に性能を低下させてしまう。これに対して本実施形態では、ＡＦＥ回路３０、時間デジタル変換回路２０は集積回路装置１０に集積化されている。従って、ＡＦＥ回路３０や時間デジタル変換回路２０などの回路ブロックを、半導体チップである集積回路装置１０内において、近い距離にレイアウト配置できる。従って、ディスクリートの回路部品が回路基板に実装される従来技術の手法に比べて、回路ブロック間の寄生抵抗や寄生容量を低減でき、時間デジタル変換の性能を向上できる。

またクロック信号生成回路１１９（第１のクロック信号生成回路）は、発振回路１０１（第１の発振回路）を有し、発振回路１０１により後述の図７、図８の発振子ＸＴＡＬ１（第１の発振子）を発振させることで生成されたクロック信号ＣＫ１（第１のクロック信号）を出力する。クロック信号生成回路１２９（第２のクロック信号生成回路）は、発振回路１０２（第２の発振回路）を有し、発振回路１０２により発振子ＸＴＡＬ２（第２の発振子）を発振させることで生成されたクロック信号ＣＫ２（第２のクロック信号）を出力する。そして時間デジタル変換回路２０は、クロック信号ＣＫ１、ＣＫ２に基づいて時間デジタル変換を行う。このように、発振子ＸＴＡＬ１、ＸＴＡＬ２により生成されたクロック信号ＣＫ１、ＣＫ２を用いて時間デジタル変換を行えば、半導体素子の遅延素子だけを用いる手法に比べて、時間デジタル変換の性能の向上を図れる。特に発振子ＸＴＡＬ１、ＸＴＡＬ２として水晶振動子を用いれば、温度変動等の環境変動に起因するクロック信号ＣＫ１、ＣＫ２のクロック周波数の変動を最小限に抑えることができるなどの利点がある。

そして本実施形態では、クロック信号生成回路１１９、１２９は時間デジタル変換回路２０の方向ＤＲ１側に配置される。例えばＡＦＥ回路３０とクロック信号生成回路１１９、１２９の間に時間デジタル変換回路２０が配置される。例えばクロック信号生成回路１１９、１２９と時間デジタル変換回路２０は隣合って配置されており、その間に回路ブロックを介さずに配置されている。このようにすれば、クロック信号生成回路１１９、１２９と時間デジタル変換回路２０の間の距離を短くでき、クロック信号生成回路１１９、１２９からのクロック信号ＣＫ１、ＣＫ２の信号線を適切な配線態様で時間デジタル変換回路２０に配線できる。例えばクロック信号生成回路１１９、１２９と時間デジタル変換回路２０の間の配線領域で、信号線を適切に配線できるようになる。従って、これらの信号線の寄生抵抗や寄生容量に起因する時間デジタル変換の性能低下を抑制でき、時間デジタル変換の性能を向上できる。

図２は本実施形態の集積回路装置１０の詳細な第１のレイアウト配置例である。図２では時間デジタル変換回路２０が時間デジタル変換部ＴＤＣ１〜ＴＤＣ４（第１〜第ｎの時間デジタル変換部）を含む。時間デジタル変換部ＴＤＣ１〜ＴＤＣ４はＡＦＥ回路３０からの第１〜第４のストップ信号（第１〜第ｎのストップ信号（ｎは２以上の整数））に基づいて時間デジタル変換を行う。そして時間デジタル変換部ＴＤＣ１〜ＴＤＣ４は、ＡＦＥ回路３０の方向ＤＲ１側に配置されている。例えば時間デジタル変換部ＴＤＣ１〜ＴＤＣ４は、その間に他の回路ブロックを介在せずにＡＦＥ回路３０に隣合うように配置されている。このようにすればＡＦＥ回路３０と時間デジタル変換部ＴＤＣ１〜ＴＤＣ４の間の信号線を適切な配線態様で配線でき、時間デジタル変換の性能を向上できる。なお時間デジタル変換部ＴＤＣ１〜ＴＤＣ４については後述の図６で詳細に説明する。

また図２では、図１のクロック信号生成回路１１９、１２９としてＰＬＬ回路１２０、１３０が設けられている。ＰＬＬ回路１２０（第１のＰＬＬ回路）は、発振回路１０１と、その発振周波数を制御する制御信号を発振回路１０１に出力する制御信号生成回路１２１（第１の制御信号生成回路）を含む。ＰＬＬ回路１３０（第２のＰＬＬ回路）は、発振回路１０２と、その発振周波数を制御する制御信号を発振回路１０２に出力する制御信号生成回路１３１（第２の制御信号生成回路）を含む。例えば制御信号生成回路１２１、１３１が出力する制御信号は制御電圧であり、発振回路１０１、１０２は当該制御電圧により発振周波数が制御される電圧制御型の発振回路（ＶＣＯ）である。但し制御信号はデジタル信号であってもよく、この場合には発振回路１０１、１０２はデジタル信号により発振周波数が制御される回路になる。また制御信号は制御電流であってもよく、発振回路１０１、１０２は当該制御電流により発振周波数が制御される回路であってもよい。このようにクロック信号生成回路１１９、１２９としてＰＬＬ回路１２０、１３０を用いれば、クロック信号ＣＫ１、ＣＫ２の精度の向上を図れる。例えばクロック信号ＣＫ１とＣＫ２を位相同期させることも可能になり、クロック信号ＣＫ１、ＣＫ２の間の周波数関係や位相関係を所定の関係に保つことが可能になる。これにより時間デジタル変換の更なる性能向上を図れる。なおＰＬＬ回路１２０、１３０については後述の図１３で詳細に説明する。

また集積回路装置１０は、図７、図８の発振子ＸＴＡＬ３（第３の発振子）を発振させることにより基準クロック信号ＣＫＲを生成する発振回路１０３（第３の発振回路）を含む。そしてＰＬＬ回路１２０は、基準クロック信号ＣＫＲに位相同期したクロック信号ＣＫ１を生成し、ＰＬＬ回路１３０は、基準クロック信号ＣＫＲに位相同期したクロック信号ＣＫ２を生成する。クロック信号ＣＫ１、ＣＫ２が基準クロック信号ＣＫＲに位相同期することで、ＣＫ１、ＣＫ２が位相同期するようになり、ＣＫ１、ＣＫ２の周波数関係や位相関係を所定の関係に保つことが可能になる。

そして発振回路１０３は、ＰＬＬ回路１２０、１３０（クロック信号生成回路１１９、１２９）の方向ＤＲ１側に配置される。このようにすればＰＬＬ回路１２０、１３０は、方向ＤＲ１側にある発振回路１０３から基準クロック信号ＣＫＲを受けて、クロック信号ＣＫ１、ＣＫ２を生成し、ＤＲ１の反対方向である方向ＤＲ４側にある時間デジタル変換回路２０に対して、生成されたクロック信号ＣＫ１、ＣＫ２を供給できる。また図７、図８のように集積回路装置１０上に発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３を搭載する場合に、ＰＬＬ回路１２０、１３０の方向ＤＲ１側に配置された発振回路１０３の上方に、当該発振回路１０３に接続される発振子ＸＴＡＬ３を実装できるようになる。

なお集積回路装置１０には、ロジック回路４４、４５やＩ／Ｆ回路４７も設けられている。ロジック回路４４、４５は種々の処理を行うものであり、例えばゲートアレイ等の自動配置配線などにより実現される。Ｉ／Ｆ回路４７は、外部デバイスとの間で通信によるインターフェース処理を行う回路である。例えばＩ／Ｆ回路４７は、ＰＥＣＬ（Positive Emitter Coupled Logic）やＬＶＤＳ（Low Voltage Differential Signaling）などの低振幅の差動信号による高速シリアルインターフェース処理を行う。Ｉ／Ｆ回路４７により、クロック信号ＣＫ１、ＣＫ２や基準クロック信号ＣＫＲのクロック周波数等のモニターが可能になる。また集積回路装置１０には、発振回路１０１に接続される端子Ｐ１、Ｐ２（第１の発振用端子、第２の発振用端子）と、発振回路１０２に接続される端子Ｐ３、Ｐ４（第３の発振用端子、第４の発振用端子）が設けられる。また発振回路１０３に接続される端子Ｐ５、Ｐ６（第５の発振用端子、第６の発振用端子）が設けられる。これらの端子Ｐ１〜Ｐ６については後述の図７、図８で詳細に説明する。

また図２において、領域Ｒ１、Ｒ２（第１の領域、第２の領域）は、方向ＤＲ１に沿った基準線ＬＮＲにより区画される集積回路装置１０の領域である。基準線ＬＮＲは集積回路装置１０の例えば中央を通る仮想的な線である。この場合にＰＬＬ回路１２０は、基準線ＬＮＲにより区画される領域Ｒ１に配置され、ＰＬＬ回路１３０は、ＬＮＲにより区画される領域Ｒ２に配置される。例えばＰＬＬ回路１２０、１３０は基準線ＬＮＲを対称軸として線対称に配置される。このようにすれば図７、図８のように集積回路装置１０上に発振子ＸＴＡＬ１、ＸＴＡＬ２を搭載する場合に、発振子ＸＴＡＬ１やＰＬＬ回路１２０については、領域Ｒ１側に配置し、発振子ＸＴＡＬ２やＰＬＬ回路１３０については、領域Ｒ２側に配置できるようになる。従って集積回路装置１０のレイアウト配置の効率化や、集積回路装置１０への発振子ＸＴＡＬ１、ＸＴＡＬ２の実装配置の効率的を図れる。これにより集積回路装置１０や集積回路装置１０が搭載される物理量測定装置５０の小型化等を実現できる。

図３に集積回路装置１０の詳細な第２のレイアウト配置例を示す。図３では、ＰＬＬ回路１２０、１３０のみならず、時間デジタル変換回路２０やロジック回路４４、４６についても基準線ＬＮＲを対称軸とした線対称配置となっている。時間デジタル変換回路２０の時間デジタル変換部ＴＤＣ１、ＴＤＣ２や、信号ＳＴＰ用の信号端子ＰＳＰは、領域Ｒ１に設けられ、時間デジタル変換部ＴＤＣ３、ＴＤＣ４や、信号ＳＴＡ用の信号端子ＰＳＡは、領域Ｒ２に設けられる。またＡＦＥ回路３０を構成する回路のうち、信号ＳＴＰが入力される波形整形回路（コンパレーター、バッファー回路等）は、領域Ｒ１に配置され、信号ＳＴＡが入力される波形整形回路は、領域Ｒ２に配置される。従って信号ＳＴＰに関連する回路は領域Ｒ１に配置し、信号ＳＴＡに関連する回路は領域Ｒ２に配置するというように、対称的なレイアウト配置が可能になる。このような対称的なレイアウト配置とすることで、例えば信号線の寄生抵抗や寄生容量についても、領域Ｒ１とＲ２とで等価にすることが容易になり、時間デジタル変換の性能を向上できる。

図４に集積回路装置１０の詳細な第３のレイアウト配置例を示す。図２、図３では、時間デジタル変換部ＴＤＣ１〜ＴＤＣ４は、ＡＦＥ回路３０の方向ＤＲ１側に配置されている。このようにすれば、ＡＦＥ回路３０からの信号線を方向ＤＲ１側に配線して時間デジタル変換部ＴＤＣ１〜ＴＤＣ４に接続できる。これに対して図４では、ＴＤＣ１〜ＴＤＣ４のうちの２個の時間デジタル変換部ＴＤＣ２、ＴＤＣ３（Ｋ個の時間デジタル変換部（Ｋは１以上の整数））が、ＡＦＥ回路３０のＤＲ１側に配置される。そしてＴＤＣ２、ＴＤＣ３とは異なる２個の時間デジタル変換部ＴＤＣ１、ＴＤＣ４（Ｌ個の時間デジタル変換部（Ｌは１以上の整数））が、ＡＦＥ回路３０のＤＲ１に交差する方向側に配置される。時間デジタル変換部ＴＤＣ１は、ＤＲ１に交差する方向ＤＲ５側に配置され、時間デジタル変換部ＴＤＣ４は、ＤＲ１に交差する方向ＤＲ２側に配置される。即ち時間デジタル変換回路２０の全てを、方向ＤＲ１側に配置する必要は無く、時間デジタル変換回路２０の一部を、ＤＲ１に交差する方向ＤＲ２側や方向ＤＲ５側に配置するレイアウト配置も可能である。このようにすればＡＦＥ回路３０の方向ＤＲ１側のみならず、ＤＲ１に交差するＤＲ２側やＤＲ５側のスペースを有効活用にして、時間デジタル変換回路２０を配置できるようになる。なおＤＲ２側、ＤＲ５側の一方側だけに、時間デジタル変換部ＴＤＣ１、ＴＤＣ４を配置してもよい。また時間デジタル変換部ＴＤＣ１〜ＴＤＣ４の全てをＡＦＥ回路３０に隣合うように配置する必要は無く、ＴＤＣ１〜ＴＤＣ４のうちの幾つかを、ＡＦＥ回路３０との間に回路ブロックが介在するように配置する変形実施も可能である。

２．集積回路装置、物理量測定装置の構成例
図５に集積回路装置１０及び集積回路装置１０を含む物理量測定装置５０の構成例を示す。集積回路装置１０は、ＡＦＥ回路３０と時間デジタル変換回路２０とＰＬＬ回路１２０、１３０（広義にはクロック信号生成回路）を含む。また集積回路装置１０は、発振回路１０３、処理回路１２、信号端子ＰＳＡ、ＰＳＰ、発振用の端子Ｐ１〜Ｐ６を含むことができる。そして物理量測定装置５０は、発振子ＸＴＡＬ１〜ＸＴＡＬ３と集積回路装置１０を含む。

ＡＦＥ回路３０は、信号端子ＰＳＡからの信号ＳＴＡの波形整形と信号端子ＰＳＰからの信号ＳＴＰの波形整形を行う。時間デジタル変換回路２０は、波形整形された信号ＳＴＡと波形整形された信号ＳＴＰの遷移タイミングの時間差をデジタル値ＤＱに変換する。発振回路１０３は発振子ＸＴＡＬ３を発振させる発振動作を行って、クロック周波数がｆｒの基準クロック信号ＣＫＲを生成する。ＰＬＬ回路１２０、１３０は、各々、基準クロック信号ＣＫＲに位相同期したクロック信号ＣＫ１、ＣＫ２を生成する。具体的にはＰＬＬ回路１２０の制御信号生成回路１２１が、発振回路１０１からのクロック信号ＣＫ１と発振回路１０３からの基準クロック信号ＣＫＲとの位相比較に基づく制御信号ＳＣ１を、発振回路１０１に出力することで、ＣＫ１をＣＫＲに位相同期させる。またＰＬＬ回路１３０の制御信号生成回路１３１が、発振回路１０２からのクロック信号ＣＫ２と発振回路１０３からの基準クロック信号ＣＫＲとの位相比較に基づく制御信号ＳＣ２を、発振回路１０２に出力することで、ＣＫ２をＣＫＲに位相同期させる。クロック信号ＣＫ１、ＣＫ２が基準クロック信号ＣＫＲに位相同期することで、ＣＫ１、ＣＫ２が位相同期するようになり、ＣＫ１、ＣＫ２の周波数関係や位相関係を所定の関係に保つことができる。例えばＣＫ１、ＣＫ２のクロック周波数をｆ１、ｆ２とした場合に、ＰＬＬ回路１２０、１３０（同期化回路、制御部）により、Ｎ／ｆ１＝Ｍ／ｆ２の周波数関係（Ｎ、Ｍは２以上の互いに異なる整数）を保つような制御が行われる。このようなクロック信号ＣＫ１、ＣＫ２を用いて時間デジタル変換を行えば、ＣＫ１、ＣＫ２を適切な周波数関係に設定して時間デジタル変換を実行できるため、高性能な時間デジタル変換を実現できる。なお処理回路１２は、集積回路装置１０の制御処理や演算処理などの各種の処理を行う。処理回路１２は、図２〜図４のロジック回路４４、４５、４６等により実現される。また発振回路１０１、１０２、１０３は、後述の図１５、図１６のようなバッファー回路や抵抗、キャパシターなどの回路素子に加えて、発振回路用の電源を供給する電源回路（レギュレーター）などを含むことができる。

図６にＡＦＥ回路３０、時間デジタル変換回路２０の詳細な構成例を示す。ＡＦＥ回路３０は、信号ＳＴＰ（第２の信号。ストップ信号）の電圧レベルと、複数のしきい値電圧Ｖｔｈ１〜Ｖｔｈ４とを比較することで、ストップ信号ＳＴＰ１〜ＳＴＰ４（広義には第１〜第ｎのストップ信号）を出力する。ＳＴＰ１〜ＳＴＰ４は波形整形されたストップ信号である。またＡＦＥ回路３０は、信号ＳＴＡ（第１の信号。スタート信号）に基づいて、スタート信号ＳＴＡ１〜ＳＴＡ４（広義には第１〜第ｎのスタート信号）を出力する。ＳＴＡ１〜ＳＴＡ４は波形整形されたスタート信号である。なお自発型の場合には、スタート信号ＳＴＡ１〜ＳＴＡ４は、ＡＦＥ回路３０から入力されるのではなく、時間デジタル変換回路２０の内部で生成されることになる。

ＡＦＥ回路３０は、信号ＳＴＡが入力されて、スタート信号ＳＴＡ１〜ＳＴＡ４を出力する比較回路ＣＰ０（波形整形回路）と、信号ＳＴＰが入力されて、ストップ信号ＳＴＰ１〜ＳＴＰ４を出力する比較回路ＣＰ１〜ＣＰ４（波形整形回路）を含む。比較回路ＣＰ０は、信号ＳＴＡの電圧レベルとしきい値電圧Ｖｔｈ０を比較するコンパレーターと、このコンパレーターの出力信号をバッファリングしてスタート信号ＳＴＡ１〜ＳＴＡ４を出力する第１〜第４のバッファー回路を含む。比較回路ＣＰ１は、信号ＳＴＰの電圧レベルとしきい値電圧Ｖｔｈ１を比較するコンパレーターと、このコンパレーターの出力信号をバッファリングしてストップ信号ＳＴＰ１を出力するバッファー回路を含む。同様に、比較回路ＣＰ２、ＣＰ３、ＣＰ４は、各々、信号ＳＴＰの電圧レベルとしきい値電圧Ｖｔｈ２、Ｖｔｈ３、Ｖｔｈ４を比較するコンパレーターと、コンパレーターの出力信号をバッファリングしてストップ信号ＳＴＰ２、ＳＴＰ３、ＳＴＰ４を出力するバッファー回路を含む。そして時間デジタル変換部ＴＤＣ１は、スタート信号ＳＴＡ１とストップ信号ＳＴＰ１の遷移タイミングの時間差をデジタル値に変換する処理を行ってＤＱ１を出力する。同様に時間デジタル変換部ＴＤＣ２、ＴＤＣ３、ＴＤＣ４は、各々、スタート信号ＳＴＡ２、ＳＴＡ３、ＳＴＡ４とストップ信号ＳＴＰ２、ＳＴＰ３、ＳＴＰ４の遷移タイミングの時間差をデジタル値に変換する処理を行ってＤＱ２〜ＤＱ４を出力する。そして時間デジタル変換回路２０は演算回路２２を含み、演算回路２２は、時間デジタル変換部ＴＤＣ１〜ＴＤＣ４からの出力値ＤＱ１〜ＤＱ４に基づいて演算処理を行い、信号ＳＴＡとＳＴＰの遷移タイミングの時間差に対応するデジタル値ＤＱを求める。

比較回路ＣＰ１〜ＣＰ４のしきい値電圧Ｖｔｈ１〜Ｖｔｈ４（第１〜第４のしきい値電圧）は互いに異なる電圧となっており、例えばＶｔｈ１＜Ｖｔｈ２＜Ｖｔｈ３＜Ｖｔｈ４の関係が成り立っている。このように比較回路ＣＰ１〜ＣＰ４が互いに異なるしきい値電圧Ｖｔｈ１〜Ｖｔｈ４で信号ＳＴＰとの電圧比較を行うことで、信号ＳＴＰの傾き情報を得ることができる。従って演算回路２２が、時間デジタル変換部ＴＤＣ１〜ＴＤＣ４の出力値ＤＱ１〜ＤＱ４に基づき演算処理を行うことで、信号ＳＴＰの傾き情報により信号ＳＴＰの正確な遷移タイミングを特定し、信号ＳＴＡとＳＴＰの遷移タイミングの時間差に対応するデジタル値ＤＱを求めることができる。特に、受光部等の受信デバイスから入力される信号ＳＴＰは、信号ＳＴＡに比べて鈍った波形となっているため、このような傾き情報を用いた演算処理は有効である。

３．物理量測定装置
図７、図８に物理量測定装置５０（振動デバイス）の構成例を示す。図７は、物理量測定装置５０を上側から見た平面図であり、図８は斜め上側から見た斜視図である。物理量測定装置５０は発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ２と集積回路装置１０を含む。なお発振子の個数は２つでもよいし、４つ以上でもよい。本実施形態では集積回路装置１０から発振子ＸＴＡＬ１〜ＸＴＡＬ３へと向かう方向を上方向とし、その反対方向を下方向としている。例えば物理量測定装置５０のパッケージ５２の蓋部側が上方向側であり、底部側が下方向側である。下方向である方向ＤＲ３は集積回路装置１０の基板に直交する方向である。

物理量測定装置５０はパッケージ５２を有し、パッケージ５２は、箱状のベース部５３と枠部５４（囲繞部）を有する。枠部５４の上面には不図示の蓋部が接合される。パッケージ５２のベース部５３には凹部が設けられ、凹部により形成される収容空間Ｓに、発振子ＸＴＡＬ１〜ＸＴＡＬ３と集積回路装置１０が、蓋部により気密封止されて収容される。

パッケージ５２の枠部５４の内側周縁部には、段差部６０、６３、６６が設けられる。ベース部５３の凹部は、内底面と段差部６０、６３、６６の二段構造（ロフト構造）となっており、内底面に集積回路装置１０が実装される。段差部６０、６３、６６の各々には、電極６１、６４、６７などの複数の電極が形成されている。電極６１、６４、６７は、ボンディングワイヤー６２、６５、６８を介して集積回路装置１０の対応する端子（パッド）に電気的に接続される。電極６１、６４、６７は、パッケージ５２の内部配線等を介して、パッケージ５２の外底面（外側底面）に設けられた外部接続端子に電気的に接続される。これにより集積回路装置１０の端子が対応する外部接続端子に電気的に接続されるようになる。

発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３は、例えば水晶振動片などの振動片（圧電振動片）により実現される。例えばカット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動片などにより実現される。但し本実施形態の発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３は、これに限定されず、例えば厚みすべり振動型以外の振動片や、水晶以外の材料で形成された圧電振動片などの種々の振動片により実現できる。

発振子ＸＴＡＬ１は、基板ＰＳ１（圧電基板）と上部電極ＥＵ１（広義には他方側電極）と下部電極ＥＤ１（広義には一方側電極。不図示）を有する。基板ＰＳ１は水晶などの圧電材料で形成された平板状の基板である。上部電極ＥＵ１（表面電極）は基板ＰＳ１の上面（第１の主面）に形成され、下部電極ＥＤ１（裏面電極）は基板ＰＳ１の下面（第２の主面）に形成される。上部電極ＥＵ１は、励振電極ＸＵ１と、端子電極ＴＵ１と、ＸＵ１とＴＵ１を接続する接続電極を有する。下部電極ＥＤ１も、不図示の励振電極ＸＤ１と端子電極ＴＤ１と接続電極を有する。励振電極ＸＵ１、ＸＤ１は基板ＰＳ１を挟んで対向するように設けられる。端子電極ＴＵ１、ＴＤ１は基板ＰＳ１を挟んで対向するように設けられる。そして励振電極ＸＵ１、ＸＤ１間に電圧が印加されることで、厚みすべりによる振動が実現される。この場合、励振電極ＸＵ１、ＸＤ１での基板ＰＳ１の肉厚（方向ＤＲ３での厚さ）が薄くなった構造を採用できる。このように本実施形態の発振子ＸＴＡＬ１は、励振電極ＸＵ１、ＸＤ１のみならず、端子電極ＴＵ１、ＴＤ１や接続電極も基板ＰＳ１に密着（積層、蒸着）して形成された構造となっている。発振子ＸＴＡＬ２は、基板ＰＳ２と上部電極ＥＵ２（他方側電極）と下部電極ＥＤ２（一方側電極）を有する。上部電極ＥＵ２は、励振電極ＸＵ２と端子電極ＴＵ２と接続電極を有する。下部電極ＥＤ２は、励振電極ＸＤ２と端子電極ＴＤ２と接続電極を有する。発振子ＸＴＡＬ３は、基板ＰＳ３と上部電極ＥＵ３（他方側電極）と下部電極ＥＤ３（一方側電極）を有する。上部電極ＥＵ３は、励振電極ＸＵ３と端子電極ＴＵ３と接続電極を有する。下部電極ＥＤ３は、励振電極ＸＤ３と端子電極ＴＤ３と接続電極を有する。これらの発振子ＸＴＡＬ２、ＸＴＡＬ３の電極構造等は発振子ＸＴＡＬ１と同様であるため、詳細な説明は省略する。なお一方側電極である下部電極ＥＤ１、ＥＤ２、ＥＤ３は、例えば第３の方向側（集積回路装置側）の電極であり、他方側電極である上部電極ＥＵ１、ＥＵ２、ＥＵ３は、例えば第３の方向（ＤＲ３）と反対方向の第４の方向側の電極である。

そして本実施形態の物理量測定装置５０では、後述の図９で説明するように集積回路装置１０の端子Ｐ１と発振子ＸＴＡＬ１の下部電極ＥＤ１とがバンプ接続され、集積回路装置１０の端子Ｐ３と発振子ＸＴＡＬ２の下部電極ＥＤ２とがバンプ接続される。また集積回路装置１０の端子Ｐ５と発振子ＸＴＡＬ３の下部電極ＥＤ３もバンプ接続される。例えば金属バンプ等の導電性のバンプ（図９のＢＭＰ）を用いた接続が行われる。バンプは、端子上に形成された突起状の接続電極である。バンプ接続は、例えば端子同士を向かい合わせて金属突起（導電性突起）であるバンプを介して接続する手法である。バンプ接続は、ワイヤーボンディング接続に比べて、接続長を短くできるなどの利点がある。なおバンプは、樹脂により形成されたバンプのコアを金属でメッキした樹脂コアバンプであってもよい。

図９はバンプ接続の詳細例を示す断面図である。図９に示すように、集積回路装置１０の端子ＰＤ（Ｐ１、Ｐ３、Ｐ５）と発振子ＸＴＡＬ（ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３）の下部電極ＥＤ（ＥＤ１、ＥＤ２、ＥＤ３）とが、バンプＢＭＰを介して電気的に接続される。具体的には集積回路装置１０のパシベーション膜ＰＡＳに、端子ＰＤを露出するための開口（パッド開口）が形成されている。そして端子ＰＤに対して、Ｎｉ／Ｐｄ／Ａｕなどの多層のメッキＭＰＬが形成され、その上にバンプＢＭＰ（Ａｕバンプ）が形成される。このように端子ＰＤとバンプＢＭＰの間にメッキＭＰＬを形成することで、接続強度を向上できる。そして端子ＰＤ上に形成されたバンプＢＭＰは、発振子ＸＴＡＬの下部電極ＥＤの端子電極ＴＤ（ＴＤ１、ＴＤ２、ＴＤ３）に接続される。また端子電極ＴＤの上方の上部電極ＥＵ（ＥＵ１、ＥＵ２、ＥＵ３）の端子電極ＴＵ（ＴＵ１、ＴＵ２、ＴＵ３）に対して、ボンディングワイヤーＷＲ（ＷＲ１、ＷＲ２、ＷＲ３）の一端が接続され、ボンディングワイヤーＷＲの他端が、集積回路装置１０の端子ＰＵ（Ｐ２、Ｐ４、Ｐ６）に接続される。例えば図７、図８に示すように、ボンディングワイヤーＷＲ１、ＷＲ２は、各々、集積回路装置１０の発振回路１０１、１０２の端子Ｐ２、Ｐ４に接続される。ボンディングワイヤーＷＲ３は、発振回路１０３の端子Ｐ６に接続される。このようにすることで、発振回路１０１の端子Ｐ１、Ｐ２を、各々、発振子ＸＴＡＬ１の上部電極ＥＵ１（ＴＵ１）、下部電極ＥＤ１（ＴＤ１）に接続し、発振回路１０２の端子Ｐ３、Ｐ４を、各々、発振子ＸＴＡＬ２の上部電極ＥＵ２（ＴＵ２）、下部電極ＥＤ２（ＴＤ２）に接続できる。また発振回路１０３の端子Ｐ５、Ｐ６を、各々、発振子ＸＴＡＬ３の上部電極ＥＵ３（ＴＵ３）、下部電極ＥＤ３（ＴＤ３）に接続できる。

このように図７、図８の物理量測定装置５０によれば、集積回路装置１０の端子Ｐ１〜Ｐ３に対して発振子ＸＴＡＬ１〜ＸＴＡＬ３の下部電極ＥＤ１〜ＥＤ３をバンプ接続して実装することが可能になる。従って、集積回路装置１０の直上に複数の発振子ＸＴＡＬ１〜ＸＴＡＬ３を実装できるようになり、発振子ＸＴＡＬ１〜ＸＴＡＬ３と集積回路装置１０をパッケージ５２内にコンパクトに収容可能な小型の物理量測定装置５０を実現できる。ここで直上に実装とは、例えば集積回路装置１０と発振子ＸＴＡＬ１〜ＸＴＡＬ３の間に部材や素子を介することなく、集積回路装置１０上に発振子ＸＴＡＬ１〜ＸＴＡＬ３を実装することである。例えば側面視（方向ＤＲ１）において集積回路装置１０と発振子ＸＴＡＬ１〜ＸＴＡＬ３とが平行（略平行）になり、集積回路装置１０の主面と発振子ＸＴＡＬ１〜ＸＴＡＬ３の主面とが対向するように配置される。集積回路装置１０と発振子ＸＴＡＬ１〜ＸＴＡＬ３の主面間の距離は短く、バンプＢＭＰの高さに対応する距離になる。

例えば従来では、パッケージの実装部分の面積や配線が要因となって、複数の発振子が搭載された小型の物理量測定装置を実現することが困難であった。これに対して本実施形態では、バンプ接続の部分を支持部として、集積回路装置１０の直上に複数の発振子ＸＴＡＬ１〜ＸＴＡＬ３を配置できる。例えば図７に示すように平面視において集積回路装置１０に対して複数の発振子ＸＴＡＬ１〜ＸＴＡＬ３が重なるような実装が可能になる。従って、パッケージ５２の限られた収容空間Ｓを有効活用して、集積回路装置１０及び発振子ＸＴＡＬ〜ＸＴＡＬ３を搭載できるようになり、発振子ＸＴＡＬ〜ＸＴＡＬ３が１つのパッケージ５２内にコンパクトに収容された物理量測定装置５０を実現できる。

また図７、図８では、集積回路装置１０の端子Ｐ２と発振子ＸＴＡＬ１の上部電極ＥＵ１との間が、ボンディングワイヤーＷＲ１により接続され、集積回路装置１０の端子Ｐ４と発振子ＸＴＡＬ２の上部電極ＥＵ２との間が、ボンディングワイヤーＷＲ２により接続される。また集積回路装置１０の端子Ｐ６と発振子ＸＴＡＬ３の上部電極ＥＵ３との間が、ボンディングワイヤーＷＲ３により接続される。このように図７、図８では、集積回路装置１０の端子ＰＤ（Ｐ１、Ｐ３、Ｐ５）と発振子ＸＴＡＬ（ＸＴＡＬ１〜ＸＴＡＬ３）の下部電極ＥＤ（ＥＤ１〜ＥＤ３）をバンプ接続し、端子ＰＵ（Ｐ２、Ｐ４、Ｐ６）と上部電極ＥＵ（ＥＵ１〜ＥＵ３）をワイヤーボンディング接続している。このようにすれば、集積回路装置１０の端子ＰＤ、ＰＵ間に発振回路１００（１０１〜１０３）を接続し、発振子ＸＴＡＬの下部電極ＥＤと上部電極ＥＵの間に電圧を印加して、発振子ＸＴＡＬの厚みすべり振動等を実現できるようになる。そして発振回路１００と発振子ＸＴＡＬは平面視において重なるように配置されるため、ボンディングワイヤーＷＲ（ＷＲ１〜ＷＲ３）の長さも短くでき、不要な寄生抵抗や寄生容量を低減できるようになる。

また図７、図８では、発振子ＸＴＡＬ１の上部電極ＥＵ１の端子電極ＴＵ１及び下部電極ＥＤ１の端子電極ＴＤ１と、集積回路装置１０の端子Ｐ１とが、平面視において重なる（少なくとも一部において重なる）。また発振子ＸＴＡＬ２の上部電極ＥＵ２の端子電極ＴＵ２及び下部電極ＥＤ２の端子電極ＴＤ２と、集積回路装置１０の端子Ｐ３とが、平面視において重なる。即ち図９に示すようにバンプ接続の場所（ＢＭＰの位置）の直上においてワイヤーボンディング接続が行われる。発振子ＸＴＡＬ３についても同様である。このようにすれば、発振子ＸＴＡＬ（ＸＴＡＬ１〜ＸＴＡＬ３）をバンプ接続の場所で一点支持して、集積回路装置１０の直上に実装できる。例えばバンプ接続の場所を固定端として発振子ＸＴＡＬを振動させることができる。例えば発振子ＸＴＡＬの各々が２点支持されると、発振子ＸＴＡＬと集積回路装置１０の熱膨張率の違い等に起因する熱応力が加わってしまい、発振子ＸＴＡＬや集積回路装置１０の特性に悪影響を与えるおそれがある。この点、図９に示すように、発振子ＸＴＡＬをバンプ接続の場所で一点支持して実装するようにすれば、このような熱応力の発生を抑制でき、熱応力を原因とする特性悪化等を低減できるようになる。

そして本実施形態では、集積回路装置１０の端子Ｐ１〜Ｐ６（第１〜第６の発振用端子）が以下のように配置される。即ち、集積回路装置１０の基板に直交（交差）する方向での平面視において、端子Ｐ１は発振子ＸＴＡＬ１に重なる位置に配置され、端子Ｐ２はＸＴＡＬ１に重ならない位置に配置される。また端子Ｐ３は発振子ＸＴＡＬ２に重なる位置に配置され、端子Ｐ４はＸＴＡＬ２に重ならない位置に配置される。また端子Ｐ５は発振子ＸＴＡＬ３に重なる位置に配置され、端子Ｐ６はＸＴＡＬ３に重ならない位置に配置される。このように端子Ｐ１〜Ｐ６を配置することで、上述したように端子Ｐ１については、発振子ＸＴＡＬ１の下部電極ＥＤ１とバンプ接続する一方で、端子Ｐ２については、ＸＴＡＬ１の上部電極ＥＵ１とワイヤーボンディング接続することが可能になる。また端子Ｐ３については発振子ＸＴＡＬ２の下部電極ＥＤ２とバンプ接続する一方で、端子Ｐ４については、ＸＴＡＬ２の上部電極ＥＵ２とワイヤーボンディング接続することが可能になる。また端子Ｐ５については、発振子ＸＴＡＬ３の下部電極ＥＤ３とバンプ接続する一方で、端子Ｐ６については、ＸＴＡＬ３の上部電極ＥＵ３とワイヤーボンディング接続することが可能になる。従って集積回路装置１０への発振子ＸＴＡＬ１〜ＸＴＡＬ３の効率的な実装配置が可能になる。

また本実施形態では、図７、図８に示すように、端子Ｐ１は端子Ｐ２よりも面積が大きく、端子Ｐ３は端子Ｐ４よりも面積が大きくなっている。また端子Ｐ５は端子Ｐ６よりも面積が大きくなっている。このように本実施形態では、バンプ接続が行われる端子Ｐ１、Ｐ３、Ｐ５は、ワイヤーボンディング接続が行われる端子Ｐ２、Ｐ４、Ｐ６よりも面積が大きく、２倍程度の面積になっている。このように端子Ｐ１、Ｐ３、Ｐ５の面積を大きくすることで、バンプ接続の接続強度の向上や寄生抵抗の低減を図れる。またバンプ接続部分を支持部として発振子の適切な一点支持等を実現できるようになる。

なお、以上では、集積回路装置１０の一方の端子ＰＤを発振子ＸＴＡＬの下部電極ＥＤにバンプ接続し、他方の端子ＰＵを上部電極ＥＵに接続する場合について説明したが、本実施形態はこれに限定されない。例えば集積回路装置１０の端子ＰＤ、ＰＵの両方を、発振子ＸＴＡＬの下部電極ＥＤにバンプ接続するようにしてもよい。このようにすれば、集積回路装置１０の端子ＰＤ、ＰＵの２つのバンプ接続の場所で、発振子ＸＴＡＬを２点支持して実装できるようになる。従ってワイヤーボンディング接続の工程を省略できると共にボンディングワイヤーの寄生抵抗や寄生容量を原因とする性能の劣化を防止できるようになる。

また図７、図８では、発振子ＸＴＡＬ１、ＸＴＡＬ２は、平面視における長手方向が方向ＤＲ１となるように配置される。即ち長手方向が方向ＤＲ１に沿うように発振子ＸＴＡＬ１、ＸＴＡＬ２が集積回路装置１０上に実装される。そして発振子ＸＴＡＬ３は、平面視における長手方向が方向ＤＲ１と交差（直交）する方向ＤＲ２となるように配置される。このようにすれば、３つの発振子ＸＴＡＬ１〜ＸＴＡＬ３を、矩形状の集積回路装置１０上に効率的に搭載して配置できるようになり、物理量測定装置５０の小型化等を実現できる。

４．時間デジタル変換
次に時間デジタル変換の詳細例について説明する。図１０は、信号ＳＴＡ（スタート信号）と信号ＳＴＰ（ストップ信号）の関係を示す図である。時間デジタル変換回路２０は、信号ＳＴＡとＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値ＤＱに変換する。なお図１０では、ＴＤＦは信号ＳＴＡとＳＴＰの立ち上がりの遷移タイミング間（立ち上がりエッジ間）の時間差となっているが、信号ＳＴＡとＳＴＰの立ち下がりの遷移タイミング間（立ち下がりエッジ間）の時間差であってもよい。例えば本実施形態では、図１０に示すように信号ＳＴＡを用いて照射光（例えばレーザー光）が対象物（例えば車の周囲の物体）に出射される。そして対象物からの反射光の受光により信号ＳＴＰが生成される。例えば受光信号を波形整形することで信号ＳＴＰを生成する。このようにすれば、信号ＳＴＡとＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値ＤＱに変換することで、例えばタイムオブフライト（ＴＯＦ）の方式で、対象物との距離を物理量として測定でき、例えば車の自動運転やロボットの動作制御などに利用できる。或いは本実施形態では、信号ＳＴＡを用いて送信音波（例えば超音波）が対象物（例えば生体）に送信される。そして対象物からの受信音波の受信により信号ＳＴＰが生成される。このようにすれば対象物との距離等を測定でき、超音波による生体情報の測定などが可能になる。なお図１０において、信号ＳＴＡにより送信データを送信し、受信データの受信による信号ＳＴＰを用いることで、送信データを送信してから受信データを受信するまでの時間を測定してもよい。また本実施形態により測定される物理量は、時間、距離には限定されず、流量、流速、周波数、速度、加速度、角速度又は角加速度等の種々の物理量が考えられる。

図１１は、本実施形態の時間デジタル変換手法を説明する信号波形図である。位相同期タイミングＴＭＡにおいて、クロック信号ＣＫ１、ＣＫ２の位相同期が行われており、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致している。その後、クロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲ（位相差）が、Δｔ、２Δｔ、３Δｔ・・・というように、クロックサイクル（ＣＣＴ）毎にΔｔずつ増えて行く。そして次の位相同期タイミングＴＭＢにおいて、例えばクロック信号ＣＫ１、ＣＫ２の位相同期が行われ、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致している。

本実施形態では、複数の発振子ＸＴＡＬ１、ＸＴＡＬ２を用い、そのクロック周波数差を用いて時間をデジタル値に変換する。即ち時間デジタル変換回路２０は、クロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜に対応する分解能で時間をデジタル値に変換する。例えばノギスの原理を利用して時間をデジタル値に変換する。このようにすれば、周波数差｜ｆ１−ｆ２｜を用いて、時間デジタル変換の分解能を設定できるようになり、時間デジタル変換の精度や分解能などの性能の向上等が可能になる。具体的には時間デジタル変換の分解能（時間分解能）は、Δｔ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表すことができる。そして時間デジタル変換回路２０は、Δｔ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）となる分解能Δｔで、時間をデジタル値に変換する。分解能はΔｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表され、周波数差｜ｆ１−ｆ２｜に対応する分解能となっている。

このようにすればクロック周波数ｆ１、ｆ２の設定により、時間デジタル変換の分解能を設定できるようになる。例えば周波数差｜ｆ１−ｆ２｜を小さくすることで、分解能Δｔを小さくでき、高分解能の時間デジタル変換を実現できる。またクロック周波数ｆ１、ｆ２を高い周波数にすることで、分解能Δｔを小さくでき、高分解能の時間デジタル変換を実現できる。そしてクロック信号ＣＫ１、ＣＫ２を発振子ＸＴＡＬ１、ＸＴＡＬ２を用いて生成すれば、半導体素子の遅延素子を用いる場合に比べて、時間デジタル変換の精度の向上も図れるようになる。特に本実施形態では、発振子ＸＴＡＬ１、ＸＴＡＬ２として水晶振動子を用いているため、製造ばらつきや温度変動等の環境変動に起因するクロック周波数ｆ１、ｆ２の変動を最小限に抑えることができる。従って、分解能Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）の変動も最小限に抑えることができ、時間デジタル変換の更なる高性能化を実現できる。

図１１に示すように、位相同期タイミングＴＭＡとＴＭＢの間の期間ＴＡＢの長さは、クロック信号ＣＫ１のＮクロック数に対応する長さになっている。また期間ＴＡＢの長さは、クロック信号ＣＫ２のＭクロック数に対応する長さになっている。ここでＮ、Ｍは２以上の互いに異なる整数である。図１１ではＮ＝１７、Ｍ＝１６でありＮ−Ｍ＝１になっている。またＴＡＢ＝Ｎ／ｆ１＝Ｍ／ｆ２の関係が成り立っている。ｆ２＝１６ＭＨｚとし、Ｎ＝１７、Ｍ＝１６に設定すれば、ｆ１＝１７ＭＨｚとなり、Ｎ／ｆ１＝Ｍ／ｆ２の関係式が成り立つ。例えばＮ／ｆ１＝Ｍ／ｆ２の関係が成り立つように、発振回路１０１、１０２の少なくとも一方の発振回路が制御される。このようにすれば位相同期タイミングＴＭＡでクロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致した後、クロック間時間差ＴＲが、Δｔ、２Δｔ、３Δｔ・・・というようにΔｔずつ増えて行く。そして次の位相同期タイミングＴＭＢでは、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致してクロック間時間差ＴＲが０になる。その後、クロックサイクル毎にクロック間時間差ＴＲがΔｔずつ増えて行くようになる。

このように、位相同期タイミングで０になり、その後にΔｔ（分解能）ずつ増えて行くクロック間時間差ＴＲを作り出すことで、分解能Δｔで時間をデジタル値に変換する時間デジタル変換を実現できる。そして、分解能Δｔでの時間デジタル変換の処理において、図１１に示すように、期間ＴＡＢ内の各クロックサイクル（ＣＣＴ）でのクロック間時間差ＴＲを、一意に特定できるため、時間デジタル変換の処理や回路構成の簡素化を図れる。また位相同期タイミングＴＭＡ、ＴＭＢにおいてクロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致（略一致）させることで、時間デジタル変換の精度向上等も図れる。

例えば前述の特許文献１の従来手法において、第１、第２の水晶発振器の設計上のクロック周波数の関係として、Ｎ／ｆ１＝Ｍ／ｆ２の関係を成り立たせる手法が考えられる。しかしながら、第１、第２の水晶発振器によるクロック周波数は製造ばらつきや温度変動等の環境変動が原因で変動する。従って設計上においてＮ／ｆ１＝Ｍ／ｆ２の関係を成り立たせたとしても、実際の製品ではＮ／ｆ１＝Ｍ／ｆ２の関係は成り立たなくなる。従って遷移タイミングにズレ等が生じ、時間デジタル変換の変換精度が低下してしまう。

これに対して本実施形態では、製造ばらつきや環境変動に起因するクロック周波数の変動があった場合にも、例えばＰＬＬ回路１２０、１３０（同期化回路）により、クロック信号ＣＫ１、ＣＫ２が所与の周波数関係又は位相関係になるように、発振回路１０１、１０２の少なくとも一方の発振回路が制御される。これにより、製造ばらつきや環境変動に起因する変動が補償されるように、クロック信号ＣＫ１、ＣＫ２の周波数関係や位相関係が調整される。従って、このような変動があった場合にも、適正な時間デジタル変換の実現が可能になる。また位相同期タイミングＴＭＡ、ＴＭＢでのクロック信号ＣＫ１、ＣＫ２の遷移タイミングのズレに起因する変換誤差の低下を防止でき、時間デジタル変換の高性能化を図れるようになる。

このように本実施形態では、Ｎ／ｆ１＝Ｍ／ｆ２の関係式が成り立つように発振回路が制御される。また時間デジタル変換の分解能は、Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）の関係式で表される。従って、下式（１）が成り立つようになる。

Δｔ＝｜Ｎ−Ｍ｜／（Ｎ×ｆ２）＝｜Ｎ−Ｍ｜／（Ｍ×ｆ１） （１）
このようにすれば、時間デジタル変換に要求される分解能Δｔに応じてＮ、Ｍ等を設定して、クロック信号ＣＫ１、ＣＫ２を生成できるようになる。例えば時間デジタル変換の分解能としてΔｔ＝２ｎｓ（ナノセカンド）の分解能が要求され、クロック信号ＣＫ２のクロック周波数がｆ２＝１００ＭＨｚであったとする。この場合には、上式（１）において、Ｎ＝５、Ｍ＝４に設定することで、分解能Δｔ＝｜５−４｜／（５×ｆ２）＝２ｎｓでの時間デジタル変換を実現できる。この時、Ｎ／ｆ１＝Ｍ／ｆ２の関係式から、クロック信号ＣＫ１のクロック周波数はｆ１＝（Ｎ／Ｍ）×ｆ２＝１２５ＭＨｚになる。また時間デジタル変換の分解能としてΔｔ＝１ｐｓ（ピコセカンド）の分解能が要求され、クロック信号ＣＫ２のクロック周波数がｆ２＝１２２．８６５ＭＨｚであったとする。この場合には、上式（１）において、Ｎ＝８１３９、Ｍ＝８１３８に設定することで、分解能Δｔ＝｜８１３９−８１３８｜／（８１３９×ｆ２）＝１ｐｓでの時間デジタル変換を実現できる。この時、Ｎ／ｆ１＝Ｍ／ｆ２の関係式から、クロック信号ＣＫ１のクロック周波数はｆ１＝（Ｎ／Ｍ）×ｆ２＝１２２．８８０ＭＨｚになる。

また図１１において、位相同期タイミングＴＭＡの後、第１〜第ｉのクロックサイクル（ｉは２以上の整数）でのクロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差であるクロック間時間差ＴＲは、Δｔ〜ｉ×Δｔとなっている。例えば位相同期タイミングＴＭＡの後、第１のクロックサイクル（ＣＣＴ＝１）ではＴＲ＝Δｔとなっている。同様に第２〜第１５のクロックサイクル（ＣＣＴ＝２〜１５）ではＴＲ＝２Δｔ〜１５Δｔとなっている。即ち、第ｊのクロックサイクル（１≦ｊ≦ｉ）でのクロック間時間差はＴＲ＝ｊ×Δｔとなる。

この場合に本実施形態では、信号ＳＴＡとＳＴＰの遷移タイミングの時間差ＴＤＦが、クロック信号ＣＫ１、ＣＫ２の遷移タイミングのクロック間時間差であるＴＲ＝Δｔ〜ｉ×Δｔのいずれに対応するのかを特定することで、ＴＲに対応するデジタル値ＤＱを求める。例えば図１１のＢ１に示すクロックサイクル（ＣＣＴ＝５）ではＴＲ＝５Δｔとなっている。そして信号ＳＴＡ、ＳＴＰの時間差ＴＤＦはＴＲ＝５Δｔよりも長く、ＴＤＦ＞ＴＲ＝５Δｔとなっている。Ｂ２に示すクロックサイクル（ＣＣＴ＝１４）ではＴＲ＝１４Δｔとなっている。そしてＴＤＦはＴＲ＝１４Δｔよりも短く、ＴＤＦ＜ＴＲ＝１４Δｔとなっている。Ｂ３に示すクロックサイクル（ＣＣＴ＝１０）ではＴＲ＝１０Δｔとなっている。そしてＴＤＦはＴＲ＝１０Δｔと等しく（略同一）なっており、ＴＤＦ＝ＴＲ＝１０Δｔとなっている。従って、信号ＳＴＡ、ＳＴＰの時間差ＴＤＦはＴＲ＝１０Δｔに対応していると特定される。この結果、時間差ＴＤＦに対応するデジタル値ＤＱは、例えばＴＲ＝１０Δｔに対応するデジタル値であると判断できる。このようにすれば、位相同期タイミングＴＭＡの後、Δｔずつ増えて行くクロック間時間差ＴＲを利用して、信号ＳＴＡとＳＴＰの時間差ＴＤＦを求める時間デジタル変換を実現できるようになる。

図１２は、本実施形態の時間デジタル変換の具体方式の一例である。例えば位相同期タイミングＴＭＡ、ＴＭＢの間の期間を更新期間ＴＰとする。具体的にはクロック信号ＣＫ１、ＣＫ２の第１、第２の位相同期タイミングの間の期間が更新期間ＴＰ１であり、第２、第３の位相同期タイミングの間の期間が更新期間ＴＰ２であり、第３、第４の位相同期タイミングの間の期間が更新期間ＴＰ３である。更新期間ＴＰ２はＴＰ１の次の更新期間であり、ＴＰ３はＴＰ２の次の更新期間である。以降の更新期間も同様である。

この場合に時間デジタル変換回路２０は、更新期間ＴＰ１では例えば第５のクロックサイクル（第ｍのクロックサイクル。ｍは１以上の整数）において信号ＳＴＡを発生し、発生した信号ＳＴＡに対応して信号レベルが変化する信号ＳＴＰを取得する。そして第５のクロックサイクルでの信号ＳＴＡとＳＴＰの時間差ＴＤＦとクロック間時間差ＴＲ＝５Δｔとを比較する処理を行う。ここでは、ＴＤＦの方がＴＲ＝５Δｔよりも長いという比較処理の結果となっている。

更新期間ＴＰ１の次の更新期間ＴＰ２では、更新期間ＴＰ１での比較処理の結果に応じて設定された第１４のクロックサイクル（第ｎのクロックサイクル。ｎは１以上の整数。ｍとｎは互いに異なる整数）において信号ＳＴＡを発生し、発生した信号ＳＴＡに対応して信号レベルが変化する信号ＳＴＰを取得する。例えば更新期間ＴＰ１では、ＴＤＦの方がＴＲ＝５Δｔよりも長いという比較処理の結果となっている。このため、次の更新期間ＴＰ２では、ＴＲが、より長くなるクロックサイクルが設定される。例えば更新期間ＴＰ１では、ＴＲ＝５Δｔとなる第５のクロックサイクルで信号ＳＴＡを発生していたが、更新期間ＴＰ２では、ＴＲ＝１４Δｔとなる第１４のクロックサイクルで信号ＳＴＡを発生する。そして第１４のクロックサイクルでのＴＤＦとＴＲ＝１４Δｔとを比較するための処理を行う。ここでは、ＴＤＦの方がＴＲ＝１４Δｔよりも短いという比較処理の結果となっている。

更新期間ＴＰ２の次の更新期間ＴＰ３では、更新期間ＴＰ２での比較処理の結果に応じて設定された第１０のクロックサイクル（ＣＣＴ＝１０）において信号ＳＴＡを発生する。例えば更新期間ＴＰ２では、ＴＤＦの方がＴＲ＝１４Δｔよりも短いという比較処理の結果となっているため、ＴＲがより短くなるクロックサイクルが設定されている。例えばＴＲ＝１０Δｔとなる第１０のクロックサイクルで信号ＳＴＡを発生している。そして第１０のクロックサイクルでのＴＤＦとＴＲ＝１０Δｔとを比較するための処理を行う。ここでは、ＴＤＦとＴＲ＝１０Δｔが同一（略同一）であるという比較処理の結果となっている。従って、時間差ＴＤＦに対応するデジタル値ＤＱは、ＴＲ＝１０Δｔに対応するデジタル値であると判断される。

このように図１２では、前回の更新期間での比較処理の結果がフィードバックされて、今回の更新期間において信号ＳＴＡを発生させるクロックサイクルが設定され、ＴＤＦとＴＲの比較処理が行われる。このように前回の更新期間での比較処理の結果がフィードバックされることで時間デジタル変換を高速化できる。また測定対象となる時間又は物理量が動的に変化した場合にも、この動的変化に追従した時間デジタル変換を実現できる。

なお本実施形態の時間デジタル変換は種々の変形実施が可能である。例えば時間計測を行う１回の測定期間において信号ＳＴＡを複数回発生させて、複数回（例えば１０００回以上）の位相比較を行うことで、時間差ＴＤＦに対応するデジタル値ＤＱを求める手法（繰り返し手法）を採用してもよい。或いは、図１２において信号ＳＴＡを発生するクロックサイクルを指定するクロックサイクル指定値（クロックサイクル指定情報）を集積回路装置１０の記憶部（レジスター）に記憶する。そして各更新期間ＴＰ１、ＴＰ２、ＴＰ３・・・での信号ＳＴＰとクロック信号ＣＫ２との位相比較結果に基づいて、記憶部に記憶されるクロックサイクル指定値を順次に更新する処理を行うことで、時間差ＴＤＦに対応するデジタル値ＤＱを求める手法（クロックサイクル指定値の更新手法）を採用してもよい。或いは、クロック周波数ｆ１、ｆ２の周波数差に対応する分解能で、信号ＳＴＡとＳＴＰの遷移タイミングの時間差ＴＤＦに対応するデジタル値ＤＱを、バイナリーサーチにより求める手法（バイナリーサーチ手法）を採用してもよい。具体的には、信号ＳＴＰとクロック信号ＣＫ２の位相比較結果に基づくクロックサイクル指定値の更新を、バイナリーサーチにより実現する。或いはバイナリーサーチの手法により、デジタル値ＤＱの探索範囲を絞った後に、その探索範囲に対応する期間において、クロックサイクル指定値の更新手法により、クロックサイクル毎に信号ＳＴＡを発生して位相比較を行い、最終的なデジタル値ＤＱを求めるようにしてもよい。或いは、信号ＳＴＡを集積回路装置１０の内部で自発的に発生するのではなく、集積回路装置１０の外部から入力された信号ＳＴＡと、発振子ＸＴＡＬ１、ＸＴＡＬ２を用いて生成したクロック信号ＣＫ１、ＣＫ２とに基づいて、信号ＳＴＡとＳＴＰの遷移タイミングの時間差ＴＤＦに対応するデジタル値ＤＱを求めてもよい。例えば発振回路１０１、１０２による発振子ＸＴＡＬ１、ＸＴＡＬ２の発振動作をフリーランで動作させながら、時間デジタル変換を行ってもよい。

５．集積回路装置の詳細な構成例
図１３に集積回路装置１０の詳細な構成例を示す。図１３の集積回路装置１０はＰＬＬ回路１２０、１３０と発振回路１０３を含む。ＰＬＬ回路１２０は、クロック信号ＣＫ１と基準クロック信号ＣＫＲを第１の位相同期タイミング毎（第１の期間毎）に位相同期させる（遷移タイミングを一致させる）。ＰＬＬ回路１３０は、クロック信号ＣＫ２と基準クロック信号ＣＫＲを第２の位相同期タイミング毎（第２の期間毎）に位相同期させる（遷移タイミングを一致させる）。これによりクロック信号ＣＫ１、ＣＫ２が位相同期するようになる。基準クロック信号ＣＫＲのクロック周波数ｆｒはクロック信号ＣＫ１、ＣＫ２のクロック周波数ｆ１、ｆ２とは異なる周波数であり、例えばｆ１、ｆ２よりも低い周波数である。発振子ＸＴＡＬ３として水晶振動子を用いることで、ジッターや位相誤差が小さい高精度の基準クロック信号ＣＫＲを生成でき、結果的にクロック信号ＣＫ１、ＣＫ２のジッターや位相誤差も低減でき、時間デジタル変換の高精度化等を図れる。

ＰＬＬ回路１２０は、分周回路１２２、１２４と、位相検出器１２６を含む。分周回路１２２は、ＣＫ１のクロック周波数ｆ１を１／Ｎ１にする分周を行って、クロック周波数がｆ１／Ｎ１となる分周クロック信号ＤＣＫ１を出力する。分周回路１２４は、ＣＫＲのクロック周波数ｆｒを１／Ｍ１にする分周を行って、クロック周波数がｆｒ／Ｍ１となる分周クロック信号ＤＣＫ２を出力する。そして位相検出器１２６は、ＤＣＫ１とＤＣＫ２の位相比較を行い、アップ／ダウン信号である信号ＰＱ１をチャージポンプ回路１２８に出力する。そして発振回路１０１（ＶＣＸＯ）は、チャージポンプ回路１２８からの制御電圧ＶＣ１に基づいて発振周波数が制御される発振子ＸＴＡＬ１の発振動作を行って、クロック信号ＣＫ１を生成する。ＰＬＬ回路１３０は、分周回路１３２、１３４と、位相検出器１３６を含む。分周回路１３２は、ＣＫ２のクロック周波数ｆ２を１／Ｎ２にする分周を行って、クロック周波数がｆ２／Ｎ２となる分周クロック信号ＤＣＫ３を出力する。分周回路１３４は、ＣＫＲのクロック周波数ｆｒを１／Ｍ２にする分周を行って、クロック周波数がｆｒ／Ｍ２となる分周クロック信号ＤＣＫ４を出力する。そして位相検出器１３６は、ＤＣＫ３とＤＣＫ４の位相比較を行い、アップ／ダウン信号である信号ＰＱ２をチャージポンプ回路１３８に出力する。そして発振回路１０２（ＶＣＸＯ）は、チャージポンプ回路１３８からの制御電圧ＶＣ２に基づいて発振周波数が制御される発振子ＸＴＡＬ２の発振動作を行って、クロック信号ＣＫ２を生成する。

なお図２〜図４の制御信号生成回路１２１は、分周回路１２２、１２４、位相検出器１２６、チャージポンプ回路１２８により実現され、制御信号生成回路１３１は、分周回路１３２、１３４、位相検出器１３６、チャージポンプ回路１３８により実現される。

図１４は図１３の集積回路装置１０の動作を説明する信号波形図である。なお図１４では、説明の簡素化のためにＮ１＝４、Ｍ１＝３、Ｎ２＝５、Ｍ２＝４に設定した例を示しているが、実際にはＮ１、Ｍ１、Ｎ２、Ｍ２は非常に大きな数に設定される。

図１４に示すようにＣＫ１をＮ１＝４分周した信号がＤＣＫ１となり、ＣＫＲをＭ１＝３分周した信号がＤＣＫ２となり、期間Ｔ１２毎に位相同期が行われる。即ちＰＬＬ回路１２０により、Ｔ１２＝Ｎ１／ｆ１＝Ｍ１／ｆｒの関係が成り立つように、ＣＫ１とＣＫＲの位相同期が行われる。またＣＫ２をＮ２＝５分周した信号がＤＣＫ３となり、ＣＫＲをＭ２＝４分周した信号がＤＣＫ４となり、期間Ｔ３４毎に位相同期が行われる。即ち、ＰＬＬ回路１３０により、Ｔ３４＝Ｎ２／ｆ２＝Ｍ２／ｆｒの関係が成り立つように、ＣＫ２とＣＫＲの位相同期が行われる。このように期間Ｔ１２毎にＣＫ１とＣＫＲが位相同期し、期間Ｔ３４毎にＣＫ２とＣＫＲが位相同期することで、ＣＫ１、ＣＫ２は期間ＴＡＢ毎に位相同期されることになる。ここでＴＡＢ＝Ｔ１２×Ｍ２＝Ｔ３４×Ｍ１の関係が成り立つ。例えばＭ２＝４、Ｍ１＝３の場合にはＴＡＢ＝Ｔ１２×４＝Ｔ３４×３になる。

図１３の分周回路１２２、１２４、１３２、１３４の分周比Ｎ１、Ｍ１、Ｎ２、Ｍ２は、実際には非常に大きい数に設定される。例えば基準クロック信号ＣＫＲのクロック周波数がｆｒ＝１０１ＭＨｚの場合に、分周比をＮ１＝１０１、Ｍ１＝１００に設定することで、ＰＬＬ回路１２０によりｆ１＝１０２．０１ＭＨｚのクロック信号ＣＫ１が生成される。また分周比をＮ２＝１０２、Ｍ２＝１０１に設定することで、ＰＬＬ回路１３０によりｆ２＝１０２ＭＨｚのクロック信号ＣＫ２が生成される。これにより、時間デジタル変換の分解能をΔｔ＝｜１／ｆ１−１／ｆ２｜＝０．９６ｐｓ（ピコセカンド）に設定でき、高い分解能の時間デジタル変換を実現できる。

なお、Ｎ１とＭ１は２以上の異なる整数であり、Ｎ２とＭ２も２以上の異なる整数である。またＮ１、Ｍ１の少なくとも１つと、Ｎ２、Ｍ２の少なくとも１つは異なる整数になっている。また、望ましくは、Ｎ１とＮ２は、最大公約数が１で、最小公倍数がＮ１×Ｎ２になっており、Ｍ１とＭ２は、最大公約数が１で、最小公倍数がＭ１×Ｍ２になっている。また本実施形態では｜Ｎ１×Ｍ２−Ｎ２×Ｍ１｜＝１の関係が成り立つようにＮ１、Ｍ１、Ｎ２、Ｍ２が設定されている。Ｎ１＝４、Ｍ１＝３、Ｎ２＝５、Ｍ２＝４に設定される図１４を例にとれば、｜Ｎ１×Ｍ２−Ｎ２×Ｍ１｜＝｜４×４−５×３｜＝１になる。これはＣＫ１の１６個分の長さとＣＫ２の１５個分の長さが等しいことを意味する。このようにすれば期間ＴＡＢ毎にＣＫ１とＣＫ２が、１クロックサイクル分（１クロック期間）ずつずれるようになり、ノギスの原理を利用した時間デジタル変換を実現できる。

図１３、図１４では、期間ＴＡＢよりも短い期間Ｔ１２毎にＣＫ１とＣＫＲの位相同期が行われ、期間ＴＡＢよりも短い期間Ｔ３４毎にＣＫ２とＣＫＲの位相同期が行われる。従って、１つのＰＬＬ回路しか設けない後述の構成例に比べて、位相比較を行う頻度が多くなり、クロック信号ＣＫ１、ＣＫ２のジッター（累積ジッター）や位相ノイズの低減等を図れる。特に高分解能のΔｔを実現するためにＮ１、Ｍ１、Ｎ２、Ｍ２を大きな数に設定した場合に、１つのＰＬＬ回路しか設けない構成例では、期間ＴＡＢの長さが非常に長くなってしまい、誤差が積算されることでジッターや位相誤差が大きくなってしまう。これに対して図１３、図１４では期間ＴＡＢよりも短い期間Ｔ１２、Ｔ３４毎に位相比較が行われるため、積算誤差を小さくでき、ジッターや位相誤差を向上できる。

なお図１３のＰＬＬ回路１２０、１３０はアナログ方式の回路構成になっているが、デジタル方式（ＡＤＰＬＬ）の回路構成を採用してもよい。この場合には各ＰＬＬ回路（１２０、１３０）は、カウンター及びＴＤＣを有する位相検出器と、デジタル演算部などにより実現できる。カウンターは、基準クロック信号（ＣＫＲ）のクロック周波数（ｆｒ）を、クロック信号（ＣＫ１、ＣＫ２）のクロック周波数（ｆ１、ｆ２）で除算した結果の整数部に相当するデジタルデータを生成する。ＴＤＣは、当該除算結果の小数部に相当するデジタルデータを生成する。これらの整数部と小数部の加算結果に対応するデジタルデータがデジタル演算部に出力される。デジタル演算部は、設定周波数データ（ＦＣＷ１、ＦＣＷ２）と位相検出器からの比較結果のデジタルデータに基づいて、設定周波数データとの位相誤差を検出し、位相誤差の平滑化処理を行うことで、周波数制御データを生成して、発振回路（１０１、１０２）に出力する。発振回路は、周波数制御データに基づいて発振周波数が制御されて、クロック信号（ＣＫ１、ＣＫ２）を生成する。

６．発振回路
図１５に発振回路１００の第１の構成例を示す。ここでは発振回路１０１、１０２、１０３を代表して、発振回路１００と記載している。図１５の発振回路１００は、発振用のバッファー回路ＢＡＢ、可変容量回路ＣＢ１、ＣＢ２（キャパシター）、帰還抵抗ＲＢを含む。バッファー回路ＢＡＢは１又は複数段（奇数段）のインバーター回路により構成でき、図１５では３段のインバーター回路ＩＶ１、ＩＶ２、ＩＶ３により構成されている。このバッファー回路ＢＡＢ（ＩＶ１〜ＩＶ３）は、発振のイネーブル・ディスエーブルの制御や、流れる電流の制御が可能な回路であってもよい。

発振子ＸＴＡＬの一端（ＮＢ１）、他端（ＮＢ２）には、各々、可変容量回路ＣＢ１、ＣＢ２が設けられている。また発振子ＸＴＡＬの一端と他端の間には、帰還抵抗ＲＢが設けられている。可変容量回路ＣＢ１、ＣＢ２は、制御電圧ＶＣ１、ＶＣ２（制御信号）に基づいて、その容量値が制御される。可変容量回路ＣＢ１、ＣＢ２は、可変容量ダイオード（バラクター）などにより実現される。このように容量値を制御することで、発振回路１００の発振周波数を調整することが可能になる。

図１６に発振回路１００の第２の構成例を示す。この発振回路１００は、電流源ＩＢＸ、バイポーラートランジスターＴＲＸ、抵抗ＲＸ、キャパシターＣＸ２、ＣＸ３、可変容量回路ＣＸ１（可変容量キャパシター）を有する。例えば電流源ＩＢＸ、バイポーラートランジスターＴＲＸ、抵抗ＲＸ、キャパシターＣＸ３により発振用のバッファー回路ＢＡＸが構成される。電流源ＩＢＸは、バイポーラートランジスターＴＲＸのコレクターにバイアス電流を供給する。抵抗ＲＸは、バイポーラートランジスターＴＲＸのコレクターとベースの間に設けられる。容量が可変である可変容量回路ＣＸ１の一端は、集積回路装置１０の発振子用の第１の端子（発振子用パッド）を介して発振子ＸＴＡＬの一端（ＮＸ１）に接続される。キャパシターＣＸ２の一端は、集積回路装置１０の発振子用の第２の端子（発振子用パッド）を介して発振子ＸＴＡＬの他端（ＮＸ２）に接続される。キャパシターＣＸ３は、その一端が発振子ＸＴＡＬの一端に接続され、その他端がバイポーラートランジスターＴＲＸのコレクターに接続される。

バイポーラートランジスターＴＲＸには、発振子ＸＴＡＬの発振により生じたベース・エミッター間電流が流れる。そしてベース・エミッター間電流が増加すると、ＴＲＸのコレクター・エミッター間電流が増加し、コレクター電圧ＶＣＸが低下する。一方、ＴＲＸのベース・エミッター間電流が減少すると、コレクター・エミッター間電流が減少し、コレクター電圧ＶＣＸが上昇する。このコレクター電圧ＶＣＸはキャパシターＣＸ３を介して発振子ＸＴＡＬの一端にフィードバックされる。即ちキャパシターＣＸ３によりＡＣ成分がカットされて、ＤＣ成分がフィードバックされる。このようにバイポーラートランジスターＴＲＸ等により構成される発振用のバッファー回路ＢＡＸは、ノードＮＸ２の信号の反転信号（位相差が１８０度の信号）をノードＮＸ１に出力する反転回路（反転増幅回路）として動作する。可変容量ダイオードなどにより構成される可変容量回路ＣＸ１の容量値は、制御電圧ＶＣに基づいて制御される。これにより発振回路１００の発振周波数の調整が可能になる。

なお発振回路１００は図１５、図１６の構成に限定されず、種々の変形実施が可能である。例えば可変容量回路（ＣＢ１、ＣＢ２、ＣＸ１）の容量値をデジタル値で調整できるようにしてもよい。この場合には可変容量回路は、複数のキャパシター（キャパシターアレイ）と、デジタル値である周波数制御データに基づき各スイッチ素子のオン、オフが制御される複数のスイッチ素子（スイッチアレイ）により構成されることになる。

７．変形例
次に本実施形態の種々の変形例について説明する。例えば本実施形態では３つの発振子ＸＴＡＬ１〜ＸＴＡＬ３を設ける場合について主に説明したが、本実施形態はこれに限定されず、発振子の個数は２つであってもよいし、４つ以上であってもよい。例えば図１７の本実施形態の第１の変形例では、２つの発振子ＸＴＡＬ１、ＸＴＡＬ２と、１つのＰＬＬ回路１２０が設けられている。

例えばＰＬＬ回路１２０はクロック信号ＣＫ１とＣＫ２の位相同期を行う。具体的にはＰＬＬ回路１２０は、ＣＫ１、ＣＫ２のクロック周波数をｆ１、ｆ２とした場合に、Ｎ／ｆ１＝Ｍ／ｆ２（Ｎ、Ｍは２以上の異なる整数）となるように、クロック信号ＣＫ１、ＣＫ２の位相同期を行う。ＰＬＬ回路１２０は、分周回路１２２、１２４と、位相検出器１２６を含む。分周回路１２２は、ＣＫ１のクロック周波数ｆ１を１／Ｎにする分周を行って、クロック周波数がｆ１／Ｎとなる分周クロック信号ＤＣＫ１を出力する。分周回路１２４は、ＣＫ２のクロック周波数ｆ２を１／Ｍにする分周を行って、クロック周波数がｆ２／Ｍとなる分周クロック信号ＤＣＫ２を出力する。例えば集積回路装置１０は発振回路１０２を含み、この発振回路１０２は、発振子ＸＴＡＬ２を発振させて、クロック信号ＣＫ２を生成し、分周回路１２４に出力する。そして位相検出器１２６は、分周クロック信号ＤＣＫ１と分周クロック信号ＤＣＫ２の位相比較を行う。このようにすることで、クロック信号ＣＫ１、ＣＫ２を位相同期タイミング毎に位相同期させることが可能になる。

また図１１、図１２では、信号ＳＴＡを自発的に発生する自発型の時間デジタル変換について説明した。自発型の場合には、集積回路装置１０は、発生した信号ＳＴＡを例えば図１の信号端子ＰＳＡから外部に出力する。そして出力された信号ＳＴＡに基づいて、パルサー等を有する外部の駆動回路が、発光部等の送信デバイスに対して、スタートパルス（駆動信号）を出力する。例えば駆動回路がマイコン等の外部の処理装置により制御される場合には、信号ＳＴＡを当該処理装置に出力し、当該処理装置が駆動回路にスタートパルスの出力を指示してもよい。また駆動回路は発光部等の送信デバイスに内蔵されていてもよい。そして受光部等の受信デバイスから、ストップパルスである信号ＳＴＰが、集積回路装置１０の信号端子ＰＳＰに入力され、時間デジタル変換が行われる。

この場合に、集積回路装置１０の信号ＳＴＡの出力タイミングから駆動回路のスタートパルスの出力タイミングまでには、信号遅延による時間差があり、この時間差は時間デジタル変換値のオフセットになってしまう。このようなオフセットを除去するためには、例えば駆動回路が出力するスタートパルス（或いは処理装置のスタート指示信号）を集積回路装置１０側に返してもらい、当該スタートパルス（スタート指示信号）を信号ＳＴＡ’として図１の信号端子ＰＳＡに入力すればよい。このとき、信号端子ＰＳＡを入出力兼用端子として、信号ＳＴＡを信号端子ＰＳＡから出力すると共に、駆動回路からの信号ＳＴＡ’を信号端子ＰＳＡに入力してもよい。或いは信号端子ＰＳＡとは別に、信号ＳＴＡの出力用の端子を設けてもよい。そして時間デジタル変換回路２０は、図１１、図１２で説明した手法により、自発的に発生した信号ＳＴＡの遷移タイミングから、外部の駆動回路（処理装置）から入力された信号ＳＴＡ’の遷移タイミングまでの時間差ＴＤＳＴＡを求める。また信号ＳＴＡの遷移タイミングから信号ＳＴＰの遷移タイミングまでの時間差ＴＤＳＴＰを求める。例えば時間差ＴＤＳＴＡは第１の時間デジタル変換部が求め、時間差ＴＤＳＴＰは第２の時間デジタル変換部が求める。そしてこれらの時間差の差分値（ＴＤＳＴＰ−ＴＤＳＴＡ）から最終的な時間デジタル変換値（ＤＱ）を求めればよい。このようにすれば、上述した信号遅延による時間差に起因するオフセットを除去でき、より適切な時間デジタル変換を実現できる。なお時間差ＴＤＳＴＡについては常時に求める必要は無く、例えば電源投入時等の初期設定時にだけ求めるようにしてもよい。

また時間デジタル変換回路２０は、信号ＳＴＡを自発的に発生しないパッシブ型の回路であってもよい。図１８、図１９に本実施形態の第２、第３の変形例として、パッシブ型の時間デジタル変換回路２０の構成例を示す。

図１８の時間デジタル変換回路２０は、調整回路３２０、ＤＬＬ回路３１０（ＤＬＬ：Delay locked Loop）、セレクター３１２、位相比較回路３３０を含む。ＤＬＬ回路３１０は複数の遅延素子ＤＥ１〜ＤＥｎを含む。第１のモードでは、クロック信号ＣＫ１を選択し、ＣＫ１が信号ＳＬＱとしてＤＬＬ回路３１０に入力される。そして調整回路３２０は、遅延素子ＤＥ１〜ＤＥｎからの遅延クロック信号ＤＬＣＫ１〜ＤＬＣＫｎとクロック信号ＣＫ２とに基づいて、各遅延素子での遅延量がΔｔ＝｜１／ｆ１−１／ｆ２｜となるように調整する。ＤＥ１〜ＤＥｎの各遅延素子は、バッファー回路と、バッファー回路の出力ノードに接続される可変容量キャパシター、或いはバッファー回路に電流を供給する可変電流源を有する。そして調整回路３２０が、ＳＣＴ１〜ＳＣＴｎの各制御信号を用いて、可変容量キャパシターの容量値又は可変電流源の電流値を調整することで、各遅延素子での遅延量がΔｔ＝｜１／ｆ１−１／ｆ２｜となるように調整される。第２のモードでは、セレクター３１２が信号ＳＴＡを選択し、ＣＫ１が信号ＳＬＱとしてＤＬＬ回路３１０に入力される。そして位相比較回路３３０の位相比較器ＬＴ１〜ＬＴｎが、ＤＬＬ回路３１０からの遅延クロック信号ＤＬＣＫ１〜ＤＬＣＫｎの位相と信号ＳＴＰの位相を比較する。そして信号ＳＴＰの遷移タイミングが、遅延クロック信号ＤＬＣＫｉ−１とＤＬＣＫｉとの間にある場合には、位相比較器ＬＴｉの出力信号ＬＱｉがアクティブになる。これにより信号ＳＴＡとＳＴＰの遷移タイミングの時間差ＴＤＦが例えばｉ×Δｔであると特定でき、分解能Δｔ＝｜１／ｆ１−１／ｆ２｜での時間デジタル変換が可能になる。

図１９は２Ｄバーニア型の例であり、時間デジタル変換回路２０は、ＤＬＬ回路３４０、３５０、セレクター３４２、３５２、比較器アレイ部３６０を含む。ＤＬＬ回路３４０は図１８と同様に複数の遅延素子を含み、複数の遅延素子からの遅延クロック信号ＤＫＡ１〜ＤＫＡｎが比較器アレイ部３６０に出力される。ＤＬＬ回路３５０も複数の遅延素子を含み、複数の遅延素子からの遅延クロック信号ＤＫＢ１〜ＤＫＢｍが比較器アレイ部３６０に出力される。そしてＤＬＬ回路３４０、３５０では、複数の遅延素子の少なくとも１つの遅延素子の出力に基づいて遅延素子の遅延時間（遅延量）に対してフィードバック制御が行われ、遅延素子の遅延時間が所望の遅延時間にロックされる。比較器アレイ部３６０は、ｎ列ｍ行の位相比較器ＬＴ１１〜ＬＴｎｍを有し、これらの位相比較器ＬＴ１１〜ＬＴｎｍでの位相比較結果であるデジタル信号ＤＬＱ１１〜ＤＬＱｎｍに基づいて、信号ＳＴＡとＳＴＰの時間差に対応するデジタル値が求められる。

第１のモードでは、セレクター３４２、３５２が、各々、クロック信号ＣＫ１、ＣＫ２を選択し、ＣＫ１が信号ＳＬＱ１としてＤＬＬ回路３４０に入力され、ＣＫ２が信号ＳＬＱ２としてＤＬＬ回路３５０に入力される。そしてＤＬＬ回路３４０では、複数の遅延素子の全体の遅延時間がクロック信号ＣＫ１の１周期分の時間ＴＣＫ１となるように、各遅延素子の遅延時間がロックされる。ＤＬＬ回路３５０では、全体の遅延時間がクロック信号ＣＫ２の１周期分の時間ＴＣＫ２となるように、各遅延素子の遅延時間がロックされる。クロック信号ＣＫ１、ＣＫ２のクロック周波数はｆ１＜ｆ２（ＴＣＫ１＞ＴＣＫ２）に設定されており、ＤＬＬ回路３４０、３５０の遅延素子の段数ｎ、ｍは、ｎ＝ｍ＝ｋで同一となっている。従って、ＤＬＬ回路３４０の遅延素子の遅延時間ＤＬＡ＝ＴＣＫ１／ｋの方がＤＬＬ回路３５０の遅延素子の遅延時間ＤＬＢ＝ＴＣＫ２／ｋに比べて長くなる。そして第２のモードでは、セレクター３４２、３５２により、信号ＳＴＡがＤＬＬ回路３４０に入力され、信号ＳＴＰがＤＬＬ回路３５０に入力される。信号ＳＴＡの遷移タイミングの方が信号ＳＴＰの遷移タイミングよりも早いが、ＤＬＬ回路３４０での遅延素子の遅延時間ＤＬＡの方がＤＬＬ回路３５０での遅延時間ＤＬＢに比べて長くなっている。従って信号ＳＴＡの遷移タイミングが信号ＳＴＰの遷移タイミングを追い越す時間を、公知に手法により、比較器アレイ部３６０からのデジタル信号ＤＬＱ１１〜ＤＬＱｎｍに基づき特定することで、信号ＳＴＡとＳＴＰの時間差に対応するデジタル値が求められる。

図１８、図１９の時間デジタル変換回路２０では、発振子ＸＴＡＬ１、ＸＴＡＬ２を用いて生成されたクロック信号ＣＫ１、ＣＫ２を用いて時間デジタル変換が行われる。従って半導体素子の遅延時間だけを用いる従来手法に比べて、時間デジタル変換の高性能化を図れる。特にクロック信号ＣＫ１、ＣＫ２をＰＬＬ回路等の同期化回路により位相同期させることで、時間デジタル変換の更なる高性能化や処理の簡素化を図れる利点がある。

８．電子機器、移動体
図２０に本実施形態の集積回路装置１０を含む電子機器５００の構成例を示す。電子機器５００は集積回路装置１０、発振子ＸＴＡＬ１〜ＸＴＡＬ３、処理部５２０を含む。また通信部５１０、操作部５３０、表示部５４０、記憶部５５０、アンテナＡＮＴを含むことができる。電子機器５００としては、例えば距離、時間、流速又は流量等の物理量を計測する計測機器、生体情報を測定する生体情報測定機器（超音波測定装置、脈波計等）、車載機器（自動運転用の機器等）、基地局又はルーター等のネットワーク関連機器を想定できる。また頭部装着型表示装置や時計関連機器などのウェアラブル機器、ロボット、印刷装置、投影装置、携帯情報端末（スマートフォン等）、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などを想定できる。

通信部５１０（無線回路）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０（処理回路）は、電子機器５００の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。

図２１に本実施形態の集積回路装置１０を含む移動体の例を示す。本実施形態の集積回路装置１０は、例えば車、飛行機、バイク、自転車、ロボット、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器（車載機器）を備えて、地上や空や海上を移動する機器・装置である。図２１は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、本実施形態の集積回路装置１０と発振子を有する物理量測定装置（不図示）が組み込まれる。制御装置２０８は、この物理量測定装置により測定された物理量情報に基づいて種々の制御処理を行う。例えば物理量情報として、自動車２０６の周囲の物体の距離情報が測定された場合に、制御装置２０８は、測定された距離情報を用いて自動運転のための種々の制御処理を行う。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。なお本実施形態の集積回路装置１０が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６やロボット等の移動体に設けられる種々の機器に組み込むことができる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（クロック信号生成回路等）と共に記載された用語（ＰＬＬ回路等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また集積回路装置、物理量測定装置、電子機器、移動体の構成・動作や、集積回路装置のレイアウト配置等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

ＰＳＰ、ＰＳＡ…信号端子、ＳＤ１〜ＳＤ４…辺、Ｒ１、Ｒ２…領域、ＬＮＲ…基準線、
ＴＤＣ１〜ＴＤＣ４…時間デジタル変換部、ＣＰ０〜ＣＰ４…比較回路、
ＸＴＡＬ、ＸＴＡＬ１〜ＸＴＡＬ３…発振子、ＰＤ、ＰＵ、Ｐ１〜Ｐ６…端子、
ＰＳ、ＰＳ１〜ＰＳ３…基板、ＥＵ、ＥＵ１〜ＥＵ３…上部電極、
ＥＤ、ＥＤ１〜ＥＤ３…下部電極、ＸＵ１〜ＸＵ３、ＸＤ１〜ＸＤ３…励振電極、
ＴＵ、ＴＵ１〜ＴＵ３、ＴＤ、ＴＤ１〜ＴＤ３…端子電極、
ＳＤ１〜ＳＤ４、ＳＤＡ〜ＳＤＣ…辺、ＷＲ、ＷＲ１〜ＷＲ３…ボンディングワイヤー、
ＢＭＰ…バンプ、ＭＰＬ…メッキ、ＰＡＳ…パシベーション膜、
ＣＫ１、ＣＫ２…クロック信号、ＣＫＲ…基準クロック信号、ＳＴＡ、ＳＴＰ…信号、
１０…集積回路装置、１２…処理回路、２０…時間デジタル変換回路、２２…演算回路、
３０…ＡＦＥ回路、４０、４１、４２…端子領域、４４、４５、４６…ロジック回路、
４７…Ｉ／Ｆ回路、５０…物理量測定装置、５２…パッケージ、５３…ベース部、
５４…枠部、６０、６３、６６…段差部、６１、６４、６７…電極、
６２、６５、６８…ボンディングワイヤー、１００、１０１、１０２、１０３…発振回路、
１１９、１２９…クロック信号生成回路、１２０、１３０…ＰＬＬ回路、
１２１、１３１…制御信号生成回路、１２２、１２４、１３２、１３４…分周回路、
１２６、１３６…位相検出器、１２８、１３８…チャージポンプ回路、
２０６…自動車（移動体）、２０７…車体、２０８…制御装置、２０９…車輪、
３１０…ＤＬＬ回路、３１２…セレクター、３２０…調整回路、３３０…位相比較回路、
３４０、３５０…ＤＬＬ回路、３４２、３５２…セレクター、３６０…比較器アレイ部、
５００…電子機器、５１０…通信部、５２０…処理部、５３０…操作部、
５４０…表示部、５５０…記憶部

Claims (17)

1. 第１の信号及び第２の信号に基づく信号処理を行う集積回路装置であって、
   前記第２の信号が入力される第２の信号端子が配置される端子領域と、
   前記第２の信号の波形整形を行うアナログフロントエンド回路と、
   前記第１の信号の遷移タイミングと前記波形整形された前記第２の信号の遷移タイミングとの時間差をデジタル値に変換する時間デジタル変換回路と、
   を含み、
   前記集積回路装置の第１の辺から、前記第１の辺に対向する第２の辺に向かう方向を第１の方向としたときに、
   前記アナログフロントエンド回路は、前記端子領域の前記第１の方向側に配置され、
   前記時間デジタル変換回路は、前記アナログフロントエンド回路の前記第１の方向側及び前記第１の方向に交差する方向側の少なくとも一方側に配置されることを特徴とする集積回路装置。
2. 請求項１に記載の集積回路装置において、
   第１の発振回路を有し、前記第１の発振回路により第１の発振子を発振させることで生成された第１のクロック信号を出力する第１のクロック信号生成回路と、
   第２の発振回路を有し、前記第２の発振回路により第２の発振子を発振させることで生成された第２のクロック信号を出力する第２のクロック信号生成回路と、
   を含み、
   前記時間デジタル変換回路は、前記第１のクロック信号と前記第２のクロック信号とに基づいて時間デジタル変換を行うことを特徴とする集積回路装置。
3. 請求項２に記載の集積回路装置において、
   前記第１のクロック信号生成回路と前記第２のクロック信号生成回路は、前記時間デジタル変換回路の前記第１の方向側に配置されることを特徴とする集積回路装置。
4. 請求項２又は３に記載の集積回路装置において、
   前記第１の発振回路に接続される第１の発振用端子と、
   前記第１の発振回路に接続される第２の発振用端子と、
   前記第２の発振回路に接続される第３の発振用端子と、
   前記第２の発振回路に接続される第４の発振用端子と、
   を含み、
   前記集積回路装置の基板に直交する方向での平面視において、前記第１の発振用端子は前記第１の発振子に重なる位置に配置され、第２の発振用端子は前記第１の発振子に重ならない位置に配置され、
   前記平面視において、前記第３の発振用端子は前記第２の発振子に重なる位置に配置され、第４の発振用端子は前記第２の発振子に重ならない位置に配置されることを特徴とする集積回路装置。
5. 請求項４に記載の集積回路装置において、
   前記第１の発振用端子は前記第２の発振用端子よりも面積が大きく、前記第３の発振用端子は前記第４の発振用端子よりも面積が大きいことを特徴とする集積回路装置。
6. 請求項４又は５に記載の集積回路装置において、
   前記第１のクロック信号生成回路は、前記第１の発振回路と、前記第１の発振回路の発振周波数を制御する制御信号を前記第１の発振回路に対して出力する第１の制御信号生成回路とを含む第１のＰＬＬ回路であり、
   前記第２のクロック信号生成回路は、前記第２の発振回路と、前記第２の発振回路の発振周波数を制御する制御信号を前記第２の発振回路に対して出力する第２の制御信号生成回路とを含む第２のＰＬＬ回路であり、
   前記平面視において、前記第１の発振用端子と前記第３の発振用端子の間に、前記第１の制御信号生成回路及び前記第２の制御信号生成回路が配置されることを特徴とする集積回路装置。
7. 請求項２乃至６のいずれか一項に記載の集積回路装置において、
   第３の発振子を発振させることにより基準クロック信号を生成する第３の発振回路を含み、
   前記第１のクロック信号生成回路は、前記基準クロック信号に位相同期した前記第１のクロック信号を生成し、前記第２のクロック信号生成回路は、前記基準クロック信号に位相同期した前記第２のクロック信号を生成することを特徴とする集積回路装置。
8. 請求項７に記載の集積回路装置において、
   前記第３の発振回路は、第１のクロック信号生成回路及び前記第２のクロック信号生成回路の前記第１の方向側に配置されることを特徴とする集積回路装置。
9. 請求項７又は８に記載の集積回路装置において、
   前記第３の発振回路に接続される第５の発振用端子と、
   前記第３の発振回路に接続される第６の発振用端子と、
   を含み、
   前記集積回路装置の基板に直交する方向での平面視において、前記第５の発振用端子は前記第３の発振子に重なる位置に配置され、第６の発振用端子は前記第３の発振子に重ならない位置に配置されることを特徴とする集積回路装置。
10. 請求項２乃至９のいずれか一項に記載の集積回路装置において、
    前記第１の方向に沿った基準線によって区画される前記集積回路装置の第１の領域に、前記第１のクロック信号生成回路が配置され、前記基準線によって区画される前記集積回路装置の第２の領域に、前記第２のクロック信号生成回路が配置されることを特徴とする集積回路装置。
11. 請求項１乃至１０のいずれか一項に記載の集積回路装置において、
    前記アナログフロントエンド回路は、
    前記第２の信号の電圧レベルと、複数のしきい値電圧とを比較することで、第１〜第ｎのストップ信号（ｎは２以上の整数）を出力し、
    前記時間デジタル変換回路は、
    前記第１の信号に基づく第１〜第ｎのスタート信号と、前記第１〜第ｎのストップ信号とに基づいて、時間デジタル変換を行う第１〜第ｎの時間デジタル変換部を含むことを特徴とする集積回路装置。
12. 請求項１１に記載の集積回路装置において、
    前記第１〜第ｎの時間デジタル変換部は、前記アナログフロントエンド回路の前記第１の方向側に配置されることを特徴とする集積回路装置。
13. 請求項１１に記載の集積回路装置において、
    前記第１〜第ｎの時間デジタル変換部のうちのＫ個の時間デジタル変換部（Ｋは１以上の整数）が、前記アナログフロントエンド回路の前記第１の方向側に配置され、前記Ｋ個の時間デジタル変換部とは異なるＬ個の時間デジタル変換部（Ｌは１以上の整数）が、前記アナログフロントエンド回路の前記第１の方向に交差する方向側に配置されることを特徴とする集積回路装置。
14. 請求項１乃至１３のいずれか一項に記載の集積回路装置において、
    前記端子領域には、
    前記第１の信号用の第１の信号端子が更に配置され、
    前記アナログフロントエンド回路は、
    前記第１の信号端子からの前記第１の信号の波形整形を更に行い、
    前記時間デジタル変換回路は、
    波形整形された前記第１の信号の遷移タイミングと波形整形された前記第２の信号の遷移タイミングとの時間差をデジタル値に変換することを特徴とする集積回路装置。
15. 請求項１乃至１４のいずれか一項に記載の集積回路装置を含むことを特徴とする物理量測定装置。
16. 請求項１乃至１４のいずれか一項に記載の集積回路装置を含むことを特徴とする電子機器。
17. 請求項１乃至１４のいずれか一項に記載の集積回路装置を含むことを特徴とする移動体。