JP7404632B2 - 出力回路、回路装置、発振器、電子機器及び移動体 - Google Patents

Description

本発明は、出力回路、回路装置、発振器、電子機器及び移動体等に関する。

発振器等のクロック信号を出力するデバイスは、クロック信号を外部デバイスに出力する出力回路を含んでいる。出力回路は、クロック信号の伝送経路における負荷を駆動する。出力回路の従来技術は例えば特許文献１に開示されている。

特許文献１には、ＰＥＣＬ規格のクロック信号を出力する出力回路が開示されている。この出力回路は、入力クロック信号をバッファリングするインバーターと、インバーターの出力信号がゲートに入力されるＮ型トランジスターと、を含む。インバーターは、ＰＥＣＬ規格のクロック信号におけるハイレベルとローレベルに対応したゲート電圧により動作する。Ｎ型トランジスターは、電源ノードと、出力回路の出力ノードとの間に設けられる。

特開２０１４－１９２５４８号公報

上記特許文献１では、ＰＥＣＬ規格のクロック信号におけるハイレベルとローレベルは、電源電圧を基準として出力されるため、電源電圧に依存して変動する。一方、インバーターには回路装置内の発振回路から入力クロック信号が入力される。発振回路は、例えば、回路装置の内部電源である電圧レギュレーターで生成される電圧（レギュレーター電圧）によって動作することが想定される。このとき、インバーターは、レギュレーター電圧に等しい振幅の入力クロック信号を、電源電圧に依存したＰＥＣＬ規格のクロック信号に、レベルシフトする。レベルシフト後に適正なクロック信号を得るためには、レギュレーター電圧と電源電圧の変動範囲に制約が生じるため、特許文献１の構成では様々な電圧仕様に対応するのが難しいという課題がある。

本発明の一態様は、第１クロック信号が入力され、イネーブル信号がアクティブであるとき前記第１クロック信号に基づくクロック信号を出力する第１論理回路と、第１キャパシターと、前記第１論理回路の出力信号である第１論理回路出力信号が、前記第１キャパシターを介して入力される第１バッファー回路と、前記第１バッファー回路の出力信号である第１バッファー回路出力信号に基づいて、第１出力クロック信号を出力するドライバー回路と、を含み、前記第１論理回路は、前記イネーブル信号が非アクティブのとき、前記第１論理回路出力信号を、前記第１バッファー回路の入力ノードである第１バッファー回路入力ノードと同じ論理レベルに設定する出力回路に関係する。

出力回路の第１構成例。 出力回路の動作を説明する波形図。 本実施形態に対する比較例の波形図。 論理回路の詳細構成例。 論理回路の詳細構成例。 出力回路の第２構成例。 出力回路の第３構成例。 出力回路の第４構成例。 電圧生成回路の構成例。 回路装置及び発振器の構成例。 発振器の第１の構造例。 発振器の第２の構造例。 電子機器の構成例。 移動体の構成例。

以下、本開示の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

１．出力回路
図１は、出力回路８０の第１構成例である。出力回路８０は論理回路１０１、１０２とキャパシター１１１、１１２とバッファー回路１２１、１２２とドライバー回路１５０とを含む。論理回路１０１、１０２はそれぞれ第１論理回路、第２論理回路である。キャパシター１１１、１１２はそれぞれ第１キャパシター、第２キャパシターである。バッファー回路１２１、１２２はそれぞれ第１バッファー回路、第２バッファー回路である。

なお本実施形態における接続は電気的な接続である。電気的な接続は、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は能動素子等を介した接続であってもよい。

論理回路１０１には、クロック信号ＣＫ１とイネーブル信号ＥＮとが入力される。クロック信号ＣＫ１は第１クロック信号である。論理回路１０１は、イネーブル信号ＥＮがアクティブであるとき、クロック信号ＣＫ１に基づく信号ＣＸを出力する。信号ＣＸは第１論理回路出力信号である。クロック信号ＣＫ１に基づく信号ＣＸは、クロック信号ＣＫ１又はクロック信号ＣＫ１の論理反転信号である。論理回路１０１は、例えばＮＡＮＤ回路である。即ち論理回路１０１は、クロック信号ＣＫ１とイネーブル信号ＥＮの否定論理積を、信号ＣＸとして出力する。この場合、クロック信号ＣＫ１に基づく信号ＣＸは、クロック信号ＣＫ１の論理反転信号である。

バッファー回路１２１には、信号ＣＸがキャパシター１１１を介して入力される。即ち、キャパシター１１１の一端は論理回路１０１の出力ノードＮＸに接続され、キャパシター１１１の他端はバッファー回路１２１の入力ノードＮＳに接続される。入力ノードＮＳは第１バッファー回路入力ノードである。論理回路１０１がキャパシター１１１の一端に信号ＣＸを出力することで、信号ＳＳがキャパシター１１１の他端から入力ノードＮＳに入力される。バッファー回路１２１は信号ＳＳをバッファリングすることで信号ＳＧを出力する。信号ＳＧは第１バッファー回路出力信号であり、信号ＳＳの論理反転信号である。

ドライバー回路１５０は、信号ＳＧに基づいてクロック信号ＣＫＱ１を出力する。クロック信号ＣＫＱ１は、第１出力クロック信号である。ドライバー回路１５０は、電源ノードＮＶＤと出力ノードＮＱ１との間に設けられるＮ型トランジスターＴＤＮＡ１を含む。出力ノードＮＱ１は第１出力ノードである。Ｎ型トランジスターＴＤＮＡ１は第１ドライバー用Ｎ型トランジスターである。Ｎ型トランジスターＴＤＮＡ１のドレインは電源ノードＮＶＤに接続され、ソースは出力ノードＮＱ１に接続され、ゲートはバッファー回路１２１の出力ノードＮＧに接続される。ＴＤＮＡ１のしきい値電圧をＶｔｈとすると、クロック信号ＣＫＱ１のハイレベルはＶＧＨ－Ｖｔｈ－ΔＶＨであり、ローレベルはＶＧＬ－Ｖｔｈ－ΔＶＬである。ここで、ΔＶＨ及びΔＶＬは、ＴＤＮＡ１に流れる電流値に遺族する電圧（オーバードライブ電圧）である。

論理回路１０１には、図１０で後述する電圧レギュレーター９０からレギュレーター電圧ＶＲＥＧが供給され、論理回路１０１は、レギュレーター電圧ＶＲＥＧを電源電圧として動作する。即ち、論理回路１０１が出力する信号ＣＸのハイレベルは、レギュレーター電圧ＶＲＥＧであり、信号ＣＸのローレベルは、グランド電圧である。

バッファー回路１２１には、図１０で後述する電圧生成回路８５から電圧ＶＧＨ、ＶＧＬが供給され、バッファー回路１２１は、電圧ＶＧＨ、ＶＧＬを電源電圧として動作する。電圧ＶＧＨは第１電圧であり、電圧ＶＧＬは第２電圧であり、ＶＧＨ＞ＶＧＬである。クロック信号ＣＫＱ１はＰＥＣＬ（Positive Emitter Coupled Logic）規格のクロック信号であり、その論理レベルは電源電圧ＶＤＤを基準として規定されている。ＰＥＣＬ規格におけるクロック信号ＣＫＱ１のハイレベルをＶＤＤ－αＨとし、ローレベルをＶＤＤ－αＬとする。このとき、ＶＧＨ－Ｖｔｈ－ΔＶＨ＝ＶＤＤ－αＨ、ＶＧＬ－Ｖｔｈ－ΔＶＬ＝ＶＤＤ－αＬから、ＶＧＨ＝ＶＤＤ－αＨ＋Ｖｔｈ＋ΔＶＨ、ＶＧＬ＝ＶＤＤ－αＬ＋Ｖｔｈ＋ΔＶＬである。即ち、バッファー回路１２１が出力する信号ＳＧのハイレベルは、電圧ＶＧＨ＝ＶＤＤ－αＨ＋Ｖｔｈ＋ΔＶＨであり、ローレベルは、電圧ＶＧＬ＝ＶＤＤ－αＬ＋Ｖｔｈ＋ΔＶＬである。

本実施形態では、論理回路１０１とバッファー回路１２１の間にキャパシター１１１が設けられており、論理回路１０１はキャパシター１１１を介して信号ＣＸをバッファー回路１２１に出力する。これにより、キャパシター１１１が信号ＣＸのＤＣ成分をカットするので、バッファー回路１２１の入出力間において、レギュレーター電圧ＶＲＥＧ及びグランド電圧から電圧ＶＧＨ、ＶＧＬへのレベルシフトを伴わない。このため、レベルシフトが行われる場合に比べて、レギュレーター電圧ＶＲＥＧと電圧ＶＧＨ、ＶＧＬの変動範囲を自由に設定できる。上述のようにＶＧＨ、ＶＧＬが電源電圧ＶＤＤに依存するので、電圧ＶＧＨ、ＶＧＬの変動範囲を自由に設定できることは、電源電圧ＶＤＤとレギュレーター電圧ＶＲＥＧが、様々な電圧仕様に対応できるということである。

本実施形態のようにキャパシター１１１によりＤＣカットを行う場合、適正なクロック信号ＣＫＱ１を得るためにはキャパシター１１１の両端で信号論理レベルが同一になっている必要がある。

そこで本実施形態では、論理回路１０１は、イネーブル信号ＥＮが非アクティブのとき、信号ＣＸを信号ＳＳと同じ論理レベルに設定する。具体的には、イネーブル信号ＥＮが非アクティブのとき、論理回路１０１はハイレベルの信号ＣＸを出力し、バッファー回路１２１は入力ノードＮＳの信号ＳＳをハイレベルに設定する。イネーブル信号ＥＮが非アクティブからアクティブになると、論理回路１０１がクロック信号ＣＫ１を信号ＣＸとして出力するが、キャパシター１１１の両端において信号ＣＸと信号ＳＳが同じ論理レベルからスタートするので、適正な論理レベルの信号が伝送される。これにより、適正なクロック信号ＣＫＱ１が得られる。この点の詳細については、図３等で後述する。

また本実施形態のようにキャパシター１１１によりＤＣカットを行うと、クロック信号ＣＫ１が低周波数である場合にキャパシター１１１の他端が一次的に不定状態になる可能性がある。キャパシター１１１の他端が一次的に不定状態になると、適正なクロック信号ＣＫＱ１を得られない可能性がある。

そこで本実施形態では、バッファー回路１２１は、インバーター１４１とラッチ回路１３１とを有する。

インバーター１４１には、論理回路１０１からの信号ＣＸがキャパシター１１１を介して入力される。即ち、キャパシター１１１の他端の信号ＳＳがインバーター１４１に入力される。インバーター１４１は、信号ＳＳの論理反転信号を信号ＳＧとして出力する。

ラッチ回路１３１は、バッファー回路１２１の入力ノードＮＳを、インバーター１４１の出力信号の論理反転レベルに設定することでラッチ動作を行う。即ち、ラッチ回路１３１は、インバーター１４１の出力信号である信号ＳＧがローレベルのとき、キャパシター１１１の他端の信号ＳＳをハイレベルに設定し、信号ＳＧがハイレベルのとき、信号ＳＳをローレベルに設定する。

本実施形態によれば、ラッチ回路１３１がラッチ動作を行うことで、キャパシター１１１の他端の信号ＳＳが設定される。これにより、クロック信号ＣＫ１が低周波数である場合であっても、キャパシター１１１の他端が不定状態にならないため、適正なクロック信号ＣＫＱ１が得られる。

以上のように、本実施形態によれば、キャパシター１１１を設けたことで電源電圧ＶＤＤについて様々な電圧仕様に対応できる。そして、キャパシター１１１の両端で信号の論理レベルを同一にすること、及びラッチ回路１３１を設けたことで、適正なクロック信号ＣＫＱ１を出力できる。

次に論理回路１０２とバッファー回路１２２について説明する。なお図１では出力回路８０が差動のクロック信号ＣＫＱ１、ＣＫＱ２を出力するが、図６で後述するように出力回路８０がシングルエンドのクロック信号ＣＫＱ１を出力してもよい。その場合、論理回路１０２とバッファー回路１２２、及びＮ型トランジスターＴＤＮＡ２を省略可能である。

論理回路１０２には、クロック信号ＣＫ２と反転イネーブル信号ＥＮＸとが入力される。クロック信号ＣＫ２は第２クロック信号である。反転イネーブル信号ＥＮＸは、イネーブル信号ＥＮの論理反転信号である。論理回路１０２は、イネーブル信号ＥＮがアクティブであるとき、クロック信号ＣＫ２を信号ＣＸＢとして出力する。信号ＣＸＢは第２論理回路出力信号である。クロック信号ＣＫ２に基づく信号ＣＸＢは、クロック信号ＣＫ２又はクロック信号ＣＫ２の論理反転信号である。論理回路１０２は、例えばＮＯＲ回路である。即ち論理回路１０２は、クロック信号ＣＫ２と反転イネーブル信号ＥＮＸの否定論理和を、信号ＣＸＢとして出力する。この場合、クロック信号ＣＫ２に基づく信号ＣＸＢは、クロック信号ＣＫ２の論理反転信号である。

バッファー回路１２２には、信号ＣＸＢがキャパシター１１２を介して入力される。即ち、キャパシター１１２の一端は論理回路１０２の出力ノードＮＸＢに接続され、キャパシター１１２の他端はバッファー回路１２２の入力ノードＮＳＢに接続される。入力ノードＮＳＢは第２バッファー回路入力ノードである。論理回路１０２がキャパシター１１２の一端に信号ＣＸＢを出力することで、信号ＳＳＢがキャパシター１１２の他端から入力ノードＮＳＢに入力される。バッファー回路１２２は信号ＳＳＢをバッファリングすることで信号ＳＧＢを出力する。信号ＳＧＢは第２バッファー回路出力信号であり、信号ＳＳＢの論理反転信号である。

ドライバー回路１５０は、信号ＳＧＢに基づいてクロック信号ＣＫＱ２を出力する。クロック信号ＣＫＱ２は、第２出力クロック信号であり、クロック信号ＣＫＱ１の論理反転信号である。ドライバー回路１５０は、電源ノードＮＶＤと出力ノードＮＱ２との間に設けられるＮ型トランジスターＴＤＮＡ２を含む。出力ノードＮＱ２は第２出力ノードである。Ｎ型トランジスターＴＤＮＡ２は第２ドライバー用Ｎ型トランジスターである。Ｎ型トランジスターＴＤＮＡ２のドレインは電源ノードＮＶＤに接続され、ソースは出力ノードＮＱ２に接続され、ゲートはバッファー回路１２２の出力ノードＮＧＢに接続される。

論理回路１０２は、レギュレーター電圧ＶＲＥＧを電源電圧として動作する。またバッファー回路１２２は、電圧ＶＧＨ、ＶＧＬを電源電圧として動作する。クロック信号ＣＫＱ１、ＣＫＱ２は、ＰＥＣＬ規格の差動クロック信号である。

論理回路１０２は、イネーブル信号ＥＮが非アクティブのとき、信号ＣＸＢを信号ＳＳＢと同じ論理レベルに設定する。具体的には、イネーブル信号ＥＮが非アクティブのとき、論理回路１０２はローレベルの信号ＣＸＢを出力し、バッファー回路１２２は入力ノードＮＳＢの信号ＳＳＢをローレベルに設定する。入力ノードＮＳＢは第２バッファー回路入力ノードである。

具体的には、バッファー回路１２２は、インバーター１４２とラッチ回路１３２とを有する。

インバーター１４２には、論理回路１０２からの信号ＣＸＢがキャパシター１１２を介して入力される。即ち、キャパシター１１２の他端の信号ＳＳＢがインバーター１４２に入力される。インバーター１４２は、信号ＳＳＢの論理反転信号を信号ＳＧＢとして出力する。

ラッチ回路１３２は、バッファー回路１２２の入力ノードＮＳＢを、インバーター１４２の出力信号の論理反転レベルに設定することでラッチ動作を行う。即ち、ラッチ回路１３２は、インバーター１４２の出力信号である信号ＳＧＢがローレベルのとき、キャパシター１１２の他端の信号ＳＳＢをハイレベルに設定し、信号ＳＧＢがハイレベルのとき、信号ＳＳＢをローレベルに設定する。

以上の本実施形態によれば、キャパシター１１２を設けたことで電源電圧ＶＤＤについて様々な電圧仕様に対応できる。そして、キャパシター１１２の両端で信号の論理レベルを同一にすること、及びラッチ回路１３２を設けたことで、適正なクロック信号ＣＫＱ２を出力できる。

次に、図２、図３に示す波形図を用いて、出力回路８０の動作を説明する。なお以下ではアクティブをハイレベルとし、非アクティブをローレベルとするが、アクティブと論理レベルの対応はこれに限定されない。また以下ではローレベルを「Ｌ」とも記載し、ハイレベルを「Ｈ」とも記載する。

図２は、図１に示す出力回路８０の波形図である。クロック信号ＣＫＱ１、ＣＫＱ２の出力が停止された状態となっている期間を、出力停止期間ＴＳＴＯＰとする。また、クロック信号ＣＫＱ１、ＣＫＱ２が出力される状態となっている期間を、通常動作期間ＴＮＯＲＭＡＬとする。

出力停止期間ＴＳＴＯＰにおいて、ＥＮ＝ＨＸＢ＝Ｌであり、ＥＮＸ＝ＳＬ＝Ｈである。なお信号ＨＸＢ、ＳＬは、出力停止期間ＴＳＴＯＰにおいてクロック信号ＣＫＱ１、ＣＫＱ２の論理レベルを固定するための信号である。ここでは固定機能の概略を説明し、バッファー回路の詳細構成を後述する際に固定機能の実現構成を説明する。

ＥＮ＝Ｌのとき、論理回路１０１はＣＸ＝Ｈを出力する。ＥＮＸ＝Ｈのとき、論理回路１０２はＣＸＢ＝Ｌを出力する。図２では、出力停止期間ＴＳＴＯＰにおいてＣＫ１＝Ｌ、ＣＫ２＝Ｈとなっているが、ＣＫ１、ＣＫ２の論理レベルに関わらずＣＸ＝Ｈ、ＣＸＢ＝Ｌとなる。

出力停止期間ＴＳＴＯＰにおいて、ラッチ回路１３１は、キャパシター１１１の他端をＳＳ＝Ｈに設定する。具体的には、ＳＬ＝Ｈのとき、バッファー回路１２１は出力ノードＮＧをＳＧ＝Ｌに固定する。インバーター１４１の出力信号がＳＧ＝Ｌとなるので、ラッチ回路１３１は、ＳＧ＝Ｌを論理反転させたＳＳ＝Ｈを、キャパシター１１１の他端に設定する。これによりＣＸ＝ＳＳ＝Ｈとなり、キャパシター１１１の両端で論理レベルが同じになる。また、出力停止期間ＴＳＴＯＰにおいて、バッファー回路１２２は、キャパシター１１２の他端をＳＳＢ＝Ｌに設定する。具体的には、ＨＸＢ＝Ｌのとき、バッファー回路１２２は出力ノードＮＧＢをＳＧＢ＝Ｈに固定する。インバーター１４２の出力信号がＳＧＢ＝Ｈとなるので、ラッチ回路１３２は、ＳＧＢ＝Ｈを論理反転させたＳＳＢ＝Ｌを、キャパシター１１２の他端に設定する。これによりＣＸＢ＝ＳＳＢ＝Ｌとなり、キャパシター１１２の両端で論理レベルが同じになる。

ＳＧ＝Ｌのとき、ドライバー回路１５０はＣＫＱ１＝Ｌを出力する。またＳＧ＝Ｈのとき、ドライバー回路１５０はＣＫＱ２＝Ｈを出力する。このように、バッファー回路１２１、１２２の出力信号である信号ＳＧ、ＳＧＢの論理レベルが、信号ＨＸＢ、ＳＬによって固定されることで、クロック信号ＣＫＱ１、ＣＫＱ２の論理レベルが固定される。

通常動作期間ＴＮＯＲＭＡＬにおいて、ＥＮ＝ＨＸＢ＝Ｈであり、ＥＮＸ＝ＳＬ＝Ｌである。このとき、論理回路１０１はクロック信号ＣＫ１の論理反転信号を信号ＣＸとして出力する。論理回路１０２はクロック信号ＣＫ２の論理反転信号を信号ＣＸＢとして出力する。

信号ＳＳは、信号ＣＸと同じくクロック信号ＣＫ１の論理反転信号となる。インバーター１４１は、信号ＳＳの論理反転信号を出力するので、クロック信号ＣＫ１と同じ論理レベルの信号ＳＧを出力する。ドライバー回路１５０は、信号ＳＧと同じ論理レベル、即ちクロック信号ＣＫ１と同じ論理レベルのクロック信号ＣＫＱ１を出力する。また信号ＳＳＢは、信号ＣＸＢと同じくクロック信号ＣＫ２の論理反転信号となる。インバーター１４２は、信号ＳＳＢの論理反転信号を出力するので、クロック信号ＣＫ２と同じ論理レベルの信号ＳＧＢを出力する。ドライバー回路１５０は、信号ＳＧＢと同じ論理レベル、即ちクロック信号ＣＫ２と同じ論理レベルのクロック信号ＣＫＱ２を出力する。

上述したように、出力停止期間ＴＳＴＯＰにおいて、キャパシター１１１の両端においてＣＸ＝ＳＳ＝Ｈとなっているため、通常動作期間ＴＮＯＲＭＡＬにおいて最初に信号ＣＸがハイレベルからローレベルになったとき、信号ＳＳもハイレベルからローレベルになる。同様に、出力停止期間ＴＳＴＯＰにおいて、キャパシター１１２の両端においてＣＸＢ＝ＳＳＢ＝Ｌとなっているため、通常動作期間ＴＮＯＲＭＡＬにおいて最初に信号ＣＸＢがローレベルからハイレベルになったとき、信号ＳＳＢもローレベルからハイレベルになる。このように、出力停止期間ＴＳＴＯＰにおいてキャパシター１１１、１１２の両端の論理レベルを同一にしたことで、通常動作期間ＴＮＯＲＭＡＬにおいて信号を適正に伝送できる。

図３は、本実施形態に対する比較例の波形図である。図３には、図１において論理回路１０１及び論理回路１０２の両方をＮＡＮＤ回路にした場合の波形図を示す。論理回路１０２にはクロック信号ＣＫ２及びイネーブル信号ＥＮが入力されるものとする。

図３に示すように、出力停止期間ＴＳＴＯＰにおいて論理回路１０２はＣＸＢ＝Ｈを出力する。図２で説明したように、信号ＨＸＢによってＳＧＢ＝Ｈに固定されるので、ラッチ回路１３２は、ＳＳＢ＝Ｌを設定する。即ち、キャパシター１１２の一端がＣＸＢ＝Ｈであるにも関わらず、キャパシター１１２の他端がＳＳＢ＝Ｌとなっており、キャパシター１１２の両端で論理レベルが異なる。

この場合、通常動作期間ＴＮＯＲＭＡＬにおいて信号ＣＸＢが最初にハイレベルからローレベルになったとき、キャパシター１１２の他端の信号ＳＳＢがローレベルから更に引き下げられる。即ち信号ＳＳＢは電圧ＶＧＬから更に低い電圧となる。信号ＣＸＢがハイレベルになっても信号ＳＳＢがローレベル、即ち電圧ＶＧＬに戻るだけなので、信号ＳＳＢは常に電圧ＶＧＬ以下になる。この信号ＳＳＢが入力されたインバーター１４２は、ハイレベルの信号ＳＧＢを出力するので、信号ＳＧＢがハイレベルに固定され、クロック信号ＣＫＱ２がハイレベルに固定される。

このように、比較例では出力停止期間ＴＳＴＯＰにおいてキャパシター１１２の両端で論理レベルが異なるので、通常動作期間ＴＮＯＲＭＡＬにおいて適切なクロック信号ＣＫＱ２が得られない。一方、図２で説明した本実施形態の出力回路８０によれば、出力停止期間ＴＳＴＯＰにおいてキャパシター１１１、１１２の両端で論理レベルが同一なので、通常動作期間ＴＮＯＲＭＡＬにおいて適切なクロック信号ＣＫＱ１、ＣＫＱ２が得られる。

次に、図１に戻り、バッファー回路１２１、１２２の詳細構成例について説明する。まずバッファー回路１２１の詳細構成例を説明する。

インバーター１４１は、Ｐ型トランジスターＴＰ２とＮ型トランジスターＴＮ２とを含む。ラッチ回路１３１はＰ型トランジスターＴＰ４とＮ型トランジスターＴＮ４とを含む。バッファー回路１２１は、Ｐ型トランジスターＴＰ１、ＴＰ３とＮ型トランジスターＴＮ１、ＴＮ３とを更に含む。ＴＰ１～ＴＰ４は第１～第４Ｐ型トランジスターであり、ＴＮ１～ＴＮ４は第１～第４Ｎ型トランジスターである。

Ｐ型トランジスターＴＰ１、ＴＰ２は、ノードＮＧＨと出力ノードＮＧとの間に直列接続される。ノードＮＧＨは、電圧ＶＧＨが入力される第１電圧ノードである。出力ノードＮＧは第１バッファー回路出力ノードである。具体的には、Ｐ型トランジスターＴＰ１のソースはノードＮＧＨに接続され、Ｐ型トランジスターＴＰ１のドレインはＰ型トランジスターＴＰ２のソースに接続される。Ｐ型トランジスターＴＰ２のドレインは出力ノードＮＧに接続される。

Ｎ型トランジスターＴＮ１、ＴＮ２は、ノードＮＧＬと出力ノードＮＧとの間に直列接続される。ノードＮＧＬは、電圧ＶＧＬが入力される第２電圧ノードである。具体的には、Ｎ型トランジスターＴＮ１のソースはノードＮＧＬに接続され、Ｎ型トランジスターＴＮ１のドレインはＮ型トランジスターＴＮ２のソースに接続される。Ｎ型トランジスターＴＮ２のドレインは出力ノードＮＧに接続される。

Ｐ型トランジスターＴＰ３は、ノードＮＧＨと出力ノードＮＧとの間に設けられる。具体的には、Ｐ型トランジスターＴＰ３のソースはノードＮＧＨに接続され、Ｐ型トランジスターＴＰ３のドレインは出力ノードＮＧに接続される。

Ｎ型トランジスターＴＮ３は、ノードＮＧＬと出力ノードＮＧとの間に設けられる。具体的には、Ｎ型トランジスターＴＮ３のソースはノードＮＧＬに接続され、Ｎ型トランジスターＴＮ３のドレインは出力ノードＮＧに接続される。

Ｐ型トランジスターＴＰ４は、ノードＮＧＨと入力ノードＮＳとの間に設けられる。具体的には、Ｐ型トランジスターＴＰ４のソースはノードＮＧＨに接続され、Ｐ型トランジスターＴＰ４のドレインは入力ノードＮＳに接続される。

Ｎ型トランジスターＴＮ４は、ノードＮＧＬと入力ノードＮＳとの間に設けられる。具体的には、Ｎ型トランジスターＴＮ４のソースはノードＮＧＬに接続され、Ｎ型トランジスターＴＮ４のドレインは入力ノードＮＳに接続される。

論理回路１０１は、信号ＣＸをキャパシター１１１を介してＰ型トランジスターＴＰ２及びＮ型トランジスターＴＮ２のゲートに出力する。これにより、信号ＣＸがキャパシター１１１を介してインバーター１４１に入力される。

Ｐ型トランジスターＴＰ１及びＮ型トランジスターＴＮ３のゲートには、信号ＳＬが入力される。信号ＳＬは第１出力イネーブル信号である。図２に示すように、イネーブル信号ＥＮがローレベルであるとき信号ＳＬはハイレベルであり、イネーブル信号ＥＮがハイレベルであるとき信号ＳＬはローレベルである。Ｎ型トランジスターＴＮ１及びＰ型トランジスターＴＰ３のゲートには、ハイレベルの信号ＨＸが入力される。信号ＨＸは、出力停止期間ＴＳＴＯＰ及び通常動作期間ＴＮＯＲＭＡＬにおいてハイレベルである。

出力停止期間ＴＳＴＯＰにおいて、ＳＬ＝Ｈ、ＨＸ＝Ｈなので、ＴＰ１、ＴＰ３がオフであり、ＴＮ１、ＴＮ３がオンである。ＴＰ１がオフなのでインバーター１４１の出力ノードＮＧとノードＮＧＨ間はハイインピーダンスとなる。またＴＰ３がオフであり、ＴＮ３がオンなので、出力ノードＮＧがＳＧ＝Ｌに固定され、ＣＫＱ１＝Ｌとなる。

通常動作期間ＴＮＯＲＭＡＬにおいて、ＳＬ＝Ｌ、ＨＸ＝Ｈなので、ＴＰ１、ＴＮ１がオンであり、ＴＰ３、ＴＮ３がオフである。ＴＰ１、ＴＮ１がオンなのでインバーター１４１が動作状態となる。またＴＰ３、ＴＮ３がオフなので、信号ＳＧの論理レベルは固定されず、インバーター１４１が信号ＳＧを出力する。

Ｐ型トランジスターＴＰ４及びＮ型トランジスターＴＮ４のゲートは、出力ノードＮＧに接続される。即ち、ＴＰ４、ＴＮ４のゲートには信号ＳＧが入力される。ＳＧ＝ＬのときＴＰ４がオンであり、ＴＮ４がオフなので、ＴＰ４を介して入力ノードＮＳがＳＳ＝Ｈに設定される。ＳＧ＝ＨのときＴＰ４がオフであり、ＴＮ４がオンなので、ＴＮ４を介して入力ノードＮＳがＳＳ＝Ｌに設定される。このようにして、ラッチ回路１３１の機能が実現される。

次に、バッファー回路１２２の詳細構成例を説明する。インバーター１４２は、Ｐ型トランジスターＴＰ６とＮ型トランジスターＴＮ６とを含む。ラッチ回路１３２はＰ型トランジスターＴＰ８とＮ型トランジスターＴＮ８とを含む。バッファー回路１２２は、Ｐ型トランジスターＴＰ５、ＴＰ７とＮ型トランジスターＴＮ５、ＴＮ７とを更に含む。ＴＰ５～ＴＰ８は第４～第８Ｐ型トランジスターであり、ＴＮ５～ＴＮ８は第５～第８Ｎ型トランジスターである。

Ｐ型トランジスターＴＰ５、ＴＰ６は、ノードＮＧＨと出力ノードＮＧＢとの間に直列接続される。出力ノードＮＧＢは第２バッファー回路出力ノードである。具体的には、Ｐ型トランジスターＴＰ５のソースはノードＮＧＨに接続され、Ｐ型トランジスターＴＰ５のドレインはＰ型トランジスターＴＰ６のソースに接続される。Ｐ型トランジスターＴＰ６のドレインは出力ノードＮＧＢに接続される。

Ｎ型トランジスターＴＮ５、ＴＮ６は、ノードＮＧＬと出力ノードＮＧＢとの間に直列接続される。具体的には、Ｎ型トランジスターＴＮ５のソースはノードＮＧＬに接続され、Ｎ型トランジスターＴＮ５のドレインはＮ型トランジスターＴＮ６のソースに接続される。Ｎ型トランジスターＴＮ６のドレインは出力ノードＮＧＢに接続される。

Ｐ型トランジスターＴＰ７は、ノードＮＧＨと出力ノードＮＧＢとの間に設けられる。具体的には、Ｐ型トランジスターＴＰ７のソースはノードＮＧＨに接続され、Ｐ型トランジスターＴＰ７のドレインは出力ノードＮＧＢに接続される。

Ｎ型トランジスターＴＮ７は、ノードＮＧＬと出力ノードＮＧＢとの間に設けられる。具体的には、Ｎ型トランジスターＴＮ７のソースはノードＮＧＬに接続され、Ｎ型トランジスターＴＮ７のドレインは出力ノードＮＧＢに接続される。

Ｐ型トランジスターＴＰ８は、ノードＮＧＨと入力ノードＮＳＢとの間に設けられる。具体的には、Ｐ型トランジスターＴＰ８のソースはノードＮＧＨに接続され、Ｐ型トランジスターＴＰ８のドレインは入力ノードＮＳＢに接続される。

Ｎ型トランジスターＴＮ８は、ノードＮＧＬと入力ノードＮＳＢとの間に設けられる。具体的には、Ｎ型トランジスターＴＮ８のソースはノードＮＧＬに接続され、Ｎ型トランジスターＴＮ８のドレインは入力ノードＮＳＢに接続される。

論理回路１０２は、信号ＣＸＢをキャパシター１１２を介してＰ型トランジスターＴＰ６及びＮ型トランジスターＴＮ６のゲートに出力する。これにより、信号ＣＸＢがキャパシター１１２を介してインバーター１４２に入力される。

Ｐ型トランジスターＴＰ５及びＮ型トランジスターＴＮ７のゲートには、ローレベルの信号ＳＬＢが入力される。信号ＳＬＢは、出力停止期間ＴＳＴＯＰ及び通常動作期間ＴＮＯＲＭＡＬにおいてローレベルである。Ｎ型トランジスターＴＮ５及びＰ型トランジスターＴＰ７のゲートには、信号ＨＸＢが入力される。信号ＨＸＢは第２出力イネーブル信号である。図２に示すように、イネーブル信号ＥＮがローレベルであるとき信号ＨＸＢはローレベルであり、イネーブル信号ＥＮがハイレベルであるとき信号ＨＸＢはハイレベルである。

出力停止期間ＴＳＴＯＰにおいて、ＳＬＢ＝Ｌ、ＨＸＢ＝Ｌなので、ＴＰ５、ＴＰ７がオンであり、ＴＮ５、ＴＮ７がオフである。ＴＮ５がオフなのでインバーター１４２の出力ノードＮＧＢとノードＮＧＬ間はハイインピーダンスとなる。またＴＰ７がオンであり、ＴＮ７がオフなので、出力ノードＮＧＢがＳＧＢ＝Ｈに固定され、ＣＫＱ２＝Ｈとなる。

通常動作期間ＴＮＯＲＭＡＬにおいて、ＳＬＢ＝Ｌ、ＨＸＢ＝Ｈなので、ＴＰ５、ＴＮ５がオンであり、ＴＰ７、ＴＮ７がオフである。ＴＰ５、ＴＮ５がオンなのでインバーター１４２が動作状態となる。またＴＰ７、ＴＮ７がオフなので、信号ＳＧＢの論理レベルは固定されず、インバーター１４２が信号ＳＧＢを出力する。

Ｐ型トランジスターＴＰ８及びＮ型トランジスターＴＮ８のゲートは、出力ノードＮＧＢに接続される。即ち、ＴＰ８、ＴＮ８のゲートには信号ＳＧＢが入力される。ＳＧＢ＝ＬのときＴＰ８がオンであり、ＴＮ８がオフなので、ＴＰ８を介して入力ノードＮＳＢがＳＳＢ＝Ｈに設定される。ＳＧＢ＝ＨのときＴＰ８がオフであり、ＴＮ８がオンなので、ＴＮ８を介して入力ノードＮＳＢがＳＳＢ＝Ｌに設定される。このようにして、ラッチ回路１３２の機能が実現される。

２．論理回路の詳細構成例
図４は、論理回路１０１の詳細構成例である。図５は、論理回路１０２の詳細構成例である。上述したように、論理回路１０１はＮＡＮＤ回路であり、論理回路１０２はＮＯＲ回路である。

図４に示すように、論理回路１０１は、Ｐ型トランジスターＴＡＰ１～ＴＡＰ３とＮ型トランジスターＴＡＮ１～ＴＡＮ３とを含む。

Ｐ型トランジスターＴＡＰ１、ＴＡＰ２は、ノードＮＲＥＧと出力ノードＮＸとの間に直列接続される。ノードＮＲＥＧには、レギュレーター電圧ＶＲＥＧが供給される。Ｎ型トランジスターＴＡＮ１、ＴＡＮ２は、グランドノードＮＧＮと出力ノードＮＸとの間に直列接続される。Ｐ型トランジスターＴＡＰ３は、ノードＮＲＥＧと出力ノードＮＸとの間に接続される。Ｎ型トランジスターＴＡＮ３は、グランドノードＮＧＮと出力ノードＮＸとの間に接続される。

Ｐ型トランジスターＴＡＰ２及びＮ型トランジスターＴＡＮ２のゲートには、クロック信号ＣＫ１が入力される。Ｐ型トランジスターＴＡＰ１及びＮ型トランジスターＴＡＮ３のゲートには、グランド電圧が入力される。Ｎ型トランジスターＴＡＮ１及びＰ型トランジスターＴＡＰ３のゲートには、イネーブル信号ＥＮが入力される。

Ｐ型トランジスターＴＡＰ１はオンであり、Ｎ型トランジスターＴＡＮ３はオフである。これにより、Ｐ型トランジスターＴＡＰ２、ＴＡＰ３及びＮ型トランジスターＴＡＮ１、ＴＡＮ２がＮＡＮＤ回路と等価な構成となる。

図５に示すように、論理回路１０２は、Ｐ型トランジスターＴＢＰ１～ＴＢＰ３とＮ型トランジスターＴＢＮ１～ＴＢＮ３とを含む。接続構成は図４と同様であるため、説明を省略する。但し、各トランジスターのゲートに入力される信号が図４と異なる。

即ち、Ｐ型トランジスターＴＢＰ２及びＮ型トランジスターＴＢＮ２のゲートには、クロック信号ＣＫ２が入力される。Ｎ型トランジスターＴＢＮ１及びＰ型トランジスターＴＢＰ３のゲートには、レギュレーター電圧ＶＲＥＧが入力される。Ｐ型トランジスターＴＢＰ１及びＮ型トランジスターＴＡＮ３のゲートには、反転イネーブル信号ＥＮＸが入力される。

Ｎ型トランジスターＴＢＮ１はオンであり、Ｐ型トランジスターＴＢＰ３はオフである。これにより、Ｐ型トランジスターＴＢＰ１、ＴＢＰ２及びＮ型トランジスターＴＢＮ２、ＴＢＮ３がＮＯＲ回路と等価な構成となる。

図４、図５の詳細構成例によれば、ＮＡＮＤ回路である論理回路１０１と、ＮＯＲ回路である論理回路１０２とを、同一構成の回路で実現できる。これにより、論理回路１０１におけるクロック信号ＣＫ１の伝搬遅延と、論理回路１０２におけるクロック信号ＣＫ２の伝搬遅延とを同一にできる。クロック信号ＣＫ１、ＣＫ２の伝搬遅延が揃うことで、差動クロック信号であるクロック信号ＣＫＱ１、ＣＫＱ２の特性を向上できる。例えば差動クロック信号における正確なクロスポイントを実現できる。

３．出力回路の第２～第４構成例
出力回路８０の構成は図１に限定されず、クロック信号の規格に応じた種々の構成を想定できる。以下、その例を示す。なお以下では、既に説明した構成要素には同一の符号を付し、その構成要素についての説明を適宜に省略する。

図６は、出力回路８０の第２構成例である。図６では、出力回路８０は、ＰＥＣＬ規格のクロック信号であり且つシングルエンドのクロック信号を出力する。

出力回路８０は、論理回路１０１とキャパシター１１１とバッファー回路１２１とドライバー回路１５０とを含む。ドライバー回路１５０はＮ型トランジスターＴＤＮＡ１を含む。これらの構成及び動作は図１等で説明した通りであるため、説明を省略する。

図７は、出力回路８０の第３構成例である。図７では、出力回路８０は、ＬＶＤＳ（Low Voltage Differential Signaling）規格のクロック信号ＣＫＱ１、ＣＫＱ２を出力する。

出力回路８０は、論理回路１０１、１０２とキャパシター１１１、１１２とバッファー回路１２１、１２２と、ドライバー回路１５０とを含む。ドライバー回路１５０は、定電流回路ＩＳＢとＰ型トランジスターＴＤＰＢ１、ＴＤＰＢ２とＮ型トランジスターＴＤＮＢ１、ＴＤＮＢ２と抵抗ＲＯＳとを含む。ＴＤＰＢ１、ＴＤＰＢ２、ＴＤＮＢ１、ＴＤＮＢ２は、それぞれ第１ドライバー用Ｐ型トランジスター、第２ドライバー用Ｐ型トランジスター、第１ドライバー用Ｎ型トランジスター、第２ドライバー用Ｎ型トランジスターである。

定電流回路ＩＳＢは、電源ノードＮＶＤとノードＮ１との間に設けられる。ノードＮ１は第１ノードである。定電流回路ＩＳＢは例えばカレントミラー回路等により実現できる。

Ｐ型トランジスターＴＤＰＢ１は、ノードＮ１と出力ノードＮＱ１との間に設けられる。Ｐ型トランジスターＴＤＰＢ１のゲートには、信号ＳＧＢが入力される。具体的には、Ｐ型トランジスターＴＤＰＢ１のソースはノードＮ１に接続され、ドレインは出力ノードＮＱ１に接続される。

Ｎ型トランジスターＴＤＮＢ１は、出力ノードＮＱ１とノードＮ２との間に設けられる。Ｎ型トランジスターＴＤＮＢ１のゲートには、信号ＳＧＢが入力される。具体的には、Ｎ型トランジスターＴＤＮＢ１のドレインは出力ノードＮＱ１に接続され、ソースはノードＮ２に接続される。ノードＮ２は第２ノードである。抵抗ＲＯＳの一端がノードＮ２に接続され、他端がグランドノードに接続される。

Ｐ型トランジスターＴＤＰＢ２は、ノードＮ１と出力ノードＮＱ２との間に設けられる。Ｐ型トランジスターＴＤＰＢ２のゲートには、信号ＳＧが入力される。具体的には、Ｐ型トランジスターＴＤＰＢ２のソースはノードＮ１に接続され、ドレインは出力ノードＮＱ２に接続される。

Ｎ型トランジスターＴＤＮＢ２は、出力ノードＮＱ２とノードＮ２との間に設けられる。Ｎ型トランジスターＴＤＮＢ２のゲートには、信号ＳＧが入力される。具体的には、Ｎ型トランジスターＴＤＮＢ２のドレインは出力ノードＮＱ２に接続され、ソースはノードＮ２に接続される。

なお、バッファー回路１２１、１２２に供給される電圧ＶＧＨ、ＶＧＬは、ＬＶＤＳ規格に対応した電圧である。即ち、電圧ＶＧＨ、ＶＧＬは、ＬＶＤＳ規格のクロック信号における中心電圧１．２５Ｖに対して対称な電圧である。例えば、ＶＧＨ＝２Ｖ、ＶＧＬ＝０．５Ｖと設定される。これにより、バッファー回路１２１、１２２及びドライバー回路１５０が１．２５Ｖに対して対称に動作するので、差動クロック信号であるクロック信号ＣＫＱ１、ＣＫＱ２の特性を向上できる。例えば差動クロック信号における正確なクロスポイントを実現できる。

図８は、出力回路８０の第４構成例である。図８では、出力回路８０は、ＨＣＳＬ（High-speed Current Steering Logic）規格のクロック信号ＣＫＱ１、ＣＫＱ２を出力する。

出力回路８０は、論理回路１０１、１０２とキャパシター１１１、１１２とバッファー回路１２１、１２２と、ドライバー回路１５０とを含む。ドライバー回路１５０は、定電流回路ＩＳＢとＮ型トランジスターＴＤＮＣ１、ＴＤＮＣ２とを含む。ＴＤＮＣ１、ＴＤＮＣ２は、それぞれ第１ドライバー用Ｎ型トランジスター、第２ドライバー用Ｎ型トランジスターである。

定電流回路ＩＳＣは、電源ノードＮＶＤとノードＮ１との間に設けられる。ノードＮ１は第１ノードである。定電流回路ＩＳＣは例えばカレントミラー回路等により実現できる。

Ｎ型トランジスターＴＤＮＣ１は、ノードＮ１と出力ノードＮＱ１との間に設けられる。Ｎ型トランジスターＴＤＮＣ１のゲートには、信号ＳＧが入力される。具体的には、Ｎ型トランジスターＴＤＮＣ１のドレインはノードＮ１に接続され、ソースは出力ノードＮＱ１に接続される。

Ｎ型トランジスターＴＤＮＣ２は、ノードＮ１と出力ノードＮＱ２との間に設けられる。Ｎ型トランジスターＴＤＮＣ２のゲートには、信号ＳＧＢが入力される。具体的には、Ｎ型トランジスターＴＤＮＣ２のドレインはノードＮ１に接続され、ソースは出力ノードＮＱ２に接続される。

なお、バッファー回路１２１、１２２に供給される電圧ＶＧＨ、ＶＧＬは、Ｎ型トランジスターＴＤＮＣ１、ＴＤＮＣ２をオン又はオフする電圧であり、例えばＶＧＨ＝２Ｖ、ＶＧＬ＝０Ｖである。

４．電圧生成回路
図９は、出力回路８０の第１構成例において、電圧ＶＧＨ、ＶＧＬを生成する電圧生成回路８５の構成例である。電圧生成回路８５は、基準電圧出力回路１９３と第１電圧出力回路１９１と第２電圧出力回路１９２とを含む。

基準電圧出力回路１９３は、電圧Ｖ１、Ｖ２を出力する。電圧Ｖ１は、電圧ＶＧＨに対応した電圧である。クロック信号がＰＥＣＬ規格である場合、そのハイレベルの電圧に電圧Ｖ１が対応し、ローレベルの電圧にＶ２が対応する。基準電圧出力回路１９３は、電源ノードＮＶＤとグランドノードＮＧＮとの間に直列接続された抵抗ＲＥ１、ＲＥ２及び定電流回路ＩＳＥを含む。抵抗ＲＥ１、ＲＥ２の間のノードから電圧Ｖ１が出力され、抵抗ＲＥ２と定電流回路ＩＳＥの間のノードから電圧Ｖ２が出力される。

第１電圧出力回路１９１は、電圧Ｖ１に基づいて電圧ＶＧＨを出力する。第１電圧出力回路１９１は、演算増幅器ＯＰＧ１とＮ型トランジスターＴＧ１と定電流回路ＩＳＧ１とを含む。Ｎ型トランジスターＴＧ１と定電流回路ＩＳＧ１は、電源ノードＮＶＤとグランドノードＮＧＮとの間に接続される。演算増幅器ＯＰＧ１の非反転入力ノードには、電圧Ｖ１が入力される。演算増幅器ＯＰＧ１の反転入力ノードには、Ｎ型トランジスターＴＧ１と定電流回路ＩＳＧ１の間のノードが接続される。この構成により、演算増幅器ＯＰＧ１は、電圧ＶＧＨ＝Ｖ１＋Ｖｔｈ＋ΔＶＨを出力する。ＶｔｈはＮ型トランジスターＴＧ１のしきい値電圧である。

第２電圧出力回路１９２は、電圧Ｖ２に基づいて電圧ＶＧＬを出力する。第２電圧出力回路１９２は、演算増幅器ＯＰＧ２とＮ型トランジスターＴＧ２と定電流回路ＩＳＧ２とを含む。Ｎ型トランジスターＴＧ２と定電流回路ＩＳＧ２は、電源ノードＮＶＤとグランドノードＮＧＮとの間に接続される。演算増幅器ＯＰＧ２の非反転入力ノードには、電圧Ｖ２が入力される。演算増幅器ＯＰＧ２の反転入力ノードには、Ｎ型トランジスターＴＧ２と定電流回路ＩＳＧ２の間のノードが接続される。この構成により、演算増幅器ＯＰＧ２は、電圧ＶＧＬ＝Ｖ２＋Ｖｔｈ＋ΔＶＬを出力する。ＶｔｈはＮ型トランジスターＴＧ２のしきい値電圧である。

５．回路装置、発振器
図１０は、本実施形態の出力回路８０を含む回路装置２０及び発振器４の構成例である。発振器４は、回路装置２０と振動子１０とを含む。振動子１０は回路装置２０に電気的に接続されている。例えば振動子１０及び回路装置２０を収納するパッケージの内部配線、ボンディングワイヤー又は金属バンプ等を用いて、振動子１０と回路装置２０は電気的に接続されている。

振動子１０は、電気的な信号により機械的な振動を発生する素子である。振動子１０は、例えば水晶振動片などの振動片により実現できる。具体的には、カット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動片などにより実現できる。振動子１０は、例えば厚みすべり振動型以外の振動片や、水晶以外の材料で形成された圧電振動片などの種々の振動片により実現してもよい。例えば、ＳＡＷ（Surface Acoustic Wave）共振子や、シリコン基板を用いて形成されたＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。

回路装置２０は、ＩＣ（Integrated Circuit）と呼ばれる集積回路装置である。例えば回路装置２０は、半導体プロセスにより製造されるＩＣであり、半導体基板上に回路素子が形成された半導体チップである。回路装置２０は、発振回路３０と制御回路５０と出力回路８０と電圧生成回路８５と電圧レギュレーター９０と端子Ｔ１、Ｔ２、ＴＣＫ１、ＴＣＫ２とを含む。なお、本実施形態は図１０の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。例えば、回路装置２０は、種々の設定データを記憶する不揮発性メモリーを更に含んでもよい。或は、制御回路５０が発振周波数の温度補償を行う場合には、回路装置２０が温度センサーを更に含んでもよい。

端子Ｔ１、Ｔ２、ＴＣＫ１、ＴＣＫ２は回路装置２０の例えばパッドである。端子Ｔ１は、振動子１０の一端に電気的に接続され、端子Ｔ２は、振動子１０の他端に電気的に接続される。例えば振動子１０及び回路装置２０を収納するパッケージの内部配線、ボンディングワイヤー又は金属バンプ等を用いて、振動子１０と端子Ｔ１、Ｔ２は電気的に接続されている。端子ＴＣＫ１、ＴＣＫ２は、回路装置２０により生成されたクロック信号ＣＫＱ１、ＣＫＱ２が出力される端子である。端子ＴＣＫ１、ＴＣＫ２は、発振器４の外部接続用の外部端子に電気的に接続されている。例えばパッケージの内部配線、ボンディングワイヤー又は金属バンプ等を用いて、端子ＴＣＫ１、ＴＣＫ２と外部端子は電気的に接続されている。そして発振器４の外部端子は外部デバイスに電気的に接続される。

電圧レギュレーター９０は、電源電圧ＶＤＤをレギュレートすることでレギュレーター電圧ＶＲＥＧを生成する。電圧レギュレーター９０は、例えば、演算増幅器と抵抗とを含む負帰還回路により実現できる。

発振回路３０は振動子１０を発振させる回路である。例えば発振回路３０は、端子Ｔ１及び端子Ｔ２に電気的に接続され、振動子１０を発振させることで発振信号ＯＳＣを出力する。発振回路３０としては、例えばピアース型、コルピッツ型、インバーター型又はハートレー型などの種々のタイプの発振回路を用いることができる。

出力回路８０は、波形整形回路８１とレベルシフター８２とドライバー回路１５０とを含む。

波形整形回路８１は、発振信号ＯＳＣに基づいてクロック信号ＣＫ１、ＣＫ２を生成する。例えば、波形整形回路８１は、発振信号ＯＳＣから矩形波のクロック信号を生成する回路と、矩形波のクロック信号を差動クロック信号に変換することでクロック信号ＣＫ１、ＣＫ２を出力する回路と、を含む。或は、波形整形回路８１は、矩形波のクロック信号を分周する分周回路を更にふくんでもよい。この場合、分周クロック信号が差動クロック信号に変換される。

レベルシフター８２は、図１等で説明した論理回路１０１、１０２及びバッファー回路１２１、１２２に対応する。

ドライバー回路１５０は、図１等で説明したように、バッファー回路１２１、１２２からの信号ＳＧ、ＳＧＢに基づいてクロック信号ＣＫＱ１、ＣＫＱ２を出力する。

制御回路５０は、回路装置２０における種々の制御を行う。制御回路５０は、レベルシフター８２を制御する。具体的には、制御回路５０は、レベルシフター８２にイネーブル信号ＥＮ、反転イネーブル信号ＥＮＸ、信号ＳＬ、信号ＨＸ、信号ＳＬＢ及び信号ＨＸＢを出力する。また制御回路５０は、発振回路３０を制御する。例えば、制御回路５０は発振周波数の温度補償を行う。即ち、制御回路５０は、発振周波数の温度特性をキャンセル又は低減する処理を行う。温度補償を実現する手法としては、例えば多項式を近似する温度補償電圧を生成する手法、又はフラクショナルＮ－ＰＬＬ回路の小数分周比を温度に応じて制御する手法、又はデジタルシンセサイザーを用いる手法等を想定できる。なお、温度補償を実現する手法については図１１、図１２においても説明している。本実施形態の出力回路８０は、図１１、図１２の回路装置２０、２１の一方又は両方に適用できる。

次に本実施形態の発振器４の構造例を説明する。図１１に発振器４の第１の構造例を示す。発振器４は、振動子１０と、回路装置２０と、振動子１０及び回路装置２０を収容するパッケージ１５を有する。パッケージ１５は、例えばセラミック等により形成され、その内側に収容空間を有しており、この収容空間に振動子１０及び回路装置２０が収容されている。収容空間は気密封止されており、望ましくは真空に近い状態である減圧状態になっている。パッケージ１５により、振動子１０及び回路装置２０を衝撃、埃、熱、湿気等から好適に保護することができる。

パッケージ１５はベース１６とリッド１７を有する。具体的にはパッケージ１５は、振動子１０及び回路装置２０を支持するベース１６と、ベース１６との間に収容空間を形成するようにベース１６の上面に接合されたリッド１７とにより構成されている。そして振動子１０は、ベース１６の内側に設けられた段差部に端子電極を介して支持されている。また回路装置２０は、ベース１６の内側底面に配置されている。具体的には回路装置２０は、能動面がベース１６の内側底面に向くように配置されている。能動面は回路装置２０の回路素子が形成される面である。また回路装置２０のパッドである端子にバンプＢＭＰが形成されている。そして回路装置２０は、バンプＢＭＰを介してベース１６の内側底面に支持される。バンプＢＭＰは例えば金属バンプであり、導電性を有する。このバンプＢＭＰやパッケージ１５の内部配線や端子電極などを介して、振動子１０と回路装置２０が電気的に接続される。また回路装置２０は、バンプＢＭＰやパッケージ１５の内部配線を介して、発振器４の外部端子１８、１９に電気的に接続される。外部端子１８、１９は、パッケージ１５の外側底面に形成されている。外部端子１８、１９は、外部配線を介して外部デバイスに接続される。外部配線は、例えば外部デバイスが実装される回路基板に形成される配線などである。これにより外部デバイスに対してクロック信号などを出力できるようになる。

なお図１１では、回路装置２０の能動面が下方に向くように回路装置２０がフリップ実装されているが、本実施形態はこのような実装には限定されない。例えば回路装置２０の能動面が振動子１０に対向するように回路装置２０を実装してもよい。

図１２に発振器４の第２の構造例を示す。図１２の発振器４は、振動子１０と回路装置２０と回路装置２１を含む。また発振器４は、振動子１０及び回路装置２０を収容するパッケージ１５と、パッケージ１５及び回路装置２１を収容するパッケージ５を含む。パッケージ１５、パッケージ５は、各々、第１パッケージ、第２パッケージである。

そして本実施形態では、パッケージ１５に収容される回路装置２０が第１温度補償処理を行い、パッケージ５に収容される回路装置２１が第２温度補償処理を行う。例えば振動子１０及び回路装置２０がパッケージ１５に収容されることで、例えばアナログ方式の第１温度補償処理を行う温度補償型の発振器１４が構成される。そして、アナログ方式の第１温度補償処理を行う発振器１４と、デジタル方式の第２温度補償処理を行う回路装置２１とがパッケージ５に収容されることで、高精度のクロック信号を生成する発振器４が構成される。回路装置２１は、デジタル方式で微調整の第２温度補償処理を行う補正ＩＣと呼ぶこともできる。

具体的にはパッケージ５は、例えばセラミック等により形成され、その内側に収容空間を有している。この収容空間に、振動子１０及び回路装置２０がパッケージ１５に収容された発振器１４と、回路装置２１とが収容されている。パッケージ５により、回路装置２１及び発振器１４を衝撃、埃、熱、湿気等から好適に保護することができる。

パッケージ５はベース６とリッド７を有する。具体的にはパッケージ５は、発振器１４及び回路装置２１を支持するベース６と、ベース６との間に収容空間を形成するようにベース６の上面に接合されたリッド７とにより構成されている。ベース６は、その内側に、上面に開口する第１凹部と、第１凹部の底面に開口する第２凹部を有する。回路装置２１は、第１凹部の底面に支持されている。例えば回路装置２１は、端子電極を介して底面の段差部に支持されている。また発振器１４は、第２凹部の底面に支持されている。例えば発振器１４は、端子電極を介して底面の段差部に支持されている。またベース６は、第２凹部の底面に開口する第３凹部を有しており、この第３凹部に回路部品１２が配置される。配置される回路部品１２としては、例えばコンデンサーや温度センサーなどを想定できる。

回路装置２１は、例えばボンディングワイヤーＢＷや、段差部に形成された端子電極や、パッケージ５の内部配線を介して、発振器１４の端子に電気的に接続される。これにより発振器１４からのクロック信号や温度検出信号を回路装置２１に入力できるようになる。また回路装置２１は、ボンディングワイヤーＢＷや、段差部に形成された端子電極や、パッケージ５の内部配線を介して、発振器４の外部端子８、９に電気的に接続される。外部端子８、９は、パッケージ５の外側底面に形成されている。外部端子８、９は、外部配線を介して外部デバイスに接続される。外部配線は、例えば外部デバイスが実装される回路基板に形成される配線などである。これにより外部デバイスに対してクロック信号などを出力できるようになる。なお発振器１４の端子と外部端子８、９を電気的に接続するようにしてもよい。

なお図１２では発振器１４の上方向に回路装置２１を配置しているが、発振器１４の下方向に回路装置２１を配置するようにしてもよい。ここで上方向はパッケージ５の底面からリッド７に向かう方向であり、下方向はその反対方向である。また発振器１４の側方に回路装置２１を設けてもよい。即ち発振器４の上面視において発振器１４と回路装置２１とが並ぶように配置する。

次に回路装置２１について説明する。回路装置２１は、発振器１４で生成されたクロック信号である第１発振器クロック信号が、基準クロック信号として入力されるクロック信号生成回路を含む。そしてクロック信号生成回路が生成したクロック信号が、発振器４の出力クロック信号として外部に出力される。例えば回路装置２１のクロック信号生成回路は、発振器１４からの第１発振器クロック信号が基準クロック信号として入力されるフラクショナル－Ｎ型のＰＬＬ回路により構成される。このＰＬＬ回路は、第１発振器クロック信号である基準クロック信号と、ＰＬＬ回路の出力クロック信号を分周回路により分周したフィードバッククロック信号との位相比較を行う。そしてデルタシグマ変調回路を用いて小数の分周比を設定することで、フラクショナル－Ｎ型のＰＬＬ回路が実現される。また回路装置２１が含む制御回路が、温度補償データに基づいて、ＰＬＬ回路に設定される分周比データの補正処理を行うことで、第２温度補償処理が実現される。またクロック信号生成回路を、ダイレクトデジタルシンセサイザーにより構成してもよい。この場合には、第１発振器クロック信号を基準クロック信号として動作するダイレクトデジタルシンセサイザーに対して、温度補償データにより補正された周波数制御データを入力することで、第２温度補償処理が実現される。

図１２の発振器４によれば、振動子１０を発振させる回路装置２０が第１温度補償処理を行うことで、第１回路装置である回路装置２０から出力される第１発振器クロック信号の周波数温度特性での周波数変動量を小さくできる。そして第２回路装置である回路装置２１が、回路装置２０からの第１発振器クロック信号に基づいてクロック信号を生成する際に第２温度補償処理を行う。このように回路装置２０により第１温度補償処理を行った後に、回路装置２１により第２温度補償処理を行うことで、温度計測結果の揺らぎなどを原因とする周波数のマイクロジャンプを小さくすることなどが可能になり、発振器４のクロック周波数の高精度化等を実現できるようになる。また図１２の発振器４では、回路装置２０に設けられる温度センサーを用いて第１温度補償処理を行うと共に、この温度センサーの温度検出信号が、回路装置２０から出力されて回路装置２１に入力されるようにしてもよい。そして回路装置２１が、入力された温度検出信号に基づいて第２温度補償処理を行ってもよい。このようにすれば、回路装置２０での第１温度補償処理と、回路装置２１での第２温度補償処理を、同じ温度センサーからの温度検出信号に基づいて行うことが可能になるため、より適正な温度補償処理を実現できるようになる。この場合に回路装置２０に内蔵される温度センサーと振動子１０との距離は、当該温度センサーと回路装置２１との距離よりも短くなる。従って、デジタル方式の温度補償処理を行うことで発熱量が多い回路装置２１と、振動子１０との距離を離すことができ、回路装置２１の発熱が温度センサーの温度検出結果に及ぼす悪影響を低減できる。従って、振動子１０についての温度を、回路装置２０に内蔵される温度センサーを用いて、より正確に計測することが可能になる。

６．電子機器、移動体
図１３に、本実施形態の回路装置２０を含む電子機器５００の構成例を示す。電子機器５００は、本実施形態の回路装置２０と、回路装置２０の発振回路３０の発振信号に基づくクロック信号により動作する処理装置５２０を含む。具体的には電子機器５００は、本実施形態の回路装置２０を有する発振器４を含み、処理装置５２０は、発振器４からのクロック信号に基づいて動作する。また電子機器５００は、アンテナＡＮＴ、通信インターフェース５１０、操作インターフェース５３０、表示部５４０、メモリー５５０を含むことができる。なお電子機器５００は図１３の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

電子機器５００は、例えば基地局又はルーター等のネットワーク関連機器、距離、時間、流速又は流量等の物理量を計測する高精度の計測機器、生体情報を測定する生体情報測定機器、或いは車載機器などである。生体情報測定機器は例えば超音波測定装置、脈波計又は血圧測定装置等である。車載機器は自動運転用の機器等である。また電子機器５００は、頭部装着型表示装置や時計関連機器などのウェアラブル機器、ロボット、印刷装置、投影装置、スマートフォン等の携帯情報端末、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などであってもよい。

また電子機器５００としては、５Ｇなどの次世代移動通信システムに用いられる機器がある。例えば次世代移動通信システムの基地局、リモートレディオヘッド（ＲＲＨ）又は携帯通信端末などの種々の機器に本実施形態の回路装置２０を用いることができる。次世代移動通信システムでは、時刻同期等のために高精度のクロック周波数が要望されており、高精度のクロック信号を生成できる本実施形態の回路装置２０の適用例として好適である。

通信インターフェース５１０は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。プロセッサーである処理装置５２０は、電子機器５００の制御処理や、通信インターフェース５１０を介して送受信されるデータの種々のデジタル処理などを行う。処理装置５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作インターフェース５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。メモリー５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーにより実現できる。

図１４に、本実施形態の回路装置２０を含む移動体の例を示す。移動体は、本実施形態の回路装置２０と、回路装置２０の発振回路３０の発振信号に基づくクロック信号により動作する処理装置２２０を含む。具体的には移動体は、本実施形態の回路装置２０を有する発振器４を含み、処理装置２２０は、発振器４からのクロック信号に基づいて動作する。本実施形態の回路装置２０は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。図１４は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、本実施形態の回路装置２０が組み込まれる。具体的には、移動体である自動車２０６は、制御装置２０８を含み、制御装置２０８は、本実施形態の回路装置２０を含む発振器４と、発振器４により生成されたクロック信号に基づき動作する処理装置２２０を含む。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。例えば制御装置２０８により、自動車２０６の自動運転を実現してもよい。なお本実施形態の回路装置２０が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６等の移動体に設けられるメーターパネル機器やナビゲーション機器などの種々の車載機器に組み込むことが可能である。

以上に説明したように本実施形態の出力回路は、第１論理回路と第１キャパシターと第１バッファー回路とドライバー回路と、を含む。第１論理回路は、第１クロック信号が入力され、イネーブル信号がアクティブであるとき第１クロック信号に基づくクロック信号を出力する。第１バッファー回路は、第１論理回路の出力信号である第１論理回路出力信号が、第１キャパシターを介して入力される。ドライバー回路は、第１バッファー回路の出力信号である第１バッファー回路出力信号に基づいて、第１出力クロック信号を出力する。第１論理回路は、イネーブル信号が非アクティブのとき、第１論理回路出力信号のレベルを、第１バッファー回路の入力ノードである第１バッファー回路入力ノードと同じ論理レベルに設定する。

本実施形態によれば、第１論理回路出力信号が第１キャパシターを介して第１バッファー回路に入力されるので、第１論理回路出力信号が第１キャパシターによりＤＣカットされる。これにより、第１論理回路の電源と第１バッファー回路の電源に様々な電圧を用いることができるので、様々な電圧仕様に対応できる。また、イネーブル信号が非アクティブのとき第１論理回路出力信号が第１バッファー回路入力ノードと同じ論理レベルに設定されるので、第１キャパシターの両端で信号の論理レベルが同一になる。これにより、第１バッファー回路に適正な信号レベルが入力されるようになるので、出力回路が適正な第１クロック信号を出力できる。

また本実施形態では、第１バッファー回路は、第１インバーターと第１ラッチ回路とを含んでもよい。第１インバーターは、第１論理回路出力信号が第１キャパシターを介して入力されてもよい。第１ラッチ回路は、第１バッファー回路入力ノードを、第１インバーターの出力信号の論理反転レベルに設定することでラッチ動作を行ってもよい。

第１論理回路出力ノードと第１バッファー回路入力ノードの間に第１キャパシターが設けられるので、第１クロック信号が低周波数である場合に第１バッファー回路入力ノードが一次的に不定状態となるおそれがある。この点、本実施形態によれば第１ラッチ回路がラッチ動作を行うことで、第１バッファー回路入力ノードの論理レベルが設定される。

また本実施形態では、出力回路は、第２論理回路と第２キャパシターと第２バッファー回路とを含んでもよい。第２論理回路は、第１クロック信号に対して差動の第２クロック信号が入力され、イネーブル信号がアクティブのとき第２クロック信号に基づくクロック信号を出力してもよい。第２バッファー回路は、第２論理回路の出力信号である第２論理回路出力信号が、第２キャパシターを介して入力されてもよい。ドライバー回路は、第１バッファー回路出力信号と、第２バッファー回路の出力信号である第２バッファー回路出力信号とに基づいて、第１出力クロック信号と第２出力クロック信号とを出力してもよい。第２出力クロック信号は、第１出力クロック信号に対して差動のクロック信号であってもよい。第２バッファー回路は、イネーブル信号が非アクティブのとき、第２論理回路出力信号のレベルを、第２バッファー回路の入力ノードである第２バッファー回路入力ノードと同じ論理レベルに設定してもよい。

このようにすれば、第２論理回路出力信号が第２キャパシターを介して第２バッファー回路に入力されるので、第２論理回路出力信号が第２キャパシターによりＤＣカットされる。これにより、第２論理回路の電源と第２バッファー回路の電源に様々な電圧を用いることができるので、様々な電圧仕様に対応できる。また、イネーブル信号が非アクティブのとき第２バッファー回路入力ノードが第２論理回路出力信号と同じ論理レベルに設定されるので、第２キャパシターの両端で信号の論理レベルが同一になる。これにより、第２バッファー回路に適正な信号レベルが入力されるようになるので、出力回路が適正な第２クロック信号を出力できる。

また本実施形態では、第１バッファー回路は、第１インバーターと第１ラッチ回路とを含んでもよい。第１インバーターは、第１論理回路出力信号が第１キャパシターを介して入力されてもよい。第１ラッチ回路は、第１バッファー回路入力ノードを、第１インバーターの出力信号の論理反転レベルに設定することでラッチ動作を行ってもよい。第２バッファー回路は、第２インバーターと第２ラッチ回路とを含んでもよい。第２インバーターは、第２論理回路出力信号が第２キャパシターを介して入力されてもよい。第２ラッチ回路は、第２バッファー回路入力ノードを、第２インバーターの出力信号の論理反転レベルに設定することでラッチ動作を行ってもよい。

第２論理回路出力ノードと第２バッファー回路入力ノードの間に第２キャパシターが設けられるので、第２クロック信号が低周波数である場合に第２バッファー回路入力ノードが一次的に不定状態となるおそれがある。この点、本実施形態によれば第２ラッチ回路がラッチ動作を行うことで、第２バッファー回路入力ノードの論理レベルが設定される。

また本実施形態では、第１論理回路はＮＡＮＤ回路であってもよい。ＮＡＮＤ回路は、第１クロック信号とイネーブル信号の否定論理積を、第１論理回路出力信号として出力してもよい。第２論理回路はＮＯＲ回路であってもよい。ＮＯＲ回路は、第２クロック信号と、イネーブル信号の論理反転信号との否定論理和を、第２論理回路出力信号として出力してもよい。

第１出力クロック信号と第２出力クロック信号は差動であるため、イネーブル信号が非アクティブのとき第１出力クロック信号と第２出力クロック信号を差動の状態で停止することが望ましい。本実施形態によれば、第１論理回路がハイレベルを出力し、第２論理回路がローレベルを出力する。このとき、第１インバーターはローレベルを出力し、第２インバーターはハイレベルを出力するので、第１出力クロック信号と第２出力クロック信号を差動の状態で停止できる。そして、第１キャパシターの両端の論理レベルが同一になる。同様に、第２キャパシターの両端の論理レベルが同一になる。

また本実施形態では、ドライバー回路は、ＰＥＣＬ規格の第１出力クロック信号を出力してもよい。

ＰＥＣＬ規格のクロック信号は、電源電圧を基準に出力される。一方、第１論理回路の電源としては、例えば回路装置の内部電源等を採用してもよい。本実施形態によれば、第１論理回路出力信号が第１キャパシターを介して第１バッファー回路に入力されるので、第１論理回路の電源と、ＰＥＣＬ規格のクロック信号の基準である電源電圧とについて、様々な電圧仕様に対応できる。

また本実施形態では、ドライバー回路は、第１ドライバー用Ｎ型トランジスターを有してもよい。第１ドライバー用Ｎ型トランジスターは、電源ノードと出力回路の第１出力ノードとの間に設けられ、ゲートに第１バッファー回路出力信号又は第２バッファー回路出力信号が入力されてもよい。

このようにすれば、ＰＥＣＬ規格の第１出力クロック信号を出力するドライバー回路を、実現できる。

また本実施形態では、ドライバー回路は、ＬＶＤＳ規格の第１出力クロック信号及び第２出力クロック信号を出力してもよい。

本実施形態では、ドライバー回路は、ＬＶＤＳ規格に規定された電圧のクロック信号を出力する。このとき、第１バッファー回路及び第２バッファー回路は、クロック信号の電圧に応じた適正な電源で動作することが望ましい。本実施形態によれば、第１論理回路出力信号が第１キャパシターを介して第１バッファー回路に入力され、第２論理回路出力信号が第２キャパシターを介して第２バッファー回路に入力されるので、ＬＶＤＳ規格のクロック信号に応じて、様々な電圧仕様に対応できる。

また本実施形態では、ドライバー回路は、定電流回路と第１ドライバー用Ｐ型トランジスターと第１ドライバー用Ｎ型トランジスターと第２ドライバー用Ｐ型トランジスターと第２ドライバー用Ｎ型トランジスターとを有してもよい。定電流回路は、電源ノードと第１ノードとの間に設けられてもよい。第１ドライバー用Ｐ型トランジスターは、第１ノードと、出力回路の第１出力ノードとの間に設けられ、ゲートに第１バッファー回路出力信号又は第２バッファー回路出力信号が入力されてもよい。第１ドライバー用Ｎ型トランジスターは、第１出力ノードとグランドノードとの間に設けられ、ゲートに第１バッファー回路出力信号又は第２バッファー回路出力信号が入力されてもよい。第２ドライバー用Ｐ型トランジスターは、第１ノードと、出力回路の第２出力ノードとの間に設けられ、ゲートに第２バッファー回路出力信号又は第１バッファー回路出力信号が入力されてもよい。第２ドライバー用Ｎ型トランジスターは、第２出力ノードとグランドノードとの間に設けられ、ゲートに第２バッファー回路出力信号又は第１バッファー回路出力信号が入力されてもよい。

このようにすれば、ＬＶＤＳ規格の第１出力クロック信号及び第２出力クロック信号を出力するドライバー回路を、実現できる。

また本実施形態では、ドライバー回路は、ＨＣＳＬ規格の第１出力クロック信号及び第２出力クロック信号を出力してもよい。

本実施形態では、ドライバー回路は、ＨＣＳＬ規格に規定された電圧のクロック信号を出力する。このとき、第１バッファー回路及び第２バッファー回路は、クロック信号の電圧に応じた適正な電源で動作することが望ましい。本実施形態によれば、第１論理回路出力信号が第１キャパシターを介して第１バッファー回路に入力され、第２論理回路出力信号が第２キャパシターを介して第２バッファー回路に入力されるので、ＨＣＳＬ規格のクロック信号に応じて、様々な電圧仕様に対応できる。

また本実施形態では、ドライバー回路は、定電流回路と第１ドライバー用Ｎ型トランジスターと第２ドライバー用Ｎ型トランジスターとを含んでもよい。定電流回路は、電源ノードと第１ノードとの間に設けられてもよい。第１ドライバー用Ｎ型トランジスターは、第１ノードと、出力回路の第１出力ノードとの間に設けられ、ゲートに第１バッファー回路出力信号又は第２バッファー回路出力信号が入力されてもよい。第２ドライバー用Ｎ型トランジスターは、第１ノードと、出力回路の第２出力ノードとの間に設けられ、ゲートに第２バッファー回路出力信号又は第１バッファー回路出力信号が入力されてもよい。

このようにすれば、ＨＣＳＬ規格の第１出力クロック信号及び第２出力クロック信号を出力するドライバー回路を、実現できる。

また本実施形態では、第１バッファー回路は、第１Ｐ型トランジスター及び第２Ｐ型トランジスターと、第１Ｎ型トランジスター及び第２Ｎ型トランジスターと、第３Ｐ型トランジスターと、第３Ｎ型トランジスターと、第４Ｐ型トランジスターと、第４Ｎ型トランジスターと、を有してもよい。第１Ｐ型トランジスター及び第２Ｐ型トランジスターは、第１出力クロック信号のハイレベルに対応した第１電圧が入力される第１電圧ノードと、第１バッファー回路の出力ノードである第１バッファー回路出力ノードとの間に電気的に直列接続されてもよい。第１Ｎ型トランジスター及び第２Ｎ型トランジスターは、第１出力クロック信号のローレベルに対応した第２電圧が入力される第２電圧ノードと、第１バッファー回路出力ノードとの間に電気的に直列接続されてもよい。第３Ｐ型トランジスターは、第１電圧ノードと第１バッファー回路出力ノードとの間に設けられてもよい。第３Ｎ型トランジスターは、第２電圧ノードと第１バッファー回路出力ノードとの間に設けられてもよい。第４Ｐ型トランジスターは、第１電圧ノードと第１バッファー回路入力ノードとの間に設けられてもよい。第４Ｎ型トランジスターは、第２電圧ノードと第１バッファー回路入力ノードとの間に設けられてもよい。第１論理回路は、第１論理回路出力信号を、第１キャパシターを介して、第２Ｐ型トランジスター及び第２Ｎ型トランジスターのゲートに出力してもよい。第１Ｐ型トランジスター及び第３Ｎ型トランジスターのゲートには、イネーブル信号が非アクティブであるときローレベルであり且つイネーブル信号がアクティブであるときハイレベルである第１出力イネーブル信号が、入力されてもよい。第１Ｎ型トランジスター及び第３Ｐ型トランジスターのゲートには、ハイレベルが入力されてもよい。第４Ｐ型トランジスター及び第４Ｎ型トランジスターのゲートは、第１バッファー回路出力ノードに電気的に接続されてもよい。

このようにすれば、第１バッファー回路出力信号がローレベルのとき、第４Ｐ型トランジスターがオンであり、第４Ｎ型トランジスターがオフである。これにより、第４Ｐ型トランジスターを介して第１バッファー回路入力ノードがハイレベルに設定される。第１バッファー回路出力信号がハイレベルのとき、第４Ｐ型トランジスターがオフであり、第４Ｎ型トランジスターがオンである。これにより、第４Ｎ型トランジスターを介して第１バッファー回路入力ノードがハイレベルに設定される。このように、第４Ｐ型トランジスター及び第４Ｎ型トランジスターにより第１ラッチ回路の機能が実現される。また本実施形態によれば、イネーブル信号が非アクティブのとき、第１Ｐ型トランジスター及び第１Ｎ型トランジスターがオンなので、第１インバーターが動作状態となる。このように、第１Ｐ型トランジスター及び第１Ｎ型トランジスターにより第１インバーターの機能が実現される。

また本実施形態の回路装置は、振動子を発振させる発振回路と、上記のいずれかに記載され、発振回路の発振信号に基づいて第１出力クロック信号を出力する出力回路と、を含む。

また本実施形態の発振器は、上記の回路装置と、振動子と、を含む。

また本実施形態の電子機器は、上記の回路装置と、回路装置からの第１出力クロック信号により動作する処理装置と、を含む。

また本実施形態の移動体は、上記の回路装置と、回路装置からの第１出力クロック信号により動作する処理装置と、を含む。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また出力回路、回路装置、発振器、電子機器及び移動体等の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

４…発振器、５…パッケージ、６…ベース、７…リッド、８，９…外部端子、１０…振動子、１２…回路部品、１４…発振器、１５…パッケージ、１６…ベース、１７…リッド、１８，１９…外部端子、２０，２１…回路装置、３０…発振回路、５０…制御回路、８０…出力回路、８１…波形整形回路、８２…レベルシフター、８５…電圧生成回路、９０…電圧レギュレーター、１０１，１０２…論理回路、１１１，１１２…キャパシター、１２１，１２２…バッファー回路、１３１，１３２…ラッチ回路、１４１，１４２…インバーター、１５０…ドライバー回路、１９１…第１電圧出力回路、１９２…第２電圧出力回路、１９３…基準電圧出力回路、２０６…自動車、２０７…車体、２０８…制御装置、２０９…車輪、２２０…処理装置、５００…電子機器、５１０…通信インターフェース、５２０…処理装置、５３０…操作インターフェース、５４０…表示部、５５０…メモリー、ＡＮＴ…アンテナ、ＢＭＰ…バンプ、ＢＷ…ボンディングワイヤー、ＣＫ１，ＣＫ２…クロック信号、ＣＫＱ１，ＣＫＱ２…クロック信号、ＥＮ…イネーブル信号、ＥＮＸ…反転イネーブル信号、ＩＳＢ，ＩＳＣ…定電流回路、Ｎ１，Ｎ２…ノード、ＮＧＮ…グランドノード、ＮＱ１，ＮＱ２…出力ノード、ＮＳ，ＮＳＢ…入力ノード、ＮＶＤ…電源ノード、ＶＤＤ…電源電圧、ＶＧＨ，ＶＧＬ…電圧、ＶＲＥＧ…レギュレーター電圧

Claims (16)

1. 第１クロック信号とイネーブル信号との論理演算に基づく第１論理回路出力信号を出力する第１論理回路と、
   第１キャパシターと、
   前記第１論理回路出力信号が、前記第１キャパシターを介して入力される第１バッファー回路と、
   前記第１バッファー回路の出力信号である第１バッファー回路出力信号に基づいて、第１出力クロック信号を出力するドライバー回路と、
   を含み、
   前記第１論理回路は、前記イネーブル信号が非アクティブのとき、前記第１論理回路出力信号を、前記第１バッファー回路の入力ノードである第１バッファー回路入力ノードと同じ論理レベルに設定することを特徴とする出力回路。
2. 請求項１に記載の出力回路において、
   前記第１バッファー回路は、
   前記第１論理回路出力信号が前記第１キャパシターを介して入力される第１インバーターと、
   前記第１バッファー回路入力ノードを、前記第１インバーターの出力信号の論理反転レベルに設定することでラッチ動作を行う第１ラッチ回路と、
   を有することを特徴とする出力回路。
3. 請求項１に記載の出力回路において、
   前記第１クロック信号に対して差動の第２クロック信号と前記イネーブル信号の論理反転信号との論理演算に基づく第２論理回路出力信号を出力する第２論理回路と、
   第２キャパシターと、
   前記第２論理回路出力信号が、前記第２キャパシターを介して入力される第２バッファー回路と、
   を含み、
   前記ドライバー回路は、前記第１バッファー回路出力信号と、前記第２バッファー回路の出力信号である第２バッファー回路出力信号とに基づいて、前記第１出力クロック信号と、前記第１出力クロック信号に対して差動の第２出力クロック信号とを出力し、
   前記第２論理回路は、前記イネーブル信号が非アクティブのとき、前記第２論理回路出力信号を、前記第２バッファー回路の入力ノードである第２バッファー回路入力ノードと同じ論理レベルに設定することを特徴とする出力回路。
4. 請求項３に記載の出力回路において、
   前記第１バッファー回路は、
   前記第１論理回路出力信号が前記第１キャパシターを介して入力される第１インバーターと、
   前記第１バッファー回路入力ノードを、前記第１インバーターの出力信号の論理反転レベルに設定することでラッチ動作を行う第１ラッチ回路と、
   を有し、
   前記第２バッファー回路は、
   前記第２論理回路出力信号が前記第２キャパシターを介して入力される第２インバーターと、
   前記第２バッファー回路入力ノードを、前記第２インバーターの出力信号の論理反転レベルに設定することでラッチ動作を行う第２ラッチ回路と、
   を有することを特徴とする出力回路。
5. 請求項３又は４に記載の出力回路において、
   前記第１論理回路は、前記第１クロック信号と前記イネーブル信号の否定論理積を、前記第１論理回路出力信号として出力するＮＡＮＤ回路であり、
   前記第２論理回路は、前記第２クロック信号と、前記イネーブル信号の論理反転信号との否定論理和を、前記第２論理回路出力信号として出力するＮＯＲ回路であることを特徴とする出力回路。
6. 請求項１乃至５のいずれか一項に記載の出力回路において、
   前記ドライバー回路は、ＰＥＣＬ（Positive Emitter Coupled Logic）規格の前記第１出力クロック信号を出力することを特徴とする出力回路。
7. 請求項６に記載の出力回路において、
   前記ドライバー回路は、電源ノードと前記出力回路の第１出力ノードとの間に設けられ、ゲートに前記第１バッファー回路出力信号が入力される第１ドライバー用Ｎ型トランジスターを有することを特徴とする出力回路。
8. 請求項３乃至５のいずれか一項に記載の出力回路において、
   前記ドライバー回路は、ＬＶＤＳ（Low Voltage Differential Signaling）規格の前記第１出力クロック信号及び前記第２出力クロック信号を出力することを特徴とする出力回路。
9. 請求項８に記載の出力回路において、
   前記ドライバー回路は、
   電源ノードと第１ノードとの間に設けられる定電流回路と、
   前記第１ノードと、前記出力回路の第１出力ノードとの間に設けられ、ゲートに前記第１バッファー回路出力信号又は前記第２バッファー回路出力信号が入力される第１ドライバー用Ｐ型トランジスターと、
   前記第１出力ノードとグランドノードとの間に設けられ、ゲートに前記第１バッファー回路出力信号又は前記第２バッファー回路出力信号が入力される第１ドライバー用Ｎ型トランジスターと、
   前記第１ノードと、前記出力回路の第２出力ノードとの間に設けられ、ゲートに前記第２バッファー回路出力信号又は前記第１バッファー回路出力信号が入力される第２ドライバー用Ｐ型トランジスターと、
   前記第２出力ノードと前記グランドノードとの間に設けられ、ゲートに前記第２バッファー回路出力信号又は前記第１バッファー回路出力信号が入力される第２ドライバー用Ｎ型トランジスターと、
   を有することを特徴とする出力回路。
10. 請求項３乃至５のいずれか一項に記載の出力回路において、
    前記ドライバー回路は、ＨＣＳＬ（High-speed Current Steering Logic）規格の前記第１出力クロック信号及び前記第２出力クロック信号を出力することを特徴とする出力回路。
11. 請求項１０に記載の出力回路において、
    前記ドライバー回路は、
    電源ノードと第１ノードとの間に設けられる定電流回路と、
    前記第１ノードと、前記出力回路の第１出力ノードとの間に設けられ、ゲートに前記第１バッファー回路出力信号又は前記第２バッファー回路出力信号が入力される第１ドライバー用Ｎ型トランジスターと、
    前記第１ノードと、前記出力回路の第２出力ノードとの間に設けられ、ゲートに前記第２バッファー回路出力信号又は前記第１バッファー回路出力信号が入力される第２ドライバー用Ｎ型トランジスターと、
    を有することを特徴とする出力回路。
12. 請求項１に記載の出力回路において、
    前記第１バッファー回路は、
    前記第１出力クロック信号のハイレベルに対応した第１電圧が入力される第１電圧ノードと、前記第１バッファー回路の出力ノードである第１バッファー回路出力ノードとの間に電気的に直列接続される第１Ｐ型トランジスター及び第２Ｐ型トランジスターと、
    前記第１出力クロック信号のローレベルに対応した第２電圧が入力される第２電圧ノードと、前記第１バッファー回路出力ノードとの間に電気的に直列接続される第１Ｎ型トランジスター及び第２Ｎ型トランジスターと、
    前記第１電圧ノードと前記第１バッファー回路出力ノードとの間に設けられる第３Ｐ型トランジスターと、
    前記第２電圧ノードと前記第１バッファー回路出力ノードとの間に設けられる第３Ｎ型トランジスターと、
    前記第１電圧ノードと前記第１バッファー回路入力ノードとの間に設けられる第４Ｐ型トランジスターと、
    前記第２電圧ノードと前記第１バッファー回路入力ノードとの間に設けられる第４Ｎ型トランジスターと、
    を有し、
    前記第１論理回路は、前記第１論理回路出力信号を、前記第１キャパシターを介して、前記第２Ｐ型トランジスター及び前記第２Ｎ型トランジスターのゲートに出力し、
    前記第１Ｐ型トランジスター及び前記第３Ｎ型トランジスターのゲートには、前記イネーブル信号が非アクティブであるときローレベルであり且つ前記イネーブル信号がアクティブであるときハイレベルである第１出力イネーブル信号が、入力され、
    前記第１Ｎ型トランジスター及び前記第３Ｐ型トランジスターのゲートには、ハイレベルが入力され、
    前記第４Ｐ型トランジスター及び前記第４Ｎ型トランジスターのゲートは、前記第１バッファー回路出力ノードに電気的に接続されることを特徴とする出力回路。
13. 振動子を発振させる発振回路と、
    請求項１乃至１２のいずれか一項に記載され、前記発振回路の発振信号に基づいて前記第１出力クロック信号を出力する出力回路と、
    を含むことを特徴とする回路装置。
14. 請求項１３に記載の回路装置と、
    前記振動子と、
    を含むことを特徴とする発振器。
15. 請求項１３に記載の回路装置と、
    前記回路装置からの前記第１出力クロック信号により動作する処理装置と、
    を含むことを特徴とする電子機器。
16. 請求項１３に記載の回路装置と、
    前記回路装置からの前記第１出力クロック信号により動作する処理装置と、
    を含むことを特徴とする移動体。

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