JP2013165382A - 論理信号絶縁伝送回路 - Google Patents

Abstract

【課題】定常電流を必要としない論理回路を用いることで消費電力の低減を図るようにした論理信号絶縁伝送回路を提供する。
【解決手段】高耐圧キャパシタ３ａは駆動回路２の出力デジタル信号の直流を遮断し、ラッチ回路４ａは高耐圧キャパシタ３ａの出力デジタル信号を反転して保持する。この場合、電源電圧Ｖｃを相補的にオンオフするＭＯＳトランジスタＭ１〜Ｍ４を用いてラッチ回路４ａを構成している。
【選択図】図１

Description

本発明は、絶縁バリアを通じて論理信号を伝送する論理信号絶縁伝送回路に関する。

この種の論理信号絶縁伝送回路は、容量式アイソレータを用いている（例えば、特許文献１〜３参照）。これらの特許文献に開示されている容量式アイソレータは、一対のキャパシタを用いて送信側と受信側とで直流を遮断している。例えば、特許文献１に示す技術思想は、受信側において、エッジ検出のためのハイパスフィルタ（ＨＰＦ）、ウィンドウコンパレータ、直流バイアスを出力するための参照電圧生成回路、コンパレータの電源回路、などを用いて構成され、その出力はＲＳフリップフロップによって保持される。

米国特許７７５５４００号明細書 米国特許４７４８４１９号明細書 米国特許４６７８９３９号明細書

しかしながら、従来の絶縁方式では、アナログ回路であるウィンドウコンパレータ、参照電圧生成回路、コンパレータの電源回路を用いて構成する必要があるため、定常的なバイアスを必要とするため、消費電力が大きくなってしまう。

本発明は、上記事情に鑑みてなされたもので、その目的は、定常的なバイアスを必要としないようにして消費電力の低減を図るようにした論理信号絶縁伝送回路を提供することにある。

請求項１記載の発明によれば、駆動回路は入力デジタル信号を一対の差動デジタル信号に変換し、絶縁バリアはこの一対の差動デジタル信号を通過して直流を遮断する。ラッチ回路は、絶縁バリアの出力にそれぞれ接続されたインバータを備えて構成されている。このインバータは電源電圧を相補的にオンオフするスイッチを用いて論理レベルを出力する。このため定常的なバイアスを必要としない。

ラッチ回路の入力インピーダンスは、駆動回路の一対の差動デジタル信号がそれぞれ論理変化したときに、絶縁バリアを通過して生じる入力過渡電圧がそれぞれラッチ回路の論理反転しきい値電圧を跨ぐように設定されている。このため、ラッチ回路は、一対の差動デジタル信号がそれぞれ論理変化したときに論理反転して保持することになる。インバータを用いて構成しているため、定常的なバイアスを必要としなくなり消費電力の低減を図ることができる。

本発明の第１実施形態を示す論理信号絶縁伝送回路の構成図 ラッチ回路の構成図 各ノードの電圧変化を示すタイミングチャート （Ａ）（Ｂ）は、ラッチ回路の入力電圧の過渡特性図（（Ａ）は入力過渡電圧が閾値電圧を跨ぐ場合、（Ｂ）は入力過渡電圧が閾値電圧を跨がない場合）、（Ｃ）は消費電流の動作周波数依存性を示す特性図 本発明の第２実施形態を示す図１相当図 本発明の第３実施形態を示す図１相当図 各ノードの電圧波形を示すタイミングチャート 本発明の第４実施形態を示す図１相当図 本発明の第５実施形態を示す図１相当図 本発明の第６実施形態において、パッケージの内部構造を概略的に示す平面図 パッケージ内部の電気的構成（キャパシタの構造）を概略的に示す図 本発明の第７実施形態を示す図１１相当図 本発明の第８実施形態を示す図１相当図

（第１実施形態）
以下、第１実施形態について図１〜図４を参照しながら説明する。
図１に示すように、論理信号絶縁伝送回路１は、駆動回路２と、一対の絶縁バリア３と、一対のラッチ回路４とを備える。駆動回路２は、入力ノードが互いに接続された反転バッファ２ａおよび非反転バッファ２ｂを備え、入力デジタル信号ＶＩＮを一対の差動デジタル信号にして出力する。

一対の絶縁バリア３は、互いに同一構造の高耐圧キャパシタ３ａ、３ｂを含んで構成されている。これらの高耐圧キャパシタ３ａ、３ｂは、それぞれ数ｐＦ〜０．数ｐＦの容量値のものが用いられ、例えばその入力側の駆動回路２が直流電位６５０Ｖ付近（例えば６４５〜６５０Ｖ）でロジック動作するのに対し、出力側が０Ｖ付近（例えば０〜５Ｖ）でロジック動作する。すなわち高耐圧キャパシタ３ａ、３ｂは、それぞれ直流を遮断してレベルシフトする。

一対のラッチ回路４は、２つのラッチ回路４ａ、４ｂを備える。ラッチ回路４ａは高耐圧キャパシタ３ａに接続され、ラッチ回路４ｂは高耐圧キャパシタ３ｂに接続されている。これらのラッチ回路４ａ，４ｂは互いに同一構成となっているため、以下では、ラッチ回路４ａの構成を説明し、ラッチ回路４ｂの構成は、ラッチ回路４ａの添え字「ａ」と対応して添え字「ｂ」を図面中に付してその説明を省略する。

ラッチ回路４ａは、偶数段のインバータ４ａａ、４ａｂをループ接続して構成されている。本実施形態では２段の例を示すが偶数段であれば何段で構成しても良い。図２のラッチ回路４ａの具体的構成に示すように、１段目（入力段の１段前）のインバータ４ａａは、電源電圧Ｖｃの供給端子−グランド間に、Ｐチャネル型のＭＯＳトランジスタＭ１、抵抗Ｒ１、抵抗Ｒ２、Ｎチャネル型のＭＯＳトランジスタＭ２を直列接続すると共に、ＭＯＳトランジスタＭ１およびＭ２のゲートを互いに接続して構成されている。抵抗Ｒ１、Ｒ２は、例えば数百Ω〜数ｋΩ程度の抵抗値のものが用いられる。

対して、２段目（入力段）のインバータ４ａｂは、電源電圧Ｖｃの供給端子−グランド間（第１電源線−第２電源線間）に、Ｐチャネル型のＭＯＳトランジスタＭ３と、Ｎチャネル型のＭＯＳトランジスタＭ４とを直列接続すると共に、当該ＭＯＳトランジスタＭ３およびＭ４のゲートを互いに接続して構成されている。

ラッチ回路４ａの入力ノードＩＮ２は、抵抗Ｒ１およびＲ２の共通接続ノードおよびＭＯＳトランジスタＭ３およびＭ４の共通ゲートに接続されている。また、ラッチ回路４ａの出力ノードＯＵＴ１は、ＭＯＳトランジスタＭ３およびＭ４の共通ドレイン接続ノードおよびＭＯＳトランジスタＭ１およびＭ２の共通ゲートに接続されている。

このラッチ回路４ａの入力ノードＩＮ２に「Ｈ」レベルが入力されたときには、ＭＯＳトランジスタＭ３がオフ、ＭＯＳトランジスタＭ４がオンするため、出力ノードＯＵＴ１は「Ｌ」レベルとなる。出力ノードＯＵＴ１が「Ｌ」レベルとなると、ＭＯＳトランジスタＭ１がオン、ＭＯＳトランジスタＭ２がオフする。

このとき、ＭＯＳトランジスタＭ３およびＭ４のゲートの入力インピーダンスは、無限大とすることができるので、ＭＯＳトランジスタＭ１およびＭ２のオン抵抗がＲ１、Ｒ２に比較して十分に小さい場合には、このラッチ回路４ａの入力ノードＩＮ２の入力インピーダンスは、ＭＯＳトランジスタＭ１のオン抵抗および抵抗Ｒ１の抵抗値の直列合成インピーダンス値（ほぼ抵抗Ｒ１の抵抗値＝数百Ω〜数ｋΩ）にほぼ一致する。

また、このラッチ回路４ａに「Ｌ」レベルが入力されたときには、ＭＯＳトランジスタＭ４がオフ、ＭＯＳトランジスタＭ３がオンするため、出力ノードＯＵＴ１は「Ｈ」レベルとなる。出力ノードＯＵＴ１が「Ｈ」レベルとなると、ＭＯＳトランジスタＭ１がオフ、ＭＯＳトランジスタＭ２がオンする。このタイミングにおけるラッチ回路４ａの入力ノードＩＮ２の入力インピーダンスは、ＭＯＳトランジスタＭ２のオン抵抗および抵抗Ｒ２の抵抗値の直列合成インピーダンス値（ほぼ抵抗Ｒ２の抵抗値＝数百Ω〜数ｋΩ）にほぼ一致する。

前述した回路構成の過渡現象について図３および図４を参照しながら説明する。
図３は、各ノードの電圧波形を示している。駆動回路２は例えばＤＣ６５０Ｖ付近でロジック動作している。このため、反転バッファ２ａは入力デジタル信号ＶＩＮを論理反転したデジタル信号を電圧ＶＨ１−ＶＬ１間で出力する。ここで例えばＶＨ１＝６５０Ｖ、ＶＬ１＝６４５Ｖである。他方、非反転バッファ２ｂは、入力デジタル信号ＶＩＮをバッファしたデジタル信号を電圧ＶＨ１−ＶＬ１間で出力する。

高耐圧キャパシタ３ａは直流を遮断する。このため、キャパシタ３ａの出力ノードでは、反転バッファ２ａの出力デジタル信号が電圧ＶＨ２−ＶＬ２間で出力される。ここで、例えばＶＨ２＝５Ｖ、ＶＬ２＝０Ｖである。他方、高耐圧キャパシタ３ｂもまた直流を遮断し、非反転バッファ２ｂの出力デジタル信号が電圧ＶＨ２−ＶＬ２間で出力される。

ラッチ回路４ａは、反転バッファ２ａがキャパシタ３ａを通じて出力したデジタル信号の論理レベルを反転して保持する。したがって、反転バッファ２ａの出力デジタル信号が変化したときにラッチ回路４ａが保持するデジタル信号も変化する。他方、ラッチ回路４ｂもまた、非反転バッファ２ｂがキャパシタ３ｂを通じて出力したデジタル信号の論理レベルを反転して保持し、非反転バッファ２ｂの出力デジタル信号が変化したときにラッチ回路４ｂが保持するデジタル信号も変化する。

図４（Ａ）および図４（Ｂ）は、ラッチ回路４ａの入力ノードＩＮ２の入力過渡電圧ＶＩＮ２の変化を概略的に示している。ラッチ回路４ａの閾値電圧Ｖｒｅｆは電源電圧Ｖｃの例えば１／２に設定されている。この閾値電圧Ｖｒｅｆは論理反転しきい値電圧に相当する。

例えば、ラッチ回路４ａの入力ノードＩＮ２の論理レベルが「Ｌ」レベルであるときに当該入力ノードＩＮ２の電圧ＶＩＮ２が閾値電圧Ｖｒｅｆより高くなると、ラッチ回路４ａの正帰還の作用により入力ノードＩＮ２の論理レベルは「Ｈ」レベルに遷移する（図４（Ａ）参照）。

しかし、入力ノードＩＮ２の論理レベルが「Ｌ」レベルであるときに、ノイズが生じ閾値電圧Ｖｒｅｆより低い電圧が入力ノードＩＮ２に印加されたとしても、抵抗Ｒ１またはＲ２を通じて電流が流れることで、ノイズに応じた変動電圧が徐々に減衰し、入力ノードＩＮ２の電圧は「Ｌ」レベルの標準電圧（０Ｖ）に戻り、入力ノードＩＮ２の論理レベルは反転しない。したがってラッチ回路４ａが保持する論理レベルも変化しない。

この回路を採用するときには、高耐圧キャパシタ３ａの容量値Ｃと、ラッチ回路４ａの入力ノードＩＮ２の入力インピーダンスＺｉｎとによるハイパスフィルタ（ＨＰＦ）の時定数τ＝Ｃ・Ｚｉｎが予め調整されていると、ノイズ耐性を適切に保つことができる。したがって、高耐圧キャパシタ３ａの容量値Ｃに応じて、ＭＯＳトランジスタＭ１，Ｍ２のオン抵抗および抵抗Ｒ１，Ｒ２の合成インピーダンス値を設定すると良い。

入力インピーダンスＺｉｎは、抵抗Ｒ１、Ｒ２の抵抗値、および、ＭＯＳトランジスタＭ１およびＭ２のオン抵抗値の合成抵抗値に応じて定まり抵抗性を有する。なお、抵抗Ｒ１、Ｒ２は必要に応じて設ければ良く、この場合、ＭＯＳトランジスタＭ１およびＭ２のオン抵抗を主とした抵抗値に応じて入力インピーダンスＺｉｎを定めても良い。この場合には、ＭＯＳトランジスタＭ１、Ｍ２のサイズ（ゲート長、ゲート幅）に応じてオン抵抗を設定でき、入力インピーダンスＺｉｎを調整できる。

この例では、ラッチ回路４ａの入力電圧ＶＩＮ２が低値から高値に閾値電圧Ｖｒｅｆを超えて跨ぎ、当該入力ノードＩＮ２の論理レベルが「Ｌ」レベルから「Ｈ」レベルに反転する例を示しているが、逆も同様である。すなわち、ラッチ回路４ａの入力電圧ＶＩＮ２が高値から低値に閾値電圧Ｖｒｅｆを下回ることで跨ぎ、当該入力ノードＩＮ２の論理レベルが「Ｈ」レベルから「Ｌ」レベルに反転する場合も前述と同様に作用する。ラッチ回路４ｂの動作も同様であるためその動作説明を省略する。

図４（Ｃ）は、動作周波数に応じた消費電流特性を示している。従来構成を採用すると、定常電流を余計に消費しているのに対し、本実施形態では定常電流（直流バイアス電流）を消費する構成がないため、その分、消費電流を抑制できる。

以上、説明したように、本実施形態によれば、高耐圧キャパシタ３ａは駆動回路２の出力デジタル信号の直流を遮断し、ラッチ回路４ａは高耐圧キャパシタ３ａの出力デジタル信号を反転して保持する。この場合、電源電圧Ｖｃを相補的にオンオフするＭＯＳトランジスタＭ１〜Ｍ４を用いてラッチ回路４ａを構成しているため、定常的なバイアスを必要とすることなく構成できる。

ラッチ回路４ａの入力インピーダンスＺｉｎは、駆動回路２の出力デジタル信号がそれぞれ論理変化したときに、入力電圧ＶＩＮ２がラッチ回路４ａの閾値電圧Ｖｒｅｆを跨ぐように設定されている。このため、ラッチ回路４ａはデータを反転して保持することになる。また、高耐圧キャパシタ３ａの容量値Ｃと、ラッチ回路４ａの入力ノードＩＮ２の入力インピーダンスＺｉｎによるハイパスフィルタ（ＨＰＦ）の時定数τ＝Ｃ・Ｚｉｎが調整されていると、ノイズ耐性を適切に保つことができる。

ラッチ回路４ａは、高耐圧キャパシタ３ａの出力に抵抗Ｒ１，Ｒ２を接続して構成されているため、当該抵抗Ｒ１、Ｒ２の値に応じて入力インピーダンスＺｉｎを調整できる。
ラッチ回路４ａの入力インピーダンスＺｉｎが、ＭＯＳトランジスタＭ１、Ｍ２の内部抵抗を用いて設定されていると、当該トランジスタのサイズ（ゲート幅、ゲート長）に応じて入力インピーダンスＺｉｎを調整できる。

（第２実施形態）
図５は、本発明の第２実施形態を示すもので、前述実施形態と異なるところは、ラッチ回路の出力に出力保持回路を追加したところにある。前述実施形態と同一または類似部分、同一または類似機能を有する要素には同一または類似符号を付して説明を省略し、前述実施形態と異なる部分について説明する。

図５に示すように、論理信号絶縁伝送回路１１は、前述実施形態で説明した駆動回路２、一対の絶縁パリア３、一対のラッチ回路４、に加えて、出力保持回路５をラッチ回路４の出力に接続している。出力保持回路５は、ＮＯＲ（否定論理和）ゲート５ａ、５ｂを組み合わせたＲＳ−ＦＦを備え、一対のラッチ回路４の出力デジタル信号を保持する。このような実施形態を適用したとしても前述実施形態とほぼ同様の作用効果を奏すると共に、ラッチ回路４が保持したデジタル信号を安定して保持できる。

（第３実施形態）
図６および図７は、本発明の第３実施形態を示すもので、前述実施形態と異なるところは、コモンモード誤動作防止回路を追加したところにある。前述実施形態と同一または類似部分、同一または類似機能を有する要素には同一または類似符号を付して説明を省略し、前述実施形態と異なる部分について説明する。

図６に示すように、論理信号絶縁伝送回路１２は、一対のラッチ回路４と出力保持回路５との間に回路（第１回路に相当）６を追加している。この回路６は、ＮＯＴ（反転）ゲート６ａａ、ＮＯＲ（否定論理和）ゲート６ａｂと、ＮＯＴ（反転）ゲート６ｂａ、ＮＯＲ（否定論理和）ゲート６ｂｂとを組み合わせて構成され、同時Ｈレジベル出力防止用、コモンモードノイズによる誤動作防止用に構成される。

ラッチ回路４ａの出力はＮＯＴゲート６ａａに入力され、ＮＯＴゲート６ａａの出力はＮＯＲゲート６ａｂに入力されている。他方、ラッチ回路４ｂの出力はＮＯＴゲート６ｂａに入力され、ＮＯＴゲート６ｂａの出力はＮＯＴゲート６ｂｂに入力されている。ラッチ回路４ａの出力はＮＯＲゲート６ｂｂに入力され、ラッチ回路４ｂの出力はＮＯＲゲート６ａｂに入力されている。ＮＯＲゲート６ａｂの出力は出力保持回路５のＮＯＲゲート５ａに入力され、ＮＯＲゲート６ｂｂの出力は出力保持回路５のＮＯＲゲート５ｂに入力されている。

図７（Ａ）のタイミングチャートの左側に示すように、入力デジタル信号ＶＩＮの入力端子から一対の絶縁バリア３の出力にかけて、同相の正のパルスノイズ電圧Ｖａ（例えばＶｐ−ｐ≒４２Ｖ）が重畳するものと仮定する。すると、この同相パルスノイズ電圧Ｖａは、反転バッファ２ａおよび高耐圧キャパシタ３ａを通じてラッチ回路４ａに入力される。他方の差動対にも、非反転バッファ２ｂおよび高耐圧キャパシタ３ｂを通じてラッチ回路４ｂに入力される。

図７（Ｂ）のタイミングチャートの左側に示すように、パルスノイズ電圧Ｖａが入力されたとしても、当該パルスノイズ電圧Ｖａは、ラッチ回路４ａ（低電圧側回路：受信側回路）の電源回路に回生し、パルスノイズ電圧Ｖａがクランプされる。他方、ラッチ回路４ｂの入力にはキャパシタ３ｂに入力されたパルスノイズ電圧Ｖａがそのまま反映され、パルスノイズ電圧Ｖａが変化すると、この電圧変化に合わせて論理レベルも変化する。

図７（Ｃ）のタイミングチャートの左側に示すように、ラッチ回路４ａ、４ｂは、ラッチ回路４ａ，４ｂに入力された論理信号を反転して保持する。パルスノイズ電圧Ｖａが重畳されたとしても、当該パルスノイズ電圧Ｖａはラッチ回路４ａの入力ノードでクランプされるため、パルスノイズ電圧Ｖａの立上りタイミングではラッチ回路４ａの出力論理レベルは変化しない。その後、パルスノイズ電圧Ｖａの立下りタイミングでは、ラッチ回路４ａの出力は「Ｌ」レベルから「Ｈ」レベルに変化する。

他方、ラッチ回路４ｂの出力は、パルスノイズ電圧Ｖａの立上りタイミングに応じてインバータ４ａｂの作用で「Ｈ」レベルから「Ｌ」レベルに変化し、さらに、パルスノイズ電圧Ｖａの立下りタイミングに応じてインバータ４ａｂの作用で「Ｌ」レベルから「Ｈ」レベルに変化する。すなわち、パルスノイズ電圧Ｖａの立上り／立下りの両エッジタイミングにおいて論理レベルが変化する。すると、パルスノイズ電圧Ｖａが入力されると、ラッチ回路４ａ、４ｂの両出力は共に「Ｈ」レベルとなる。

このラッチ回路４ａ、４ｂの両出力は回路６に与えられている。図７（Ｄ）に示すように、回路６のＮＯＲゲート６ｂｂの出力はパルスノイズ電圧Ｖａの立上りタイミングにおいて「Ｈ」レベルから「Ｌ」レベルに変化し、回路６のＮＯＲゲート６ａｂの出力はパルスノイズ電圧Ｖａの立上り／立下り両タイミングでも「Ｌ」レベルのまま変化しない。したがって、回路６の出力は共に「Ｌ」レベルとなる。

出力保持回路５は、ＲＳフリップフロップを用いて構成されているため、図７（Ｅ）に示すように、回路６の出力が共に「Ｌ」レベルであるときには、パルスノイズ電圧Ｖａが入力されたとしても出力端子ＯＵＴ３、ＯＵＴ３Ｂの論理レベルは変化しない。

逆に、同相の負パルスノイズ電圧Ｖｂが生じた場合について、図７の右側のタイミングチャートを用いて説明する。
図７（Ａ）のタイミングチャートの右側に示すように、入力デジタル信号ＶＩＮの入力端子から絶縁バリア３にかけて同相の負パルスノイズ電圧Ｖｂが重畳したものと仮定する。前述と同様に、この同相パルスノイズ電圧Ｖｂは、反転バッファ２ａおよび高耐圧キャパシタ３ａを通じてラッチ回路４ａに入力される。他方の差動対にも、非反転バッファ２ｂおよび高耐圧キャパシタ３ｂを通じてラッチ回路４ｂに入力される。

図７（Ｂ）のタイミングチャートの右側に示すように、パルスノイズ電圧Ｖｂがキャパシタ３ａに入力されると、ラッチ回路４ａの入力にはキャパシタ３ａに入力されたパルスノイズ電圧Ｖｂがそのまま反映され、この電圧変化に合わせて論理レベルも変化する。他方、ラッチ回路４ｂ側においては、パルスノイズ電圧Ｖｂが入力されると、ラッチ回路４ｂ（低電圧側回路：受信側回路）の電源回路に回生し、パルスノイズ電圧Ｖｂがクランプされる。

図７（Ｃ）のタイミングチャートの右側に示すように、ラッチ回路４ａの出力は、パルスノイズ電圧Ｖｂの立下りタイミングで「Ｌ」レベルから「Ｈ」レベルに遷移し、パルスノイズ電圧Ｖｂの立上りタイミングで「Ｈ」レベルから「Ｌ」レベルに変化する。

他方、パルスノイズ電圧Ｖｂが入力されたとき、ラッチ回路４ｂの入力電圧がクランプされているため、ラッチ回路４ｂの出力はパルスノイズ電圧Ｖｂの立下りタイミングでは論理レベルが変化しない。パルスノイズ電圧Ｖｂの立上りタイミングでは「Ｈ」レベルから「Ｌ」レベルに変化する。すなわち、パルスノイズ電圧Ｖｂの立上りタイミングにおいて論理レベルが変化する。したがって、パルスノイズ電圧Ｖｂが入力されると、ラッチ回路４ａ、４ｂの両出力は共に「Ｌ」レベルとなる。

このラッチ回路４ａ、４ｂの両出力は回路６に与えられる。図７（Ｄ）に示すように、回路６のＮＯＲゲート６ａｂの出力はパルスノイズ電圧Ｖｂの立上り／立下り両タイミングでも「Ｌ」レベルのまま変化せず、回路６のＮＯＲゲート６ｂｂの出力は「Ｈ」レベルから「Ｌ」レベルに変化する。したがって、回路６の出力は最終的に共に「Ｌ」レベルとなる。図７（Ｅ）に示すように、出力保持回路５は、ＲＳフリップフロップにより構成されているため、パルスノイズ電圧Ｖｂが入力されたとしても出力端子ＯＵＴ３、ＯＵＴ３Ｂの論理レベルは変化しない。

これにより、論理信号が伝送されているときに同相パルスノイズ電圧Ｖａ、Ｖｂが重畳したとしても、これらのノイズに応じて、出力端子ＯＵＴ３、ＯＵＴ３Ｂの論理レベルは共に影響を受けない。

本実施形態によれば、回路６の入力に同相のパルスノイズ電圧Ｖａ、Ｖｂ（コモンモードノイズ）が重畳したときには、回路６は「Ｌ」「Ｌ」レベルを出力することになる。出力保持回路５は、ＲＳフリップフロップを用いて構成されているため、「Ｌ」「Ｌ」レベル入力のときには前回データが保持されることになり、出力保持回路５に対する同時Ｈレベル入力を防止できると共に、コモンモードノイズ電圧による誤動作を防止できる。

（第４実施形態）
図８は、本発明の第４実施形態を示すもので、前述実施形態と異なるところは、ラッチ回路のインバータとしてシュミットトリガ入力のものを適用したところにある。前述実施形態と同一または類似部分、同一または類似機能を有する要素には同一または類似符号を付して説明を省略し、前述実施形態と異なる部分について説明する。

図８に示すように、ラッチ回路４は、前述実施形態で説明したインバータ４ａｂに代えて、シュミットトリガ入力のインバータ４ａｃを用いて構成されている。また、前述実施形態で説明したインバータ４ｂｂに代えて、シュミットトリガ入力のインバータ４ｂｃを用いて構成されている。すると、入力信号にノイズが重畳したとしても当該入力信号の揺らぎに対する耐性を得ることができノイズの影響を抑制できる。

（第５実施形態）
図９は、本発明の第５実施形態を示すもので、前述実施形態と異なるところは、絶縁バリアがデジタル信号を通過するトランスを備えるところにある。前述実施形態と同一または類似部分、同一または類似機能を有する要素には同一または類似符号を付して説明を省略し、前述実施形態と異なる部分について説明する。

図９に示すように、絶縁バリア３は、高耐圧キャパシタ３ａの後段にトランス３ａａを備えると共に、このトランス３ａａの二次側に直流遮断用のコンデンサ３ａｂを備え、デジタル信号はコンデンサ３ａｂを通じてラッチ回路４ａに入力されている。

また、絶縁バリア３は、高耐圧キャパシタ３ｂの後段にトランス３ｂａを備えると共に、このトランス３ｂａの二次側に直流遮断用のコンデンサ３ｂｂを備え、デジタル信号はコンデンサ３ｂｂを通じてラッチ回路４ｂに入力されている。このような形態においても前述実施形態とほぼ同様の作用効果が得られる。

（第６実施形態）
図１０および図１１は、本発明の第６実施形態を示すもので、前述実施形態と異なるところは、絶縁バリアが、金属またはシリコンなどの導電材料を含む第１および第２導電層を層間絶縁膜で挟んだキャパシタを用いているところにある。また、高耐圧キャパシタを高圧側（送信側回路）に設けて構成したところにある。前述実施形態と同一または類似部分、同一または類似機能を有する要素には同一または類似符号を付して説明を省略し、前述実施形態と異なる部分について説明する。

図１０にパッケージ内部構造の平面図を示すように、パッケージＰＫＧ内には、高圧（例えば６４５Ｖ〜６５０Ｖ）で動作する半導体チップＣＰ１と、低圧（例えば０〜５Ｖ）で動作する半導体チップＣＰ２とが内蔵されており、これらの半導体チップＣＰ１およびＣＰ２のボンディングパッドＰＡＤ−ＰＡＤ間は、ボンディングＢによって互いに接続されている。

図１１にキャパシタ構造断面を示すように、支持基板７は、例えば２枚の単結晶シリコン基板８について絶縁層９を介して張り合わせたＳＯＩ（Silicon On Insulator）基板により構成されている。この支持基板７の単結晶シリコン基板８内には、その周囲がトレンチ分離された導電層１０が形成されている。この導電層１０は不純物が導入、拡散された拡散層として構成されている。この導電層１０は第１導電層に対応する。

この導電層１０の上には層間絶縁膜１１が形成されている。層間絶縁膜１１内には導電性材料による配線層１２が形成されている。駆動回路２は半導体チップＣＰ１内に構成され、配線層１２は駆動回路２の例えば反転バッファ２ａの出力に接続されている。したがって、駆動回路２の反転バッファ２ａは配線層１２を通じて導電層１０にデジタル信号を印加できる。他方、層間絶縁膜１１の上に最上配線層１４、ボンディングパッドＰＡＤが構成されている。

これらの最上配線層１４、ボンディングパッドＰＡＤが第２導電層に対応している。これにより高耐圧キャパシタ３ａがこれらの層構造（１０，１１，１４，ＰＡＤ）を用いて構成されている。半導体チップＣＰ２にはラッチ回路４ａおよびその後段回路（図１１には省略）が構成され、半導体チップＣＰ２のボンディングパッドＰＡＤはラッチ回路４ａの入力に電気的に接続されている。

差動対の一方の回路について説明したが、他方の回路（非反転バッファ２ｂ、高耐圧キャパシタ３ｂ、ラッチ回路４ｂおよびその後段回路）についても同様の構造を採用できる。

導電層１０および最上配線層１４を層間絶縁膜１１で挟んで高耐圧キャパシタ３ａを構成しているため、半導体チップＣＰ１内に高耐圧キャパシタ３ａを構成できる。
また、本実施形態によれば、高圧動作する半導体チップＣＰ１内（送信側回路）に高耐圧キャパシタ３ａを構成できる。また、駆動回路２の反転バッファ２ａおよび高耐圧キャパシタ３ａが同一の半導体チップＣＰ１内に構成されると共に、ラッチ回路４ａは半導体チップＣＰ２内に構成され、これらの半導体チップＣＰ１およびＣＰ２はパッケージＰＫＧ内部でボンディングＢによって接続されている。このため、１パッケージで構成できる。
第１または第２導電層として、導電層１０、最上配線層１４、ボンディングパッドＰＡＤを用いた態様を示したが、金属またはシリコンなどの導電性材料を用いれば良い。

（第７実施形態）
図１２は、本発明の第７実施形態を示すもので、前述実施形態と異なるところは、絶縁バリアが、金属またはシリコンを含む第１および第２導電層を層間絶縁膜で挟んで構成されたキャパシタを用いて構成されているところにある。また、高耐圧キャパシタを低圧側（受信側回路）に設けて構成したところにある。前述実施形態と同一または類似部分、同一または類似機能を有する要素には同一または類似符号を付して説明を省略し、前述実施形態と異なる部分について説明する。

図１２にキャパシタ構造断面を示すように、高耐圧キャパシタ３ａの構造は前述実施形態の図１１に示す構造とほぼ同様であるが、前述の図１１と異なる部分は、第１に、キャパシタ３ａが低圧側の半導体チップＣＰ２内に構成されているところにある。そして、第２に、配線層１２が半導体チップＣＰ２内でラッチ回路４ａの入力に接続されているところにある。また、第３に、半導体チップＣＰ２のボンディングパッドＰＡＤがボンディングＢを介して高圧側の半導体チップＣＰ１のボンディングパッドＰＡＤに接続されているところにある。

このような構成を採用したとしても、導電層１０および最上配線層１４を層間絶縁膜１１で挟んで高耐圧キャパシタ３ａを構成しているため、半導体チップＣＰ２内にキャパシタ３ａを構成できる。

本実施形態によれば、キャパシタ３ａおよびラッチ回路４ａを同一の半導体チップＣＰ２内に構成できると共に、駆動回路２は半導体チップＣＰ１内に構成できる。そして、これらの半導体チップＣＰ１、ＣＰ２はパッケージＰＫＧ内部でボンディングＢにより接続されている。このため、１パッケージで構成できる。
第１または第２導電層として、導電層１０、最上配線層１４、ボンディングパッドＰＡＤを用いた態様を示したが、金属またはシリコンなどの導電材料を用いれば良い。

（第８実施形態）
図１３は、本発明の第８実施形態を示すもので、前述実施形態と異なるところは、一方のラッチ回路の奇数段目のインバータの出力が他方のラッチ回路の偶数段目のインバータの出力に接続され、当該接続ノードが一方の前記ラッチ回路の入力ノードとされており、他方の前記ラッチ回路の偶数段目のインバータの出力が他方のラッチ回路の奇数段目のインバータの出力に接続され、当該接続ノードが他方の前記ラッチ回路の入力ノードとされているところにある。前述実施形態と同一または類似部分、同一または類似機能を有する要素には同一または類似符号を付して説明を省略し、前述実施形態と異なる部分について説明する。

図１３の回路構成に示すように、一対のラッチ回路４に代わるラッチ回路１０４は、ラッチ回路４とほぼ同様の構成を備えている。このラッチ回路１０４は、インバータ４ａａの出力とキャパシタ３ａの出力との間の共通接続ノードＮ１が、インバータ４ｂｂの出力に共通接続されている。また、インバータ４ｂａの出力とキャパシタ３ｂの出力との間の共通接続ノードＮ２が、インバータ４ａｂの出力に共通接続されている。

回路構成上、インバータ４ａａ、４ａｂは、それらの出力が互いに１８０°位相の異なる逆の論理レベルを定常状態とし、インバータ４ｂａ、４ｂｂもそれらの出力が互いに１８０°位相が異なる逆の論理レベルを定常状態としている。したがって、インバータ４ａａおよび４ｂｂは、それらの出力論理レベルが同相となる状態が定常状態となり、インバータ４ａｂおよび４ｂａは、それらの出力論理レベルが同相となる状態が定常状態となる。

差動対の一方のデジタル信号がキャパシタ３ａを通じてノードＮ１に入力されると、このデジタル信号はインバータ４ａｂに入力されると共にインバータ４ｂａに入力される。差動対の他方のデジタル信号がキャパシタ３ｂを通じてノードＮ２に入力されると、このデジタル信号はインバータ４ｂｂに入力されると共にインバータ４ａａにも入力される。

これらの差動デジタル信号は、一方では複数のインバータ４ａｂ、４ｂａに同時入力されると共に、他方では複数のインバータ４ａａおよび４ｂｂに同時入力されるため、ラッチ回路１０４の論理レベルの反転閾値電圧を跨ぎやすくなる。言い換えると、一方のラッチ回路４ａの論理変化の影響が他方のラッチ回路４ｂの論理変化に及ぼされると共に、他方のラッチ回路４ｂの論理変化の影響が一方のラッチ回路４ａの論理変化に及ぼされることになり、ラッチ回路１０４のインバータ（４ａａ，４ａｂ，４ｂａ，４ｂｂ）が論理反転しやすくなる。

また、差動間のデジタル信号を利用しているため、ラッチ回路４のコモンモードノイズ耐性をも向上できる。インバータ（４ａａ、４ａｂ）、インバータ（４ｂａ、４ｂｂ）をそれぞれ２段接続した構成について説明したが、４段以上の偶数段接続の場合でも同様に適用できる。

ツェナーダイオード等によるクランプ回路を、ＭＯＳトランジスタ（Ｍ１，Ｍ２）、ＭＯＳトランジスタ（Ｍ３，Ｍ４）のゲートに接続して構成しても良い。Ｍ１〜Ｍ４のトランジスタの種類はＭＯＳトランジスタに限られない。

図面中、１は論理信号絶縁伝送回路、２は駆動回路、３は一対の絶縁バリア、４は一対のラッチ回路、４ａ，４ｂはラッチ回路、４ａａ，４ａｂ，４ｂａ，４ｂｂはインバータ、を示す。

Claims (14)

1. 入力デジタル信号を一対の差動デジタル信号に変換する駆動回路（２）と、
   前記駆動回路が変換した一対の差動デジタル信号をそれぞれ通過し直流を遮断する一対の絶縁バリア（３）と、
   前記一対の絶縁バリア（３）の出力にそれぞれ接続されると共に、電源電圧を相補的にオンオフして論理レベルを出力するインバータ（（４ａａ，４ａｂ），（４ｂａ，４ｂｂ））を偶数段ループ接続して構成され、その入力インピーダンスが、前記駆動回路（２）の一対の差動デジタル信号がそれぞれ論理変化したときに、前記一対の絶縁バリア（３）を通過して生じる入力過渡電圧がそれぞれ当該ラッチ回路（４ａ，４ｂ）の論理反転しきい値電圧を跨ぐように設定された一対のラッチ回路（４）と、を備えたことを特徴とする論理信号絶縁伝送回路。
2. 前記ラッチ回路（４ａ，４ｂ）の入力インピーダンスは、前記絶縁バリア（３）の出力にそれぞれ接続されたインバータ（４ａａ，４ｂａ）に抵抗（Ｒ１，Ｒ２）を接続した構成を用いて設定されていることを特徴とする請求項１記載の論理信号絶縁伝送回路。
3. 前記インバータはトランジスタ（Ｍ１，Ｍ２）を用いて構成され、
   前記ラッチ回路（４ａ，４ｂ）の入力インピーダンスは、前記トランジスタ（Ｍ１，Ｍ２）の内部抵抗を用いて設定されていることを特徴とする請求項１または２記載の論理信号絶縁伝送回路。
4. 一方の前記ラッチ回路（４ａ）の奇数段目のインバータ（４ａａ）の出力が他方のラッチ回路（４ｂ）の偶数段目のインバータ（４ｂｂ）の出力に接続され、当該接続ノードが一方の前記ラッチ回路（４ａ）の入力ノードとされ、
   他方の前記ラッチ回路（４ｂ）の偶数段目のインバータ（４ｂｂ）の出力が他方のラッチ回路（４ｂ）の奇数段目のインバータ（４ｂａ）の出力に接続され、当該接続ノードが他方の前記ラッチ回路（４ｂ）の入力ノードとされていることを特徴とする請求項１〜３の何れかに記載の論理信号絶縁伝送回路。
5. 第１および第２反転ゲート（６ａａ，６ｂａ）と第１および第２否定論理和ゲート（６ａｂ，６ｂｂ）とを備え、前記第１反転ゲート（６ａａ）および前記第１否定論理和ゲート（６ａｂ）の直列回路が一方の前記ラッチ回路（４ａ）の出力に接続されると共に、当該一方のラッチ回路（４ａ）の出力が前記第２否定論理和ゲート（６ｂｂ）の入力に接続され、前記第２反転ゲート（６ｂａ）および第２否定論理和ゲート（６ｂｂ）の直列回路が他方のラッチ回路（４ｂ）の出力に接続されると共に、当該他方のラッチ回路（４ｂ）の出力が前記第１否定論理和ゲート（６ａｂ）の入力に接続された同時Ｈレベル出力防止用の第１回路（６）と、
   前記第１回路の出力に接続されたＲＳフリップフロップを備え前記第１回路の出力を保持する第２回路（５）とを備えたことを特徴とする請求項１〜４の何れかに記載の論理信号絶縁伝送回路。
6. 前記ラッチ回路の出力を保持する出力保持回路（５）を備えたことを特徴とする請求項１〜４の何れかに記載の論理信号絶縁伝送回路。
7. 前記一対のラッチ回路のインバータ（４ａｃ，４ｂｃ）は、シュミットトリガ入力の構成を用いていることを特徴とする請求項１〜６の何れかに記載の論理信号絶縁伝送回路。
8. 前記一対の絶縁バリアは、一対の差動デジタル信号を通過するトランス（３ａａ，３ｂａ）を備えることを特徴とする請求項１〜７の何れかに記載の論理信号絶縁伝送回路。
9. 前記絶縁バリアは、金属またはシリコンなどの導電材料を含む第１および第２導電層（１０，１４）を層間絶縁膜（１１）で挟んで構成されたキャパシタ（３ａ）を用いることを特徴とする請求項１〜８の何れかに記載の論理信号絶縁伝送回路。
10. 前記キャパシタは、
    前記第２導電層（１４）が前記第１導電層（１０）上に層間絶縁膜を介して形成されたボンディングパッド（ＰＡＤ）を備え、
    前記駆動回路の出力ノードが第１導電層に電気的に接続されると共に、前記ラッチ回路の入力ノードが前記ボンディングパッド（ＰＡＤ）にボンディング（Ｂ）接続されていることを特徴とする請求項９記載の論理信号絶縁伝送回路。
11. 前記駆動回路および前記キャパシタが同一半導体チップ（ＣＰ１）に構成され、
    前記ラッチ回路は、前記駆動回路および前記キャパシタが構成された半導体チップ（ＣＰ１）とは異なる半導体チップ（ＣＰ２）内に構成され、これらの半導体チップ（ＣＰ１，ＣＰ２）はパッケージ（ＰＫＧ）内部でボンディング接続されていることを特徴とする請求項１０記載の論理信号絶縁伝送回路。
12. 前記キャパシタは、
    前記第２導電層（１４）は前記第１導電層（１０）上に層間絶縁膜を介して形成されたボンディングパッド（ＰＡＤ）を備えるものであって、
    前記駆動回路（２）の出力ノードが前記ボンディングパッドにボンディング接続されると共に、前記ラッチ回路の入力ノードが前記第１導電層に電気的に接続されていることを特徴とする請求項９記載の論理信号絶縁伝送回路。
13. 前記キャパシタおよび前記ラッチ回路が同一半導体チップ（ＣＰ２）に構成されると共に、
    前記駆動回路は、前記キャパシタおよび前記ラッチ回路が構成された半導体チップ（ＣＰ２）とは異なる半導体チップ（ＣＰ１）内に構成され、これらの半導体チップはパッケージ内部でボンディング（Ｂ）接続されていることを特徴とする請求項１２記載の論理信号絶縁伝送回路。
14. 前記絶縁バリアにはキャパシタ（３ａ）が用いられ、
    前記キャパシタの容量値に応じて前記ラッチ回路の入力インピーダンスが調整されていることを特徴とする請求項１〜１３の何れかに記載の論理信号絶縁伝送回路。

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