JPH11136293A

JPH11136293A - アイソレータ回路及びモノリシックアイソレータ

Info

Publication number: JPH11136293A
Application number: JP9299982A
Authority: JP
Inventors: Takayuki Ouchi; 貴之大内; Yasuyuki Kojima; 康行小嶋; Masatake Nametake; 正剛行武; Masahiro Iwamura; 將弘岩村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-10-31
Filing date: 1997-10-31
Publication date: 1999-05-21

Abstract

(57)【要約】【課題】容量性アイソレータをモノリシックＩＣ化する
のに適したアイソレータ回路を提供する。【解決手段】デジタル信号入力を２つの相補信号に分割
し、入力の前縁又は後縁部の遷移時期を別個にインバー
タアンプとスライサ、或いはコンパレータで検出、フリ
ップフロップで復元する。【効果】アイソレータを回路が単純なインバータなどで
構成することができ、回路の小型化が可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】結合容量により電気信号を伝
達するアイソレータの回路方式、及び半導体素子，半導
体素子上に形成したキャパシタ、特に高電圧を印加して
も、素子を破壊せず危険電圧が二次側に通過しない高耐
圧のキャパシタである絶縁バリヤ、この絶縁バリヤを用
いて電気信号を伝達するアイソレータ、及びその具体的
な回路方式に関する。

【０００２】

【従来の技術】アイソレータは、２つの回路間を電気的
には絶縁し信号的には結合するという機能を持った回路
ブロックであり、もっとも小型な方式としては容量結合
型が知られており、容量結合型絶縁アンプあるいは容量
性絶縁カプラとして１９７０年代から使われているとさ
れている。

【０００３】容量性アイソレータの従来技術としては、
特開昭62−260408号（以下４０８特許と称す）があり、
約１ないし３ｐＦと小さいキャパシタを用いて伝達波形
を微分波形とし、微分波形からＦＭ（周波数変調）やＰ
ＷＭ変調波形を再生してから、復調する絶縁増幅器の技
術が提案されている。この中で回路方式としては、分離
障壁による絶縁増幅器として、容量を経由した微分信号
を単一の差動増幅器で受け、この出力を２つの比較器に
接続し、比較器出力でフリップフロップを駆動する方式
が開示されている。

【０００４】ＩＣ化では、USP4,757,528（以下５２８特
許と称す）で、容量性絶縁バリヤを用いたアイディアが
開示されている。

【０００５】今後、これらの回路は、さらに小型化，低
価格化の要求があり、このためには、モノリシックＩＣ
化が不可欠であり、この観点で、これら従来技術を検討
すると以下のような課題または問題点がある。

【０００６】４０８特許ではキャパシタが外付けである
こと、及び差動増幅器などの複雑な回路が含まれている
ことにより、アイソレータの小型化が難しい。

【０００７】また、５２８特許では、モノリシック半導
体基板上に、どのような構造の絶縁バリヤや回路を、ど
のような方法によって構成するのかは開示されていな
い。

【０００８】

【発明が解決しようとする課題】携帯情報端末等の普及
により、モデム回路やアイソレータの更なる小型化と低
価格化が要求されるが、この実現のためには、モノリシ
ック半導体化を進めることが必要不可欠だと考えられ
る。しかし以上のように、これら従来の技術は、モノリ
シックＩＣ化アイソレータを実現するに当たって、容量
性絶縁バリヤ，容量性絶縁バリヤを用いるための回路、
それらの配置，配置した回路間の絶縁方法などを、半導
体基板の上に、どのように構成して、どのように動作さ
せるのかの技術については、開示されていない。従っ
て、モノリシックＩＣ化する際にどのようにして絶縁耐
圧を実現するのか、また半導体上に作成した高耐圧容量
の特性もまったく知られていない。

【０００９】本発明の目的は、容量結合を用いて小型の
アイソレータを実現するために好適な回路方式及びその
回路方式を用いたモノリシックアイソレータを提供する
ことにある。

【００１０】

【課題を解決するための手段】以下、本発明の概要につ
いて説明する。

【００１１】本発明によるアイソレータ回路は、デジタ
ル信号を入力として与えた場合に、入力信号からタイミ
ングの同期した相補信号を作り出す回路とおよび相補信
号で容量を駆動するための一対のドライバからなる入力
回路と、絶縁分離が可能な一対の容量と、容量を経由し
た微分信号から原信号が反転するタイミングを検出する
ための一対のセンサ回路、該センサ回路の出力から原信
号を復元するためのフリップフロップ回路、及びフリッ
プフロップで再生された信号を出力する出力バッファか
らなる出力回路とを備える。

【００１２】本発明によるアイソレータ回路は、ＳＯＩ
（Silicon On Insulator）基板を用い、半導体層に形成
された溝を絶縁体で埋め込んだ絶縁帯を誘電体とし、絶
縁体に隣接する半導体層を電極として、絶縁分離のため
の容量を形成することにより、モノリシック化される。

【００１３】

【発明の実施の形態】以下、実施例に従って本発明を説
明する。

【００１４】図１を用いて、本発明のアイソレータの機
能的な回路構成について説明する。入力回路１は、デジ
タル信号入力を受け、タイミングの同期した、位相が逆
の２つの信号を発生する相補信号発生器４と、発生した
相補信号で容量を駆動させるための駆動回路５とで構成
される入力回路に、図中には示していないが、容量を経
てくる信号などから回路を保護するための保護回路を付
加して構成される。また、駆動回路５は図のように相補
信号それぞれに対応する一対のドライバ９で構成され
る。

【００１５】結合容量３は絶縁分離実現のため高耐圧且
つ、容量が等しい一対のキャパシタ１０を用いる。

【００１６】出力回路２は、容量を経てきた相補信号の
微分波形を検知しタイミング情報を出力するためのセン
サ回路６と、タイミング情報から入力信号を再生するた
めのフリップフロップ７から構成される回路に、図中に
は示していないが、容量を経てくる信号などから回路を
保護するための保護回路を付加して構成される。また、
センサ回路６は図のように一対のキャパシタ１０からの
信号に対応する一対のセンサ１１で構成される。フリッ
プフロップで再生された信号は、バッファ８を通して出
力される。

【００１７】入力回路と出力回路は結合容量３で電気的
に絶縁される、入力回路１と出力回路２には電源もそれ
ぞれ別に供給され、また接地も別に取るものとする。

【００１８】図２に図１のアイソレータのより具体的な
回路例としてインバータアンプ形アイソレータを示し、
図５の波形図を用いてその動作を説明する。図５に示す
ような波形のデジタル信号入力Ａは、相補信号発生器４
で図５のようなタイミングの同期した相補信号Ｂ及び
Ｂ’となる。各信号はドライバ９を経て結合容量３に入
力される。入力回路は、ダイオード２０及び２１からな
る保護回路により容量からの信号などから保護される。

【００１９】各信号はドライバを経て結合容量３に入力
される。本実施例では、各キャパシタ１０は高耐圧のキ
ャパシタ２４を２個直列に、合計４個用いて絶縁耐圧を
素子単体の性能より倍増させている。容量を経た信号は
図５に示すように微分信号Ｃ及びＣ′として立ち上が
り，立ち下がりのタイミング情報をもち出力される。

【００２０】出力回路は、ダイオード２２及び２３から
なる保護回路によって、容量からの信号などから保護さ
れる。センサ回路６中の一対のセンサ１１はインバータ
１２と抵抗１３で構成されるインバータアンプとスライ
サ１４及びバッファ１５で構成する。

【００２１】図５の容量出力ＣおよびＣ′を点線のレベ
ルでスライスすることにより、原入力信号のタイミング
情報が取り出される。容量からの出力はそのままでは微
弱なため、図５のスライスレベルは厳密さが要求され
る。従って、これをインバータアンプにより増幅するこ
とで、スライスレベルにゆとりを持たせスライサでのタ
イミング検出を容易にする。アンプとスライサ１４の論
理しきい値は変化させて、スライサ１４の動作を確実に
する。スライサ１４の出力は図５のＤ及びＤ′のように
なるため、これをバッファ１５を通して整形し図５のよ
うなＦＦ入力Ｅ及びＥ′とする。

【００２２】図５のＦＦ入力はそのままフリップフロッ
プ７に入力され、ノイズの混入などを避け、出力を安定
させるためのバッファ８を通じて、図５のように原信号
が復元された出力Ｆを得る。

【００２３】本実施例によれば、図２に示したように、
差動増幅器のような複雑な回路を用いることなく、イン
バータやフリップフロップといった簡単な論理回路でア
イソレータ回路が構成できるので、回路を小型化でき
る。従って、本実施例はモノリシック化に適したアイソ
レータ回路である。

【００２４】図３に、図１のアイソレータの図２とは異
なる実施例として、コンパレータ形アイソレータを示
し、その動作を説明する。図５に示すような波形のデジ
タル信号入力Ａは、相補信号生成器４で図５のようなタ
イミングの同期した相補信号Ｂ及びＢ′となる。各信号
はドライバ９を経て結合容量３に入力される。入力回路
は、ダイオード２０及び２１からなる保護回路により容
量からの信号などから保護される。

【００２５】容量を経る信号は図５に示すように微分信
号として立ち上がり，立ち下がりのタイミング情報をも
ち出力される。

【００２６】出力回路２は、ダイオード２２及び２３か
らなる保護回路によって、容量からの信号などから保護
される。センサ回路６の一対のセンサ１１はコンパレー
タ２５により構成する。コンパレータは識別精度がよい
ので、微分波形の出力が１００ｍＶ程度あれば検出でき
る。コンパレータ２５の２つの入力レベルは、図中のよ
うに抵抗２７と２８、及び抵抗２９と３０の抵抗比によ
って決定する。モノリシックＩＣ化した場合には、抵抗
比を精度よく作成できるので、高精度でのレベル設定が
期待できる。

【００２７】コンパレータ２５からの出力は、図５のＦ
Ｆ入力Ｅ，Ｅ′に相当するので、そのままフリップフロ
ップ７に入力し、原波形Ａを復元する。コンパレータの
出力が直接フリップフロップ７を駆動するには不足して
いる場合は、バッファを挿入して出力の強度を上げてか
らフリップフロップに入力してもよい。

【００２８】ノイズの混入などを避け、出力を安定させ
るためのバッファ８を通じて、図５のように原信号が復
元された出力Ｆを得る。

【００２９】図３の実施例によっても、図２と同様、回
路構成が簡単になり、モノリシック化に適したアイソレ
ータ回路が実現できる。

【００３０】図４に相補信号発生器４の具体的な回路例
を示す。相補信号のタイミングが極力一致するように、
カレントスイッチを用いて実現する。

【００３１】本発明のアイソレータ回路では、デジタル
信号入力の前縁と後縁のタイミング検出を、相補信号に
分けて別系統で処理している。相補信号のタイミングの
ずれが問題にならない場合には、段数の異なるインバー
タによる回路で、相補信号を作り出してもよい。

【００３２】次に、図１から図３に示した実施例の回路
をモノリシックＩＣ化するための構造について説明す
る。

【００３３】図６に図１で説明したアイソレータをモノ
リシックＩＣ化した場合の構造について示す。図６
（ａ）は平面図であるが、ＳＯＩ（Silicon On Insulat
or）基板に中央に入力回路１，結合容量３、及び出力回
路２をこの順に配し、入力側と出力側の絶縁分離を考慮
した配置としている。また、さらにその外側に、それぞ
れ入力端子３６と出力端子３７を設けている。さらに各
端子、入力回路１，結合容量３、及び出力回路２とを、
それぞれ絶縁帯で囲み島状として周辺から独立させるこ
とで、ノイズの影響を受けにくくしている。なお、入力
回路１及び出力回路２は、必要に応じて複数の、絶縁帯
３１で囲まれる小領域により構成してもよい。

【００３４】図６（ｂ）にアイソレータの断面図を示
す。基板３５と半導体層３３の間に埋込み絶縁層を有す
るいわゆるＳＯＩ基板において、絶縁帯３１を半導体層
３３に半導体内層３４まで達するトレンチ溝を掘り、こ
こに絶縁物を埋め込むことにより形成する。絶縁帯３１
は薄く形成できるので、隣接領域間の距離を大きく取ら
ずに、効果的に絶縁分離を行うことができる。結合容量
３は、絶縁帯を誘電体とし、隣接する半導体層を電極と
する。この絶縁帯３１及び下層の絶縁内層３４とで入力
−出力間での絶縁分離を行う。本実施例では高絶縁耐圧
実現のため、１つの信号につき２つの容量２４を用い、
これを相補信号で利用するため２組、４つの容量を用い
ている。埋込絶縁層３４，絶縁帯３１をともにＳｉＯ₂
を用いて、厚さを１.５μｍとすれば、入力回路−出力
回路間で約２.４ｋＶＤＣの耐圧を持たせることができ
る。また、集積回路の特徴として、こうして作成したキ
ャパシタは、個別の素子を用いる場合と比較してその相
対比を精度よく作れるという特徴がある。

【００３５】なお、本アイソレータはモノリシックであ
るため入力回路１，出力回路２にさらに回路を付加する
ことが容易であり、応用として入力回路１には入力のデ
ジタル信号生成回路を、出力回路２には出力のデジタル
信号を処理する回路をそれぞれ付加して、他の機能を合
わせ持つモノリシックアイソレータに適用してもよい。

【００３６】

【発明の効果】以上のように、本発明によれば、簡素な
回路構成でモノリシック化に適した容量性アイソレータ
を実現することができる。

【図面の簡単な説明】

【図１】本発明によるアイソレータ回路の実施例を示す
基本構成ブロック図。

【図２】インバータアンプを用いた場合のアイソレータ
回路の実施例。

【図３】コンパレータを用いた場合のアイソレータ回路
の実施例。

【図４】カレントスイッチによる相補信号発生器。

【図５】動作波形のタイミングチャート。

【図６】モノリシックＩＣ化アイソレータ回路の構造
図。

【符号の説明】

１…入力回路、２…出力回路、３…結合容量、４…相補
信号発生器、５…駆動回路、６…センサ回路、７…フリ
ップフロップ、８…バッファ、３１…絶縁帯。

フロントページの続き (72)発明者岩村將弘茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内

Claims

【特許請求の範囲】

【請求項１】入力信号から相補信号を生成するための回
路と、相補信号で容量を駆動するための１対のドライバ
からなる入力回路と、一対の結合容量と、結合容量から
の微分波形からタイミング情報を取り出す一対のセンサ
回路とタイミング情報から原波形を復元するためのフリ
ップフロップ回路及びその出力を取り出すための出力バ
ッファからなる出力回路とを備えることを特徴とするア
イソレータ回路。
【請求項２】請求項１のアイソレータ回路において、前
記入力信号から相補信号を生成するための回路にカレン
トスイッチを用いたことを特徴とするアイソレータ回
路。
【請求項３】請求項１のアイソレータ回路において、前
記センサ回路は結合容量からの微分波形を増幅するイン
バータアンプと、増幅波形からパルスを検出するための
スライサと、後段のフリップフロップ駆動のための出力
バッファとを備えることを特徴とするアイソレータ回
路。
【請求項４】請求項１のアイソレータ回路において、前
記センサ回路は結合容量からの微分波形からタイミング
情報を検出するためのコンパレータと、後段のフリップ
フロップ駆動のための出力バッファとを備えることを特
徴とするアイソレータ。
【請求項５】基板と半導体層の間に埋め込み絶縁層があ
るウェハー上に、半導体層上に埋め込み絶縁層に達する
溝を形成し、これを絶縁物で充填した帯状の領域を誘電
体とし、さらに絶縁帯の側壁を電極として形成した一対
の結合容量と、半導体層に形成される、入力信号から相
補信号を生成するための回路及び相補信号で結合容量を
駆動するための一対のドライバからなる入力回路、結合
容量からの微分波形からタイミング情報を取り出す一対
のセンサ回路とタイミング情報から原波形を復元するた
めのフリップフロップ回路及びその出力を取り出すため
の出力バッファからなる出力回路と、を備えることを特
徴とするモノリシックアイソレータ。