JPH06260601A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06260601A JPH06260601A JP5275531A JP27553193A JPH06260601A JP H06260601 A JPH06260601 A JP H06260601A JP 5275531 A JP5275531 A JP 5275531A JP 27553193 A JP27553193 A JP 27553193A JP H06260601 A JPH06260601 A JP H06260601A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- semiconductor device
- voltage
- floating well
- floating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 230000003071 parasitic effect Effects 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 230000015556 catabolic process Effects 0.000 claims description 3
- 230000007423 decrease Effects 0.000 claims 6
- 230000003247 decreasing effect Effects 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000010438 granite Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 低コスト及びチップサイズが小さいフローテ
ィング井戸回路とレベルシフター回路を含む半導体装置
を提供する。 【構成】 ｎ型エピタキシャル層を保持する基板、電流
源を有する少なくとも１つの高電圧ＬＤＭＯＳトランジ
スタ、及びＬＤＭＯＳトランジスタ１０３，１０５のド
レインとフローティング井戸回路１０１との間のｎ型エ
ピタキシャル層１０６中に形成された少なくとも１つの
寄生抵抗１８０，１８１を含み、前記フローティング井
戸回路１１０，１１１は前記ＬＤＭＯＳトランジスタの
ドレインから所定の距離Ｌｄを隔てて位置し、その間隔
は所定の幅Ｗ1を有し、前記寄生抵抗１８０，１８１が
レベルシフト電流信号をフローティング井戸１１０，１
１１の中の回路によって検出される電圧信号に変換する
半導体装置である。
ィング井戸回路とレベルシフター回路を含む半導体装置
を提供する。 【構成】 ｎ型エピタキシャル層を保持する基板、電流
源を有する少なくとも１つの高電圧ＬＤＭＯＳトランジ
スタ、及びＬＤＭＯＳトランジスタ１０３，１０５のド
レインとフローティング井戸回路１０１との間のｎ型エ
ピタキシャル層１０６中に形成された少なくとも１つの
寄生抵抗１８０，１８１を含み、前記フローティング井
戸回路１１０，１１１は前記ＬＤＭＯＳトランジスタの
ドレインから所定の距離Ｌｄを隔てて位置し、その間隔
は所定の幅Ｗ1を有し、前記寄生抵抗１８０，１８１が
レベルシフト電流信号をフローティング井戸１１０，１
１１の中の回路によって検出される電圧信号に変換する
半導体装置である。
Description
【０００１】
【産業上の利用分野】本発明は、複数のＨＶ−ＬＤＭＯ
Ｓトランジスタ、複数の抵抗器、及びフローティング回
路井戸を単一構造に結合する半導体基体構成を有する新
規な半導体装置に関するものである。最近、効率と信頼
性の観点から、単一のシリコンチップ上に信号処理手段
と高電圧部品を集積化することに対する要求が増加して
いる。
Ｓトランジスタ、複数の抵抗器、及びフローティング回
路井戸を単一構造に結合する半導体基体構成を有する新
規な半導体装置に関するものである。最近、効率と信頼
性の観点から、単一のシリコンチップ上に信号処理手段
と高電圧部品を集積化することに対する要求が増加して
いる。
【０００２】
【従来の技術】フローティング井戸を有する従来のＬＤ
ＭＯＳ集積回路においては、ＬＤＭＯＳトランジスタの
構成部分をフローティング井戸の回路部品に接続するた
めに高電圧接続が必要となる。このような構造では、フ
ローティング井戸に対するレベルシフト信号は、通常、
個別回路によって生成され、クロスオーバーを経て供給
される電流によってフローティング井戸にもたらされ
る。これらの高電圧クロスオーバーは性能と製造上の問
題を生じる。
ＭＯＳ集積回路においては、ＬＤＭＯＳトランジスタの
構成部分をフローティング井戸の回路部品に接続するた
めに高電圧接続が必要となる。このような構造では、フ
ローティング井戸に対するレベルシフト信号は、通常、
個別回路によって生成され、クロスオーバーを経て供給
される電流によってフローティング井戸にもたらされ
る。これらの高電圧クロスオーバーは性能と製造上の問
題を生じる。
【０００３】フローティング井戸及び接地電位からフロ
ーティング井戸の電位へのレベルシフターのための典型
的な回路を図１乃至４に示した。これらの図には、回路
図及び少なくとも２つの絶縁されたＬＤＭＯＳレベルシ
フトトランジスタとフローティング井戸回路を収容して
いるシリコンウェハーの断面図が含まれている。この装
置は既知の技術によって形成され、好ましくはｐ型であ
る第１伝導型の基板７、逆の伝導型即ち好ましくはｎ＋
型の埋め込み層８、この埋め込み層に接して好ましくは
ｎ−型のエピタキシャル層が形成されている。埋め込み
層８の上にエピタキシャル層６がある。エピタキシャル
層６及び酸化物層９があり、その上からマスク用フォト
レジストを用いてフローティング井戸のＰ型井戸部分10
及びＮ型井戸部分11が形成されている。
ーティング井戸の電位へのレベルシフターのための典型
的な回路を図１乃至４に示した。これらの図には、回路
図及び少なくとも２つの絶縁されたＬＤＭＯＳレベルシ
フトトランジスタとフローティング井戸回路を収容して
いるシリコンウェハーの断面図が含まれている。この装
置は既知の技術によって形成され、好ましくはｐ型であ
る第１伝導型の基板７、逆の伝導型即ち好ましくはｎ＋
型の埋め込み層８、この埋め込み層に接して好ましくは
ｎ−型のエピタキシャル層が形成されている。埋め込み
層８の上にエピタキシャル層６がある。エピタキシャル
層６及び酸化物層９があり、その上からマスク用フォト
レジストを用いてフローティング井戸のＰ型井戸部分10
及びＮ型井戸部分11が形成されている。
【０００４】続いて既知の方法による一定のマスキン
グ、フォトリソグラフィ及びイオンインプランテーショ
ンによって、種々のｐ＋領域12、13、14、15、16、17及
びｎ＋領域18、19、20、21、22、23、24、25が形成さ
れ、適切な金属化26、27、28、29、30、31、32、33が施
されて図４に示す最終構造ができる。ｎ型エピタキシャ
ル層には、ＬＤＭＯＳトランジスタ３の基体となる領域
40、41、ソースとなる領域26、28、ドレインとなる領域
27、及び、ＬＤＭＯＳトランジスタ５の基体となる領域
42、43、ソースとなる領域31、33、ドレインとなる領域
32が形成され、同様にｎ型エピタキシャル層６を隔離さ
れたｎ型エピタキシャル層45、46、47に分離するための
ｐ＋領域（ｐ−ｉｓｏ領域）12、13、14、15が形成され
ている。34及び37はゲート電極を示す。
グ、フォトリソグラフィ及びイオンインプランテーショ
ンによって、種々のｐ＋領域12、13、14、15、16、17及
びｎ＋領域18、19、20、21、22、23、24、25が形成さ
れ、適切な金属化26、27、28、29、30、31、32、33が施
されて図４に示す最終構造ができる。ｎ型エピタキシャ
ル層には、ＬＤＭＯＳトランジスタ３の基体となる領域
40、41、ソースとなる領域26、28、ドレインとなる領域
27、及び、ＬＤＭＯＳトランジスタ５の基体となる領域
42、43、ソースとなる領域31、33、ドレインとなる領域
32が形成され、同様にｎ型エピタキシャル層６を隔離さ
れたｎ型エピタキシャル層45、46、47に分離するための
ｐ＋領域（ｐ−ｉｓｏ領域）12、13、14、15が形成され
ている。34及び37はゲート電極を示す。
【０００５】図３において、ｐ＋領域13及び14はそれぞ
れＬＤＭＯＳ装置３及び５をフローティング井戸回路か
ら隔離している。Ｐ型井戸10の内側に形成されたＮＭＯ
Ｓ装置及びＮ型井戸11の内側に形成されたＰＭＯＳ装置
は、フローティング井戸１の内側の回路の部分を形成す
る。
れＬＤＭＯＳ装置３及び５をフローティング井戸回路か
ら隔離している。Ｐ型井戸10の内側に形成されたＮＭＯ
Ｓ装置及びＮ型井戸11の内側に形成されたＰＭＯＳ装置
は、フローティング井戸１の内側の回路の部分を形成す
る。
【０００６】以上図３及び４で見たように、高電圧相互
接続２、４は、ＬＤＭＯＳトランジスタ３、５のドレイ
ン27、32からフローティング井戸のＮ型井戸部分11及び
Ｐ型井戸部分10へ、ＬＤＭＯＳトランジスタ３、５と接
合35、36をクロスオーバーして形成されている。
接続２、４は、ＬＤＭＯＳトランジスタ３、５のドレイ
ン27、32からフローティング井戸のＮ型井戸部分11及び
Ｐ型井戸部分10へ、ＬＤＭＯＳトランジスタ３、５と接
合35、36をクロスオーバーして形成されている。
【０００７】このような構造においては、井戸の中の回
路は０ボルトから１０００ボルトまでフロートする。タ
ーンオン或いはターンオフ信号は、抵抗器Ｒ1 及びＲ2
における電圧降下ＶR1、ＶR2によって生成される。ここ
で、ＶR1、ＶR2は０−２０ボルトである。高電圧相互接
続はＬＤＭＯＳトランジスタのドレイン端子をフローテ
ィング井戸内の抵抗器Ｒ1 、Ｒ2 に接続するために必要
である。このような構造では、低電圧信号がレベルシフ
ターに供給され、高レベルに変換される。典型的な応用
例えば電力変換器では、電圧信号がインバーター段の出
力に対応する。この出力電圧の上下に伴って印加される
信号がフロートする。
路は０ボルトから１０００ボルトまでフロートする。タ
ーンオン或いはターンオフ信号は、抵抗器Ｒ1 及びＲ2
における電圧降下ＶR1、ＶR2によって生成される。ここ
で、ＶR1、ＶR2は０−２０ボルトである。高電圧相互接
続はＬＤＭＯＳトランジスタのドレイン端子をフローテ
ィング井戸内の抵抗器Ｒ1 、Ｒ2 に接続するために必要
である。このような構造では、低電圧信号がレベルシフ
ターに供給され、高レベルに変換される。典型的な応用
例えば電力変換器では、電圧信号がインバーター段の出
力に対応する。この出力電圧の上下に伴って印加される
信号がフロートする。
【０００８】ｎ型エピタキシャル層とｐ型基板との間の
ｐｎ接合は高電圧を保持し得るので、ｎ型エピタキシャ
ル領域を、例えば半ブリッジ回路の出力に関して本質的
に正のＤＣ電圧を持つノードに結合することができ、Ｎ
ＰＮ又はＮチャネルＦＥＴ（ＭＯＳ−ＦＥＴ，ＩＧＢ
Ｔ）装置の制御電極と基準電極との間に信号を供給す
る。この基準電極は、高電圧クロスオーバー及びフロー
ティング井戸の回路を経て本質的に前記半ブリッジ回路
の出力に接続されている。「基準電極が本質的に出力に
接続されている」との語は、ＤＣ電圧に重畳するリップ
ル及び基準電極の半ブリッジの出力に対する間接的な接
続例えば電流センス抵抗器又はカスコードスイッチング
（エミッタ、ソース又はカソードスイッチング）を含む
トランジスタを経由する接続をカバーする。「制御電
極」の語は、ベース及びゲートを表す。「基準電極」の
語は、エミッタ、ソース又はカソード（Ｎチャネル）を
表す。
ｐｎ接合は高電圧を保持し得るので、ｎ型エピタキシャ
ル領域を、例えば半ブリッジ回路の出力に関して本質的
に正のＤＣ電圧を持つノードに結合することができ、Ｎ
ＰＮ又はＮチャネルＦＥＴ（ＭＯＳ−ＦＥＴ，ＩＧＢ
Ｔ）装置の制御電極と基準電極との間に信号を供給す
る。この基準電極は、高電圧クロスオーバー及びフロー
ティング井戸の回路を経て本質的に前記半ブリッジ回路
の出力に接続されている。「基準電極が本質的に出力に
接続されている」との語は、ＤＣ電圧に重畳するリップ
ル及び基準電極の半ブリッジの出力に対する間接的な接
続例えば電流センス抵抗器又はカスコードスイッチング
（エミッタ、ソース又はカソードスイッチング）を含む
トランジスタを経由する接続をカバーする。「制御電
極」の語は、ベース及びゲートを表す。「基準電極」の
語は、エミッタ、ソース又はカソード（Ｎチャネル）を
表す。
【０００９】図１及び２は、フローティング井戸の入出
力電子回路を説明するための回路図を示す。図１では、
ブートストラップコンデンサ50がノード59と60との間の
電圧を典型的には５乃至２０Ｖdcに保持し、ノード60は
ノード59に対して正電圧になる。
力電子回路を説明するための回路図を示す。図１では、
ブートストラップコンデンサ50がノード59と60との間の
電圧を典型的には５乃至２０Ｖdcに保持し、ノード60は
ノード59に対して正電圧になる。
【００１０】コンパレーター53の出力電圧がノード59に
関して低い、即ちコンパレーター53の出力における電圧
が本質的にノード59と同一電圧であると仮定する。トラ
ンジスタ54、55、56及び57から形成される非逆バッファ
によって、出力ノード58は本質的にノード59と同じ電圧
に引き下げられる。
関して低い、即ちコンパレーター53の出力における電圧
が本質的にノード59と同一電圧であると仮定する。トラ
ンジスタ54、55、56及び57から形成される非逆バッファ
によって、出力ノード58は本質的にノード59と同じ電圧
に引き下げられる。
【００１１】ノード59に関するノード58の電圧の状態は
次のように変化する。即ち、レベルシフトトランジスタ
３の制御電極に対する良好に制御する大きさの電圧のパ
ルスを印加することによって、この装置は電流パルスを
ドレイン27に流す。これにより、抵抗器51の両端にノー
ド59及び60の瞬間電圧レベルから比較的独立したパルス
状の電圧降下が生じる。そのとき、他のレベルシフトト
ランジスタ５を通る電流はないので、抵抗器52の両端の
電圧は本質的に０である。抵抗器51及び52の両端の電圧
の間の差がコンパレーター53中に設けられたヒステリシ
スレベルを超えると、コンパレーター53の出力がノード
59に対して高くなる。トランジスタ54、55、56及び57か
ら形成される非逆バッファは、これに従って出力ノード
58を本質的にノード60と同じ電圧に引き上げ、これによ
りノード58をノード59に対して正にする。
次のように変化する。即ち、レベルシフトトランジスタ
３の制御電極に対する良好に制御する大きさの電圧のパ
ルスを印加することによって、この装置は電流パルスを
ドレイン27に流す。これにより、抵抗器51の両端にノー
ド59及び60の瞬間電圧レベルから比較的独立したパルス
状の電圧降下が生じる。そのとき、他のレベルシフトト
ランジスタ５を通る電流はないので、抵抗器52の両端の
電圧は本質的に０である。抵抗器51及び52の両端の電圧
の間の差がコンパレーター53中に設けられたヒステリシ
スレベルを超えると、コンパレーター53の出力がノード
59に対して高くなる。トランジスタ54、55、56及び57か
ら形成される非逆バッファは、これに従って出力ノード
58を本質的にノード60と同じ電圧に引き上げ、これによ
りノード58をノード59に対して正にする。
【００１２】トランジスタ３の制御電極における電圧パ
ルスが過ぎた後は、抵抗器51及び52の両端の電圧の差は
０になる。コンパレーター53中に設けられたヒステリシ
スにより、このコンパレーターはその出力の状態を維持
する。
ルスが過ぎた後は、抵抗器51及び52の両端の電圧の差は
０になる。コンパレーター53中に設けられたヒステリシ
スにより、このコンパレーターはその出力の状態を維持
する。
【００１３】逆に、ノード58の状態を変えてノード58の
電圧を本質的にノード59と同じ電圧にしたい場合には、
良好に制御する大きさの電圧のパルスをトランジスタ５
の制御電極に印加するとよい。そうすると、トランジス
タ５のドレイン32にパルス状の電流が流れ、その結果、
抵抗器52の両端の電圧降下が生じる。トランジスタ３の
ドレイン27への電流は発生しないので、抵抗器51の両端
の電圧降下は０である。抵抗器51及び52の両端の電圧の
間の差がコンパレーター53中に設けられたヒステリシス
レベルを超えると、コンパレーター53の出力がノード59
に対して低くなる。トランジスタ54、55、56及び57から
形成される非逆バッファは、これに従って出力ノード58
を本質的にノード59と同じ電圧に引き下げる。
電圧を本質的にノード59と同じ電圧にしたい場合には、
良好に制御する大きさの電圧のパルスをトランジスタ５
の制御電極に印加するとよい。そうすると、トランジス
タ５のドレイン32にパルス状の電流が流れ、その結果、
抵抗器52の両端の電圧降下が生じる。トランジスタ３の
ドレイン27への電流は発生しないので、抵抗器51の両端
の電圧降下は０である。抵抗器51及び52の両端の電圧の
間の差がコンパレーター53中に設けられたヒステリシス
レベルを超えると、コンパレーター53の出力がノード59
に対して低くなる。トランジスタ54、55、56及び57から
形成される非逆バッファは、これに従って出力ノード58
を本質的にノード59と同じ電圧に引き下げる。
【００１４】トランジスタ５の制御電極における電圧パ
ルスが過ぎた後は、抵抗器51及び52の両端の電圧の差は
０になる。コンパレーター53中に設けられたヒステリシ
スにより、このコンパレーターはその出力の状態を維持
する。
ルスが過ぎた後は、抵抗器51及び52の両端の電圧の差は
０になる。コンパレーター53中に設けられたヒステリシ
スにより、このコンパレーターはその出力の状態を維持
する。
【００１５】図２に説明した回路は、トランジスタ３及
び５によって形成されたパルス電流源がそれぞれトラン
ジスタ63と64又は65と66によって形成されたカスコード
電流源に置き換えられているが、同様に動作する。
び５によって形成されたパルス電流源がそれぞれトラン
ジスタ63と64又は65と66によって形成されたカスコード
電流源に置き換えられているが、同様に動作する。
【００１６】トランジスタ64及び66は、電流源として動
作し、標準的なＮＭＯＳ低電圧装置になり得るものであ
り、また、低電圧ＮＰＮバイポーラ装置で置き換えるこ
ともできる。トランジスタ63及び65はＬＤＭＯＳ装置で
あり、高電圧を保持するために用いられる。図２は、こ
れらのＬＤＭＯＳ装置の２つの例を示している。１つは
基体がソース（トランジスタ63）に接続された例、他の
１つは基体が接地（トランジスタ65）された例である。
作し、標準的なＮＭＯＳ低電圧装置になり得るものであ
り、また、低電圧ＮＰＮバイポーラ装置で置き換えるこ
ともできる。トランジスタ63及び65はＬＤＭＯＳ装置で
あり、高電圧を保持するために用いられる。図２は、こ
れらのＬＤＭＯＳ装置の２つの例を示している。１つは
基体がソース（トランジスタ63）に接続された例、他の
１つは基体が接地（トランジスタ65）された例である。
【００１７】
【発明が解決しようとする課題】容易に分かるように、
問題は、前記の従来の構造を単一のシリコンチップ上に
形成しようとする場合に起きる。ドリフト領域の性質か
ら、この領域を横切ってフローティング井戸の高電圧領
域をトランジスタに接続する線を設けることが極めて難
しい。加えて、高電圧相互接続は、高電圧接合に不利な
影響を及ぼし、少なくとも２段階の追加のマスク処理が
製造コストの増加を招き、且つ大きいチップサイズを必
要とする。
問題は、前記の従来の構造を単一のシリコンチップ上に
形成しようとする場合に起きる。ドリフト領域の性質か
ら、この領域を横切ってフローティング井戸の高電圧領
域をトランジスタに接続する線を設けることが極めて難
しい。加えて、高電圧相互接続は、高電圧接合に不利な
影響を及ぼし、少なくとも２段階の追加のマスク処理が
製造コストの増加を招き、且つ大きいチップサイズを必
要とする。
【００１８】本発明の目的は、電圧クロスオーバー相互
接合とこれに伴う前記の問題を実質的に解消した、フロ
ーティング井戸回路と接地電位からフローティング井戸
へのレベルシフター回路とを提供することにある。本発
明の他の目的は、容積とチップサイズを減らした装置を
提供することにある。
接合とこれに伴う前記の問題を実質的に解消した、フロ
ーティング井戸回路と接地電位からフローティング井戸
へのレベルシフター回路とを提供することにある。本発
明の他の目的は、容積とチップサイズを減らした装置を
提供することにある。
【００１９】
【課題を解決するための手段】これらの目的は、半導体
装置に関する本発明によって達成される。この半導体装
置は、好ましくは１つの半導体又は集積回路であり、逆
の伝導型を持つ積層された複数の層と少なくとも１つの
絶縁酸化物層とから形成される半導体基体、少なくとも
１つの好ましくは少なくとも２つの高電圧ＬＤＭＯＳト
ランジスタ、少なくとも１つの好ましくは少なくとも２
つのセンス抵抗器、及びフローティング回路井戸を有す
るものであり、単一のシリコンチップ上で１つの集積回
路に結合されたものである。この回路では、（信号が分
離された回路の高電圧領域を通りクロスオーバーを経て
フローティング井戸の抵抗器に送られる代わりに）高電
圧クロスオーバーは実質的になくなり且つフローティン
グ井戸への低電圧レベルシフト信号がフローティング井
戸自身の高電圧領域を通して供給される。
装置に関する本発明によって達成される。この半導体装
置は、好ましくは１つの半導体又は集積回路であり、逆
の伝導型を持つ積層された複数の層と少なくとも１つの
絶縁酸化物層とから形成される半導体基体、少なくとも
１つの好ましくは少なくとも２つの高電圧ＬＤＭＯＳト
ランジスタ、少なくとも１つの好ましくは少なくとも２
つのセンス抵抗器、及びフローティング回路井戸を有す
るものであり、単一のシリコンチップ上で１つの集積回
路に結合されたものである。この回路では、（信号が分
離された回路の高電圧領域を通りクロスオーバーを経て
フローティング井戸の抵抗器に送られる代わりに）高電
圧クロスオーバーは実質的になくなり且つフローティン
グ井戸への低電圧レベルシフト信号がフローティング井
戸自身の高電圧領域を通して供給される。
【００２０】本発明によれば、レベルシフト電流源はフ
ローティング井戸回路と同じＮ型井戸に中に形成され
る。即ち、ビルトイン抵抗器がｎ型エピタキシャル層に
存在する。このビルトイン抵抗器は“寄生”抵抗器であ
り、レベルシフト信号電流をフローティング井戸回路に
よって検出される電圧信号に変換するために利用するこ
とができる。このように、本発明の装置は、ゲートチャ
ネルを通って低電圧領域に流れる電流を接地に落とし、
その電流を信号を生成するために使用する。即ち、ｎ型
エピタキシャル抵抗器を通してｎ＋領域からセンスノー
ドに電流が流れる。
ローティング井戸回路と同じＮ型井戸に中に形成され
る。即ち、ビルトイン抵抗器がｎ型エピタキシャル層に
存在する。このビルトイン抵抗器は“寄生”抵抗器であ
り、レベルシフト信号電流をフローティング井戸回路に
よって検出される電圧信号に変換するために利用するこ
とができる。このように、本発明の装置は、ゲートチャ
ネルを通って低電圧領域に流れる電流を接地に落とし、
その電流を信号を生成するために使用する。即ち、ｎ型
エピタキシャル抵抗器を通してｎ＋領域からセンスノー
ドに電流が流れる。
【００２１】本発明の構造は、前記のような高電圧クロ
スオーバー相互接続に伴う問題を解消するために極めて
適したものであり、以下に更に詳細に記載する他の集積
回路を提供するものである。
スオーバー相互接続に伴う問題を解消するために極めて
適したものであり、以下に更に詳細に記載する他の集積
回路を提供するものである。
【００２２】本発明の他の態様においては、前記のよう
な改良された型の構造を有する。但し、この構造では、
電流源のドレインとフローティング井戸との間の接続は
所定の距離Ｌ1 だけ隔てられており、及び／又は幅Ｗ1
で好ましくは電流源とフローティング井戸との間の寄生
抵抗が著しく増加する細くなった部分で小さくなった断
面の範囲を通って所定の距離Ｌ1 だけ隔てられている。
な改良された型の構造を有する。但し、この構造では、
電流源のドレインとフローティング井戸との間の接続は
所定の距離Ｌ1 だけ隔てられており、及び／又は幅Ｗ1
で好ましくは電流源とフローティング井戸との間の寄生
抵抗が著しく増加する細くなった部分で小さくなった断
面の範囲を通って所定の距離Ｌ1 だけ隔てられている。
【００２３】このように改良された構造では、最小寸法
の環状に配置されたＬＤＭＯＳ電流源を実現でき、フロ
ーティング井戸に隣接してでも或いは反対側にでもフロ
ーティング井戸に沿ってどこにでも配置することができ
る。加えて、フローティング井戸の中のセンス抵抗器
は、独立電圧の抵抗器として且つ寄生抵抗が最大になる
ように用いるのが好ましい。更に、寄生抵抗が極めて高
い値に増加することがあり、そのような場合には、独立
のフローティング井戸の中のセンス抵抗器の電圧が用い
られる。
の環状に配置されたＬＤＭＯＳ電流源を実現でき、フロ
ーティング井戸に隣接してでも或いは反対側にでもフロ
ーティング井戸に沿ってどこにでも配置することができ
る。加えて、フローティング井戸の中のセンス抵抗器
は、独立電圧の抵抗器として且つ寄生抵抗が最大になる
ように用いるのが好ましい。更に、寄生抵抗が極めて高
い値に増加することがあり、そのような場合には、独立
のフローティング井戸の中のセンス抵抗器の電圧が用い
られる。
【００２４】
【実施例】図５乃至１１においては、前記と同等の部分
にはその参照番号に１００を加えた参照番号を付けた。
但し、ｐ＋領域13、14、領域20、28、41及び23、31、42
並びにゲート部分に対応する番号は除いた。本発明によ
る構造は、図１乃至４について前記したように、ｐ型基
板107 上に成長させた比較的高抵抗のエピタキシャル層
106 （例えばＮ伝導型層）を含む２つのＬＤＭＯＳレベ
ルシフトトランジスタ 103、105 を有する。しかしなが
ら、本発明の構造においては、ＬＤＭＯＳ装置 103、10
5 から形成されているレベルシフト電流源のドレイン 1
27、132 はフローティング井戸101 から距離Ｌ1 だけ離
れており、高電圧接続は除かれている。レベルシフト電
流源はフローティング井戸回路と同じｎエピタキシャル
領域に位置しており、電流源のドレインのｎ型領域 11
9、124 とｎ型領域108 、182 及び183 の間の寄生抵抗
Ｒ1 、Ｒ2 が形成され、機能的に利用される。
にはその参照番号に１００を加えた参照番号を付けた。
但し、ｐ＋領域13、14、領域20、28、41及び23、31、42
並びにゲート部分に対応する番号は除いた。本発明によ
る構造は、図１乃至４について前記したように、ｐ型基
板107 上に成長させた比較的高抵抗のエピタキシャル層
106 （例えばＮ伝導型層）を含む２つのＬＤＭＯＳレベ
ルシフトトランジスタ 103、105 を有する。しかしなが
ら、本発明の構造においては、ＬＤＭＯＳ装置 103、10
5 から形成されているレベルシフト電流源のドレイン 1
27、132 はフローティング井戸101 から距離Ｌ1 だけ離
れており、高電圧接続は除かれている。レベルシフト電
流源はフローティング井戸回路と同じｎエピタキシャル
領域に位置しており、電流源のドレインのｎ型領域 11
9、124 とｎ型領域108 、182 及び183 の間の寄生抵抗
Ｒ1 、Ｒ2 が形成され、機能的に利用される。
【００２５】図５及び６においては、金属領域127 及び
132 がそれぞれＬＤＭＯＳ103 及び105 のドレインを形
成する。同時に、ｎ＋領域119 及び124 は抵抗器Ｒ1 及
びＲ2 （151 と152 、180 と181 ）の端子の１つを形成
し、ｎ＋領域182 及び183 はｎ型埋め込み層108 と共に
抵抗器Ｒ1 及びＲ2 （151 と152 、180 と181 ）の他の
端子を形成する。後者の端子は回路ノード60と電気的に
等価である。抵抗器Ｒ1 及びＲ2 （151 と152 、180 と
181 ）は、領域119 と108 、182 との間又は領域124 と
108 、183 との間のｎ型エピタキシャル層106 の部分に
それぞれ形成される。
132 がそれぞれＬＤＭＯＳ103 及び105 のドレインを形
成する。同時に、ｎ＋領域119 及び124 は抵抗器Ｒ1 及
びＲ2 （151 と152 、180 と181 ）の端子の１つを形成
し、ｎ＋領域182 及び183 はｎ型埋め込み層108 と共に
抵抗器Ｒ1 及びＲ2 （151 と152 、180 と181 ）の他の
端子を形成する。後者の端子は回路ノード60と電気的に
等価である。抵抗器Ｒ1 及びＲ2 （151 と152 、180 と
181 ）は、領域119 と108 、182 との間又は領域124 と
108 、183 との間のｎ型エピタキシャル層106 の部分に
それぞれ形成される。
【００２６】図５乃至１１について更に特別な場合、高
電圧構造は、Ｒ1 、Ｒ2 のセンス抵抗器180 、181 を経
てＬＤＭＯＳレベルシフトトランジスタ103 、105 に接
続されたフローティング井戸101 を有する回路100 を含
む。この回路100 には高電圧接続はなく、代わって低電
圧クロスオーバー171 及び172 がフローティング井戸と
検出のためのトランジスタとの間に残されている。この
電圧は高くないので、前記で示した比較的高い電圧のク
ロスオーバーに関する問題は起きない。この構造におい
ては、全ての相互接続は、低電圧接合で満足する２０Ｖ
以下の低電圧の金属接続としてシリコンの上を走ってい
る。高電圧相互接続が存在しないので同時に低容量が達
成され、これによりＣＶ2 損失が低くなり、チップサイ
ズか減少する。このような構造では、以前には用いられ
ていた外部抵抗器は除かれ、レベルシフト電流をフロー
ティング井戸回路で検出される電圧信号に変換するため
に、寄生抵抗器即ちｎ型エピタキシャル層におけるビル
トイン抵抗器が用いられる。
電圧構造は、Ｒ1 、Ｒ2 のセンス抵抗器180 、181 を経
てＬＤＭＯＳレベルシフトトランジスタ103 、105 に接
続されたフローティング井戸101 を有する回路100 を含
む。この回路100 には高電圧接続はなく、代わって低電
圧クロスオーバー171 及び172 がフローティング井戸と
検出のためのトランジスタとの間に残されている。この
電圧は高くないので、前記で示した比較的高い電圧のク
ロスオーバーに関する問題は起きない。この構造におい
ては、全ての相互接続は、低電圧接合で満足する２０Ｖ
以下の低電圧の金属接続としてシリコンの上を走ってい
る。高電圧相互接続が存在しないので同時に低容量が達
成され、これによりＣＶ2 損失が低くなり、チップサイ
ズか減少する。このような構造では、以前には用いられ
ていた外部抵抗器は除かれ、レベルシフト電流をフロー
ティング井戸回路で検出される電圧信号に変換するため
に、寄生抵抗器即ちｎ型エピタキシャル層におけるビル
トイン抵抗器が用いられる。
【００２７】本発明の１つの実施例では、図７Ａによく
示されているように、レベルシフト電流源をフローティ
ング井戸回路と同じｎ型エピタキシャル部分に置き、電
流源のドレインとフローティング井戸のｎ＋埋め込み層
108 との間の寄生抵抗を用いることによって、高電圧相
互接続に対する必要性が回避される。この実施例の好ま
しいレイアウトが図８に示されている。この実施例で
は、応用する場合に必要となる最小抵抗値に合わせるた
め、フローティング井戸回路と電流源のドレインとの間
隔を充分に取ることが必要である。このような隔離は図
８にＬ1 として示されている。この実施例では更に、２
つの電流源の間の干渉を防ぐために、最良の位置として
フローティング井戸回路の反対側に位置している。
示されているように、レベルシフト電流源をフローティ
ング井戸回路と同じｎ型エピタキシャル部分に置き、電
流源のドレインとフローティング井戸のｎ＋埋め込み層
108 との間の寄生抵抗を用いることによって、高電圧相
互接続に対する必要性が回避される。この実施例の好ま
しいレイアウトが図８に示されている。この実施例で
は、応用する場合に必要となる最小抵抗値に合わせるた
め、フローティング井戸回路と電流源のドレインとの間
隔を充分に取ることが必要である。このような隔離は図
８にＬ1 として示されている。この実施例では更に、２
つの電流源の間の干渉を防ぐために、最良の位置として
フローティング井戸回路の反対側に位置している。
【００２８】このように、図７及び８に示された構造
は、高電圧ＬＤＭＯＳ構造のドレインとフローティング
井戸回路との間の寄生抵抗器に帰着する。
は、高電圧ＬＤＭＯＳ構造のドレインとフローティング
井戸回路との間の寄生抵抗器に帰着する。
【００２９】この寄生抵抗器は、高電圧におけるデプレ
ションによりフローティング井戸と基板の間の電圧に大
きく依存している。この電圧依存性が受け入れられない
場合には、ＨＶ−ＬＤＭＯＳ構造のドレインとフローテ
ィング井戸回路との間に充分な距離を取り、図８に示し
たレイアウトとすることによって寄生抵抗を増加させる
ことができる。更に、寄生抵抗と並列に別の固定回路素
子を用い、必要な値を有する並列構造の抵抗を得ること
によって寄生抵抗を増加させることができる。加えて、
この寄生抵抗の形成と利用は、高電圧接続がなく且つ前
記と同様の限界がなく、更に、設計上の融通性の制限や
予定よりも大きいチップ面積を必要としない装置の製造
を可能にする。従って、特に好ましい実施例では、寄生
抵抗を増し、装置の構造におけるレイアウトの融通性を
増すためのいくつかの手段を含む。
ションによりフローティング井戸と基板の間の電圧に大
きく依存している。この電圧依存性が受け入れられない
場合には、ＨＶ−ＬＤＭＯＳ構造のドレインとフローテ
ィング井戸回路との間に充分な距離を取り、図８に示し
たレイアウトとすることによって寄生抵抗を増加させる
ことができる。更に、寄生抵抗と並列に別の固定回路素
子を用い、必要な値を有する並列構造の抵抗を得ること
によって寄生抵抗を増加させることができる。加えて、
この寄生抵抗の形成と利用は、高電圧接続がなく且つ前
記と同様の限界がなく、更に、設計上の融通性の制限や
予定よりも大きいチップ面積を必要としない装置の製造
を可能にする。従って、特に好ましい実施例では、寄生
抵抗を増し、装置の構造におけるレイアウトの融通性を
増すためのいくつかの手段を含む。
【００３０】本発明の好ましい実施例においては、電流
源とフローティング井戸との間の長さＬ1 及びＷ1 の一
方又は双方を減らし、相互接続領域の断面積30、31がそ
れに対応して絞られている。これは図９に最もよく表さ
れている。相互接続領域は、図９に示されているように
断面を絞った形状が好ましい。この断面積の減少は、電
流源とフローティング井戸との間の寄生抵抗をかなり大
きくすることが見出された。この断面積の減少は更に２
つのＨＶ−ＬＤＭＯＳ構造の間の干渉をかなり減少さ
せ、フローティング井戸の反対側ではなくその周辺に沿
ってどこにでも配置することを可能にする。図１０から
分かるように、１つの実施例ではドリフト領域の長さＬ
ｄは、フローティング井戸回路のそれと本質的に同一で
ある。例えば、その値は６００Ｖまではおよそ５０μｍ
でよい。
源とフローティング井戸との間の長さＬ1 及びＷ1 の一
方又は双方を減らし、相互接続領域の断面積30、31がそ
れに対応して絞られている。これは図９に最もよく表さ
れている。相互接続領域は、図９に示されているように
断面を絞った形状が好ましい。この断面積の減少は、電
流源とフローティング井戸との間の寄生抵抗をかなり大
きくすることが見出された。この断面積の減少は更に２
つのＨＶ−ＬＤＭＯＳ構造の間の干渉をかなり減少さ
せ、フローティング井戸の反対側ではなくその周辺に沿
ってどこにでも配置することを可能にする。図１０から
分かるように、１つの実施例ではドリフト領域の長さＬ
ｄは、フローティング井戸回路のそれと本質的に同一で
ある。例えば、その値は６００Ｖまではおよそ５０μｍ
でよい。
【００３１】本発明のこの実施例においては、金属171
の下にある酸化物９（図１０参照）は、金属とｐ型アイ
ソレーション13、14、ｐ型埋め込み層190 及びｐ型基板
との間の電圧を少なくとも部分的に支えることができ
る。このことは、ｎ型エピタキシャル層、ｐ型基板及び
ｐ型埋め込み部分におけるデプレションが、単に、必要
とされる破壊電圧から酸化物によって支えられる電圧を
差し引いた電圧を支えればよいことを意味する。この発
見によって、ドリフト領域の長さＬｄをこの低い電圧を
支えるための値に減らすことが可能になった。例えば、
ｎ型エピタキシャル層の断面積を小さくすることによっ
て、Ｌｄの長さを５０μｍから２５μｍに減らすことが
できる。これは、湾曲破壊の結果としての金属のエッジ
におけるシリコン中の臨界電界強度が限界を越えない限
度で行われる。この実施例においては、ｎ型エピタキシ
ャル領域の断面積を更に減らすことができ、従って寄生
抵抗を更に増すことができる。図１０から分かるよう
に、電界強度を減らすためにフィールドプレート192 が
ｐ型アイソレーション領域13及び14のエッジに沿って設
けられている。
の下にある酸化物９（図１０参照）は、金属とｐ型アイ
ソレーション13、14、ｐ型埋め込み層190 及びｐ型基板
との間の電圧を少なくとも部分的に支えることができ
る。このことは、ｎ型エピタキシャル層、ｐ型基板及び
ｐ型埋め込み部分におけるデプレションが、単に、必要
とされる破壊電圧から酸化物によって支えられる電圧を
差し引いた電圧を支えればよいことを意味する。この発
見によって、ドリフト領域の長さＬｄをこの低い電圧を
支えるための値に減らすことが可能になった。例えば、
ｎ型エピタキシャル層の断面積を小さくすることによっ
て、Ｌｄの長さを５０μｍから２５μｍに減らすことが
できる。これは、湾曲破壊の結果としての金属のエッジ
におけるシリコン中の臨界電界強度が限界を越えない限
度で行われる。この実施例においては、ｎ型エピタキシ
ャル領域の断面積を更に減らすことができ、従って寄生
抵抗を更に増すことができる。図１０から分かるよう
に、電界強度を減らすためにフィールドプレート192 が
ｐ型アイソレーション領域13及び14のエッジに沿って設
けられている。
【００３２】本発明の他の実施例においては、図１１に
示すように、ｐ型埋め込み層190 部分をｎ型エピタキシ
ャル部分全体の下に拡大できることが発見された。但
し、全ての破壊電圧について可能ではない。この実施例
においては、ｎ型エピタキシャル部分の断面は、側面か
らも底面からも双方共に最小になっている。この実施例
は、金属と一方ではｎ型エピタキシャル部分との間、他
方ではＰ型拡散部分との間の電圧が一時的に比較的低い
場合に特に有効である。
示すように、ｐ型埋め込み層190 部分をｎ型エピタキシ
ャル部分全体の下に拡大できることが発見された。但
し、全ての破壊電圧について可能ではない。この実施例
においては、ｎ型エピタキシャル部分の断面は、側面か
らも底面からも双方共に最小になっている。この実施例
は、金属と一方ではｎ型エピタキシャル部分との間、他
方ではＰ型拡散部分との間の電圧が一時的に比較的低い
場合に特に有効である。
【００３３】図５乃至１１で説明した全ての実施例のい
ずれにおいても、最小サイズの環状構成のＨＶ−ＬＤＭ
ＯＳ回路を用いることが可能であり、これにより基板に
対するこれらの寄生容量を最小にすることができる。
ずれにおいても、最小サイズの環状構成のＨＶ−ＬＤＭ
ＯＳ回路を用いることが可能であり、これにより基板に
対するこれらの寄生容量を最小にすることができる。
【００３４】これまで詳細に説明した本発明について、
本発明の範囲を逸脱せずに変形し得ることは明らかであ
る。例えば、前記の印加される高電圧の例として１００
０Ｖは論じられたけれども、これは単なる例示であって
それに限定されるものではなく、電圧範囲としては１０
０Ｖから１２００Ｖ或いはそれ以上が用いられる。
本発明の範囲を逸脱せずに変形し得ることは明らかであ
る。例えば、前記の印加される高電圧の例として１００
０Ｖは論じられたけれども、これは単なる例示であって
それに限定されるものではなく、電圧範囲としては１０
０Ｖから１２００Ｖ或いはそれ以上が用いられる。
【００３５】本発明の説明では、電流源モードを用いて
ＬＤＭＯＳ装置によって引き出される電流を電圧に変換
するために抵抗器が使用された。“抵抗器”の語は、最
も広い意味で使われているものである。即ち、これらの
抵抗器は、回路素子或いは素子の組み合わせを通る電流
或いは電流の変化が、その両端に電圧或いは電圧の変化
を生じさせるいかなる回路素子或いは素子の組み合わせ
をも本質的に意味するものである。例えば、これらの素
子は、線形及び非線形の抵抗器、トランジスタ、ダイオ
ード、その他の非リアクティヴ回路素子全般を本質的に
包含する。
ＬＤＭＯＳ装置によって引き出される電流を電圧に変換
するために抵抗器が使用された。“抵抗器”の語は、最
も広い意味で使われているものである。即ち、これらの
抵抗器は、回路素子或いは素子の組み合わせを通る電流
或いは電流の変化が、その両端に電圧或いは電圧の変化
を生じさせるいかなる回路素子或いは素子の組み合わせ
をも本質的に意味するものである。例えば、これらの素
子は、線形及び非線形の抵抗器、トランジスタ、ダイオ
ード、その他の非リアクティヴ回路素子全般を本質的に
包含する。
【図１】図１は、従来のフローティング井戸及びレベル
シフターの例の回路図である。
シフターの例の回路図である。
【図２】図２は、従来のフローティング井戸及びレベル
シフターの他の例の回路図である。
シフターの他の例の回路図である。
【図３】図３は、図１の回路を実現した装置の平面図で
ある。
ある。
【図４】図４は、図３の３−３の線に沿って基板を切断
した断面図である。
した断面図である。
【図５】図５は、本発明のフローティング井戸及びレベ
ルシフターの回路を実現した装置の平面図である。
ルシフターの回路を実現した装置の平面図である。
【図６】図６は、図５の５−５の線に沿って基板を切断
した断面図である。
した断面図である。
【図７】図７は、図５の５−５の線に沿った断面にビル
トイン抵抗器を示した集積回路の部分図である。
トイン抵抗器を示した集積回路の部分図である。
【図８】図８は、図７と同じ回路のフローティング井戸
及びレベルシフターの部分を示す平面図である。
及びレベルシフターの部分を示す平面図である。
【図９】図９は、本発明の他の実施例における回路レイ
アウトの平面図である。
アウトの平面図である。
【図１０】図１０は、図９の回路の９−９の線に沿って
基板を切断した集積回路の部分を示す断面図である。
基板を切断した集積回路の部分を示す断面図である。
【図１１】図１１は、図９の回路の変形である集積回路
の部分を示す断面図である。
の部分を示す断面図である。
【符号の説明】 １３、１４ ｐ＋領域 １０１ フローティング井戸 １０３、１０５ ＬＤＭＯＳレベルシフトトランジスタ １０６ エピタキシャル層 １０７ ｐ型基板 １０８ ｎ＋埋め込み層 １０９ 酸化物層 １１０ Ｐ型井戸部分 １１１ Ｎ型井戸部分 １１２、１１５、１１６、１１７ ｐ＋領域 １１８、１１９、１２２、１２４、１２５、１８２、１
８３ ｎ＋領域 １２１、１２６、１３０、１３３ 金属化層 １２７、１３２ レベルシフターのドレイン電極 １４５、１４６、１４７ ｎ型エピタキシャル層 １７１、１７２ クロスオーバー １８０、１８１ 抵抗器 １９０ ｐ＋埋め込み層 １９２ フィールドプレート
８３ ｎ＋領域 １２１、１２６、１３０、１３３ 金属化層 １２７、１３２ レベルシフターのドレイン電極 １４５、１４６、１４７ ｎ型エピタキシャル層 １７１、１７２ クロスオーバー １８０、１８１ 抵抗器 １９０ ｐ＋埋め込み層 １９２ フィールドプレート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 サチェンドラナス ムケーアルジー アメリカ合衆国 ニューヨーク州 10598 ヨークタウン ハイツ グラニト スプ リングス ロード 237 (72)発明者 ポール フェルドマン オランダ国 オス ジュピターヴェック 15ウン ハイツ グラナイト スプリング ス ロード 237
Claims (10)
- 【請求項１】 ｎ型エピタキシャル層を保持する基板、
電流源を有する少なくとも１つの高電圧ＬＤＭＯＳトラ
ンジスタ、及びＬＤＭＯＳトランジスタのドレインとフ
ローティング井戸回路との間のｎ型エピタキシャル層中
に形成された少なくとも１つの寄生抵抗を含み、前記フ
ローティング井戸回路は前記ＬＤＭＯＳトランジスタの
ドレインから所定の距離Ｌ1 を隔てて位置し、その距離
の部分は所定の幅Ｗ1 を有し、前記寄生抵抗がレベルシ
フト電流信号をフローティング井戸の中の回路によって
検出される電圧信号に変換することを特徴とする半導体
装置。 - 【請求項２】 前記ドレインとフローティング回路井戸
との間の距離の増加に伴って前記寄生抵抗が増加するこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 ドレイン端子とフローティング回路井戸
との間を隔てる幅Ｗ1 の減少に伴ってｎ型エピタキシャ
ル層の断面積が減少することを特徴とする請求項２に記
載の半導体装置。 - 【請求項４】 ｐ型埋め込み領域に対比してドリフト領
域Ｌｄの長さの減少に伴って前記断面積が減少し、該減
少の長さが破壊電圧によって決められることを特徴とす
る請求項１に記載の半導体装置。 - 【請求項５】 ｎ型エピタキシャル層の断面積の減少に
伴い且つ実質的にｎ型エピタキシャル層全体の下へのｐ
型埋め込み部分の拡大に伴って前記断面積が減少するこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項６】 前記ＬＤＭＯＳ回路が環状構成であるこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項７】 電流源がフローティング井戸回路の周辺
に沿って位置していることを特徴とする請求項１に記載
の半導体装置。 - 【請求項８】 電流源が相互に隣接していることを特徴
とする請求項７に記載の半導体装置。 - 【請求項９】 電流源がフローティング井戸回路の反対
側に置かれていることを特徴とする請求項７に記載の半
導体装置。 - 【請求項１０】 ＬＤＭＯＳトランジスタのドレインと
フローティング井戸回路のｎ＋埋め込み層との間に寄生
抵抗を有することを特徴とする請求項１に記載の半導体
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/971382 | 1992-11-04 | ||
| US07/971,382 US5446300A (en) | 1992-11-04 | 1992-11-04 | Semiconductor device configuration with multiple HV-LDMOS transistors and a floating well circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06260601A true JPH06260601A (ja) | 1994-09-16 |
Family
ID=25518309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5275531A Pending JPH06260601A (ja) | 1992-11-04 | 1993-11-04 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5446300A (ja) |
| EP (1) | EP0596565B1 (ja) |
| JP (1) | JPH06260601A (ja) |
| DE (1) | DE69329097T2 (ja) |
| TW (1) | TW244394B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026708A (ja) * | 1995-06-28 | 2002-01-25 | Fuji Electric Co Ltd | 高耐圧ｉｃ |
| JP2002324848A (ja) * | 2001-02-20 | 2002-11-08 | Mitsubishi Electric Corp | 半導体装置 |
| JP2004006674A (ja) * | 1995-04-12 | 2004-01-08 | Fuji Electric Holdings Co Ltd | 高耐圧ｉｃ |
| JP2008091932A (ja) * | 1995-04-12 | 2008-04-17 | Fuji Electric Device Technology Co Ltd | 高耐圧ｉｃ |
| JP2015154659A (ja) * | 2014-02-18 | 2015-08-24 | セイコーエプソン株式会社 | 回路装置及び電子機器 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69207410T2 (de) * | 1992-09-18 | 1996-08-29 | Cons Ric Microelettronica | Monolithisch integrierte Brückenschaltung mit Transistoren und entsprechendes Herstellungsverfahren |
| JP3228093B2 (ja) * | 1995-06-28 | 2001-11-12 | 富士電機株式会社 | 高耐圧ｉｃ |
| DE69530216T2 (de) * | 1995-12-19 | 2004-02-12 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno - Corimme | Monolithische Halbleiteranordnung mit Randstruktur und Verfahren zur Herstellung |
| JP3917211B2 (ja) * | 1996-04-15 | 2007-05-23 | 三菱電機株式会社 | 半導体装置 |
| EP0977264B1 (en) * | 1998-07-31 | 2006-04-26 | Freescale Semiconductor, Inc. | Semiconductor structure for driver circuits with level shifting |
| DE19919130B4 (de) * | 1999-04-27 | 2005-10-06 | Infineon Technologies Ag | Monolithisch integrierte Halbleiteranordnung mit einem Steuerbereich und einem spannungsaufnehmenden Bereich |
| US6184700B1 (en) | 1999-05-25 | 2001-02-06 | Lucent Technologies, Inc. | Fail safe buffer capable of operating with a mixed voltage core |
| DE10225860B4 (de) | 2001-06-11 | 2006-11-09 | Fuji Electric Co., Ltd., Kawasaki | Halbleiterbauteil |
| JP4545548B2 (ja) * | 2004-10-21 | 2010-09-15 | ルネサスエレクトロニクス株式会社 | 半導体集積回路及び半導体装置 |
| WO2007035862A2 (en) * | 2005-09-21 | 2007-03-29 | International Rectifier Corporation | Semiconductor package |
| KR101463076B1 (ko) * | 2008-03-28 | 2014-12-05 | 페어차일드코리아반도체 주식회사 | 레벨 시프트 소자들을 구비하는 고압 반도체소자 및 그의제조방법 |
| US8207580B2 (en) * | 2009-05-29 | 2012-06-26 | Power Integrations, Inc. | Power integrated circuit device with incorporated sense FET |
| TWI448055B (zh) | 2010-06-07 | 2014-08-01 | Richtek Technology Corp | 切換式電源供應器之控制電路及其控制方法以及用於其中之電晶體元件 |
| TWI595653B (zh) * | 2016-09-13 | 2017-08-11 | 立積電子股份有限公司 | 用於增加信號振幅範圍的電晶體 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1358573A (fr) * | 1963-03-06 | 1964-04-17 | Csf | Circuit électrique intégré |
| JPS58135666A (ja) * | 1983-01-14 | 1983-08-12 | Hitachi Ltd | 高耐圧半導体装置 |
| US4678936A (en) * | 1984-02-17 | 1987-07-07 | Analog Devices, Incorporated | MOS-cascoded bipolar current sources in non-epitaxial structure |
| US4661838A (en) * | 1985-10-24 | 1987-04-28 | General Electric Company | High voltage semiconductor devices electrically isolated from an integrated circuit substrate |
| IT1213027B (it) * | 1986-01-24 | 1989-12-07 | Sgs Microelettrica Spa | Densita'.!circuito integrato a semiconduttore, in particolare del tipo comprendente dispositivi ad alta tensione e dispositivi di elaborazione di segnale ad alta |
| IT1188465B (it) * | 1986-03-27 | 1988-01-14 | Sgs Microelettronica Spa | Rpocedimento per la fabbricazione di circuiti integrati a semiconduttore includenti dispositiv cmos e dispositivi elettronici ad alta tensione |
| JPH0812918B2 (ja) * | 1986-03-28 | 1996-02-07 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH0691193B2 (ja) * | 1986-07-11 | 1994-11-14 | 株式会社日立マイコンシステム | 半導体装置 |
| JPS63153910A (ja) * | 1986-12-17 | 1988-06-27 | Nec Corp | レベルシフト回路 |
| EP0314465B1 (en) * | 1987-10-27 | 1998-05-06 | Nec Corporation | Semiconductor device with an isolated vertical power MOSFET. |
| IT1235843B (it) * | 1989-06-14 | 1992-11-03 | Sgs Thomson Microelectronics | Dispositivo integrato contenente strutture di potenza formate con transistori ldmos complementari, strutture cmos e pnp verticali con aumentata capacita' di supportare un'alta tensione di alimentazione. |
| US5003362A (en) * | 1989-07-28 | 1991-03-26 | Dallas Semiconductor Corporation | Integrated circuit with high-impedance well tie |
| US5192989A (en) * | 1989-11-28 | 1993-03-09 | Nissan Motor Co., Ltd. | Lateral dmos fet device with reduced on resistance |
| US5386136A (en) * | 1991-05-06 | 1995-01-31 | Siliconix Incorporated | Lightly-doped drain MOSFET with improved breakdown characteristics |
| US5146298A (en) * | 1991-08-16 | 1992-09-08 | Eklund Klas H | Device which functions as a lateral double-diffused insulated gate field effect transistor or as a bipolar transistor |
-
1992
- 1992-11-04 US US07/971,382 patent/US5446300A/en not_active Expired - Lifetime
-
1993
- 1993-10-28 EP EP93203015A patent/EP0596565B1/en not_active Expired - Lifetime
- 1993-10-28 DE DE69329097T patent/DE69329097T2/de not_active Expired - Fee Related
- 1993-11-04 JP JP5275531A patent/JPH06260601A/ja active Pending
- 1993-12-27 TW TW082111009A patent/TW244394B/zh active
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004006674A (ja) * | 1995-04-12 | 2004-01-08 | Fuji Electric Holdings Co Ltd | 高耐圧ｉｃ |
| JP2008091932A (ja) * | 1995-04-12 | 2008-04-17 | Fuji Electric Device Technology Co Ltd | 高耐圧ｉｃ |
| JP2002026708A (ja) * | 1995-06-28 | 2002-01-25 | Fuji Electric Co Ltd | 高耐圧ｉｃ |
| JP2002324848A (ja) * | 2001-02-20 | 2002-11-08 | Mitsubishi Electric Corp | 半導体装置 |
| JP4610786B2 (ja) * | 2001-02-20 | 2011-01-12 | 三菱電機株式会社 | 半導体装置 |
| JP2015154659A (ja) * | 2014-02-18 | 2015-08-24 | セイコーエプソン株式会社 | 回路装置及び電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0596565A3 (en) | 1997-06-04 |
| TW244394B (ja) | 1995-04-01 |
| DE69329097D1 (de) | 2000-08-31 |
| US5446300A (en) | 1995-08-29 |
| EP0596565B1 (en) | 2000-07-26 |
| EP0596565A2 (en) | 1994-05-11 |
| DE69329097T2 (de) | 2001-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06260601A (ja) | 半導体装置 | |
| JP3517154B2 (ja) | 誘電体分離集積回路 | |
| US6130458A (en) | Power IC having SOI structure | |
| US6455902B1 (en) | BiCMOS ESD circuit with subcollector/trench-isolated body mosfet for mixed signal analog/digital RF applications | |
| US6503782B2 (en) | Complementary accumulation-mode JFET integrated circuit topology using wide (>2eV) bandgap semiconductors | |
| JP2959528B2 (ja) | 保護回路 | |
| KR20010015835A (ko) | 반도체 장치 | |
| US7791139B2 (en) | Integrated circuit including a semiconductor assembly in thin-SOI technology | |
| JP2002124681A (ja) | 半導体装置 | |
| US5889310A (en) | Semiconductor device with high breakdown voltage island region | |
| US5834814A (en) | Semiconductor integrated circuit | |
| JP4923686B2 (ja) | 半導体装置 | |
| US6100565A (en) | Semiconductor integrated circuit device with operation in partial depletion type mode and perfect depletion type mode | |
| US5449936A (en) | High current MOS transistor bridge structure | |
| JPH02253653A (ja) | パワートランジスタに対する駆動信号のレベル変換回路コンポーネントを持つ２段駆動システムのためのモノリシック集積回路 | |
| JP4023276B2 (ja) | 駆動回路 | |
| US20220399437A1 (en) | Semiconductor device with guard ring isolating power device | |
| JP3303648B2 (ja) | 半導体リレー | |
| US4761679A (en) | Complementary silicon-on-insulator lateral insulated gate rectifiers | |
| US6057577A (en) | Component of protection of an integrated MOS power transistor against voltage gradients | |
| EP0272753B1 (en) | Complementary silicon-on-insulator lateral insulated gate rectifiers | |
| US10615132B2 (en) | Integrated circuit capable of operating at very high voltage and method of fabricating same | |
| US6275095B1 (en) | Semiconductor amplifier circuit | |
| JPH0587023B2 (ja) | ||
| JPH11177023A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040413 |