DE19919130B4

DE19919130B4 - Monolithisch integrierte Halbleiteranordnung mit einem Steuerbereich und einem spannungsaufnehmenden Bereich

Info

Publication number: DE19919130B4
Application number: DE1999119130
Authority: DE
Inventors: Michael Stoisiek
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 1999-04-27
Filing date: 1999-04-27
Publication date: 2005-10-06
Anticipated expiration: 2019-04-28
Also published as: DE19919130A1

Abstract

Halbleiteranordnung mit einem Steuerbereich (2) zur Steuerung eines Stromflusses durch die Halbleiteranordnung und einem spannungsaufnehmendem Bereich (3) zur Aufnahme einer Spannung in sperrendem Zustand der Halbleiteranordnung, wobei die Halbleiteranordung monolithisch in ein Halbleitersubstrat (1) mit einer Hauptoberfläche (8) integriert ist, dadurch gekennzeichnet, daß der Steuerbereich (2) baulich getrennt vom spannungsaufnehmenden Bereich (3) in dem Halbleitersubstrat (1) ausgebildet ist und der Steuerbereich (2) durch Leiterwege (4) mit dem spannungsaufnehmenden Bereich (3) verbunden ist.

Description

Die vorliegende Erfindung betrifft eine Halbleiteranordnung, die monolithisch in ein Halbleitersubstrat integriert ist, wobei ein Steuerbereich zur Steuerung eines Stromflusses durch die Halbleiteranordnung sowie ein spannungsaufnehmender Bereich zur Aufnahme einer Spannung in Sperrichtung der Halbleiteranordnung vorgesehen ist.

Aus dem Stand der Technik sind grundsätzlich Halbleiteranordnungen wie beispielsweise MOS-Transistoranordnungen bekannt, die monolithisch integriert in einem Halbleitersubstrat ausgebildet sind, wobei gewisse Bereiche der MOS-Transistoranordnung zur Steuerung des Stromflusses durch die Transistoranordnung dienen, andere Bereiche zur Aufnahme einer Sperrspannung angepaßt wurden. Hierzu wird beispielhaft auf DE 195 34 154 A1 verwiesen. Der Stromfluß wird dabei durch eine Gate-Elektrode im Kanalbereich des MOS-Transistors in üblicher Weise gesteuert. Die Aufnahme der Sperrspannung erfolgt jedoch zum großen Teil im Bereich der Drainzone durch ein Abschnüren der Drain-Raumladungszone zwischen jeweils zwei Basiszonen des MOS-Transistors. Der komplette MOS-Transistor wird dabei durch die Gesamtheit der vorstehend beschriebenen Gebiete gebildet.

Nachteilig am Stand der Technik ist jedoch, daß die einzelnen Gebiete der MOS-Transistoranordnung jeweils aneinander angepaßt werden müssen, um eine effektive Funktion des MOS-Transistors zu gewährleisten. Die Parameter für die einzelnen Gebiete können damit nur in relativ begrenzten Bereichen variiert und optimiert werden.

Die EP 0 649 175 A1 beschreibt einen lateralen IGBT der benachbart zu seiner Emitterzone eine stark n-dotierte Anschlusszone aufweist. Die Emitterzone und diese stark n-dotierte Anschlusszone sind dabei wahlweise über eine Widerstandsschaltung an einen Anschlusskontakt zum Anlegen eines Versorgungspotentials anschließbar.

Aufgabe der vorliegenden Erfindung ist es daher, eine Halbleiteranordnung bereitzustellen, die eine möglichst weitgehende, voneinander unabhängige Optimierung des Steuerbereiches sowie des spannungsaufnehmenden Bereiches erlaubt.

Diese Aufgabe wird gelöst durch die Merkmale des vorliegenden Anspruchs 1. Es wird dabei eine komplette bauliche Trennung des Steuerbereiches vom spannungsaufnehmenden Bereich vorgesehen, wobei der Steuerbereich durch Leiterwege, wie beispielsweise Leiterbahnen, mit dem spannungsaufnehmenden Bereich verbunden ist. Eine gegenseitige Beeinflussung des Steuerbereiches und spannungsaufnehmenden Bereiches liegt somit bei der erfindungsgemäßen Anordnung nicht mehr vor. Damit kann eine unabhängige Optimierung der beiden Bereiche für die jeweiligen Aufgabe erfolgen. Die beiden Bereiche können beispielsweise in verschiedenen Regionen einer gemeinsamen Hauptoberfläche des Halbleitersubstrats angesiedelt sein. Sie können jedoch auch auf unterschiedlichen Oberflächen, z.B. einander gegenüberliegenden Oberflächen, angeordnet werden.

In einer ersten Weiterbildung der Erfindung kann beispielsweise der Steuerbereich als Niederspannungs-Steuertransistor ausgebildet werden, der spannungsaufnehmende Bereich dagegen als Hochspannungszelle. Als Steuertransistor kann dabei jede Art von Transistor Anwendung finden, beispielsweise ein MOS-Transistor oder ein Bipolartransistor. Auch für den spannungsaufnehmenden Bereich sind unterschiedliche Ausführungsarten möglich, die jeweils geeignet sind, Sperrspannungen der Halbleiteranordnung aufzunehmen.

In einer bevorzugten Weiterbildung der Erfindung ist vorgesehen, daß der sperrspannungsaufnehmende Bereich ein aktives Gebiet ersten Leitungstyps aufweist, das sich von einer Hauptoberfläche des Halbleitersubstrats aus in das Halbleitersubstrat erstreckt. Die nachfolgende Beschreibung bezieht sich beispielhaft auf ein aktives Gebiet vom Typ n. Das aktive Gebiet kann dabei beispielsweise in Form einer Wanne ausgebildet sein, die durch geeignete Schichten, wie beispielsweise Isolationsschichten begrenzt wird, so daß das aktive Gebiet in einem Graben, beispielsweise einem isolierten Graben, angeordnet ist.

In dem aktiven Gebiet wird bevorzugt mindestens ein erstes Gebiet ersten Leitungstyps mit einer höheren Dotierung als das aktive Gebiet vorgesehen, sowie mindesten ein zweites Gebiet zweiten Leitungstyps, wobei sich beide Gebiete von der Hauptoberfläche aus in das aktive Gebiet erstrecken. Das mindestens eine erste Gebiet wird dabei mit dem Anodengebiet des Steuerbereiches verbunden. Damit wird der Elektrodenstrom über das mindestens eine erste Gebiet in den spannungsaufnehmenden Bereich eingespeist. Das mindestens eine zweite Gebiet wird mit dem Katodengebiet des Steuerbereiches verbunden. Schließlich wird in dem spannungsaufnehmenden Bereich ein drittes dotiertes Gebiet vorgesehen, das den Anodenanschluß des spannungsaufnehmenden Gebietes bildet und sich ebenfalls von der Hauptoberfläche aus in das aktive Gebiet erstreckt. Das dritte Gebiet kann dabei, analog zur Driftregion einer MOSFET-Struktur, als dotiertes Gebiet ersten Leitungstyps mit höherer Dotierung als das aktive Gebiet ausgebildet sein. Das dritte Gebiet kann jedoch auch durch ein dotiertes Gebiet zweiten Leitungstyps gebildet werden, das von einem Gebiet ersten Leitungstyps mit höherer Dotierung als das aktive Gebiet umgeben ist, wie dies im Anodenbereich eines IGBT üblich ist.

Wird das aktive Gebiet in einem Graben ausgebildet, so sind bevorzugt die ersten Gebiete am Rand des Grabens angeordnet und das dritte Gebiet im Innenbereich des Grabens, d.h., von den Rändern des Grabens zurückgesetzt. In einer speziellen Ausführungsform können dann die zweiten Gebiete zwischen den ersten Gebieten und dem dritten Gebiet angeordnet sein. Eine solche Anordnung von ersten, zweiten und dritten Gebieten ist beispielsweise aus DE 44 25 337 A1 bekannt, wobei jedoch hier diese Gebiete nicht einen spannungsaufnehmenden Bereich bilden, sondern eine Feldeffekt-Transistoranordnung.

In einer alternativen Ausführungsform können jedoch die zweiten Gebiete auch am Rand des Grabens angeordnet sein, wobei die Gebiete entlang des Randes in abwechselnder Abfolge angeordnet werden, so daß jeweils ein zweites Gebiet zwischen jeweils zwei ersten Gebieten angeordnet ist.

Durch beide Anordnungsweisen der zweiten Gebiete kann erreicht werden, daß mit steigender Sperrspannung der Raumladungsbereich zwischen den ersten Gebieten und dem dritten Gebiet ausgehend von den zweiten Gebieten abgeschnürt wird, so daß eine spannungsaufnehmende Zone im aktiven Gebiet entsteht, die sich mit steigender Sperrspannung vergrößert. Dadurch wird eine effektive Aufnahme der Sperrspannung im spannungsaufnehmenden Bereich begünstigt.

Die ersten, zweiten und dritten Gebiete können lediglich im Bereich der Hauptoberfläche angeordnet sein. Es kann jedoch auch vorgesehen werden, daß sich die Gebiete, insbesondere die zweiten Gebiete, von der Hauptoberfläche bis zum Boden des Grabens erstrecken.

Der Steuerbereich der Halbleiteranordnung kann ebenfalls in einem Graben, insbesondere in einem isolierten Graben, der durch Isolationsschichten begrenzt wird, ausgebildet sein. Es können hierbei prinzipiell beliebige Anordnungen, wie sie aus dem Stand der Technik bekannt sind, Anwendung finden, wie beispielsweise übliche MOS-Transistoren oder Bipolar-Transistoren. Speziell kann vorgesehen sein, daß sowohl das Katodengebiet als auch das Anodengebiet des Steuerbereichs parallel zur Hauptoberfläche eine kammförmige Struktur aufweist. Dabei sind die Strukturen spiegelverkehrt zueinander und versetzt zueinander so angeordnet, daß sich das jeweils eine Gebiet in die Zwischenräume der kammförmigen Struktur des anderen Gebietes erstreckt. Durch eine solche Struktur kann der stromtragende Bereich zwischen dem Katodengebiet und dem Anodengebiet verbreitert werden, speziell im Fall eines MOS-Transistors die Kanalweite vergrößert werden, wodurch der Einschaltwiderstand des Steuerbereichs herabgesetzt werden kann.

Ein spezielles Ausführungsbeispiel der vorliegenden Erfindung wird nachfolgend anhand der 1 bis 8 erläutert.

Es zeigen:
1: Schematische Darstellung des grundsätzlichen Aufbaus der Halbleiteranordnung.
2: Erstes Beispiel einer Struktur eines spannungsaufnehmenden Bereiches im Bereich der Hauptoberfläche.
3: Querschnitt durch eine Struktur nach 2 entlang der Linie AA'.
4: Querschnitt durch eine Struktur nach 2 entlang der Linie BB'.
5: Alternative Ausführungsform eines spannungsaufnehmeden Bereiches nach dem Stand der Technik.
6: Struktur der Anordnung nach 5 im Bereich der Hauptoberfläche.
7: Darstellung eines Steuertransistors mit leitender Verbindung zu zugeordneten spannungsaufnehmenden Bereichen.
8: Querschnitt durch einen Steuertransistor nach 7 entlang einer Linie CC'.
1 zeigt schematisch das Grundprinzip der erfindungsgemäßen Halbleiteranordnung. Dabei ist in einem Halbleitersubstrat 1 ein Steuerbereich 2 sowie ein spannungsaufnehmender Bereich 3 monolithisch integriert ausgebildet. Die beiden Bereiche erstrecken sich von einer Hauptoberfläche 8 aus in das Halbleitersubstrat 1 hinein. Eine leitende Verbindung zwischen den beiden Bereichen wird durch Leiterbahnen 4 im Bereich der Hauptoberfläche 8 hergestellt. Die speziellen Kontaktierungspunkte, an denen die Leiterbahnen 4 im Steuerbereich 2 sowie im spannungsaufnehmenden Bereich 3 enden, sind dabei je nach der entsprechenden Ausbildung der beiden Bereiche passend realisiert.
2 zeigt eine Draufsicht auf ein erstes Ausführungsbeispiel des erfindungsgemäßen spannungsaufnehmenden Bereiches, der als Hochspannungs-Doppelzelle ausgebildet ist. Es sind dabei zwei Halbzellen in einem gemeinsamen Graben angeordnet. Wie auch die 3 und 4 zeigen, ist ein fingerförmiger Graben 15 im Halbleitersubstrat 1 vorgesehen, dessen Begrenzungen durch isolierende Seitenwände 12 sowie einen isolierenden Boden 11 gebildet werden. Die Seitenwände 12 sowie die Bodenschicht 11 können beispielsweise aus SiO₂ bestehen. Der Graben ist durch ein n^--dotiertes, aktives Gebiet 5 ausgefüllt. Am Rand des Grabens sind n⁺-dotierte Gebiete 7 angeordnet, die sich von der Hauptoberfläche 8 aus bis in eine gewisse Tiefe in das aktive Gebiet 5 erstrecken. Diese ersten Gebiete sind leitend mit dem Anodengebiet des Steuerbereiches 2 verbunden und stellen Steuerkontakte SK im aktiven Gebiet 5 des spannungsaufnehmenden Bereiches dar, durch die der Elektronenstrom in das aktive Gebiet 5 eingespeist wird.
Weiterhin sind zweite Gebiete 6 mit einer Dotierung vom Typ p am Rand des Grabens 15 vorgesehen, die sich von der Hauptoberfläche 8 aus bis zum Boden 11 des Grabens 15 erstrecken. Diese zweiten Gebiete 6 können dabei unmittelbar an die Seitenwände 12 des Grabens 5 angrenzen, sie können jedoch, wie auch die ersten die Gebiete 7, um einen gewissen Betrag von den Seitenwänden 12 zurückgesetzt angeordnet sein. Die zweiten Gebiete 6 sind leitend mit dem Katodengebiet S des Steuerbereiches 2 verbunden.
Im vorliegenden Beispiel sind die ersten Gebiete 7 und die zweiten Gebiete 6 in aufeinanderfolgender Abfolge entlang zumindest eines Teiles des Randes des Grabens 15 angeordnet. Durch eine solche Anordnung kann erreicht werden, daß bei steigender Sperrspannung durch jeweils zwei zweite Gebiete 6 der Leitungspfad zwischen einem ersten Gebiet 7 und dem Anodenanschluß D im Innenbereich des aktiven Gebietes abgeschnürt wird. Der Anodenanschluß D kann dabei entweder lediglich durch ein n-leitendes Gebiet 9 oder auch durch ein p⁺-leitendes Gebiet 10, welches vorteilhafterweise von einem n-leitenden Gebiet 9 umgeben ist, gebildet werden. Der erste Fall entspricht dabei einer Anordnung im Bereich der Drainzone eines MOSFET, der zweite Fall entspricht einer Anordnung im Bereich der Anodenzone eines lateralen IGBT.
5 und 6 zeigen eine alternative Ausführungsform der Hochspannungszelle, die als spannungsaufnehmender Bereich 3 dient. Eine solche Anordnung ist weitgehend aus DE 44 25 337 A1 bekannt.
Dabei ist ebenfalls ein aktives Gebiet 5 in einem Graben 15 angeordnet, der durch isolierende Schichten 11, 12 begrenzt ist. Die ersten Gebiete 7 vom Typ n⁺ sind dabei wiederum am Rand des Grabens 15 angeordnet, wobei nun ein durchgehender n⁺-Streifen oder Ring, wie in 6 dargestellt, vorgesehen sein kann. Die zweiten Gebiete 6 vom Typ p bzw. p⁺ sind nun als Säulen zwischen den ersten Gebieten 7 und dem Anodenanschluß D angeordnet. Bei einer Erhöhung der Sperrspannung kann durch diese zweiten Gebiete 6 wiederum eine Abschnürung des Leitungspfades zwischen den ersten Gebieten 7 und dem Anodenanschluß D erfolgen. Dieser ist in 5 schematisch durch die gestrichelten Pfeile dargestellt.
7 zeigt einen als Steuertransistor ausgebildeten Steuerbereich 2, der durch Leiterbahnen 4 mit einem spannungsaufnehmenden Bereich 3 verbunden ist. Es sind hierbei in 7 schematisch zwei Halbzellen dargestellt, die jeweils eine Hochspannungs-Doppelzelle bilden. Diese sind wiederum jeweils in einem Graben 15 angeordnet. Die Struktur des spannungsaufnehmenden Bereiches 3 entspricht damit einer Struktur nach 2.
Der Steuerbereich ist im vorliegenden Beispiel ein MOS-Steuertransistor, wobei das Katodengebiet, d.h. das Sourcegebiet, wie auch das Anodengebiet, das als Steuerkontakt SK wirkt, eine kammförmige Struktur im Bereich der Hauptoberfläche 8 aufweisen. Die maximal am Steuertransistor anliegende Spannung wird durch die Geometrie der n⁺-Gebiete 7 sowie durch die Anordnung und Geometrie der p-Gebiete 6 in den Hochspannungszellen bestimmt. Durch eine geeignete Ausbildung der spannungsaufnehmenden Hochspannungszellen kann erreicht werden, daß die Spannung am Steuertransistor auf einem geringen Wert im Niedervoltbereich, beispielsweise 10 V, gehalten werden kann, so daß am Steuertransistor ein kleinst möglicher Einschaltwiderstand erreicht werden kann. Hochspannungszelle und Steuertransistor können bei den erfindungsgemäßen Anordnungen in unterschiedlicher Weise zueinander angeordnet sein.
Der Steuertransistor kann entlang der Stirnseiten der Hochspannungszellen angeordnet sein, wie in 7 dargestellt. Dort wird eine leitende Verbindung durch eine Leiterbahn 4 zwischen dem Sourcegebiet des Steuertransistors und jeweils den Gebieten 6 zweier Halbzellen der Hochspannungs-Doppelzellen hergestellt. Der Steuertransistor kann jedoch auch entlang der Längsseiten, d.h., zwischen zwei Hochspannungszellen, angeordnet sein. Es kann jeder einzelnen Hochspannungszelle bzw. jeweils einer Hälfte von zwei in einem Graben angeordneten Halbzellen ein einziger Steuertransistor zugeordnet werden. Es können jedoch auch mehrere oder alle Hochspannungszellen an einen einzigen Steuertransistor angeschlossen werden.

Claims

Halbleiteranordnung mit einem Steuerbereich (2) zur Steuerung eines Stromflusses durch die Halbleiteranordnung und einem spannungsaufnehmendem Bereich (3) zur Aufnahme einer Spannung in sperrendem Zustand der Halbleiteranordnung, wobei die Halbleiteranordung monolithisch in ein Halbleitersubstrat (1) mit einer Hauptoberfläche (8) integriert ist, dadurch gekennzeichnet, daß der Steuerbereich (2) baulich getrennt vom spannungsaufnehmenden Bereich (3) in dem Halbleitersubstrat (1) ausgebildet ist und der Steuerbereich (2) durch Leiterwege (4) mit dem spannungsaufnehmenden Bereich (3) verbunden ist.
Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Steuerbereich (2) als Niederspannungs-Steuertransistor und der spannungsaufnehmende Bereich (3) als Hochspannungszelle ausgebildet ist.
Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der spannungsaufnehmende Bereich (3) ein aktives Gebiet (5) ersten Leitungstyps aufweist, das sich von einer Hauptoberfläche (8) des Halbleitersubstrats (1) aus in das Halbleitersubstrat (1) erstreckt und mindestens ein erstes Gebiet (7) ersten Leitungstyps mit höherer Dotierung als das aktive Gebiet (5) sowie mindestens ein zweites Gebiet (6) zweiten Leitungstyps in dem aktiven Gebiet (5) ausgebildet sind, die sich von der Hauptoberfläche (8) in das aktive Gebiet (5) erstrecken, wobei das mindestens eine erste Gebiet (7) mit dem Anodengebiet (SK) des Steuerbereiches (2) und das mindestens eine zweite Gebiet (6) mit dem Kathodengebiet (S) des Steuerbereiches (2) durch Leiterwege (4) verbunden sind und ein drittes dotiertes Gebiet (9, 10) als Anodenanschluß (D) in dem aktiven Gebiet (5) ausgebildet ist, das sich von der Hauptoberfläche (8) in das aktive Gebiet (5) erstreckt.
Halbleiteranordnung nach Anspruch 3, dadurch gekennzeichnet, daß das aktive Gebiet (5) in einem isolierten Graben (15) ausgebildet ist, der durch Isolationsschichten (11, 12) begrenzt wird, wobei die ersten Gebiete (7) am Rand des Grabens (15) angeordnet sind und das dritte Gebiet (9, 10) im Innenbereich des Grabens (15) angeordnet ist.
Halbleiteranordnung nach Anspruch 4, dadurch gekennzeichnet, daß die zweiten Gebiete (6) im Bereich zwischen den ersten Gebieten (7) und dem dritten Gebiet (9, 10) angeordnet sind.
Halbleiteranordnung nach Anspruch 4, dadurch gekennzeichnet, daß die zweiten Gebiete (6) ebenfalls am Rand des Grabens angeordnet sind, wobei jeweils ein zweites Gebiet (6) zwischen jeweils zwei ersten Gebieten (7) angeordnet ist.
Halbleiteranordnung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß sich die zweiten Gebiete (6) von der Hauptoberfläche (8) bis zum Boden des Grabens erstrecken.
Halbleiteranordnung nach einem der Ansprüche 3 bis 7, dadurch gekennzeichnet, daß das dritte dotierte Gebiet (9, 10) durch ein dotiertes Gebiet (9) ersten Leitungstyps mit höherer Dotierung als das aktive Gebiet (5) gebildet wird.
Halbleiteranordnung nach einem der Ansprüche 3 bis 7, dadurch gekennzeichnet, daß das dritte dotierte Gebiet (9, 10) durch ein dotiertes Gebiet (10) zweiten Leitungstyps gebildet wird, das von einem Gebiet (9) ersten Leitungstyps mit höherer Dotierung als das aktive Gebiet (5) umgeben ist.
Halbleiteranordnung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß der Steuerbereich (2) als MOS-Transistor oder als Bipolar-Transistor ausgebildet ist.
Halbleiteranordnung nach Anspruch 10, dadurch gekennzeichnet, daß der Steuerbereich (2) in einem isolierten Graben ausgebildet ist, der durch Isolationsschichten (13, 14) begrenzt wird.
Halbleiteranordnung nach Anspruch 11, dadurch gekennzeichnet, daß sowohl das Kathodengebiet (S) als auch das Anodengebiet (SK) des Steuerbereichs (2) parallel zur Hauptoberfläche (8) als kammförmige Struktur ausgebildet ist, wobei sich das jeweils eine Gebiet in die Zwischenräume der kammförmigen Struktur des anderen Gebiets erstreckt.