JPH0812918B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0812918B2 JP61068702A JP6870286A JPH0812918B2 JP H0812918 B2 JPH0812918 B2 JP H0812918B2 JP 61068702 A JP61068702 A JP 61068702A JP 6870286 A JP6870286 A JP 6870286A JP H0812918 B2 JPH0812918 B2 JP H0812918B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は高速論理回路を併せもつパワーICの実現に適
した半導体装置、より具体的には相補型MOSトランジス
タ（Ｃ−MOS）と二重拡散MOSトランジスタ（Ｄ−MOS）
とを同一の半導体基板上に共存させた半導体装置、並び
にその製造方法に関する。
（従来の技術） Ｃ−MOSとＤ−MOSとを共存させた半導体装置は、Ｃ−
MOS部分で低消費電力の論理回路を構成でき、且つＤ−M
OS部分から高出力を取出せるため、高速ロジックを併せ
もつパワーICとして期待されている。
第４図は上記Ｃ−MOSおよびＤ−MOSからなる従来の半
導体装置の一例を示す断面図である。同図において、１
はＰ型シリコン基板、２は該基板上に成長されたＮ型エ
ピタキシャルシリコンである。Ｎ型エピタキシャル層２
には、その表面から前記Ｐ型基板１に達するP+型アイソ
レーション拡散層３…が形成され、Ｃ−MOS用素子領域
およびＤ−MOS用素子領域が分離されている。そして、
分離された夫々の素子領域には、Ｃ−MOS10、Ｄ−MOS20
が形成されている。これらＣ−MOSおよびＤ−MOSのゲー
ト電極は、燐の高濃度ドープにより低抵抗化された多結
晶シリコン層で形成されている。なお、４はフィールド
酸化膜である。
上記従来の半導体装置は、次のようにして製造されて
いる。
まず、バイポーラ型半導体装置の製造で通常行なわれ
るプロセスにより、Ｎ型エピタキシャル層２およびP+型
アイソレーション拡散層３…を形成し、各素子領域の分
離を行なう。続いて、第５図に示す工程により各素子領
域にＣ−MOSおよびＤ−MOSを形成する。
即ち、通常のＣ−MOS工程で行なわれるプロセスを用
いることにより、Ｃ−MOSの素子領域内にＮチャンンネ
ルMOSトランジスタ（Ｎ−MOS）のためのＰ型ウエル領域
11を形成する。これと同時に、Ｄ−MOS用素子領域内に
耐圧補正のためのＰ型領域21を形成する。また、Ｄ−MO
Sのバックゲート領域となるＰ型領域22も予め形成した
後、フィールド酸化膜４を形成する。次いで、素子領域
部分のフィールド酸化膜を除去してエピタキシャル層表
面を露出させた後、その露出表面を熱酸化してゲート酸
化膜５を形成する。その後、ゲート電極材料である多結
晶シリコン層６を全面に堆積し、第５図（Ａ）に示す状
態を得る。
次に、POCl3を拡散源として前記多結晶シリコン層６
に燐の高濃度拡散を施し、ゲート電極として使用できる
ように充分に低抵抗化する。続いて、この多結晶シリコ
ン層をパターンニングし、Ｃ−MOSのゲート電極12,13お
よびＤ−MOSのゲート電極23を形成する（第５図（Ｂ）
図示）。
次に、砒素のイオン注入を行なうことにより、Ｎ−MO
SのN+型ソース領域14およびドレイン領域15を形成する
と同時に、Ｄ−MOSのN+型ソース領域25およびドレイン
領域25を夫々形成する。続いて、ボロンのイオン注入に
よりＰ−MOSのP+型ソース領域16およびドレイン領域17
を夫々形成する。次いで、層間絶縁膜としてCVD−SiO2
膜７を堆積した後、コンタクトホールの開孔、アルミニ
ウムの蒸着およびパターンニングを行なうことにより、
Ｃ−MOSおよびＤ−MOSのソース電極やドレイン電極、そ
の他のアルミニウム配線８…を形成する（第５図（Ｃ）
図示）。
なお、上記従来の半導体装置における三種類のゲート
電極12,13,23は低抵抗化のために何れも燐ドープでＮ型
化されているため、Ｃ−MOSを構成するＰ−MOSのチャン
ネル領域には次の理由からボロンのカウンタードープが
施され、所謂埋め込みチャンネル型（Buried Channel T
ype）とされている。即ち、Ｐ−MOSのチャンネル領域が
Ｎ型で且つゲート電極もＮ型であるため、両者の仕事関
数差が小さくてチャンネル領域が反転し難い。従って、
このまま通常のゲート酸化膜厚で形成したＰ−MOSは閾
値電圧を1V以下とするのが困難であるため、カウンター
ドープにより閾値電圧の低下を図っているのである。
（発明が解決しようとする問題点） 上記のように、従来の半導体装置の製造に際しては、
Ｄ−MOSのＰ型バックゲート領域22をゲート電極23の形
成に先立って予め形成しているから、後で形成するゲー
ト電極23とのマスク合せズレを考慮した余裕をとらなけ
ればならない。即ち、第６図に示すようにＤ−MOSのバ
ックゲート領域の長さｃは、自己整合で形成したときの
長さｂよりも前記マスク合せ余裕の長さａだけ長くなら
ざるを得ない。このため、素子寸法が増大して高集積化
を阻害するのみならず、Ｄ−MOSのチャンネル領域が長
くなった分だけオン抵抗が増大する問題がある。例え
ば、マスク合せ精度を１μｍとした場合、後で形成する
N+型ソース領域24を考慮して２μｍ以上の合せ余裕ａを
とる必要がある。バックゲート領域の拡散長（＝ｂ）は
通常４μｍであるから、この場合のオン抵抗は自己整合
で形成したときに比較して75％も大きくなる可能性があ
る。
上記のような不利益を伴うにもかかわらず、Ｄ−MOS
におけるＰ型バックゲート領域22の形成に自己整合法を
採用していない理由は次の通りである。
即ち、自己整合でバックゲート領域22を形成するとす
れば、ゲート電極23をブロッキングマスクとしてボロン
をイオン注入した後、これを高温かつ長時間の熱処理で
拡散、活性化させる方法を用いる。ところが、ゲート電
極12,13,23には既に高濃度の燐ドープが施されているか
ら、このような高温かつ長時間の熱処理を行なうと、ゲ
ート電極中の燐がゲート酸化膜５を拡散してエピタキシ
ャル層２に達してしまう。このため、Ｄ−MOS及びＣ−M
OSの何れにおいてもVthの制御性が著しく損われ、MOSト
ランジスタの形成が事実上不可能になってしまうからで
ある。
また、Ｄ−MOSにおけるＰ型バックゲート領域22の形
成に自己整合法を採用していないもう一つの理由は、既
述の事情からＣ−MOS部分を構成するＰ−MOSを埋め込み
チャンネル型としなければならないことに起因する。
即ち、Ｐ−MOSに対するボロンのカウンタードープ
は、通常の所謂チャンネルインプラと同様、ゲート電極
用の多結晶シリコン層６を形成する前に行なわなければ
ならない。ここで「チャンネルインプラ」とは、ゲート
酸化膜５を形成した際に不純物がゲート酸化膜中に偏析
するため、これを補って閾値を制御するためにチャンネ
ル領域に不純物をイオン注入することを言う。従って、
Ｐ型バックゲート領域22の形成に自己整合法を採用すれ
ば、カウンタードープの後に高温の熱処理が加わること
になる。しかも、Ｄ−MOSの耐圧を高くする必要から、
Ｎ型エピタキシャル層２の濃度はＤ−MOSが共存してい
ない通常のCMOSの場合よりも低くされているため、カウ
ンタードープされたボロンは前記熱処理で深く拡散して
しまう。その結果、チャンネル領域には通常の埋め込み
チャンネル型の場合よりも著しく深いPN接合が形成され
てしまい、Ｐ−MOSの形成が不可能または極めて困難と
なる。
更に、既述の事情からＣ−MOSを構成するＰ−MOSが埋
め込みチャンネル型であるため、従来の半導体装置はＣ
−MOSに満足すべき相補的動作特性をもたせるのが困難
である問題があった。
本発明は上記事情に鑑みてなされたもので、その目的
は、Ｃ−MOS及びＤ−MOSを同一基板上に集積する場合、
Ｄ−MOSのバックゲート領域を自己整合で形成した場合
にも夫々の素子に要求される特性を充分に維持すること
であり、そのような半導体装置を得ることができる経済
的かつ効率的な製造方法を提供しようとするものであ
る。
［発明の構成］ （問題点を解決するための手段） 本発明では、Ｃ−MOS及びＤ−MOSを同一基板上に集積
し、かつＤ−MOSのバックゲート領域を自己整合で形成
した場合にも夫々の素子に要求される特性を十分に維持
することを可能にするために、Ｃ−MOS及びＤ−MOSのゲ
ート電極を全て同じ導電型の不純物で低抵抗化するので
はなく、夫々のソース領域およびドレイン領域の形成に
用いる不純物で低抵抗化することとした。従って、Ｃ−
MOS部分を構成するＰ−MOSおよびＮ−MOSは何れも埋め
込みチャンネル型とする必要がなく、両者共に表面反転
型とすることができる。
本発明の半導体装置では、Ｃ−MOS部分にツインタブ
方式を用いるのが望ましい。即ち、前記第一の素子領域
には第一導電型ウエル拡散層と第二導電型ウエル拡散層
の両方を形成し、Ｐ−ウエルにはＮ−MOSを、またＮ−
ウエルにはＰ−MOSを形成する。
また、前記第一の素子領域および第二の素子領域を所
謂「埋めエピ構造」を採用してもよい。即ち、この場合
には前記第一導電型半導体基板の素子領域形成部分を等
方性エッチングで深くエッチングして凹部を形成し、こ
の凹部表面に第二導電型高濃度拡散層を形成した後、該
凹部表面に選択的にエピタキシャル成長させた第二導電
型半導体層を前記第二導電型素子領域として用いる。
本発明の製造方法では、Ｃ−MOS及びＤ−MOSのゲート
電極用にアンドープ多結晶シリコン層を堆積した後、こ
れをアンドープのままパターンニングしてＣ−MOSを構
成するＰ−MOS及びＮ−MOSのゲート電極と、Ｄ−MOSの
ゲート電極を形成する。次いで、このＤ−MOSのゲート
電極端部をブロッキングマスクとしてＤ−MOSの素子領
域に第一導電型不純物をイオン注入し、高温の熱処理を
施してスランピングさせることにより、Ｄ−MOSの第一
導電型バックゲート領域を自己整合で形成することとし
た。同時に、この熱処理によって各ゲート電極を構成し
ている多結晶シリコン層はアニールされる。しかし、こ
の段階では各ゲート電極は未だアンドープの状態であ
る。そして、各ゲート電極に対しては、夫々のソース領
域及びドレイン領域を形成する際、その同じ不純物を同
時にドープして低抵抗化を図ることとした。従って、Ｃ
−MOSを構成するＰ−MOSのゲート電極はＰ型（チャンネ
ル領域はＮ型）、Ｎ−MOSのゲート電極はＮ型（チャン
ネル領域はＰ型）となる。
即ち、本発明による半導体装置の製造方法は、Ｐ型半
導体基板上にＮ型エピタキシャル半導体層を形成し、 続いて該Ｎ型エピタキシャル半導体層の表面から前記
Ｐ型半導体基板に達するＰ型アイソレーション拡散層を
選択的に形成することにより、相互に電気的に分離され
た相補型絶縁ゲート電界効果トランジスタ用の第一のＮ
型素子領域、並びにＮチャンネル型の二重拡散型絶縁ゲ
ート電界効果トランジスタ用の第二のＮ型素子領域を形
成し、 更に前記第一のＮ型素子領域にはＰ型ウエル領域およ
びＮ型ウエル領域を形成し、また前記第二のＮ型素子領
域には耐圧補正用のＰ型ウエル領域を形成した後、 前記第一のＮ型素子領域には、前記Ｐ型ウエル領域内
のＮチャンネル型絶縁ゲート電界効果トランジスタおよ
び前記Ｎ型ウエル領域内のＰチャンネル型絶縁ゲート電
界効果トランジスタからなる相補型絶縁ゲート電界効果
トランジスタを形成する一方、前記第二のＮ型素子領域
には該Ｎ型領域をドレイン領域とするＮチャンネル型の
二重拡散型絶縁ゲート電界効果トランジスタを形成する
方法であって、 前記相補型絶縁ゲート電界効果トランジスタのゲート
絶縁膜、および前記二重拡散絶縁ゲート電界効果トラン
ジスタのゲート絶縁膜を同時に形成する工程と、 アンドープ多結晶シリコン層を堆積してこれをパター
ンニングすることにより、アンドープ多結晶シリコン層
からなる、前記夫々のトランジスタのゲート電極を同時
に形成する工程と、 これらアンドープ多結晶シリコン層からなるゲート電
極を、前記二重拡散型絶縁ゲート電界効果トランジスタ
のゲート電極の一端部を除いてレジスト膜で覆い、該一
端部をブロッキングマスクとして前記第二の素子領域に
選択的にＰ型不純物をイオン注入する工程と、 高温かつ長時間の熱処理を施して上記Ｐ型不純物をス
ランピングすることにより、前記二重拡散型絶縁ゲート
電界効果トランジスタのゲート電極下に、前記耐圧補正
用のＰ型ウエル領域に接したＰ型バックゲート領域を自
己整合で形成すると共に、前記アンドープ多結晶シリコ
ン層からなる各種のゲート電極をアニールする工程と、 引き続いて、前記第一のＮ型素子領域内のＰ型ウエル
領域および前記第二のＮ型素子領域内のＰ型バックゲー
ト領域に対して選択的にＮ型不純物をドープすることに
より、夫々に形成されているゲート電極を低抵抗化する
と同時に、これらゲート電極をマスクとする自己整合方
式により、Ｎチャンネル型絶縁ゲート電界効果トランジ
スタのソース領域およびドレイン領域、並びにＮチャン
ネル型二重拡散絶縁ゲート電界効果トランジスタのソー
ス領域を形成する工程と、 前記第一のＮ型素子領域のＮ型ウエル領域に対して選
択的にＰ型不純物をドープすることにより、前記ゲート
電極を低抵抗化すると同時に、該ゲート電極をマスクと
する自己整合方式により、Ｐチャンネル型絶縁ゲート電
界効果トランジスタのソース領域およびドレイン領域を
形成する工程とを具備したことを特徴とするものであ
る。
（作用） 本発明の製造方法の特徴を、これによって得られる半
導体装置の構造の面から見ると、前記のようにＣ−MOS
及びＤ−MOSを共存させ、且つＣ−MOSを構成するＰ−MO
S及びＮ−MOSの多結晶シリコンゲート電極の導電型が、
何れもそのチャンネル領域の導電型とは逆になっている
点が特徴である。このため、Ｃ−MOSを構成する二種類
のMOSトランジスタは、両者共に表面反転型とされてい
る。従って、バランスのとれた良好な相補的動作特性が
得られる。また、Ｃ−MOSにカウンタードープを施す必
要がないため、次に述べるようにＣ−MOS部分の特性を
何等低下させることなく、Ｄ−MOS部分のバックゲート
領域を自己整合で形成するプロセスを採用することがで
きる。
本発明の製造方法では、Ｄ−MOS部分のバックゲート
領域を自己整合で形成しているから、従来のようにマス
ク合せ余裕をとることが不要となり、素子の微細化およ
び集積度の向上に寄与する。この自己整合プロセスで
は、Ｄ−MOSのゲート電極をマスクとしてイオン注入し
た不純物をスランピングし、バックゲート領域を形成す
るために高温かつ長時間の熱処理を伴う。しかし、この
段階ではＤ−MOSおよびＣ−MOSの何れのゲート電極もア
ンドープの状態であるから、従来のようにゲート電極中
の不純物がゲート酸化膜を突抜けて拡散し、MOSトラン
ジスタの閾値制御が不可能になる事態を回避することが
できる。加えて、本発明に場合にはＣ−MOS部分を構成
するMOSトランジスタが前記の通り両者共に表面反転型
で、カウンタードープを施す必要がない。従って、上記
スランピングのために高温且つ長時間の処理を行なって
も、従来のようにカウンタードープした不純物が深く拡
散し過ぎ、埋め込みチャンネル型のMOSトランジスタが
動作不能になる事態も生じない。
一方、上記のようにゲート電極となる多結晶シリコン
層に予め高濃度の不純物ドープをしていないから、本発
明ではゲート電極を充分に低抵抗化する手段が課題とな
る。この点に関し、本発明においては夫々のゲート電極
をマスクとする不純物ドープによりＣ−MOS,D−MOSのソ
ース領域およびドレイン領域を自己整合で形成する際、
ゲート電極にも同じ不純物がドープされることで充分に
達成される。何故なら、本発明の場合には上記Ｄ−MOS
バックゲート領域を形成する時の高温熱処理でゲート電
極の多結晶シリコン層がアニールされ、結晶粒が成長す
ることにより粒界の電位障壁が低減されているため、ソ
ース及びドレイン拡散時の不純物ドープでゲート電極と
して充分な低抵抗化が達成されるからである。
本発明における上記の低抵抗化方法は、従来のように
ゲート電極が予めアニールされていない場合には不可能
である。即ち、通常のソース／ドレイン拡散におけるド
ーズ量でゲート電極に充分な導電を与えることはでき
ず、充分な導電性を得るには得るためにはソース及びド
レイン拡散の濃度を著しく高くしなければならないか
ら、拡散長が大きくなってしまう。特に、Ｐ型不純物と
して通常用いられるボロンは拡散係数が大きいから、Ｐ
−MOSの微細化が阻害されるのにならず、ショートチャ
ンネル効果が顕著に現れることになる。
このように本発明の製造方法は、Ｄ−MOS部分のバッ
クゲート領域を自己整合で形成するために必要な高温長
時間の熱処理、即ち、従来の方法において自己整合プロ
セス採用の障害になっていた工程を逆に効果的に活用
し、上記の低抵抗化方法を可能としたものである。
（実施例） 以下、第１図を参照して本発明の一実施例になる半導
体装置につき、その製造方法を併記して説明する。
（１） まず、Ｐ型シリコン基板を用い、通常のバイポ
ーラプロセスで行なわれている方法に従って、Ｎ型エピ
タキシャルシリコン層31の成長とP+型アイソレーション
拡散層の形成とを行なうことにより、Ｃ−MOS用素子領
域とＤ−MOS用素子領域の分離を行なう。
次いで、エピタキシャル層の表面を酸化し、ウエル拡
散層を形成するためのマスクとなる膜厚5000Åの熱酸化
膜32を形成する。続いて、該熱酸化膜に対して写真蝕刻
を施すことにより、Ｃ−MOS用素子領域のＰ−MOS形成部
およびＮ−MOS形成部、並びにＤ−MOS用素子領域の耐圧
補償領域形成部を開孔する。更に、その露出したエピタ
キシャル表面を熱酸化し、イオン注入に対する緩衝膜と
して膜厚1000Åのバッファー酸化膜33を形成する（第１
図（Ａ）図示）。
なお、同図においてＰ型基板およびアイソレーション
拡散層は省略し、Ｃ−MOSおよびＤ−MOSの各素子領域の
みを図示している。
（２） 次に、第１図（Ｂ）に示すように、Ｐ−MOS形
成部をレジストパターン401で覆い、該レジストパター
ン及び前記酸化膜32をブロッキングマスクとしてＮ−MO
S形成部およびＤ−MOSの耐圧補償領域形成部に対して選
択的にボロンをイオン注入する。続いて、第１図（Ｃ）
に示すように、今度はＮ−MOS形成部およびＤ−MOSの耐
圧補償領域形成部をレジストパターン4O2で覆い、該レ
ジストパターン及び前記酸化膜32をブロッキングマスク
としてＰ−MOS形成部に対し選択的に燐をイオン注入す
る。
次いで、レジストパターン342を除去した後、1200℃
で５時間の熱処理を行ない、前記イオン注入したボロン
および燐をスランピングする。これにより、Ｃ−MOS用
素子領域にはＮ−MOSのためのＰ型ウエル拡散層34およ
びＰ−MOSのためのＮ型ウエル拡散層35を形成し、Ｄ−M
OS用素子領域には耐圧補償のためのＰ型ウエル拡散層36
を形成した後、酸化膜33,32を除去する（第１図（Ｄ）
図示）。
（３） 次に、エピタキシャル層の全表面を熱酸化する
ことにより、第１図（Ｅ）に示すように膜厚8000Åのフ
ィールド酸化膜37を形成する。
次いで、フィールド酸化膜37に対して写真蝕刻を施
し、Ｐ−MOS形成部、Ｎ−MO形成部およびＤ−MOS形成部
を開孔し、更にその露出表面を熱酸化してゲート酸化膜
38を形成する（第１図（Ｆ）図示）。
（４） 次に、第１図（Ｇ）に示すように、全面に膜厚
4000Åのアンドープ多結晶シリコン層39を堆積した後、
該多結晶シリコン層39をアンドープ状態のままでパター
ンニングすることにより、Ｃ−MOSのゲート電極41,42及
びＤ−MOSのゲート電極43を形成する（第１図（Ｈ）図
示）。
（５） 次に、Ｄ−MOSのバックゲート領域形成のため
に、レジストパターン44をブロッキングマスクとしてボ
ロンを選択的にイオン注入する（第１図（Ｉ）図示）。
図示のように、レジストパターン44の開孔部は、Ｄ−
MOSのゲート電極43のソース側端部が露出するように形
成する。従って、このゲート電極43の露出端部はボロン
のイオン注入に対するブロッキングマスクとして作用す
る。また、ゲート電極43の他の部分はレジストパターン
44で覆われているから、この部分にはボロンはドープさ
れない。
（６） 次に、レジストパターン44を除去した後、1200
℃で２時間の熱処理を行なう。これにより、先にイオン
注入したボロンを熱拡散してＰ型のバックゲート領域45
を形成する。この熱拡散によるスランピングでボロンは
等方的に拡散するため、ゲート電極43の下に侵入したＰ
型バックゲート領域45が形成される（第１図（Ｊ）図
示）。
上記のようにＰ型バックゲート領域45は自己整合で形
成されているため、第２図に示すよう、そのゲート電極
下への侵入長はｃはボロンの拡散長ｂに略等しい。これ
を第５図の従来例の場合と比較すれば明らかなように、
マスク合せ余裕ａが不要になった分だけ素子を微細化す
ることができる。
また、ゲート電極41,42は全くアンドープの状態のま
まであり、ゲート電極43に含まれるボロンも極めて僅か
であるから、上記のように高温且つ長時間の熱処理を行
なっても、従来の場合のように不純物がゲート酸化膜38
を突抜けてチャンネル領域部分に拡散することはない。
更に、この高温で長時間お熱処理によりゲート電極4
1,42,43の多結晶シリコン層は熱アニールされ、結晶粒
が成長して粒界の電位障壁が減少するため、抵抗値が低
下される。
（７） 次に、Ｃ−MOS部分のＰ型ウエル領域34上およ
びＤ−MOS部分上に開孔部を有するレジストパターン46
を形成し、該レジストパターン、ゲート電極42,43及び
フィールド酸化膜37をマスクとしてゲート酸化膜38をエ
ッチング除去した後、同じマスクをブロッキングマスク
として砒素のイオン注入を行なう（第１図（Ｋ）図
示）。
続いて、レジストパターン46を除去し、イオン注入し
た砒素を活性化するための熱アニールを行なうことによ
り、Ｎ−MOSのN+型ソース領域47およびドレイン領域4
8、Ｄ−MOSのN+型ソース領域49およびドレイン領域50を
形成する（第１図（Ｌ）図示）。
上記において、ゲート電極42,41にも砒素がドープさ
れ、これらゲート電極の多結晶シリコン層はＮ型化して
低抵抗化される。しかも、ゲート電極は既に熱アニール
で低抵抗化されているから、この砒素ドープによりゲー
ト電極として充分な導電性を獲得するに至る。こうし
て、表面反転型のＮ−MOSおよびＤ−MOSが形成される。
（８） 次に、第１図（Ｍ）に示すように、Ｎ型ウエル
領域35上に開孔部を有するレジストパターン51を形成
し、該レジストパターン、ゲート電極41およびフィール
ド酸化膜37をブロッキングマスクとしてＮ型ウエル領域
35にボロンをイオン注入する。
続いて、レジストパターン51を除去した後、総間絶縁
膜として全面にCVD−SiO2膜52を堆積する。このCVD工程
における熱処理で、先にイオン注入したボロンが拡散活
性化し、Ｐ−MOSのP+型ソース領域53およびドレイン領
域54が形成される（第１図（Ｎ）図示）。
この工程でもボロンは必然的にゲート電極41中にドー
プされ、その多結晶シリコン層をＰ型化する。加えて、
既にアニールされていることから、上記ボロンのドープ
によってゲート電極としての充分な導電性を獲得する。
こうして、表面反転型のＰ−MOSが形成されることにな
る。
（９） その後、通常のプロセスに従ってコンタクトホ
ールを開孔し、アルミニウムの蒸着およびパターンニン
グによりAl配線55を形成する。更に、パッシベーション
膜として全面にPSG膜（燐硅酸ガラス膜）56を堆積し、
装置を完成する（第１図（Ｏ）図示）。
上記の各工程で逐次説明してきたように、この実施例
の半導体装置は、Ｃ−MOSのゲート電極およびＤ−MOSの
ゲート電極が何れもチャンネル領域の導電型に対して逆
導電型の多結晶シリコン層からなっている。このため、
何れのMOSトランジスタについても埋め込みチャンネル
型とする必要がなく、表面反転型で充分に低い閾値電圧
を得ることができる。加えて、上記実施例ではＣ−MOS
部分にツインタブ方式のウエル構造を採用しているた
め、Ｐ−MOS及びＮ−MOSの何れについてもその基板領域
濃度を自由に設定し、特性を制御できる効果が得られ
る。これは、Ｎ型エピタキシャル層31の濃度低下を可能
とするから、Ｄ−MOSの耐圧向上が図られる。且つ、ツ
インタブ方式ではＰ−MOSとＮ−MOSとの間の距離を短縮
できるため、素子の微細化にも寄与する。
また、上記実施例の製造方法では、Ｄ−MOSのＰ型バ
ックゲート領域45を自己整合で形成しているため微細化
が可能で、これは集積度の向上に寄与するだけでなく、
チャンネル長が短縮される分だけＤ−MOSのオン抵抗が
低減される。これは高速性等の素子特性の改善をもたら
すだけでなく、Ｃ−MOS部分のツインタブ方式ともあい
まってエピタキシャル層31の濃度低下を可能とするか
ら、耐圧向上を図ることができる。しかも、Ｃ−MOS部
分（特にＰ−MOS）の特性や微細化に対する悪影響は完
全に回避されている。
次に、本発明の他の実施例について説明する。
第３図は所謂「埋めエピ構造」による素子分離を採用
し、且つＤ−MOS部分を縦型とした実施例を示してい
る。同図において、57はＰ型シリコン基板である。該Ｐ
型基板の素子形成部には、等方性エッチングで形成した
凹部内にＮ型エピタキシャルシリコン層を埋め込んだ二
種類の素子領域58,59が形成されている。これらの素子
領域は、その間に介在するＰ型基板領域57との間のPN接
合で相互に電気的に分離されている。また、各素子領域
はN+型埋め込み領域で囲まれている。そして、一方の素
子領域58には第１図の実施例におけると同じ構造のＣ−
MOSが形成されている。また、他方の素子領域には、図
示のように縦型のＤ−MOSが形成されている。このＤ−M
OSは、耐圧補償用のＰ型ウエル領域36′、Ｐ型バックゲ
ート領域45′およびN+型ソース領域49′が何れも同心円
をなす環状に形成されており、ゲート電極は環状のバッ
クゲートチャンネル領域上に跨がって形成されている。
また、N+型ドレイン領域は前記N+型埋め込み領域61に接
続して形成されている。その他の構成は第１図の実施例
と略同じで、Ｃ−MOSおよびＤ−MOSのゲート電極は何れ
もチャンネンル領域とは導電型が逆の不純物で低抵抗化
された多結晶シリコン層からなり、何れのMOSトランジ
スタも表面反転型で形成されている。
上記第３図の実施例になる半導体装置を製造するに
は、まず公知の方法により「埋めエピ」構造の素子領域
58,59を形成する。即ち、Ｐ型シリコン基板57の表面か
ら選択的に等方性エッチングを行なって素子領域となる
部分に凹部を形成し、該凹部の表面から燐等のＮ型不純
物を高濃度拡散することによりN+型埋め込み領域60,61
を形成する。次いで、凹部表面に選択的にＮ型エピタキ
シャルシリコンを成長させた後、表面の平坦化を行な
う。こうして「埋めエピ」構造の素子領域を形成した後
は、第１図の実施例と殆ど同様のプロセスで第４図の半
導体装置を製造することができる。但し、Ｄ−MOS部分
の耐圧補償用Ｐ型ウエル領域36′、Ｐ型バックゲート領
域45′、N+型ソース領域49′、ゲート電極43′のパター
ンが異なることはいうまでもない。
上記のようにこの実施例ではＤ−MOSを縦型としてい
るため、Ｄ−MOSの耐圧向上および大電流出力を取出す
ことが可能となる。また、「埋めエピ」構造におけるN+
型埋め込み領域61の存在はドレイン抵抗が減少し、オン
抵抗を低下させる。このためＮ型エピタキシャル層59の
濃度を低下させて耐圧を向上させることが可能となる。
［発明の効果］ 以上詳述したように、本発明によればＣ−MOS及びＤ
−MOSを同一基板上に集積し、Ｃ−MOSを構成するＰ−MO
S及びＮ−MOSを両方共に表面反転型とすることにより良
好なバランスで相補性動作を行なわせ且つ電力ロスを低
減すると共に、Ｄ−MOSのオン抵抗減少により耐圧向上
を可能とした半導体装置を提供でき、また個々のトラン
ジスタ特性に何等悪影響を及ぼすことなくＤ−MOS部分
のバックゲート領域を自己整合で形成し、素子の微細化
を図ることができる製造方法を提供できる等、顕著な効
果が得られるものである。
【図面の簡単な説明】
第１図は本発明の一実施例になる半導体装置とその製造
方法を、製造工程を追って示す説明図であり、第２図は
その製造方法の要部工程における効果を示す説明図、第
３図は本発明の他の実施例になる半導体装置の断面図、
第４図は従来の半導体装置の断面図であり、第５図はそ
の製造方法を説明するための断面図、第６図は従来の半
導体装置とその製造方法における主要な問題点を示す説
明図である。 31……Ｎ型エピタキシャルシリコン層、32……ブロック
酸化膜、33……バッファー酸化膜、34,36……Ｐ型ウエ
ル領域、35……Ｎ型ウエル領域、37……フィールド酸化
膜、38……ゲート酸化膜、39……アンドープ多結晶シリ
コン層、401,402……レジストパターン、41,42,43……
多結晶シリコンゲート電極、44,46……レジストパター
ン、45……Ｐ型バックゲート領域、47,49……N+型ソー
ス領域、48,50……N+型ドレイン領域、51……レジスト
パターン、52……CVD−SiO2膜、53……P+型ソース領
域、54……P+型ドレイン領域、55……Al配線層、56……
パッシベーション膜、57……Ｐ型シリコン基板、58,59
……Ｎ型埋め込みエピタキシャル層、60,61……N+型埋
め込み領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 27/08 １０２ Ａ (56)参考文献 特開 昭59−215766（ＪＰ，Ａ) 特開 昭60−161658（ＪＰ，Ａ) 特開 昭55−160443（ＪＰ，Ａ) 特開 昭57−149775（ＪＰ，Ａ)

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】Ｐ型半導体基板上にＮ型エピタキシャル半
    導体層を形成し、 続いて該Ｎ型エピタキシャル半導体層の表面から前記Ｐ
    型半導体基板に達するＰ型アイソレーション拡散層を選
    択的に形成することにより、相互に電気的に分離された
    相補型絶縁ゲート電界効果トランジスタ用の第一のＮ型
    素子領域、並びにＮチャンネル型の二重拡散型絶縁ゲー
    ト電界効果トランジスタ用の第二のＮ型素子領域を形成
    し、 更に前記第一のＮ型素子領域にはＰ型ウエル領域および
    Ｎ型ウエル領域を形成し、また前記第二のＮ型素子領域
    には耐圧補正用のＰ型ウエル領域を形成した後、 前記第一のＮ型素子領域には、前記Ｐ型ウエル領域内の
    Ｎチャンネル型絶縁ゲート電界効果トランジスタおよび
    前記Ｎ型ウエル領域内のＰチャンネル型絶縁ゲート電界
    効果トランジスタからなる相補型絶縁ゲート電界効果ト
    ランジスタを形成する一方、前記第二のＮ型素子領域に
    は該Ｎ型領域をドレイン領域とするＮチャンネル型の二
    重拡散型絶縁ゲート電界効果トランジスタを形成する方
    法であって、 前記相補型絶縁ゲート電界効果トランジスタのゲート絶
    縁膜、および前記二重拡散絶縁ゲート電界効果トランジ
    スタのゲート絶縁膜を同時に形成する工程と、 アンドープ多結晶シリコン層を堆積してこれをパターン
    ニングすることにより、アンドープ多結晶シリコン層か
    らなる、前記夫々のトランジスタのゲート電極を同時に
    形成する工程と、 これらアンドープ多結晶シリコン層からなるゲート電極
    を、前記二重拡散型絶縁ゲート電界効果トランジスタの
    ゲート電極の一端部を除いてレジスト膜で覆い、該一端
    部をブロッキングマスクとして前記第二の素子領域に選
    択的にＰ型不純物をイオン注入する工程と、 高温かつ長時間の熱処理を施して上記Ｐ型不純物をスラ
    ンピングすることにより、前記二重拡散型絶縁ゲート電
    界効果トランジスタのゲート電極下に、前記耐圧補正用
    のＰ型ウエル領域に接したＰ型バックゲート領域を自己
    整合で形成すると共に、前記アンドープ多結晶シリコン
    層からなる各種のゲート電極をアニールする工程と、 引き続いて、前記第一のＮ型素子領域内のＰ型ウエル領
    域および前記第二のＮ型素子領域内のＰ型バックゲート
    領域に対して選択的にＮ型不純物をドープすることによ
    り、夫々に形成されているゲート電極を低抵抗化すると
    同時に、これらゲート電極をマスクとする自己整合方式
    により、Ｎチャンネル型絶縁ゲート電界効果トランジス
    タのソース領域およびドレイン領域、並びにＮチャンネ
    ル型二重拡散絶縁ゲート電界効果トランジスタのソース
    領域を形成する工程と、 前記第一のＮ型素子領域のＮ型ウエル領域に対して選択
    的にＰ型不純物をドープすることにより、前記ゲート電
    極を低抵抗化すると同時に、該ゲート電極をマスクとす
    る自己整合方式により、Ｐチャンネル型絶縁ゲート電界
    効果トランジスタのソース領域およびドレイン領域を形
    成する工程とを具備したことを特徴とする半導体装置の
    製造方法。
  2. 【請求項２】前記二重拡散型絶縁ゲート電界効果トラン
    ジスタが横型であることを特徴とする特許請求の範囲第
    １項に記載の半導体装置の製造方法。
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