JP4023276B2

JP4023276B2 - 駆動回路

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Publication number: JP4023276B2
Application number: JP2002286477A
Authority: JP
Inventors: 智久山本
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2002-09-30
Filing date: 2002-09-30
Publication date: 2007-12-19
Anticipated expiration: 2022-09-30
Also published as: JP2004128012A; US20040061534A1; US6861880B2

Description

【０００１】
【発明の属する技術分野】
本発明は駆動回路に関するものである。
【０００２】
【従来の技術】
チャージポンプ式昇圧回路での駆動回路において、高・低の両電源端子間に直列接続した２つのトランジスタをプッシュプル動作させる際に両トランジスタが同時に導通状態になることにより貫通電流が流れる（例えば、特許文献１参照）。この現象を、図１１〜１３を用いて説明する。図１１に示すように、高圧側電源端子（ＶB）とグランド端子間においてバイポーラトランジスタ１００とバイポーラトランジスタ１０１が直列に接続されるとともに、高圧側電源端子（ＶB）とグランド端子間において直列接続された抵抗１０２とトランジスタ１０３との間がバイポーラトランジスタ１００のベース端子と接続されている。入力信号はインバータ１０４を介してトランジスタ１０３のベース端子に供給されるとともにインバータ１０４，１０５を介してバイポーラトランジスタ１０１のベース端子に供給される。この信号によりバイポーラトランジスタ１００とバイポーラトランジスタ１０１がプッシュプル動作して出力電圧がグランド電位と高圧側電源電位（ＶB）に切り換えられる。図１１のインバータ１０４，１０５には図１２に示すｐｎ接合分離型バイポーラトランジスタが使用されている。つまり、ｎ型シリコン基板１１０の上にｎ^-シリコン層１１１が形成され、ｎ^-シリコン層１１１にはｎ型シリコン基板１１０に達するｐ⁺領域１１２が素子形成領域を囲うように形成されている。この素子形成領域（ｐｎ接合分離島）において埋込ｎ⁺層１１３が形成されている。また、素子形成領域（ｐｎ接合分離島）でのｎ^-シリコン層１１１の表層部にはｎ⁺コレクタ領域１１４とｐ⁺ベース領域１１５とが離間して形成されるとともに、ｐ⁺ベース領域１１５内での表層部にはｎ⁺エミッタ領域１１６が形成されている。
【０００３】
図１３には、図１１のインバータ１０４の入出力側（α１，α２）での波形、インバータ１０５の出力側（α３）での波形、およびバイポーラトランジスタ１００，１０１のオン・オフ状態を示す。図１３において、バイポーラトランジスタ１００においてオンからオフへ移行するときに遅延時間τがあるため２つのバイポーラトランジスタ１００，１０１が同時にオンし導通状態になる瞬間に貫通電流Ｉが流れる。厳密には、２つのトランジスタのうちの少なくともいずれか一方がオフにならないと貫通電流が流れてしまう。つまり、図１４に示すように２つのＭＯＳトランジスタ１２０，１２１を用いてプッシュプル動作させる回路構成とした場合においては、図１５に示すように、２つのトランジスタ１２０，１２１のうちの少なくともいずれか一方がオフならない状況が生じ、このとき貫通電流Ｉが流れる。この貫通電流によりラジオノイズによる障害が生じる。
【０００４】
この対策として、特許文献１においては図１１のバイポーラトランジスタ１０１のベース端子側に位相制御のための回路を追加する構成を採っている。
しかしながら、位相制御回路の追加はチップサイズの拡大の要因となってしまう。
【０００５】
【特許文献１】
特開２０００−２６２０４２公報
【０００６】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その目的は、新規な構成にてプッシュプル動作する２つのスイッチングトランジスタを通して貫通電流が流れるのを抑制することができる駆動回路を提供することにある。
【０００７】
【課題を解決するための手段】
請求項１に記載の発明は、インバータを、Ｎ型の半導体基板において絶縁膜にて素子分離されたバイポーラトランジスタにて構成し、かつ、半導体基板に電荷を抜き取るためのＰ型の不純物拡散領域をバイポーラトランジスタのコレクタ領域に具備するインバータ及び具備しないインバータを第２導電型のスイッチングトランジスタが第１導電型のスイッチングトランジスタのオフに遅れてオンするように、及び第１導電型のスイッチングトランジスタが第２導電型のスイッチングトランジスタのオフに遅れてオンするように接続したことを特徴としている。
【０００８】
直列接続した２つのスイッチングトランジスタをプッシュプル動作させる場合において、入力信号に基づきインバータを用いてスイッチングトランジスタの一方をオフからオンに、また、他方をオンからオフにする時に両方のスイッチングトランジスタが同時に導通状態になり貫通電流が流れようとする。
【０００９】
ここで、半導体基板において絶縁膜にて素子分離したバイポーラトランジスタにて構成され、かつ、半導体基板に電荷を抜き取るための不純物拡散領域を具備するインバータに比べ、不純物拡散領域を具備しないインバータにおいては、インバータの反転動作に遅れが生じる。これにより、スイッチングトランジスタの動作に遅れが生じてプッシュプル動作する２つのスイッチングトランジスタを通して貫通電流が流れるのを抑制することができる。
【００１０】
請求項２に記載のように、前記Ｐ型の不純物拡散領域を具備しないインバータにおいて、その仕様として電流増幅率を「５」以下にすると、動作を遅延させる上で好ましいものとなる。
【００１１】
請求項３に記載のように、前記Ｐ型の不純物拡散領域を具備しないインバータにおいて、その仕様として電流増幅率を「１」以下にすると、動作を遅延させる上で更に好ましいものとなる。
【００１２】
請求項４に記載のように、第１導電型のスイッチングトランジスタはｐｎｐトランジスタであり、第２導電型のスイッチングトランジスタはｎｐｎトランジスタである回路とすることができる。
【００１３】
請求項５に記載のように、第１導電型のスイッチングトランジスタはＰチャネルＭＯＳトランジスタであり、第２導電型のスイッチングトランジスタはＮチャネルＭＯＳトランジスタである回路とすることができる。
【００１４】
【発明の実施の形態】
以下、この発明を具体化した一実施の形態を図面に従って説明する。
本実施の形態においては、負荷通電用パワー素子を駆動するためのチャージポンプ式昇圧回路に具体化しており、図１には全体の回路構成を示す。
【００１５】
図１において、高圧側電源端子（ＶB）とグランド端子間において負荷１とパワーＭＯＳトランジスタ２とが直列に接続されている。また、パワーＭＯＳトランジスタ２のゲート端子にはチャージポンプ３が接続されている。チャージポンプ３は、直列接続されたダイオード１０，１１，１２，１３，１４と、ダイオード１０，１１，１２，１３，１４間に接続されたコンデンサ１５，１６，１７，１８とからなる。ダイオード１４のカソード側がパワーＭＯＳトランジスタ２のゲート端子と接続されている。一方、ダイオード１０のアノード側が高圧側電源端子（ＶB）と接続されている。
【００１６】
また、入力信号端子には駆動回路４を介してコンデンサ１５，１７が接続されている。さらに、入力信号端子にはインバータ５および駆動回路６を介してコンデンサ１６，１８が接続されている。駆動回路４，６は同じ構成をなし、その具体的構成を図２に示す。
【００１７】
図２において、高圧側電源端子（ＶB）とグランド端子間において、ハイサイドスイッチ用ｐｎｐトランジスタ２０とローサイドスイッチ用ｎｐｎトランジスタ２１とが直列に接続されている。また、両トランジスタ２０，２１の間に出力端子が接続されている。一方、高圧側電源端子（ＶB）とグランド端子間において抵抗２２とｎｐｎトランジスタ２３とが直列に接続され、抵抗２２とｎｐｎトランジスタ２３と間が前述のｐｎｐトランジスタ２０のベース端子と接続されている。
【００１８】
図２での入力信号端子にはインバータ２４，２５，２６を介してバイポーラトランジスタ２３のベース端子が接続されている。そして、入力信号によりトランジスタ２３がオンし、このトランジスタ２３のオン動作にてｐｎｐトランジスタ２０のベース電位がグランドレベルとなってトランジスタ２０がオンする。一方、図２での入力信号端子にはインバータ２４，２７，２８，２９を介してｎｐｎトランジスタ２１のベース端子が接続されている。そして、入力信号によりｎｐｎトランジスタ２１がオンする。ここで、両トランジスタ２０，２１の動作として、入力信号に基づいてｐｎｐトランジスタ２０とｎｐｎトランジスタ２１のうちの一方がオン状態となるとともに他方がオフ状態となる。その結果、出力端子の電圧（出力電圧）がグランド電位と高圧側電源電位（ＶB）に切り換えられる。
【００１９】
このように、高・低の両電源端子間において第１導電型のスイッチングトランジスタとしてのｐｎｐトランジスタ２０と第２導電型のスイッチングトランジスタとしてのｎｐｎトランジスタ２１が直列に接続されている。そして、入力信号の両トランジスタ２０，２１への伝達経路に配したインバータ（２４〜２９）を用いて両トランジスタ２０，２１の一方をオン、他方をオフさせ両トランジスタ２０，２１の間に接続した出力端子を高・低のいずれかの電圧レベルにする。
【００２０】
図２のインバータ２４，２５，２７，２８は図３に示すバイポーラトランジスタにて構成し、図２のインバータ２６，２９は図４に示すバイポーラトランジスタにて構成している。
【００２１】
図３において、シリコン基板４０の上にはシリコン酸化膜４１を介して薄膜シリコン層４２が形成されている。薄膜シリコン層４２においてトレンチ４３が素子形成領域を囲うように形成され、トレンチ４３内にはシリコン酸化膜４４が充填されている。この素子形成領域（トレンチ島）はｎ^-シリコン層４６にて構成され、その下にはｎ⁺シリコン層４５が形成されている。また、素子形成領域（トレンチ島）の表層部（ｎ^-シリコン層４６の表層部）には、ｎ⁺コレクタ領域４７とｐ⁺ベース領域４８が離間して形成されている。ｐ⁺ベース領域４８の表層部においてｎ⁺エミッタ領域４９が形成されている。
【００２２】
さらに、図３のトレンチ島の表層部（半導体基板としてのｎ^-シリコン層４６の表層部）にはｐ⁺基板領域５０が形成され、このｐ⁺基板領域５０は接地される。ｐ⁺基板領域５０は、溜まった電荷を抜き取るための不純物拡散領域であり、ｐ⁺基板領域５０とｎ^-シリコン層４６との界面には寄生ダイオード５１が形成される。この寄生ダイオード５１によりオンからオフへのスイッチング動作は速い。
【００２３】
図４においては、図３のｐ⁺基板領域５０が無い以外は図３と同じ構成である。つまり、シリコン基板４０の上にはシリコン酸化膜４１を介して薄膜シリコン層４２が形成され、薄膜シリコン層４２においてトレンチ４３が素子形成領域を囲うように形成されている。トレンチ４３内にはシリコン酸化膜４４が充填されている。トレンチ島はｎ^-シリコン層４６にて構成され、その下にはｎ⁺シリコン層４５が形成されている。トレンチ島の表層部（ｎ^-シリコン層４６の表層部）には、ｎ⁺コレクタ領域４７とｐ⁺ベース領域４８が離間して形成されている。ｐ⁺ベース領域４８の表層部においてｎ⁺エミッタ領域４８が形成されている。ここで、図３のｐ⁺基板領域５０が図４においては無いことから、図４のトランジスタに寄生ダイオードは形成されない。寄生ダイオードが無いので、ｐ⁺ベース領域４８に溜まった電荷が放電されにくくオンからオフへのスイッチング動作が遅れることになる。
【００２４】
このように、図２のインバータ２６，２９（図４のトランジスタ）は、接合分離型ではなく酸化膜分離型のｎｐｎトランジスタであるとともに、オンからオフへの動作時間を遅らせている。つまり、図１２に示すｐｎ接合分離型バイポーラトランジスタにおいてはｐ⁺領域１１２とｎ^-層１１１との界面に寄生ダイオード１１７が形成されている。また、図３に示す酸化膜分離型バイポーラトランジスタにおいては基板への寄生ダイオード５１が形成されている。この寄生ダイオード１１７，５１によりｐ⁺ベース領域（１１５，４８）に溜まった電荷が放電されやすく、オンからオフへのスイッチング動作が速い。これに対し、図４の酸化膜分離型のｎｐｎトランジスタは寄生ダイオードが無く、そのため、ｐ⁺ベース領域４８に溜まった電荷が放電されにくく、オンからオフへのスイッチング動作が遅れる。このようにして図２のインバータ２６，２９により位相制御が行われる。
【００２５】
図５には、図２のインバータ２４，２５，２７，２８の構成（図３のトランジスタの周辺構成）を示す。また、図６には、図２のインバータ２６，２９の構成（図４のトランジスタの周辺構成）を示す。
【００２６】
図５，６のインバータにおいて、バイポーラトランジスタのベース端子が入力端子であり、コレクタ端子が出力端子である。つまり、入力信号がＬレベルならば（ベース端子がＬレベルならば）、トランジスタ・オフとなり、出力信号がＨレベルとなる。一方、入力信号がＨレベルならば（ベース端子がＨレベルならば）、トランジスタ・オンとなり、出力信号がＬレベルとなる。また、図５においてバイポーラトランジスタのコレクタ端子には定電流回路６０が、また、ベース端子には定電流回路６１が接続されている。同様に、図６においてバイポーラトランジスタのコレクタ端子には定電流回路６２が、また、ベース端子には定電流回路６３が接続されている。
【００２７】
図２のインバータ２４，２５，２７，２８の動作速度（図３のトランジスタにおけるオンからオフへの速度）に比べ、図２のインバータ２６，２９の動作速度（図４のトランジスタにおけるオンからオフへの速度）をより遅くしている。つまり、図７のベース電圧Ｖｂが立ち下がってからコレクタ電圧Ｖｃが立ち上がるまでの時間Ｔｄ１をより大きくしている。詳しくは、図４の場合、一般的な仕様においては電流増幅率ｈ_FE（＝コレクタ電流Ｉｃ／ベース電流Ｉｂ）が「１０」程度であり、図７の遅れＴｄ１が０．２μｓであるが、本実施形態においては図６のコレクタ電流Ｉｃとベース電流Ｉｂを調整することにより、電流増幅率ｈ_FEを「０．１」にし、これにより、図７の遅れＴｄ１を２μｓにしている。このように、寄生ダイオードのない酸化膜分離型トランジスタを使い、かつ、電流増幅率ｈ_FEを小さく（１以下に）して遅延時間をより大きくしている。
【００２８】
また、図３の場合、電流増幅率ｈ_FEは一般的な仕様である「１０」程度で用いており、図７の遅れＴｄ１は０．２μｓである。これは、図５のコレクタ電流Ｉｃとベース電流Ｉｂを調整して電流増幅率ｈ_FEを「０．１」にしても、図７の遅れＴｄ１は０．２５μｓにしかならないからである。
【００２９】
次に、駆動回路４，６における作用を、図８のタイムチャートを用いて説明する。
図８において、上から、図２のインバータ２４の入力側（β１）での波形、インバータ２４の出力側（β２）での波形、インバータ２５の出力側（β３）での波形、インバータ２７の出力側（β４）での波形、インバータ２８の出力側（β５）での波形、インバータ２９の出力側（β６）での波形、インバータ２６の出力側（β７）での波形、ｐｎｐトランジスタ２０のオン・オフ動作状態、ｎｐｎトランジスタ２１のオン・オフ動作状態を示す。
【００３０】
図２のインバータ２４，２５，２７，２８（図３のトランジスタ）において迅速なる信号の反転動作が行われる。一方、図２のインバータ２６，２９（図４のトランジスタ）においてはトランジスタがオンからオフになる動作として遅延した動作となる。その結果、β６での波形で示すように、τだけ遅れて信号が立ち上がる。よって、β７での波形に対してｐｎｐトランジスタ２０の動作に遅れτが生じたときの動作として、ｎｐｎトランジスタ２１もτだけ遅れて動作する。これにより、ｐｎｐトランジスタ２０がオンの時にはｎｐｎトランジスタ２１はオフになり、貫通電流は流れない。つまり、ｐｎｐトランジスタ２０とｎｐｎトランジスタ２１は同時にオンせず貫通電流は流れない。
【００３１】
本駆動回路を図１に示すバイポーラ型のチャージポンプ式昇圧回路に適用した場合、ラジオノイズが５〜１０ｄＢｍ低減することが確認されている。
以上のごとく、インバータを、図３，４に示すごとく第１導電型の半導体基板としてのｎ^-シリコン層４６において絶縁膜としてのシリコン酸化膜４１，４４にて素子分離されたバイポーラトランジスタにて構成し、かつ、基板（ｎ^-シリコン層４６）に電荷を抜き取るための第２導電型の不純物拡散領域としてのｐ⁺基板領域５０を具備するインバータ２４，２５，２７，２８に加えて具備しないインバータ２６，２９を混在させた。直列接続した２つのトランジスタ（スイッチングトランジスタ）２０，２１をプッシュプル動作させる場合において、入力信号に基づきインバータを用いてトランジスタ２０，２１の一方をオフからオンに、また、他方をオンからオフにする時に両方のトランジスタ２０，２１が同時に導通状態になり貫通電流が流れようとする。詳しくは、図８に示すように、ｎｐｎトランジスタ２１をオフからオンに、また、ｐｎｐトランジスタ２０をオンからオフにする時に、ｐｎｐトランジスタ２０に動作遅れが生じて貫通電流が流れようとする。ここで、ｎ^-シリコン層（半導体基板）４６においてシリコン酸化膜（絶縁膜）４１，４４にて素子分離したバイポーラトランジスタにて構成され、かつ、ｎ^-シリコン層（半導体基板）４６に電荷を抜き取るためのｐ⁺基板領域（不純物拡散領域）５０を具備するインバータ２４，２５，２７，２８に比べ、ｐ⁺基板領域５０を具備しないインバータ２６，２９においては、インバータの反転動作に遅れが生じる。これにより、ｎｐｎトランジスタ２１でのオフからオンへの動作に遅れが生じてプッシュプル動作する２つのトランジスタ２０，２１を通して貫通電流が流れるのを抑制することができる。
【００３２】
ここで、ｐ⁺基板領域（不純物拡散領域）５０を具備しないインバータ２６，２９において、その仕様として電流増幅率ｈ_FEを「５」以下にすると、動作を遅延させる上で好ましいものとなる。特に、電流増幅率ｈ_FEを「１」以下にすると更によい。つまり、酸化膜分離型のｎｐｎトランジスタにおいて電荷抜き取り領域（５０）を設けないものを用いた場合、オンからオフの遅延時間が、コレクタ／ベースの電流比である電流増幅率ｈ_FEによって大きく変化する。このことを考慮して、ｈ_FE値を調整して小さくしたトランジスタによるインバータ２６，２９を用いて貫通電流が流れにくくすることができる。
【００３３】
なお、図２でのインバータ２９の位置はインバータ２７と入れ替えても同様の効果が得られる。
これまでの説明においてはスイッチングトランジスタとしてバイポーラトランジスタ２０，２１を用いた場合について述べてきたが、図９に示すように、ＰチャネルＭＯＳトランジスタ（第１導電型のスイッチングトランジスタ）７０とＮチャネルＭＯＳトランジスタ（第２導電型のスイッチングトランジスタ）７１を用いた場合に適用してもよい。つまり、図９に示すように２つのＭＯＳトランジスタ７０，７１を用いてプッシュプル動作させる回路構成とした場合においては、図１５に示したように、２つのトランジスタ７０，７１のうちの少なくともいずれか一方がオフにならない状況が生じ、このとき貫通電流Ｉが流れようとする。しかしながら、図９の場合においては、図１０のタイムチャートに示すように、インバータ２４，２５，２７，２８（図３のトランジスタ）に加えてインバータ２６，２９（図４のトランジスタ）を設けているので、両トランジスタ７０，７１のうちの少なくともいずれか一方がオフにならない状況は生じず、貫通電流は流れない。より詳しくは、インバータ２９での遅れによりβ６において動作遅れτ１が生じ、トランジスタ７０がオフでない時にトランジスタ７１をオフにすることにより貫通電流が流れない。また、インバータ２６での遅れによりβ７において動作遅れτ２が生じ、トランジスタ７１がオフでない時にトランジスタ７０をオフにすることにより貫通電流が流れない。
【図面の簡単な説明】
【図１】実施の形態におけるチャージポンプ式昇圧回路の回路構成を示す図。
【図２】駆動回路の回路構成を示す図。
【図３】バイポーラトランジスタの縦断面図。
【図４】バイポーラトランジスタの縦断面図。
【図５】バイポーラトランジスタによるインバータの構成を示す図。
【図６】バイポーラトランジスタによるインバータの構成を示す図。
【図７】ベース電圧の変化に対するコレクタ電圧の変化を示す図。
【図８】作用を説明するためのタイムチャート。
【図９】別例の駆動回路の回路構成を示す図。
【図１０】作用を説明するためのタイムチャート。
【図１１】従来技術を説明するための駆動回路の回路構成を示す図。
【図１２】バイポーラトランジスタの縦断面図。
【図１３】従来技術を説明するためのタイムチャート。
【図１４】従来技術を説明するための駆動回路の回路構成を示す図。
【図１５】従来技術を説明するためのタイムチャート。
【符号の説明】
２０…ｐｎｐトランジスタ（スイッチングトランジスタ）、２１…ｎｐｎトランジスタ（スイッチングトランジスタ）、２４…インバータ、２５…インバータ、２６…インバータ、２７…インバータ、２８…インバータ、２９…インバータ、４１…シリコン酸化膜（絶縁膜）、４４…シリコン酸化膜（絶縁膜）、４６…ｎ^-シリコン層（半導体基板）、５０…ｐ⁺基板領域、７０…ＰチャネルＭＯＳトランジスタ（スイッチングトランジスタ）、７１…ＮチャネルＭＯＳトランジスタ（スイッチングトランジスタ）。

Claims

高・低の両電源端子間において第１導電型のスイッチングトランジスタ（２０，７０）と第２導電型のスイッチングトランジスタ（２１，７１）が直列に接続され、入力信号の前記両トランジスタ（２０，２１，７０，７１）への伝達経路に配したインバータを用いて両トランジスタ（２０，２１，７０，７１）の一方をオン、他方をオフさせ両トランジスタ（２０，２１，７０，７１）の間に接続した出力端子を高・低のいずれかの電圧レベルにする駆動回路であって、
前記インバータを、Ｎ型の半導体基板（４６）において絶縁膜（４１，４４）にて素子分離されたバイポーラトランジスタにて構成し、かつ、半導体基板（４６）に電荷を抜き取るためのＰ型の不純物拡散領域（５０）を前記バイポーラトランジスタのコレクタ領域に具備するインバータ（２４，２５，２７，２８）及び具備しないインバータ（２６，２９）を、前記第２導電型のスイッチングトランジスタ（２１，７１）が前記第１導電型のスイッチングトランジスタ（２０，７０）のオフに遅れてオンするように、及び前記第１導電型のスイッチングトランジスタ（２０，７０）が前記第２導電型のスイッチングトランジスタ（２１，７１）のオフに遅れてオンするように接続したことを特徴とする駆動回路。
前記Ｐ型の不純物拡散領域（５０）を具備しないインバータ（２６，２９）において、その仕様として電流増幅率を「５」以下にしたことを特徴とする請求項１に記載の駆動回路。
前記Ｐ型の不純物拡散領域（５０）を具備しないインバータ（２６，２９）において、その仕様として電流増幅率を「１」以下にしたことを特徴とする請求項１に記載の駆動回路。
前記第１導電型のスイッチングトランジスタ（２０）はｐｎｐトランジスタであり、第２導電型のスイッチングトランジスタ（２１）はｎｐｎトランジスタであることを特徴とする請求項１に記載の駆動回路。
前記第１導電型のスイッチングトランジスタ（７０）はＰチャネルＭＯＳトランジスタであり、第２導電型のスイッチングトランジスタ（７１）はＮチャネルＭＯＳトランジスタであることを特徴とする請求項１に記載の駆動回路。