JP3279281B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ハイサイドスイッ
チング素子とローサイドスイッチング素子を一体的に構
成した半導体集積回路装置に関し、特にチップ面積利用
効率を高めてチップの縮小化を図った半導体集積回路装
置に関する。
チング素子とローサイドスイッチング素子を一体的に構
成した半導体集積回路装置に関し、特にチップ面積利用
効率を高めてチップの縮小化を図った半導体集積回路装
置に関する。
【０００２】
【従来の技術】従来、エレクトロルミネッセンスディス
プレイパネルやプラズマディスプレイパネルの電極駆動
回路として、図５に示すようなプッシュプル出力段が広
く持ちいられている。このようなプッシュプル回路１か
らなる出力段を有する半導体集積回路の構成では、例え
ば＋２００Ｖの高電位側電源線２と、０Ｖの低電位側電
源線３との間にハイサイドスイッチング素子４とローサ
イドスイッチング素子５を接続し、両スイッチング素子
の接続点を出力端子８として負荷９を接続する回路構成
がとられている。このようなプッシュプル回路を構成す
る半導体集積回路として、図６に示す断面構造の半導体
集積回路が提案されている。図６において、Ｐ型半導体
基板１０の主表面にＮ型エピタキシャル層１１が形成さ
れ、Ｐ型絶縁分離層１２により分離された２つの分離島
を形成する。また、前記分離島上にはフィールド酸化膜
１７ａ及びゲート酸化膜１７ｂが形成される。一方の分
離島１１Ｌには、前記Ｎ型エピタキシャル層１１ないし
前記Ｐ型絶縁分離層１２の領域にわたってＰ型ベース拡
散層１３、Ｐ型高濃度拡散層１４、Ｎ型高濃度拡散層１
５が形成され、さらにゲート電極１６Ｌ、ソース電極１
９、ドレイン電極２０が形成されて高耐圧ラテラルＤＭ
ＯＳＦＥＴ構造のローサイドＮチャネルＭＯＳＦＥＴが
構成される。また、他方の分離島１１Ｈには、同様にＰ
型ベース拡散層１３、Ｐ型高濃度拡散層１４、Ｎ型高濃
度拡散層１５が形成され、さらにゲート電極１６Ｈ、ソ
ース電極２１、ドレイン電極２２が形成されて高耐圧ラ
テラルＤＭＯＳＦＥＴ構造のハイサイドＮチャネルＭＯ
ＳＦＥＴが形成される。なお、各トランジスタの構造は
それぞれドレイン電極２０，２２を中心とした対称構造
である。また、この種のラテラルＤＭＯＳＦＥＴは集積
回路に搭載させる高耐圧トランジスタとして一般的な構
造であり、例えば“HIGH VOLTAGE DEVICES AND CIRCUIT
S IN STANDARD CMOS TECHNOLOGIES pp56〜68" などに記
載がある。
プレイパネルやプラズマディスプレイパネルの電極駆動
回路として、図５に示すようなプッシュプル出力段が広
く持ちいられている。このようなプッシュプル回路１か
らなる出力段を有する半導体集積回路の構成では、例え
ば＋２００Ｖの高電位側電源線２と、０Ｖの低電位側電
源線３との間にハイサイドスイッチング素子４とローサ
イドスイッチング素子５を接続し、両スイッチング素子
の接続点を出力端子８として負荷９を接続する回路構成
がとられている。このようなプッシュプル回路を構成す
る半導体集積回路として、図６に示す断面構造の半導体
集積回路が提案されている。図６において、Ｐ型半導体
基板１０の主表面にＮ型エピタキシャル層１１が形成さ
れ、Ｐ型絶縁分離層１２により分離された２つの分離島
を形成する。また、前記分離島上にはフィールド酸化膜
１７ａ及びゲート酸化膜１７ｂが形成される。一方の分
離島１１Ｌには、前記Ｎ型エピタキシャル層１１ないし
前記Ｐ型絶縁分離層１２の領域にわたってＰ型ベース拡
散層１３、Ｐ型高濃度拡散層１４、Ｎ型高濃度拡散層１
５が形成され、さらにゲート電極１６Ｌ、ソース電極１
９、ドレイン電極２０が形成されて高耐圧ラテラルＤＭ
ＯＳＦＥＴ構造のローサイドＮチャネルＭＯＳＦＥＴが
構成される。また、他方の分離島１１Ｈには、同様にＰ
型ベース拡散層１３、Ｐ型高濃度拡散層１４、Ｎ型高濃
度拡散層１５が形成され、さらにゲート電極１６Ｈ、ソ
ース電極２１、ドレイン電極２２が形成されて高耐圧ラ
テラルＤＭＯＳＦＥＴ構造のハイサイドＮチャネルＭＯ
ＳＦＥＴが形成される。なお、各トランジスタの構造は
それぞれドレイン電極２０，２２を中心とした対称構造
である。また、この種のラテラルＤＭＯＳＦＥＴは集積
回路に搭載させる高耐圧トランジスタとして一般的な構
造であり、例えば“HIGH VOLTAGE DEVICES AND CIRCUIT
S IN STANDARD CMOS TECHNOLOGIES pp56〜68" などに記
載がある。
【０００３】このような従来の構造では、ハイサイドＮ
チャネルＭＯＳＦＥＴ（以下、ハイサイドトランジス
タ）４とローサイドＮチャネルＭＯＳＦＥＴ（以下、ロ
ーサイドトランジスタ）５は、プッシュプル動作によっ
て各トランジスタが選択的に動作したときに、一方のト
ランジスタから他方のトランジスタに電流が流れること
がないように、それぞれＰ型絶縁分離層１２で区分され
た別々の分離島に形成する必要があった。そのため、Ｐ
型絶縁分離層１２の占有面積が大きくなり、チップ面積
を増大する原因となる。また、ハイサイドトランジスタ
５は、ソース領域であるＰ型ベース拡散層１３とＰ型絶
縁分離層１２との間に電界を緩和させる領域２３を確保
する必要があり、この領域によってもチップ面積の増大
をもたらす原因となっている。特に、前述したディスプ
レイパネルの電極駆動用途では、一個一個の出力電流能
力はさほど大きくないが、定格電圧が＋２００Ｖ程度と
高く、アレー上に数十個のプッシュプル回路を同一チッ
プ上に搭載する必要があるため、チップ面積の増大が顕
著なものとなる。
チャネルＭＯＳＦＥＴ（以下、ハイサイドトランジス
タ）４とローサイドＮチャネルＭＯＳＦＥＴ（以下、ロ
ーサイドトランジスタ）５は、プッシュプル動作によっ
て各トランジスタが選択的に動作したときに、一方のト
ランジスタから他方のトランジスタに電流が流れること
がないように、それぞれＰ型絶縁分離層１２で区分され
た別々の分離島に形成する必要があった。そのため、Ｐ
型絶縁分離層１２の占有面積が大きくなり、チップ面積
を増大する原因となる。また、ハイサイドトランジスタ
５は、ソース領域であるＰ型ベース拡散層１３とＰ型絶
縁分離層１２との間に電界を緩和させる領域２３を確保
する必要があり、この領域によってもチップ面積の増大
をもたらす原因となっている。特に、前述したディスプ
レイパネルの電極駆動用途では、一個一個の出力電流能
力はさほど大きくないが、定格電圧が＋２００Ｖ程度と
高く、アレー上に数十個のプッシュプル回路を同一チッ
プ上に搭載する必要があるため、チップ面積の増大が顕
著なものとなる。
【０００４】本発明の目的は、チップの面積利用効率を
向上した半導体集積回路装置を提供することにある。ま
た、本発明の他の目的は、同じゲート幅でもローサイド
トランジスタの駆動能力を向上させることにより、さら
なる面積利用効率の向上あるいは電力損失の低減を図る
ことが可能な半導体集積回路装置を提供することにあ
る。
向上した半導体集積回路装置を提供することにある。ま
た、本発明の他の目的は、同じゲート幅でもローサイド
トランジスタの駆動能力を向上させることにより、さら
なる面積利用効率の向上あるいは電力損失の低減を図る
ことが可能な半導体集積回路装置を提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明は、高電圧側に接
続されるハイサイドスイッチング素子と低電圧側に接続
されるローサイドスイッチング素子とが選択的に動作さ
れる回路構成の半導体集積回路装置において、第１導電
型半導体基板の主表面に逆導電型の分離島が形成され、
単一の前記分離島の第１領域に前記ローサイドスイッチ
ング素子が、第２領域にハイサイドサイドスイッチング
素子がそれぞれ配置形成され、前記第１領域と第２領域
は、前記分離島の主表面と前記半導体基板との間に構成
される接合ゲート機構により互いに電気的に分離されて
おり、前記接合ゲート機構は、前記分離島の主表面に形
成された第１導電型の接合ゲート上部拡散層と、前記分
離島の底面に形成された第１導電型の接合ゲート下部拡
散層で構成され、前記接合ゲート上部拡散層と前記接合
ゲート下部拡散層との間に印加される電圧による接合ゲ
ート型電界効果トランジスタの原理により前記分離離島
を電気的に分離させる機構とする。あるいは、前記接合
ゲート機構は、前記分離島の主表面に形成された第１導
電型の接合ゲート上部拡散層と、前記半導体基板とで構
成され、前記接合ゲート上部拡散層と前記半導体基板と
の間に印加される電圧による接合ゲート型電界効果トラ
ンジスタの原理により前記分離離島を電気的に分離させ
る機構とする。
続されるハイサイドスイッチング素子と低電圧側に接続
されるローサイドスイッチング素子とが選択的に動作さ
れる回路構成の半導体集積回路装置において、第１導電
型半導体基板の主表面に逆導電型の分離島が形成され、
単一の前記分離島の第１領域に前記ローサイドスイッチ
ング素子が、第２領域にハイサイドサイドスイッチング
素子がそれぞれ配置形成され、前記第１領域と第２領域
は、前記分離島の主表面と前記半導体基板との間に構成
される接合ゲート機構により互いに電気的に分離されて
おり、前記接合ゲート機構は、前記分離島の主表面に形
成された第１導電型の接合ゲート上部拡散層と、前記分
離島の底面に形成された第１導電型の接合ゲート下部拡
散層で構成され、前記接合ゲート上部拡散層と前記接合
ゲート下部拡散層との間に印加される電圧による接合ゲ
ート型電界効果トランジスタの原理により前記分離離島
を電気的に分離させる機構とする。あるいは、前記接合
ゲート機構は、前記分離島の主表面に形成された第１導
電型の接合ゲート上部拡散層と、前記半導体基板とで構
成され、前記接合ゲート上部拡散層と前記半導体基板と
の間に印加される電圧による接合ゲート型電界効果トラ
ンジスタの原理により前記分離離島を電気的に分離させ
る機構とする。
【０００６】ここで、本発明では、前記ハイサイドスイ
ッチング素子及び前記ローサイドスイッチング素子はそ
れぞれ高耐圧ラテラルＤＭＯＳＦＥＴとして構成され
る。また、前記ハイサイドスイッチング素子とローサイ
ドスイッチング素子はソース及びドレインが前記高電位
と低電位との間に直列接続され、前記両スイッチング素
子の接続点は出力電極を構成するとともに前記接合ゲー
ト機構における表面の第１導電型接合ゲート上部拡散層
へ給電される構成としてもよい。さらに、前記ローサイ
ドスイッチング素子と前記ハイサイドスイッチング素子
の一方がオンで他方がオフ状態の時に、前記接合ゲート
機構はチャネル遮断状態となり、一方がオフで他方がオ
ン状態のときにチャネル導通状態となるようしきい値が
制御された構造である。
ッチング素子及び前記ローサイドスイッチング素子はそ
れぞれ高耐圧ラテラルＤＭＯＳＦＥＴとして構成され
る。また、前記ハイサイドスイッチング素子とローサイ
ドスイッチング素子はソース及びドレインが前記高電位
と低電位との間に直列接続され、前記両スイッチング素
子の接続点は出力電極を構成するとともに前記接合ゲー
ト機構における表面の第１導電型接合ゲート上部拡散層
へ給電される構成としてもよい。さらに、前記ローサイ
ドスイッチング素子と前記ハイサイドスイッチング素子
の一方がオンで他方がオフ状態の時に、前記接合ゲート
機構はチャネル遮断状態となり、一方がオフで他方がオ
ン状態のときにチャネル導通状態となるようしきい値が
制御された構造である。
【０００７】本発明は、以上の構成にすることにより、
ローサイドスイッチング素子とハイサイドスイッチング
素子を同じ分離島に形成でき、従来必要だったこれらの
スイッチング素子を分離する分離領域はもとより、従来
必要であったハイサイドスイッチング素子の出力側拡散
層群とＰ型絶縁分離層の間の電界緩和領域も不要とな
り、またハイサイドスイッチング素子の低電位側拡散層
群とローサイドスイッチング素子の高電位側拡散層群を
一体化させて形成できるためチップの占有面積を大幅に
縮小できる効果がある。さらに、通常行われるＰ型半導
体基板の電位をローサイドスイッチング素子の低電位側
電源線と同じに設定させる構造では、ローサイド出力が
Ｌ状態のとき、接合ゲート上部拡散層から接合ゲート下
部拡散層にパンチスルー電流が流れるが、これは実質的
にローサイドスイッチング素子の導通電流と並列に流れ
るため、オン抵抗を低減させるように作用し、さらなる
占有面積の縮小あるいは電力損失の低減が可能となる。
ローサイドスイッチング素子とハイサイドスイッチング
素子を同じ分離島に形成でき、従来必要だったこれらの
スイッチング素子を分離する分離領域はもとより、従来
必要であったハイサイドスイッチング素子の出力側拡散
層群とＰ型絶縁分離層の間の電界緩和領域も不要とな
り、またハイサイドスイッチング素子の低電位側拡散層
群とローサイドスイッチング素子の高電位側拡散層群を
一体化させて形成できるためチップの占有面積を大幅に
縮小できる効果がある。さらに、通常行われるＰ型半導
体基板の電位をローサイドスイッチング素子の低電位側
電源線と同じに設定させる構造では、ローサイド出力が
Ｌ状態のとき、接合ゲート上部拡散層から接合ゲート下
部拡散層にパンチスルー電流が流れるが、これは実質的
にローサイドスイッチング素子の導通電流と並列に流れ
るため、オン抵抗を低減させるように作用し、さらなる
占有面積の縮小あるいは電力損失の低減が可能となる。
【０００８】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の半導体集積回路装置
の一実施形態の断面図であり、図６に示した従来構成と
同様に、図５に示したプッシュプル回路に適用した例で
ある。Ｐ型半導体基板１０の主表面にＮ型エピタキシャ
ル層１１が形成され、Ｐ型絶縁分離層１２により単一の
分離島を形成する。前記単一の分離島上にはフィールド
酸化膜１７ａ及びゲート酸化膜１７ｂが形成される。ま
た、前記分離島１１には、前記Ｐ型絶縁分離層１２まで
の領域にわたってＰ型ベース拡散層１３、Ｐ型高濃度拡
散層１４、Ｎ型高濃度拡散層１５が形成され、さらにロ
ーサイドトランジスタ５のゲート電極１６Ｌ、ハイサイ
ドトランジスタ４のゲート電極１６Ｈ、ソース電極２
４、ドレイン電極２０が形成されている。これにより、
前記分離島１１の第１の領域には、前記ゲート電極１６
Ｌと、前記電極１９をソース電極とし、前記電極２４を
ドレイン電極とする高耐圧ラテラルＤＭＯＳＦＥＴ構造
のローサイドＮチャネルＭＯＳＦＥＴ５が形成され、こ
れに隣接する前記分離島の第２の領域には、前記ゲート
電極１６Ｈと、前記電極２４をソース電極とし、前記電
極２２をドレイン電極とする高耐圧ラテラルＤＭＯＳＦ
ＥＴ構造のハイサイドＮチャネルＭＯＳＦＥＴ４が形成
される。なお、前記トランジスタ構造は前記電極２２を
中心とした対称構造である。また、同図からわかるよう
に、ローサイドＮチャネルＭＯＳＦＥＴ５のドレイン電
極とハイサイドＮチャネルＭＯＳＦＥＴのソース電極は
共通な電極２４であり、プッシュプル接続における出力
電極となる。
参照して説明する。図１は本発明の半導体集積回路装置
の一実施形態の断面図であり、図６に示した従来構成と
同様に、図５に示したプッシュプル回路に適用した例で
ある。Ｐ型半導体基板１０の主表面にＮ型エピタキシャ
ル層１１が形成され、Ｐ型絶縁分離層１２により単一の
分離島を形成する。前記単一の分離島上にはフィールド
酸化膜１７ａ及びゲート酸化膜１７ｂが形成される。ま
た、前記分離島１１には、前記Ｐ型絶縁分離層１２まで
の領域にわたってＰ型ベース拡散層１３、Ｐ型高濃度拡
散層１４、Ｎ型高濃度拡散層１５が形成され、さらにロ
ーサイドトランジスタ５のゲート電極１６Ｌ、ハイサイ
ドトランジスタ４のゲート電極１６Ｈ、ソース電極２
４、ドレイン電極２０が形成されている。これにより、
前記分離島１１の第１の領域には、前記ゲート電極１６
Ｌと、前記電極１９をソース電極とし、前記電極２４を
ドレイン電極とする高耐圧ラテラルＤＭＯＳＦＥＴ構造
のローサイドＮチャネルＭＯＳＦＥＴ５が形成され、こ
れに隣接する前記分離島の第２の領域には、前記ゲート
電極１６Ｈと、前記電極２４をソース電極とし、前記電
極２２をドレイン電極とする高耐圧ラテラルＤＭＯＳＦ
ＥＴ構造のハイサイドＮチャネルＭＯＳＦＥＴ４が形成
される。なお、前記トランジスタ構造は前記電極２２を
中心とした対称構造である。また、同図からわかるよう
に、ローサイドＮチャネルＭＯＳＦＥＴ５のドレイン電
極とハイサイドＮチャネルＭＯＳＦＥＴのソース電極は
共通な電極２４であり、プッシュプル接続における出力
電極となる。
【０００９】また、前記Ｐ型ベース拡散層１３はハイサ
イドおよびローサイドの各ＮチャネルＭＯＳＦＥＴ４，
５に共に形成され、それぞれのゲート電極１６Ｈ，１６
Ｌの直下でバックゲート拡散層を構成し、構造上それぞ
れのソース電極の電位と同じとなる。また、ローサイド
ＮチャネルＭＯＳＦＥＴ５のベース拡散層１３は、Ｐ型
絶縁分離層１２と接触する領域に形成しているため、Ｐ
型半導体基板１０の電位はローサイドＮチャネルＭＯＳ
ＦＥＴ５のソース電極１９の電位と同電位になる。さら
に、出力電極２４の直下には、前記分離島を構成するＮ
型エピタキシャル層１１に対してＰ型半導体基板１０の
表面から突出するように、Ｐ型下部接合ゲート拡散層２
５が形成され、これにより接合ゲート機構が構成され
る。これは製造方法上においては、Ｎ型エピタキシャル
層１１の成長の前にＰ型半導体基板１０の表面にフォト
リソグラフ技術を用い選択的にボロンのイオン注入を行
うことで形成できるものであり、Ｐ型絶縁分離層１２の
下半分の拡散層を形成するのと同時に形成できるため何
ら新たな製造工程を伴うものではない。
イドおよびローサイドの各ＮチャネルＭＯＳＦＥＴ４，
５に共に形成され、それぞれのゲート電極１６Ｈ，１６
Ｌの直下でバックゲート拡散層を構成し、構造上それぞ
れのソース電極の電位と同じとなる。また、ローサイド
ＮチャネルＭＯＳＦＥＴ５のベース拡散層１３は、Ｐ型
絶縁分離層１２と接触する領域に形成しているため、Ｐ
型半導体基板１０の電位はローサイドＮチャネルＭＯＳ
ＦＥＴ５のソース電極１９の電位と同電位になる。さら
に、出力電極２４の直下には、前記分離島を構成するＮ
型エピタキシャル層１１に対してＰ型半導体基板１０の
表面から突出するように、Ｐ型下部接合ゲート拡散層２
５が形成され、これにより接合ゲート機構が構成され
る。これは製造方法上においては、Ｎ型エピタキシャル
層１１の成長の前にＰ型半導体基板１０の表面にフォト
リソグラフ技術を用い選択的にボロンのイオン注入を行
うことで形成できるものであり、Ｐ型絶縁分離層１２の
下半分の拡散層を形成するのと同時に形成できるため何
ら新たな製造工程を伴うものではない。
【００１０】さらに、前記ローサイドＮチャネルＭＯＳ
ＦＥＴ５のソース電極１９には、表面の金属配線３によ
り接地電位（０Ｖ）が給電され、前記ハイサイドＮチャ
ネルＭＯＳＦＥＴのドレイン電極２２には表面の金属配
線２により、高電位側電圧、例えば（＋２００Ｖ）の電
源が給電される。また、前記Ｐ型半導体基板１０は接地
電位に設定される。なお、ハイサイドＮチャネルＭＯＳ
ＦＥＴ４とローサイドＮチャネルＭＯＳＦＥＴ５の共通
の電極２４は、出力電極として図外の表面配線により、
図５に示した出力端子８を経て外部の負荷９に接続され
る。
ＦＥＴ５のソース電極１９には、表面の金属配線３によ
り接地電位（０Ｖ）が給電され、前記ハイサイドＮチャ
ネルＭＯＳＦＥＴのドレイン電極２２には表面の金属配
線２により、高電位側電圧、例えば（＋２００Ｖ）の電
源が給電される。また、前記Ｐ型半導体基板１０は接地
電位に設定される。なお、ハイサイドＮチャネルＭＯＳ
ＦＥＴ４とローサイドＮチャネルＭＯＳＦＥＴ５の共通
の電極２４は、出力電極として図外の表面配線により、
図５に示した出力端子８を経て外部の負荷９に接続され
る。
【００１１】このように構成された半導体集積回路装置
では、ローサイドＮチャネルＭＯＳＦＥＴ（以下、ロー
サイドトランジスタ）５がオン状態、ハイサイドＮチャ
ネルＭＯＳＦＥＴ（以下、ハイサイドトランジスタ）４
がオフ状態のとき出力はＬ状態（０Ｖ）となる。この時
の空乏層の状態を図２（ａ）に示す。同図において、２
６は空乏層の境界（０Ｖ）、２７は空乏層の境界（＋２
００Ｖ）である。ハイサイドトランジスタ４がオフ状態
であるため、ハイサイドトランジスタ４のドレイン電極
２２から出力電極２４へは電流が流れないが、さらに接
合ゲート機構はピンチオフ状態となっているため、ハイ
サイドトランジスタ４のドレイン電極２２からローサイ
ドトランジスタ５のソース電極１９へも電流は流れな
い。電流は出力電極２４から、ローサイドトランジスタ
５のソース電極１９へのみ流れる。この時の電流経路
は、ローサイドトランジスタ５のゲート電極１６Ｌの直
下を流れる電流成分以外に、ピンチオフ状態である空乏
層から、Ｐ型半導体基板１０、Ｐ型絶縁分離層１２を通
り、ローサイドトランジスタ５のソース電極１９に至る
パンチスルー電流も流れる。このパンチスルー電流は、
従来構造では存在しない電流成分である。このパンチス
ルー電流成分のため、従来と同じゲート幅でもより小さ
いオン抵抗あるいは電力損失を実現できることになる。
では、ローサイドＮチャネルＭＯＳＦＥＴ（以下、ロー
サイドトランジスタ）５がオン状態、ハイサイドＮチャ
ネルＭＯＳＦＥＴ（以下、ハイサイドトランジスタ）４
がオフ状態のとき出力はＬ状態（０Ｖ）となる。この時
の空乏層の状態を図２（ａ）に示す。同図において、２
６は空乏層の境界（０Ｖ）、２７は空乏層の境界（＋２
００Ｖ）である。ハイサイドトランジスタ４がオフ状態
であるため、ハイサイドトランジスタ４のドレイン電極
２２から出力電極２４へは電流が流れないが、さらに接
合ゲート機構はピンチオフ状態となっているため、ハイ
サイドトランジスタ４のドレイン電極２２からローサイ
ドトランジスタ５のソース電極１９へも電流は流れな
い。電流は出力電極２４から、ローサイドトランジスタ
５のソース電極１９へのみ流れる。この時の電流経路
は、ローサイドトランジスタ５のゲート電極１６Ｌの直
下を流れる電流成分以外に、ピンチオフ状態である空乏
層から、Ｐ型半導体基板１０、Ｐ型絶縁分離層１２を通
り、ローサイドトランジスタ５のソース電極１９に至る
パンチスルー電流も流れる。このパンチスルー電流は、
従来構造では存在しない電流成分である。このパンチス
ルー電流成分のため、従来と同じゲート幅でもより小さ
いオン抵抗あるいは電力損失を実現できることになる。
【００１２】一方、ローサイドトランジスタ５がオフ状
態、ハイサイドトランジスタ４がオン状態のとき出力は
Ｈ状態（＋２００Ｖ）となる。この時の空乏層の状態を
図２（ｂ）に示す。接合ゲート機構はピンチオフ状態と
はならない。ハイサイドトランジスタ４のドレイン電極
２２からゲート電極１６Ｈの直下を通り、出力電極２４
へ通常のドレイン電流が流れる。これに対し、ローサイ
ドトランジスタ５がオフ状態であるため、出力電極２４
はもとより出力電極２４からローサイドトランジスタ５
のソース電極１９への電流は流れない。接合ゲート機構
はピンチオフ状態でないため、出力電極２４から、Ｐ型
半導体基板１０、Ｐ型絶縁分離層１２を通り、ローサイ
ドトランジスタ５のソース電極１９に至る経路の電流は
流れない。
態、ハイサイドトランジスタ４がオン状態のとき出力は
Ｈ状態（＋２００Ｖ）となる。この時の空乏層の状態を
図２（ｂ）に示す。接合ゲート機構はピンチオフ状態と
はならない。ハイサイドトランジスタ４のドレイン電極
２２からゲート電極１６Ｈの直下を通り、出力電極２４
へ通常のドレイン電流が流れる。これに対し、ローサイ
ドトランジスタ５がオフ状態であるため、出力電極２４
はもとより出力電極２４からローサイドトランジスタ５
のソース電極１９への電流は流れない。接合ゲート機構
はピンチオフ状態でないため、出力電極２４から、Ｐ型
半導体基板１０、Ｐ型絶縁分離層１２を通り、ローサイ
ドトランジスタ５のソース電極１９に至る経路の電流は
流れない。
【００１３】このように、ローサイドトランジスタ５と
ハイサイドトランジスタ４を単一の分離島に形成した場
合でも、両トランジスタ間での電流の流れを阻止するこ
とが可能であるため、図６に示した従来構造のように、
各トランジスタをそれぞれ個別の分離島に分離するため
の絶縁分離領域が不要になることはもとより、ハイサイ
ドトランジスタの出力側拡散層とＰ型絶縁分離層の間の
電界緩和領域（図６で符号２３で示した領域）も不要と
なる。また、ハイサイドトランジスタの低電位側拡散層
とローサイドトランジスタの高電位側拡散層を一体化し
た構成とすることも可能となる。これにより、チップの
占有面積を大幅に縮小することができる。
ハイサイドトランジスタ４を単一の分離島に形成した場
合でも、両トランジスタ間での電流の流れを阻止するこ
とが可能であるため、図６に示した従来構造のように、
各トランジスタをそれぞれ個別の分離島に分離するため
の絶縁分離領域が不要になることはもとより、ハイサイ
ドトランジスタの出力側拡散層とＰ型絶縁分離層の間の
電界緩和領域（図６で符号２３で示した領域）も不要と
なる。また、ハイサイドトランジスタの低電位側拡散層
とローサイドトランジスタの高電位側拡散層を一体化し
た構成とすることも可能となる。これにより、チップの
占有面積を大幅に縮小することができる。
【００１４】図３は本発明の第２の実施形態の断面図で
ある。前記第１の実施形態では、エピタキシャル成長層
と絶縁分離層の形成を伴う絶縁分離構造に本発明を適用
した例であるが、第２の実施形態では、これらの工程を
伴わず、不純物の導入を半導体基板の表面からのみ行う
自己分離構造に対しても適用することが可能である。図
６において、Ｐ型半導体基板１０の表面に選択的にＮ型
ウェル拡散層２８を形成する。その製造方法としては、
フォトリソグラフ技術によるリンの選択的イオン注入と
それに続く熱押し込み処理によりなされる。そして、前
記Ｎ型ウェル拡散層２８上にフィールド酸化膜１７ａ、
ゲート酸化膜１７ｂを形成し、ハイサイドトランジスタ
４及びローサイドトランジスタ５のゲート電極１６Ｈ，
１６Ｌ、ソース・ドレインとなる各電極１９，２２，２
４を形成し、また前記Ｎ型ウェル拡散層２８に、Ｐ型ベ
ース拡散層１３、Ｐ型高濃度拡散層１４、Ｎ型高濃度拡
散層１５を形成する。これにより、前記第１の実施形態
と同様なハイサイドトランジスタ４及びローサイドトラ
ンジスタ５が形成される。ただし、この第２の実施形態
では、エピタキシャル成長を伴わない製造方法のため、
接合ゲート機構を構成するための第１の実施形態のよう
なＰ型下部接合ゲート拡散層２５を選択的に形成するこ
とができない。そのため、この第２の実施形態では、接
合ゲート機構として、Ｐ型上部接合ゲート拡散層２９
を、出力電極２４直下のＰ型ベース拡散層１３に、それ
よりも深くなるように形成している。なお、符号３０は
Ｐ型反転防止拡散層である。
ある。前記第１の実施形態では、エピタキシャル成長層
と絶縁分離層の形成を伴う絶縁分離構造に本発明を適用
した例であるが、第２の実施形態では、これらの工程を
伴わず、不純物の導入を半導体基板の表面からのみ行う
自己分離構造に対しても適用することが可能である。図
６において、Ｐ型半導体基板１０の表面に選択的にＮ型
ウェル拡散層２８を形成する。その製造方法としては、
フォトリソグラフ技術によるリンの選択的イオン注入と
それに続く熱押し込み処理によりなされる。そして、前
記Ｎ型ウェル拡散層２８上にフィールド酸化膜１７ａ、
ゲート酸化膜１７ｂを形成し、ハイサイドトランジスタ
４及びローサイドトランジスタ５のゲート電極１６Ｈ，
１６Ｌ、ソース・ドレインとなる各電極１９，２２，２
４を形成し、また前記Ｎ型ウェル拡散層２８に、Ｐ型ベ
ース拡散層１３、Ｐ型高濃度拡散層１４、Ｎ型高濃度拡
散層１５を形成する。これにより、前記第１の実施形態
と同様なハイサイドトランジスタ４及びローサイドトラ
ンジスタ５が形成される。ただし、この第２の実施形態
では、エピタキシャル成長を伴わない製造方法のため、
接合ゲート機構を構成するための第１の実施形態のよう
なＰ型下部接合ゲート拡散層２５を選択的に形成するこ
とができない。そのため、この第２の実施形態では、接
合ゲート機構として、Ｐ型上部接合ゲート拡散層２９
を、出力電極２４直下のＰ型ベース拡散層１３に、それ
よりも深くなるように形成している。なお、符号３０は
Ｐ型反転防止拡散層である。
【００１５】この第２の実施形態における空乏層の形成
状態や動作原理は第１の実施形態と同様であるので詳細
な説明は省略する。したがって、第２の実施形態によっ
ても、単一のＮ型ウェル拡散層２８に一体的に形成した
ローサイドトランジスタ５とハイサイドトランジスタ４
間での電流の流れを阻止することが可能となり、また、
ハイサイドトランジスタ４における電界緩和領域も不要
となり、さらに、ハイサイドトランジスタ４の低電位側
拡散層とローサイドトランジスタ５の高電位側拡散層を
一体化した構成とすることも可能となるため、チップの
占有面積を大幅に縮小することができる。
状態や動作原理は第１の実施形態と同様であるので詳細
な説明は省略する。したがって、第２の実施形態によっ
ても、単一のＮ型ウェル拡散層２８に一体的に形成した
ローサイドトランジスタ５とハイサイドトランジスタ４
間での電流の流れを阻止することが可能となり、また、
ハイサイドトランジスタ４における電界緩和領域も不要
となり、さらに、ハイサイドトランジスタ４の低電位側
拡散層とローサイドトランジスタ５の高電位側拡散層を
一体化した構成とすることも可能となるため、チップの
占有面積を大幅に縮小することができる。
【００１６】ここで、前記第１及び第２の実施形態では
ローサイドトランジスタ５のドレイン拡散層構造とした
通常のラテラルＤＭＯＳＦＥＴに基づいた構造例に適用
した場合を説明したが、本発明は図４に示す第３の実施
形態のようにＰ型ベース拡散層１３の形成される領域を
ゲート電極１６Ｌ側まで幾分広げた構造にすることも可
能である。この場合、ローサイドトランジスタは絶縁ゲ
ート型電界効果トランジスタよりむしろ絶縁ゲート型バ
イポーラトランジスタ（ＩＧＢＴ）として動作すること
になる。同様のドレイン拡散層構造はハイサイド側のド
レイン拡散層に対しても適用することが可能である。さ
らに、他のハイサイドトランジスタやローサイドトラン
ジスタのドレイン構造として例えば、“IEEE TRANSACTI
ON ON ELECTRON DEVICES, VOL.45, NO. 5, MAY 1998" p
p1156 Fig.2 に記載されているＣ−ＬＩＧＢＴ，ＣＳ−
ＬＩＧＢＴ，ＳＣ−ＬＩＧＢＴ，ＨＳ−ＬＩＧＢＴ等の
構造も、本発明にそのまま、あるいは接合ゲート上部拡
散層に相当する拡散層を付加して適用することが可能で
ある。さらに、前記実施形態は、本発明をＰ型半導体基
板に構築した例について述べたが、Ｐ型とＮ型を入れ替
えた構造においても本発明を同様に適用することが可能
である。
ローサイドトランジスタ５のドレイン拡散層構造とした
通常のラテラルＤＭＯＳＦＥＴに基づいた構造例に適用
した場合を説明したが、本発明は図４に示す第３の実施
形態のようにＰ型ベース拡散層１３の形成される領域を
ゲート電極１６Ｌ側まで幾分広げた構造にすることも可
能である。この場合、ローサイドトランジスタは絶縁ゲ
ート型電界効果トランジスタよりむしろ絶縁ゲート型バ
イポーラトランジスタ（ＩＧＢＴ）として動作すること
になる。同様のドレイン拡散層構造はハイサイド側のド
レイン拡散層に対しても適用することが可能である。さ
らに、他のハイサイドトランジスタやローサイドトラン
ジスタのドレイン構造として例えば、“IEEE TRANSACTI
ON ON ELECTRON DEVICES, VOL.45, NO. 5, MAY 1998" p
p1156 Fig.2 に記載されているＣ−ＬＩＧＢＴ，ＣＳ−
ＬＩＧＢＴ，ＳＣ−ＬＩＧＢＴ，ＨＳ−ＬＩＧＢＴ等の
構造も、本発明にそのまま、あるいは接合ゲート上部拡
散層に相当する拡散層を付加して適用することが可能で
ある。さらに、前記実施形態は、本発明をＰ型半導体基
板に構築した例について述べたが、Ｐ型とＮ型を入れ替
えた構造においても本発明を同様に適用することが可能
である。
【００１７】
【発明の効果】以上説明したように本発明は、第１導電
型半導体基板の主表面に逆導電型の分離島が形成され、
単一の前記分離島の第１領域に前記ローサイドスイッチ
ング素子が、第２領域にハイサイドサイドスイッチング
素子がそれぞれ配置形成され、前記第１領域と第２領域
は、前記分離島の主表面に形成された第１導電型の接合
ゲート上部拡散層と、前記分離島の底面に形成された第
１導電型の接合ゲート下部拡散層あるいは半導体基板と
で構成され、接合ゲート上部拡散層と接合ゲート下部拡
散層との間、あるいは接合ゲート上部拡散層と半導体基
板との間に印加される電圧による接合ゲート型電界効果
トランジスタの原理により前記分離離島を電気的に分離
させる接合ゲート機構により互いに電気的に分離される
構成としているので、ローサイドスイッチング素子とハ
イサイドスイッチング素子を同じ分離島に形成でき、こ
れらのスイッチング素子を分離する分離領域はもとよ
り、ハイサイドスイッチング素子における電界緩和領域
も不要となり、またハイサイドスイッチング素子の低電
位側拡散層群とローサイドスイッチング素子の高電位側
拡散層群を一体化させて形成できるためチップの占有面
積を大幅に縮小できるという効果が得られる。
型半導体基板の主表面に逆導電型の分離島が形成され、
単一の前記分離島の第１領域に前記ローサイドスイッチ
ング素子が、第２領域にハイサイドサイドスイッチング
素子がそれぞれ配置形成され、前記第１領域と第２領域
は、前記分離島の主表面に形成された第１導電型の接合
ゲート上部拡散層と、前記分離島の底面に形成された第
１導電型の接合ゲート下部拡散層あるいは半導体基板と
で構成され、接合ゲート上部拡散層と接合ゲート下部拡
散層との間、あるいは接合ゲート上部拡散層と半導体基
板との間に印加される電圧による接合ゲート型電界効果
トランジスタの原理により前記分離離島を電気的に分離
させる接合ゲート機構により互いに電気的に分離される
構成としているので、ローサイドスイッチング素子とハ
イサイドスイッチング素子を同じ分離島に形成でき、こ
れらのスイッチング素子を分離する分離領域はもとよ
り、ハイサイドスイッチング素子における電界緩和領域
も不要となり、またハイサイドスイッチング素子の低電
位側拡散層群とローサイドスイッチング素子の高電位側
拡散層群を一体化させて形成できるためチップの占有面
積を大幅に縮小できるという効果が得られる。
【図１】本発明の第１の実施形態の断面図である。
【図２】図１の装置の接合ゲート機構の動作を説明する
ための図であり、同図（ａ）は出力Ｌ状態、同図（ｂ）
は出力Ｈ状態である。
ための図であり、同図（ａ）は出力Ｌ状態、同図（ｂ）
は出力Ｈ状態である。
【図３】本発明の第２の実施形態の断面図である。
【図４】本発明の第３の実施形態の要部の断面図であ
る。
る。
【図５】本発明が適用されるプッシュプル回路の回路図
である。
である。
【図６】従来の半導体集積回路装置の断面図である。
１ 半導体集積回路 ２ 高電位側電源線 ３ 接地側電源線 ４ ローサイドトランジスタ ５ ハイサイドトランジスタ ６ 高電位側電源供給端子 ７ 接地側電源供給端子 ８ 出力端子 ９ 負荷 １０ Ｐ型半導体基板 １１ Ｎ型エピタキシャル層（分離島） １２ Ｐ型絶縁分離層 １３ Ｐ型ベース拡散層（Ｐ型接合ゲート上部拡散層） １４ Ｐ型高濃度拡散層 １５ Ｎ型高濃度拡散層 １６Ｌ ゲート電極（ローサイドトランジスタ） １６Ｈ ゲート電極（ハイサイドトランジスタ） １７ａ フィールド酸化膜 １７ｂ ゲート酸化膜 １８ 表面保護絶縁膜 １９ ローサイドソース電極 ２０ ローサイドドレイン電極 ２１ ハイサイドソース電極 ２２ ハイサイドドレイン電極 ２３ 電界緩和領域 ２４ 出力電極 ２５ Ｐ型接合ゲート下部拡散層 ２６ 空乏層の境界（０Ｖ） ２７ 空乏層の境界（＋２００Ｖ） ２８ Ｎ型ウェル拡散層（分離島） ２９ Ｐ型接合ゲート上部拡散層 ３０ Ｐ型反転防止拡散層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/08 H01L 27/088 H01L 29/78 H01L 21/76 - 21/765
Claims (7)
- 【請求項１】 高電圧側に接続されるハイサイドスイッ
チング素子と低電圧側に接続されるローサイドスイッチ
ング素子とが選択的に動作される回路構成の半導体集積
回路装置において、第１導電型半導体基板の主表面に逆
導電型の分離島が形成され、単一の前記分離島の第１領
域に前記ローサイドスイッチング素子が、第２領域にハ
イサイドサイドスイッチング素子がそれぞれ配置形成さ
れ、前記第１領域と第２領域は、前記分離島の主表面と
前記半導体基板との間に構成される接合ゲート機構によ
り互いに電気的に分離されており、前記接合ゲート機構
は、前記分離島の主表面に形成された第１導電型の接合
ゲート上部拡散層と、前記分離島の底面に形成された第
１導電型の接合ゲート下部拡散層で構成され、前記接合
ゲート上部拡散層と前記接合ゲート下部拡散層との間に
印加される電圧による接合ゲート型電界効果トランジス
タの原理により前記分離離島を電気的に分離させる機構
であることを特徴とする半導体集積回路装置。 - 【請求項２】 前記接合ゲート上部拡散層はハイサイド
スイッチング素子あるいはローサイドスイッチング素子
の一部を構成する第１導電型拡散層であることを特徴と
する請求項１に記載の半導体集積回路装置。 - 【請求項３】 高電圧側に接続されるハイサイドスイッ
チング素子と低電圧側に接続されるローサイドスイッチ
ング素子とが選択的に動作される回路構成の半導体集積
回路装置において、第１導電型半導体基板の主表面に逆
導電型の分離島が形成され、単一の前記分離島の第１領
域に前記ローサイドスイッチング素子が、第２領域にハ
イサイドサイドスイッチング素子がそれぞれ配置形成さ
れ、前記第１領域と第２領域は、前記分離島の主表面と
前記半導体基板との間に構成される接合ゲート機構によ
り互いに電気的に分離されており、前記接合ゲート機構
は、前記分離島の主表面に形成された第１導電型の接合
ゲート上部拡散層と、前記半導体基板とで構成され、前
記接合ゲート上部拡散層と前記半導体基板との間に印加
される電圧による接合ゲート型電界効果トランジスタの
原理により前記分離離島を電気的に分離させる機構であ
ることを特徴とする半導体集積回路装置。 - 【請求項４】 前記接合ゲート上部拡散層は、前記ハイ
サイドスイッチング素子あるいはローサイドスイッチン
グ素子の一部を構成する第１導電型拡散層から前記分離
島の底面方向に突出させた第１導電型拡散層であること
を特徴とする請求項３に記載の半導体集積回路装置。 - 【請求項５】 前記ハイサイドスイッチング素子及び前
記ローサイドスイッチング素子はそれぞれ高耐圧ラテラ
ルＤＭＯＳＦＥＴとして構成される請求項１ないし４の
いずれかに記載の半導体集積回路装置。 - 【請求項６】 前記ハイサイドスイッチング素子とロー
サイドスイッチング素子はソース及びドレインが前記高
電位と低電位との間に直列接続され、前記両スイッチン
グ素子の接続点は出力電極を構成するとともに前記接合
ゲート機構における表面の第１導電型接合ゲート上部拡
散層へ給電されることを特徴とする請求項１ないし５の
いずれかに記載の半導体集積回路装置。 - 【請求項７】 前記ローサイドスイッチング素子と前記
ハイサイドスイッチング素子の一方がオンで他方がオフ
状態の時に、前記接合ゲート機構はチャネル遮断状態と
なり、一方がオフで他方がオン状態のときにチャネル導
通状態となるようしきい値が制御された構造であること
を特徴とする請求項１ないし６のいずれかに記載の半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12805299A JP3279281B2 (ja) | 1999-05-10 | 1999-05-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12805299A JP3279281B2 (ja) | 1999-05-10 | 1999-05-10 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000323581A JP2000323581A (ja) | 2000-11-24 |
| JP3279281B2 true JP3279281B2 (ja) | 2002-04-30 |
Family
ID=14975314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12805299A Expired - Fee Related JP3279281B2 (ja) | 1999-05-10 | 1999-05-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3279281B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016063099A (ja) * | 2014-09-19 | 2016-04-25 | 株式会社 日立パワーデバイス | 半導体装置 |
-
1999
- 1999-05-10 JP JP12805299A patent/JP3279281B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000323581A (ja) | 2000-11-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |