JP3202927B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に高耐圧化が可能な半導体装置に関するものであ
る。
し、特に高耐圧化が可能な半導体装置に関するものであ
る。
【０００２】
【従来の技術】図３に示すように接地電位に接続された
負荷２３と電源の高電位側との間に接続されたスイッチ
ング素子Ｓや、ハーフブリッジインバータ回路に用いら
れるような基準電位が浮遊状態になったり高電位側にな
ったりするスイッチング素子は、一般にハイサイドスイ
ッチと称される。このようなハイサイドスイッチに印加
される電源電圧は、数百ボルト以上になる場合があり、
例えば２００ボルトの交流電源から電源電圧を得る場
合、その回路を構成する素子は６００ボルト以上の耐圧
が必要になる。このようなハイサイドスイッチを駆動す
るハイサイドドライバ半導体装置３０を構成するには、
ハイサイドのドライバ回路への信号を高電位にシフトす
るレベルシフト回路要素と、ドライバ回路を他の低電圧
回路（図示せず）と電気的に分離する分離領域の要素と
が必要である。
負荷２３と電源の高電位側との間に接続されたスイッチ
ング素子Ｓや、ハーフブリッジインバータ回路に用いら
れるような基準電位が浮遊状態になったり高電位側にな
ったりするスイッチング素子は、一般にハイサイドスイ
ッチと称される。このようなハイサイドスイッチに印加
される電源電圧は、数百ボルト以上になる場合があり、
例えば２００ボルトの交流電源から電源電圧を得る場
合、その回路を構成する素子は６００ボルト以上の耐圧
が必要になる。このようなハイサイドスイッチを駆動す
るハイサイドドライバ半導体装置３０を構成するには、
ハイサイドのドライバ回路への信号を高電位にシフトす
るレベルシフト回路要素と、ドライバ回路を他の低電圧
回路（図示せず）と電気的に分離する分離領域の要素と
が必要である。
【０００３】これらの要素を同一半導体基板上に形成す
る場合、ｐ形半導体（シリコン）基板上にｎ形半導体
（シリコン）エピタキシャル層を形成し、前記ｎ形半導
体エピタキシャル層にｐ形素子分離領域を形成すること
によってｐｎ接合分離により前記ｎ形エピタキシャル層
からなる複数の素子形成領域（半導体島領域）を形成
し、ドライバ回路２２、高電圧レベルシフト回路２１等
を夫々別々の素子形成領域に形成するのが一般的であ
る。
る場合、ｐ形半導体（シリコン）基板上にｎ形半導体
（シリコン）エピタキシャル層を形成し、前記ｎ形半導
体エピタキシャル層にｐ形素子分離領域を形成すること
によってｐｎ接合分離により前記ｎ形エピタキシャル層
からなる複数の素子形成領域（半導体島領域）を形成
し、ドライバ回路２２、高電圧レベルシフト回路２１等
を夫々別々の素子形成領域に形成するのが一般的であ
る。
【０００４】ここで、ドライバ回路２２は一般的にＣＭ
ＯＳにより構成されるが、ドライバ回路２２を構成する
素子は、外部のスイッチング素子ＳであるＭＯＳＦＥＴ
を高速で駆動する必要があるため、通常は１０〜１５ボ
ルト程度の電圧で動作させることが多い。したがって、
上記ＣＭＯＳは１５ボルト以上の耐圧が必要となり、高
電位にフローティングされた素子形成領域でドライバ回
路２２を正常に動作させる必要がある。
ＯＳにより構成されるが、ドライバ回路２２を構成する
素子は、外部のスイッチング素子ＳであるＭＯＳＦＥＴ
を高速で駆動する必要があるため、通常は１０〜１５ボ
ルト程度の電圧で動作させることが多い。したがって、
上記ＣＭＯＳは１５ボルト以上の耐圧が必要となり、高
電位にフローティングされた素子形成領域でドライバ回
路２２を正常に動作させる必要がある。
【０００５】一方、高電圧レベルシフト回路２１には、
一般的に図４に示すような横型ＭＯＳＦＥＴが用いられ
る。図４に示す構造の横型ＭＯＳＦＥＴでは、ｎ形半導
体エピタキシャル層２の不純物濃度とその厚みとの積で
ある不純物密度を所定値にすることによって表面の電位
分布を緩和して高耐圧を得る所謂ＲＥＳＵＲＦ（Ｒｅｄ
ｕｃｅｄ Ｓｕｒｆａｃｅ Ｆｉｅｌｄ）技術が適用さ
れている。ＲＥＳＵＲＦ技術では、ｎ形半導体エピタキ
シャル層２の不純物密度を略１．０×１０12ｃｍ-2にす
ることにより高耐圧が得られることが知られている。さ
らに説明すると、ｎ形半導体エピタキシャル層２の不純
物濃度及び厚みをＲＥＳＵＲＦ技術によって最適化する
ことにより、逆バイアス印加時の空乏層がｎ形半導体エ
ピタキシャル層２の全域に広がる。その結果、逆バイア
ス電圧が印加された時のｎ形半導体エピタキシャル層２
表面の電界が緩和されて表面のｐ+ ｎ接合（ｐ+ 形素子
分離領域７とｎ形半導体エピタキシャル層２との接合）
部でのブレークダウンが回避され、ドレイン・ソース間
の耐圧はｎ形半導体エピタキシャル層２とｐ形半導体基
板１との接合のブレークダウンによって決まるので、高
耐圧化を実現できるのである。なお、図４中の３はチャ
ネル形成用ｐ形領域、４はｎ+ 形ソース領域、５はゲー
ト電極、６はｎ+ 形ドレイン領域、８はソース電極、９
はドレイン電極、１４はゲート絶縁膜、１５はフィール
ド酸化膜である。
一般的に図４に示すような横型ＭＯＳＦＥＴが用いられ
る。図４に示す構造の横型ＭＯＳＦＥＴでは、ｎ形半導
体エピタキシャル層２の不純物濃度とその厚みとの積で
ある不純物密度を所定値にすることによって表面の電位
分布を緩和して高耐圧を得る所謂ＲＥＳＵＲＦ（Ｒｅｄ
ｕｃｅｄ Ｓｕｒｆａｃｅ Ｆｉｅｌｄ）技術が適用さ
れている。ＲＥＳＵＲＦ技術では、ｎ形半導体エピタキ
シャル層２の不純物密度を略１．０×１０12ｃｍ-2にす
ることにより高耐圧が得られることが知られている。さ
らに説明すると、ｎ形半導体エピタキシャル層２の不純
物濃度及び厚みをＲＥＳＵＲＦ技術によって最適化する
ことにより、逆バイアス印加時の空乏層がｎ形半導体エ
ピタキシャル層２の全域に広がる。その結果、逆バイア
ス電圧が印加された時のｎ形半導体エピタキシャル層２
表面の電界が緩和されて表面のｐ+ ｎ接合（ｐ+ 形素子
分離領域７とｎ形半導体エピタキシャル層２との接合）
部でのブレークダウンが回避され、ドレイン・ソース間
の耐圧はｎ形半導体エピタキシャル層２とｐ形半導体基
板１との接合のブレークダウンによって決まるので、高
耐圧化を実現できるのである。なお、図４中の３はチャ
ネル形成用ｐ形領域、４はｎ+ 形ソース領域、５はゲー
ト電極、６はｎ+ 形ドレイン領域、８はソース電極、９
はドレイン電極、１４はゲート絶縁膜、１５はフィール
ド酸化膜である。
【０００６】ところで、上記ＲＥＳＵＲＦ技術を改善す
る技術として、図４に示した横型ＭＯＳＦＥＴにおい
て、ドリフト領域を兼ねているｎ形半導体エピタキシャ
ル層２内の主表面側に低濃度ｐ形領域（ｐ- 領域）より
なる電界緩和領域を設けることが特開昭６３−３１０１
７５号公報等に開示されており、ｎ形半導体エピタキシ
ャル層２の不純物密度を１．５×１０12ｃｍ-2〜２×１
０12ｃｍ-2にし、前記電界緩和領域の不純物密度を約
１．０×１０12ｃｍ-2にするのが良いとされている。
る技術として、図４に示した横型ＭＯＳＦＥＴにおい
て、ドリフト領域を兼ねているｎ形半導体エピタキシャ
ル層２内の主表面側に低濃度ｐ形領域（ｐ- 領域）より
なる電界緩和領域を設けることが特開昭６３−３１０１
７５号公報等に開示されており、ｎ形半導体エピタキシ
ャル層２の不純物密度を１．５×１０12ｃｍ-2〜２×１
０12ｃｍ-2にし、前記電界緩和領域の不純物密度を約
１．０×１０12ｃｍ-2にするのが良いとされている。
【０００７】
【発明が解決しようとする課題】ところで、上記構成の
横型ＭＯＳＦＥＴ自体はＲＥＳＵＲＦ技術によって高い
耐圧が得られるが、同一半導体基板上に、高電位に分離
されたハイサイドドライバを構成する場合、そのドライ
バ回路２２を構成するＣＭＯＳの正常動作を確保するこ
とが困難になる。これは、上述のような不純物密度を有
するｎ形半導体エピタキシャル層２にＣＭＯＳを形成し
た場合、約６００ボルト以上の高電圧が、ハイサイドの
ドライバ回路２２が構成されている素子形成領域に印加
されると、ｎ形半導体エピタキシャル層２内に空乏層が
拡がって、ｎ形半導体エピタキシャル層２内で主表面側
に形成されているドライバ回路２２のＣＭＯＳのｐ形ウ
ェル領域まで空乏層が達し、その結果、ｐ形半導体基板
１とｐ形ウェル領域との間でパンチスルーが起こり、Ｃ
ＭＯＳの正常な動作が不可能になるからである。
横型ＭＯＳＦＥＴ自体はＲＥＳＵＲＦ技術によって高い
耐圧が得られるが、同一半導体基板上に、高電位に分離
されたハイサイドドライバを構成する場合、そのドライ
バ回路２２を構成するＣＭＯＳの正常動作を確保するこ
とが困難になる。これは、上述のような不純物密度を有
するｎ形半導体エピタキシャル層２にＣＭＯＳを形成し
た場合、約６００ボルト以上の高電圧が、ハイサイドの
ドライバ回路２２が構成されている素子形成領域に印加
されると、ｎ形半導体エピタキシャル層２内に空乏層が
拡がって、ｎ形半導体エピタキシャル層２内で主表面側
に形成されているドライバ回路２２のＣＭＯＳのｐ形ウ
ェル領域まで空乏層が達し、その結果、ｐ形半導体基板
１とｐ形ウェル領域との間でパンチスルーが起こり、Ｃ
ＭＯＳの正常な動作が不可能になるからである。
【０００８】本発明は上記事由に鑑みて為されたもので
あり、その目的は、高耐圧化が可能でハイサイドスイッ
チを駆動するハイサイドドライバ半導体装置に使用でき
る半導体装置を提供することにある。
あり、その目的は、高耐圧化が可能でハイサイドスイッ
チを駆動するハイサイドドライバ半導体装置に使用でき
る半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】請求項１の発明は、上記
目的を達成するために、第１導電形の半導体基板の主表
面上に第２導電形の半導体エピタキシャル層が形成さ
れ、前記半導体エピタキシャル層内に離間して形成され
た第２導電形のドレイン領域及び第２導電形のソース領
域と、前記半導体エピタキシャル層内に前記ソース領域
を囲むように形成された第１導電形のチャネル形成用領
域と、前記チャネル形成用領域及び前記ドレイン領域の
間の前記半導体エピタキシャル層内の主表面側に形成さ
れた第１導電形の電界緩和領域と、前記ソース領域と前
記半導体エピタキシャル層との間に介在する前記チャネ
ル形成用領域上にゲート絶縁膜を介して形成されたゲー
ト電極とを備えたＭＯＳＦＥＴを有し、前記半導体エピ
タキシャル層の不純物密度が略２．５×１０12ｃｍ-2乃
至略４．０×１０12ｃｍ-2であり、前記電界緩和領域の
不純物密度が略１．０×１０12ｃｍ-2乃至略３．０×１
０12ｃｍ-2であることを特徴とするものであり、前記Ｍ
ＯＳＦＥＴのドレイン・ソース間に高電圧が印加された
場合、ｎ形半導体エピタキシャル層と電界緩和領域に空
乏層が拡がり、前記半導体エピタキシャル層表面での電
位分布が従来よりも均一になるので、ドレイン・ソース
間の耐圧が６００ボルト以上という高耐圧の半導体装置
が得られ、前記ＭＯＳＦＥＴによりハイサイドスイッチ
を駆動するドライバ回路用のレベルシフト回路を構成す
ることができる。
目的を達成するために、第１導電形の半導体基板の主表
面上に第２導電形の半導体エピタキシャル層が形成さ
れ、前記半導体エピタキシャル層内に離間して形成され
た第２導電形のドレイン領域及び第２導電形のソース領
域と、前記半導体エピタキシャル層内に前記ソース領域
を囲むように形成された第１導電形のチャネル形成用領
域と、前記チャネル形成用領域及び前記ドレイン領域の
間の前記半導体エピタキシャル層内の主表面側に形成さ
れた第１導電形の電界緩和領域と、前記ソース領域と前
記半導体エピタキシャル層との間に介在する前記チャネ
ル形成用領域上にゲート絶縁膜を介して形成されたゲー
ト電極とを備えたＭＯＳＦＥＴを有し、前記半導体エピ
タキシャル層の不純物密度が略２．５×１０12ｃｍ-2乃
至略４．０×１０12ｃｍ-2であり、前記電界緩和領域の
不純物密度が略１．０×１０12ｃｍ-2乃至略３．０×１
０12ｃｍ-2であることを特徴とするものであり、前記Ｍ
ＯＳＦＥＴのドレイン・ソース間に高電圧が印加された
場合、ｎ形半導体エピタキシャル層と電界緩和領域に空
乏層が拡がり、前記半導体エピタキシャル層表面での電
位分布が従来よりも均一になるので、ドレイン・ソース
間の耐圧が６００ボルト以上という高耐圧の半導体装置
が得られ、前記ＭＯＳＦＥＴによりハイサイドスイッチ
を駆動するドライバ回路用のレベルシフト回路を構成す
ることができる。
【００１０】請求項２の発明は、上記目的を達成するた
めに、第１導電形の半導体基板の主表面上に第２導電形
の半導体エピタキシャル層が形成され、前記半導体エピ
タキシャル層の主表面から前記半導体基板に達するまで
形成された第１導電形の素子分離領域に囲まれた前記半
導体エピタキシャル層に形成された半導体素子を有し、
前記素子分離領域と前記半導体素子が形成された領域と
の間に第１導電形の電界緩和領域が形成され、前記半導
体エピタキシャル層の不純物密度が略２．５×１０12ｃ
ｍ-2乃至略４．０×１０12ｃｍ-2であり、前記電界緩和
領域の不純物密度が略１．０×１０12ｃｍ-2乃至略３．
０×１０12ｃｍ-2であることを特徴とするものであり、
前記半導体素子をＣＭＯＳで構成してハイサイドスイッ
チのドライバ回路として用いた場合、前記半導体基板と
前記素子分離領域に囲まれた半導体エピタキシャル層と
の間に高電圧を印加しても、前記半導体エピタキシャル
層と前記電界緩和領域に分離領域中央に向かって適当な
幅に空乏層が拡がり、前記半導体エピタキシャル層内を
高電位に保つことができ、また、ＣＭＯＳ部分までは空
乏層が拡がらないので、高電位に保たれた前記半導体エ
ピタキシャル層の中でもＣＭＯＳが正常に動作する。
めに、第１導電形の半導体基板の主表面上に第２導電形
の半導体エピタキシャル層が形成され、前記半導体エピ
タキシャル層の主表面から前記半導体基板に達するまで
形成された第１導電形の素子分離領域に囲まれた前記半
導体エピタキシャル層に形成された半導体素子を有し、
前記素子分離領域と前記半導体素子が形成された領域と
の間に第１導電形の電界緩和領域が形成され、前記半導
体エピタキシャル層の不純物密度が略２．５×１０12ｃ
ｍ-2乃至略４．０×１０12ｃｍ-2であり、前記電界緩和
領域の不純物密度が略１．０×１０12ｃｍ-2乃至略３．
０×１０12ｃｍ-2であることを特徴とするものであり、
前記半導体素子をＣＭＯＳで構成してハイサイドスイッ
チのドライバ回路として用いた場合、前記半導体基板と
前記素子分離領域に囲まれた半導体エピタキシャル層と
の間に高電圧を印加しても、前記半導体エピタキシャル
層と前記電界緩和領域に分離領域中央に向かって適当な
幅に空乏層が拡がり、前記半導体エピタキシャル層内を
高電位に保つことができ、また、ＣＭＯＳ部分までは空
乏層が拡がらないので、高電位に保たれた前記半導体エ
ピタキシャル層の中でもＣＭＯＳが正常に動作する。
【００１１】請求項３の発明は、上記目的を達成するた
めに、第１導電形の半導体基板の主表面上に第２導電形
の半導体エピタキシャル層が形成され、前記半導体エピ
タキシャル層の主表面から前記半導体基板に達するまで
形成された第１導電形の素子分離領域に囲まれた前記半
導体エピタキシャル層に半導体素子が形成され、前記素
子分離領域と前記半導体素子が形成された領域との間に
第１導電形の第１の電界緩和領域が形成され、前記素子
分離領域によって前記半導体素子と素子分離された前記
半導体エピタキシャル層に、前記半導体エピタキシャル
層内に離間して形成された第２導電形のドレイン領域及
び第２導電形のソース領域と、前記半導体エピタキシャ
ル層内に前記ソース領域を囲むように形成された第１導
電形のチャネル形成用領域と、前記チャネル形成用領域
及び前記ドレイン領域の間の前記半導体エピタキシャル
層内の主表面側に形成された第１導電形の第２の電界緩
和領域と、前記ソース領域と前記半導体エピタキシャル
層との間に介在する前記チャネル形成用領域上にゲート
絶縁膜を介して形成されたゲート電極とを備えたＭＯＳ
ＦＥＴが形成され、前記半導体エピタキシャル層の不純
物密度が略２．５×１０ 12 ｃｍ -2 乃至略４．０×１０ 12
ｃｍ -2 であり、前記第１及び第２の電界緩和領域の不純
物密度が略１．０×１０ 12 ｃｍ -2 乃至略３．０×１０ 12
ｃｍ -2 であることを特徴とするものであり、前記半導体
基板と前記素子分離領域に囲まれた半導体エピタキシャ
ル層との間に高電圧を印加しても、前記半導体エピタキ
シャル層と前記第１の電界緩和領域に分離領域中央に向
かって適当な幅に空乏層が拡がり、前記半導体エピタキ
シャル層内を高電位に保つことができ、また、ＣＭＯＳ
部分までは空乏層が拡がらないので、高電位に保たれた
前記半導体エピタキシャル層の中でもＣＭＯＳが正常に
動作し、しかも、前記ＭＯＳＦＥＴのドレイン・ソース
間に高電圧が印加された場合、前記半導体エピタキシャ
ル層と第２の電界緩和領域に空乏層が拡がり、前記半導
体エピタキシャル層表面での電位分布が従来よりも均一
になるので、ドレイン・ソース間の耐圧が６００Ｖ以上
という高耐圧化でき、前記半導体素子でハイサイドスイ
ッチを駆動するドライバ回路を構成し、前記ＭＯＳＦＥ
Ｔでレベルシフト回路を構成することにより、ドライバ
回路及びレベルシフト回路を備えた高電圧・高耐圧のハ
イサイドドライバ半導体装置を１つの半導体基板上に形
成することができ、装置を小型化することができる。
めに、第１導電形の半導体基板の主表面上に第２導電形
の半導体エピタキシャル層が形成され、前記半導体エピ
タキシャル層の主表面から前記半導体基板に達するまで
形成された第１導電形の素子分離領域に囲まれた前記半
導体エピタキシャル層に半導体素子が形成され、前記素
子分離領域と前記半導体素子が形成された領域との間に
第１導電形の第１の電界緩和領域が形成され、前記素子
分離領域によって前記半導体素子と素子分離された前記
半導体エピタキシャル層に、前記半導体エピタキシャル
層内に離間して形成された第２導電形のドレイン領域及
び第２導電形のソース領域と、前記半導体エピタキシャ
ル層内に前記ソース領域を囲むように形成された第１導
電形のチャネル形成用領域と、前記チャネル形成用領域
及び前記ドレイン領域の間の前記半導体エピタキシャル
層内の主表面側に形成された第１導電形の第２の電界緩
和領域と、前記ソース領域と前記半導体エピタキシャル
層との間に介在する前記チャネル形成用領域上にゲート
絶縁膜を介して形成されたゲート電極とを備えたＭＯＳ
ＦＥＴが形成され、前記半導体エピタキシャル層の不純
物密度が略２．５×１０ 12 ｃｍ -2 乃至略４．０×１０ 12
ｃｍ -2 であり、前記第１及び第２の電界緩和領域の不純
物密度が略１．０×１０ 12 ｃｍ -2 乃至略３．０×１０ 12
ｃｍ -2 であることを特徴とするものであり、前記半導体
基板と前記素子分離領域に囲まれた半導体エピタキシャ
ル層との間に高電圧を印加しても、前記半導体エピタキ
シャル層と前記第１の電界緩和領域に分離領域中央に向
かって適当な幅に空乏層が拡がり、前記半導体エピタキ
シャル層内を高電位に保つことができ、また、ＣＭＯＳ
部分までは空乏層が拡がらないので、高電位に保たれた
前記半導体エピタキシャル層の中でもＣＭＯＳが正常に
動作し、しかも、前記ＭＯＳＦＥＴのドレイン・ソース
間に高電圧が印加された場合、前記半導体エピタキシャ
ル層と第２の電界緩和領域に空乏層が拡がり、前記半導
体エピタキシャル層表面での電位分布が従来よりも均一
になるので、ドレイン・ソース間の耐圧が６００Ｖ以上
という高耐圧化でき、前記半導体素子でハイサイドスイ
ッチを駆動するドライバ回路を構成し、前記ＭＯＳＦＥ
Ｔでレベルシフト回路を構成することにより、ドライバ
回路及びレベルシフト回路を備えた高電圧・高耐圧のハ
イサイドドライバ半導体装置を１つの半導体基板上に形
成することができ、装置を小型化することができる。
【００１２】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１に本実施形態の半導体装置にお
ける横型ＭＯＳＦＥＴの断面図を、図２に前記横型ＭＯ
ＳＦＥＴと同一の半導体基板上に形成されたＣＭＯＳの
断面図を示す。
基づいて説明する。図１に本実施形態の半導体装置にお
ける横型ＭＯＳＦＥＴの断面図を、図２に前記横型ＭＯ
ＳＦＥＴと同一の半導体基板上に形成されたＣＭＯＳの
断面図を示す。
【００１３】横型ＭＯＳＦＥＴは、ｐ形半導体（シリコ
ン）基板１上にエピタキシャル成長されたｎ- 形半導体
（シリコン）エピタキシャル層２内に、ｎ+ 形ソース領
域４及びｎ+ 形ドレイン領域６とが離間して形成され、
ｎ+ 形ソース領域４を囲むようにチャネル形成用ｐ形領
域３が形成されている。また、ｎ- 形半導体エピタキシ
ャル層２内の主表面側では、チャネル形成用ｐ形領域５
とｎ+ 形ドレイン領域６との間にｐ- 形領域よりなる電
界緩和領域１０が形成されている。チャネル形成用ｐ形
領域３上には酸化膜（二酸化シリコン）よりなるゲート
絶縁膜１４を介してゲート電極５が形成されている。ま
た、ｎ- 形半導体エピタキシャル層２の主表面には絶縁
膜１５が形成され、絶縁膜１５に開孔を設けることによ
ってｎ+形ドレイン領域６上にはドレイン電極９が、ｎ
+ 形ソース領域４上にはソース電極８が、それぞれ形成
されている。この横型ＭＯＳＦＥＴは、ｎ- 形半導体エ
ピタキシャル層２の表面からｐ形半導体基板１に達する
深さまでｐ+ 形素子分離領域７が形成されており、ｐｎ
接合によって他の（隣接する）素子領域と電気的に絶縁
分離されている。すなわち、横型ＭＯＳＦＥＴと集積化
される後述のＣＭＯＳ２０（図２参照）とは、ｐ+ 形素
子分離領域７及びｐ形半導体基板１によってｐｎ接合で
分離されている。また、ｎ+ 形ソース領域４は、ソース
電極８によってｐ+ 形素子分離領域３を介してｐ形半導
体基板１に接続（短絡）されている。
ン）基板１上にエピタキシャル成長されたｎ- 形半導体
（シリコン）エピタキシャル層２内に、ｎ+ 形ソース領
域４及びｎ+ 形ドレイン領域６とが離間して形成され、
ｎ+ 形ソース領域４を囲むようにチャネル形成用ｐ形領
域３が形成されている。また、ｎ- 形半導体エピタキシ
ャル層２内の主表面側では、チャネル形成用ｐ形領域５
とｎ+ 形ドレイン領域６との間にｐ- 形領域よりなる電
界緩和領域１０が形成されている。チャネル形成用ｐ形
領域３上には酸化膜（二酸化シリコン）よりなるゲート
絶縁膜１４を介してゲート電極５が形成されている。ま
た、ｎ- 形半導体エピタキシャル層２の主表面には絶縁
膜１５が形成され、絶縁膜１５に開孔を設けることによ
ってｎ+形ドレイン領域６上にはドレイン電極９が、ｎ
+ 形ソース領域４上にはソース電極８が、それぞれ形成
されている。この横型ＭＯＳＦＥＴは、ｎ- 形半導体エ
ピタキシャル層２の表面からｐ形半導体基板１に達する
深さまでｐ+ 形素子分離領域７が形成されており、ｐｎ
接合によって他の（隣接する）素子領域と電気的に絶縁
分離されている。すなわち、横型ＭＯＳＦＥＴと集積化
される後述のＣＭＯＳ２０（図２参照）とは、ｐ+ 形素
子分離領域７及びｐ形半導体基板１によってｐｎ接合で
分離されている。また、ｎ+ 形ソース領域４は、ソース
電極８によってｐ+ 形素子分離領域３を介してｐ形半導
体基板１に接続（短絡）されている。
【００１４】なお、この横型ＭＯＳＦＥＴのドレイン・
ソース間に順方向バイアス電圧を印加した時は、ゲート
電極５に印加される電圧によってチャネル形成用ｐ形領
域３に形成されるｎ形チャネルを通してｎ+ 形ドレイン
領域６からｎ+ 形ソース領域４へ電流が流れることは勿
論である。また、この横型ＭＯＳＦＥＴは、チャネル形
成用ｐ形領域３とｎ+ 形ソース領域４とを同一のマスク
で形成する所謂二重拡散型のＭＯＳＦＥＴである。
ソース間に順方向バイアス電圧を印加した時は、ゲート
電極５に印加される電圧によってチャネル形成用ｐ形領
域３に形成されるｎ形チャネルを通してｎ+ 形ドレイン
領域６からｎ+ 形ソース領域４へ電流が流れることは勿
論である。また、この横型ＭＯＳＦＥＴは、チャネル形
成用ｐ形領域３とｎ+ 形ソース領域４とを同一のマスク
で形成する所謂二重拡散型のＭＯＳＦＥＴである。
【００１５】ところで、本半導体装置では、ｎ- 形半導
体エピタキシャル層２の不純物密度を略２．５×１０12
ｃｍ-2乃至略４．０×１０12ｃｍ-2にし、電界緩和領域
１０の不純物密度を略１．０×１０12ｃｍ-2乃至略３．
０×１０12ｃｍ-2にすることにより、略７００ボルトの
ドレイン・ソース間耐圧を得ることができた。例えば、
ｎ- 形半導体エピタキシャル層２の不純物濃度を２×１
０15ｃｍ-3、その厚みを２０μｍとし、すなわち、ｎ-
形半導体エピタキシャル層２の不純物濃度とその厚さと
の積である不純物密度を４．０×１０12ｃｍ-2にすると
ともに、熱拡散により形成した低不純物濃度のｐ- 形領
域よりなる電界緩和領域１０の表面濃度を４×１０15ｃ
ｍ-3、拡散深さを４．５μｍとする、すなわち、電界緩
和領域１０の不純物密度を略１．８×１０12ｃｍ-2にす
ることにより、略７００ボルトのドレイン・ソース間耐
圧を得ることができる。なお、この時に使用したｐ形半
導体基板１の不純物濃度は２．５×１０14ｃｍ-3であ
る。
体エピタキシャル層２の不純物密度を略２．５×１０12
ｃｍ-2乃至略４．０×１０12ｃｍ-2にし、電界緩和領域
１０の不純物密度を略１．０×１０12ｃｍ-2乃至略３．
０×１０12ｃｍ-2にすることにより、略７００ボルトの
ドレイン・ソース間耐圧を得ることができた。例えば、
ｎ- 形半導体エピタキシャル層２の不純物濃度を２×１
０15ｃｍ-3、その厚みを２０μｍとし、すなわち、ｎ-
形半導体エピタキシャル層２の不純物濃度とその厚さと
の積である不純物密度を４．０×１０12ｃｍ-2にすると
ともに、熱拡散により形成した低不純物濃度のｐ- 形領
域よりなる電界緩和領域１０の表面濃度を４×１０15ｃ
ｍ-3、拡散深さを４．５μｍとする、すなわち、電界緩
和領域１０の不純物密度を略１．８×１０12ｃｍ-2にす
ることにより、略７００ボルトのドレイン・ソース間耐
圧を得ることができる。なお、この時に使用したｐ形半
導体基板１の不純物濃度は２．５×１０14ｃｍ-3であ
る。
【００１６】本半導体装置における横型ＭＯＳＦＥＴで
は、ソース・ドレイン間に電圧を印加すれば、図１中に
一点鎖線で示すように、ｎ- 形半導体エピタキシャル層
２と電界緩和領域１０に空乏層が伸びるので、従来より
もｎ- 形半導体エピタキシャル層２表面での電界が緩和
され、高耐圧を実現できるのである。一方、上記横型Ｍ
ＯＳＦＥＴと同一のｐ形半導体基板１上に形成されたＣ
ＭＯＳ２０について図２に基づいて説明する。
は、ソース・ドレイン間に電圧を印加すれば、図１中に
一点鎖線で示すように、ｎ- 形半導体エピタキシャル層
２と電界緩和領域１０に空乏層が伸びるので、従来より
もｎ- 形半導体エピタキシャル層２表面での電界が緩和
され、高耐圧を実現できるのである。一方、上記横型Ｍ
ＯＳＦＥＴと同一のｐ形半導体基板１上に形成されたＣ
ＭＯＳ２０について図２に基づいて説明する。
【００１７】ＣＭＯＳ２０は、図２に示すように前述の
ｐ+ 形素子分離領域７によって囲まれ前記横型ＭＯＳＦ
ＥＴが形成された領域と別の領域に形成されている。つ
まり、ＣＭＯＳ２０は、ｐ+ 形素子分離領域７によって
囲まれたｎ形半導体エピタキシャル層２の主表面側に形
成されている。なお、ＣＭＯＳ２０の構造は周知の構造
であって、図２中の１２はｐ形ウェル、１６、１７はｎ
+ 形領域、１８、１９はｐ+ 形領域、１３、１３はｎ+
形領域である。
ｐ+ 形素子分離領域７によって囲まれ前記横型ＭＯＳＦ
ＥＴが形成された領域と別の領域に形成されている。つ
まり、ＣＭＯＳ２０は、ｐ+ 形素子分離領域７によって
囲まれたｎ形半導体エピタキシャル層２の主表面側に形
成されている。なお、ＣＭＯＳ２０の構造は周知の構造
であって、図２中の１２はｐ形ウェル、１６、１７はｎ
+ 形領域、１８、１９はｐ+ 形領域、１３、１３はｎ+
形領域である。
【００１８】本半導体装置では、ＣＭＯＳ２０が形成さ
れた素子形成領域において、ｐ+ 形素子分離領域７とＣ
ＭＯＳ２０が形成されている部分との間でｐ+ 形素子分
離領域７に低不純物濃度のｐ- 形領域よりなる電界緩和
領域１０’が形成されている。ここで、電界緩和領域１
０’の不純物密度は、略１．０×１０12ｃｍ-2乃至略
３．０×１０12ｃｍ-2にすることが望ましく、上記横型
ＭＯＳＦＥＴが形成されている電界緩和領域１０の不純
物密度と同じにすれば、両電界緩和領域１０，１０’を
同時に形成することができるから、製造コストを低減で
き、製造も簡単になる。この構成によれば、ｐ形半導体
基板１とｎ- 形半導体エピタキシャル層２との間に電圧
を印加した時、略８００ボルトの耐圧が得られた。ま
た、この時、空乏層は、図２に一点鎖線で示すようにＣ
ＭＯＳ２０部分まで達しておらず、ＣＭＯＳ２０は正常
に動作する。
れた素子形成領域において、ｐ+ 形素子分離領域７とＣ
ＭＯＳ２０が形成されている部分との間でｐ+ 形素子分
離領域７に低不純物濃度のｐ- 形領域よりなる電界緩和
領域１０’が形成されている。ここで、電界緩和領域１
０’の不純物密度は、略１．０×１０12ｃｍ-2乃至略
３．０×１０12ｃｍ-2にすることが望ましく、上記横型
ＭＯＳＦＥＴが形成されている電界緩和領域１０の不純
物密度と同じにすれば、両電界緩和領域１０，１０’を
同時に形成することができるから、製造コストを低減で
き、製造も簡単になる。この構成によれば、ｐ形半導体
基板１とｎ- 形半導体エピタキシャル層２との間に電圧
を印加した時、略８００ボルトの耐圧が得られた。ま
た、この時、空乏層は、図２に一点鎖線で示すようにＣ
ＭＯＳ２０部分まで達しておらず、ＣＭＯＳ２０は正常
に動作する。
【００１９】したがって、上記横型ＭＯＳＦＥＴにより
図３の高電圧レベルシフト回路２１を構成し、ＣＭＯＳ
２０により図３のドライバ回路２２を構成すれば、ハイ
サイドスイッチを駆動するハイサイドドライバ半導体装
置を同一の半導体基板に形成することができ、装置を小
型化することができるのである。
図３の高電圧レベルシフト回路２１を構成し、ＣＭＯＳ
２０により図３のドライバ回路２２を構成すれば、ハイ
サイドスイッチを駆動するハイサイドドライバ半導体装
置を同一の半導体基板に形成することができ、装置を小
型化することができるのである。
【００２０】
【発明の効果】請求項１の発明は、第１導電形の半導体
基板の主表面上に第２導電形の半導体エピタキシャル層
が形成され、前記半導体エピタキシャル層内に離間して
形成された第２導電形のドレイン領域及び第２導電形の
ソース領域と、前記半導体エピタキシャル層内に前記ソ
ース領域を囲むように形成された第１導電形のチャネル
形成用領域と、前記チャネル形成用領域及び前記ドレイ
ン領域の間の前記半導体エピタキシャル層内の主表面側
に形成された第１導電形の電界緩和領域と、前記ソース
領域と前記半導体エピタキシャル層との間に介在する前
記チャネル形成用領域上にゲート絶縁膜を介して形成さ
れたゲート電極とを備えたＭＯＳＦＥＴを有し、前記半
導体エピタキシャル層の不純物密度が略２．５×１０12
ｃｍ-2乃至略４．０×１０12ｃｍ-2であり、前記電界緩
和領域の不純物密度が略１．０×１０12ｃｍ-2乃至略
３．０×１０12ｃｍ-2であるから、前記ＭＯＳＦＥＴの
ドレイン・ソース間に高電圧が印加された場合、ｎ形半
導体エピタキシャル層と電界緩和領域に空乏層が拡が
り、前記半導体エピタキシャル層表面での電位分布が従
来よりも均一になるので、ドレイン・ソース間の耐圧が
６００ボルト以上という高耐圧の半導体装置が得られ、
前記ＭＯＳＦＥＴにより、ハイサイドスイッチを駆動す
るドライバ回路用のレベルシフト回路を構成することが
できるという効果がある。
基板の主表面上に第２導電形の半導体エピタキシャル層
が形成され、前記半導体エピタキシャル層内に離間して
形成された第２導電形のドレイン領域及び第２導電形の
ソース領域と、前記半導体エピタキシャル層内に前記ソ
ース領域を囲むように形成された第１導電形のチャネル
形成用領域と、前記チャネル形成用領域及び前記ドレイ
ン領域の間の前記半導体エピタキシャル層内の主表面側
に形成された第１導電形の電界緩和領域と、前記ソース
領域と前記半導体エピタキシャル層との間に介在する前
記チャネル形成用領域上にゲート絶縁膜を介して形成さ
れたゲート電極とを備えたＭＯＳＦＥＴを有し、前記半
導体エピタキシャル層の不純物密度が略２．５×１０12
ｃｍ-2乃至略４．０×１０12ｃｍ-2であり、前記電界緩
和領域の不純物密度が略１．０×１０12ｃｍ-2乃至略
３．０×１０12ｃｍ-2であるから、前記ＭＯＳＦＥＴの
ドレイン・ソース間に高電圧が印加された場合、ｎ形半
導体エピタキシャル層と電界緩和領域に空乏層が拡が
り、前記半導体エピタキシャル層表面での電位分布が従
来よりも均一になるので、ドレイン・ソース間の耐圧が
６００ボルト以上という高耐圧の半導体装置が得られ、
前記ＭＯＳＦＥＴにより、ハイサイドスイッチを駆動す
るドライバ回路用のレベルシフト回路を構成することが
できるという効果がある。
【００２１】請求項２の発明は、第１導電形の半導体基
板の主表面上に第２導電形の半導体エピタキシャル層が
形成され、前記半導体エピタキシャル層の主表面から前
記半導体基板に達するまで形成された第１導電形の素子
分離領域に囲まれた前記半導体エピタキシャル層に形成
された半導体素子を有し、前記素子分離領域と前記半導
体素子が形成された領域との間に第１導電形の電界緩和
領域が形成され、前記半導体エピタキシャル層の不純物
密度が略２．５×１０12ｃｍ-2乃至略４．０×１０12ｃ
ｍ-2であり、前記電界緩和領域の不純物密度が略１．０
×１０12ｃｍ-2乃至略３．０×１０12ｃｍ-2であるか
ら、前記半導体素子をＣＭＯＳで構成してハイサイドス
イッチのドライバ回路として用いた場合、前記半導体基
板と前記素子分離領域に囲まれた半導体エピタキシャル
層との間に高電圧を印加しても、前記半導体エピタキシ
ャル層と前記電界緩和領域に分離領域中央に向かって適
当な幅に空乏層が拡がり、前記半導体エピタキシャル層
内を高電位に保つことができ、また、ＣＭＯＳ部分まで
は空乏層が拡がらないので、高電位に保たれた前記半導
体エピタキシャル層の中でもＣＭＯＳが正常に動作する
という効果がある。
板の主表面上に第２導電形の半導体エピタキシャル層が
形成され、前記半導体エピタキシャル層の主表面から前
記半導体基板に達するまで形成された第１導電形の素子
分離領域に囲まれた前記半導体エピタキシャル層に形成
された半導体素子を有し、前記素子分離領域と前記半導
体素子が形成された領域との間に第１導電形の電界緩和
領域が形成され、前記半導体エピタキシャル層の不純物
密度が略２．５×１０12ｃｍ-2乃至略４．０×１０12ｃ
ｍ-2であり、前記電界緩和領域の不純物密度が略１．０
×１０12ｃｍ-2乃至略３．０×１０12ｃｍ-2であるか
ら、前記半導体素子をＣＭＯＳで構成してハイサイドス
イッチのドライバ回路として用いた場合、前記半導体基
板と前記素子分離領域に囲まれた半導体エピタキシャル
層との間に高電圧を印加しても、前記半導体エピタキシ
ャル層と前記電界緩和領域に分離領域中央に向かって適
当な幅に空乏層が拡がり、前記半導体エピタキシャル層
内を高電位に保つことができ、また、ＣＭＯＳ部分まで
は空乏層が拡がらないので、高電位に保たれた前記半導
体エピタキシャル層の中でもＣＭＯＳが正常に動作する
という効果がある。
【００２２】請求項３の発明は、第１導電形の半導体基
板の主表面上に第２導電形の半導体エピタキシャル層が
形成され、前記半導体エピタキシャル層の主表面から前
記半導体基板に達するまで形成された第１導電形の素子
分離領域に囲まれた前記半導体エピタキシャル層に半導
体素子が形成され、前記素子分離領域と前記半導体素子
が形成された領域との間に第１導電形の第１の電界緩和
領域が形成され、前記素子分離領域によって前記半導体
素子と素子分離された前記半導体エピタキシャル層に、
前記半導体エピタキシャル層内に離間して形成された第
２導電形のドレイン領域及び第２導電形のソース領域
と、前記半導体エピタキシャル層内に前記ソース領域を
囲むように形成された第１導電形のチャネル形成用領域
と、前記チャネル形成用領域及び前記ドレイン領域の間
の前記半導体エピタキシャル層内の主表面側に形成され
た第１導電形の第２の電界緩和領域と、前記ソース領域
と前記半導体エピタキシャル層との間に介在する前記チ
ャネル形成用領域上にゲート絶縁膜を介して形成された
ゲート電極とを備えたＭＯＳＦＥＴが形成され、前記半
導体エピタキシャル層の不純物密度が略２．５×１０ 12
ｃｍ -2 乃至略４．０×１０ 12 ｃｍ -2 であり、前記第１及
び第２の電界緩和領域の不純物密度が略１．０×１０ 12
ｃｍ -2 乃至略３．０×１０ 12 ｃｍ -2 であるから、前記半
導体基板と前記素子分離領域に囲まれた半導体エピタキ
シャル層との間に高電圧を印加しても、前記半導体エピ
タキシャル層と前記第１の電界緩和領域に分離領域中央
に向かって適当な幅に空乏層が拡がり、前記半導体エピ
タキシャル層内を高電位に保つことができ、また、ＣＭ
ＯＳ部分までは空乏層が拡がらないので、高電位に保た
れた前記半導体エピタキシャル層の中でもＣＭＯＳが正
常に動作し、しかも、前記ＭＯＳＦＥＴのドレイン・ソ
ース間に高電圧が印加された場合、前記半導体エピタキ
シャル層と第２の電界緩和領域に空乏層が拡がり、前記
半導体エピタキシャル層表面での電位分布が従来よりも
均一になるので、ドレイン・ソース間の耐圧が６００Ｖ
以上という高耐圧化でき、前記半導体素子でハイサイド
スイッチを駆動するドライバ回路を構成し、前記ＭＯＳ
ＦＥＴでレベルシフト回路を構成することにより、ドラ
イバ回路及びレベルシフト回路を備えた高電圧・高耐圧
のハイサイドドライバ半導体装置を１つの半導体基板上
に形成することができ、装置を小型化することができる
という効果がある。
板の主表面上に第２導電形の半導体エピタキシャル層が
形成され、前記半導体エピタキシャル層の主表面から前
記半導体基板に達するまで形成された第１導電形の素子
分離領域に囲まれた前記半導体エピタキシャル層に半導
体素子が形成され、前記素子分離領域と前記半導体素子
が形成された領域との間に第１導電形の第１の電界緩和
領域が形成され、前記素子分離領域によって前記半導体
素子と素子分離された前記半導体エピタキシャル層に、
前記半導体エピタキシャル層内に離間して形成された第
２導電形のドレイン領域及び第２導電形のソース領域
と、前記半導体エピタキシャル層内に前記ソース領域を
囲むように形成された第１導電形のチャネル形成用領域
と、前記チャネル形成用領域及び前記ドレイン領域の間
の前記半導体エピタキシャル層内の主表面側に形成され
た第１導電形の第２の電界緩和領域と、前記ソース領域
と前記半導体エピタキシャル層との間に介在する前記チ
ャネル形成用領域上にゲート絶縁膜を介して形成された
ゲート電極とを備えたＭＯＳＦＥＴが形成され、前記半
導体エピタキシャル層の不純物密度が略２．５×１０ 12
ｃｍ -2 乃至略４．０×１０ 12 ｃｍ -2 であり、前記第１及
び第２の電界緩和領域の不純物密度が略１．０×１０ 12
ｃｍ -2 乃至略３．０×１０ 12 ｃｍ -2 であるから、前記半
導体基板と前記素子分離領域に囲まれた半導体エピタキ
シャル層との間に高電圧を印加しても、前記半導体エピ
タキシャル層と前記第１の電界緩和領域に分離領域中央
に向かって適当な幅に空乏層が拡がり、前記半導体エピ
タキシャル層内を高電位に保つことができ、また、ＣＭ
ＯＳ部分までは空乏層が拡がらないので、高電位に保た
れた前記半導体エピタキシャル層の中でもＣＭＯＳが正
常に動作し、しかも、前記ＭＯＳＦＥＴのドレイン・ソ
ース間に高電圧が印加された場合、前記半導体エピタキ
シャル層と第２の電界緩和領域に空乏層が拡がり、前記
半導体エピタキシャル層表面での電位分布が従来よりも
均一になるので、ドレイン・ソース間の耐圧が６００Ｖ
以上という高耐圧化でき、前記半導体素子でハイサイド
スイッチを駆動するドライバ回路を構成し、前記ＭＯＳ
ＦＥＴでレベルシフト回路を構成することにより、ドラ
イバ回路及びレベルシフト回路を備えた高電圧・高耐圧
のハイサイドドライバ半導体装置を１つの半導体基板上
に形成することができ、装置を小型化することができる
という効果がある。
【図１】実施形態を示す横型ＭＯＳＦＥＴの概略断面図
である。
である。
【図２】実施形態を示すＣＭＯＳの概略断面図である。
【図３】従来例を示す概略回路ブロック図である。
【図４】従来の横型ＭＯＳＦＥＴの概略断面図である。
１ ｐ形半導体基板 ２ ｎ- 形半導体エピタキシャル層 ３ チャネル形成用ｐ形領域 ４ ｎ+ 形ソース領域 ５ ゲート電極 ６ ｎ+ 形ドレイン領域 ７ ｐ+ 形素子分離領域 ８ ソース電極 ９ ドレイン電極 １０ 電界緩和領域 １４ ゲート絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 萩原 洋右 大阪府門真市大字門真1048番地松下電工 株式会社内 (72)発明者 鎌倉 將有 大阪府門真市大字門真1048番地松下電工 株式会社内 (56)参考文献 特開 昭63−310175（ＪＰ，Ａ) 特開 昭57−27071（ＪＰ，Ａ) 特開 平４−217358（ＪＰ，Ａ) 特開 昭57−78168（ＪＰ，Ａ) 特開 昭59−151472（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (3)
- 【請求項１】 第１導電形の半導体基板の主表面上に第
２導電形の半導体エピタキシャル層が形成され、前記半
導体エピタキシャル層内に離間して形成された第２導電
形のドレイン領域及び第２導電形のソース領域と、前記
半導体エピタキシャル層内に前記ソース領域を囲むよう
に形成された第１導電形のチャネル形成用領域と、前記
チャネル形成用領域及び前記ドレイン領域の間の前記半
導体エピタキシャル層内の主表面側に形成された第１導
電形の電界緩和領域と、前記ソース領域と前記半導体エ
ピタキシャル層との間に介在する前記チャネル形成用領
域上にゲート絶縁膜を介して形成されたゲート電極とを
備えたＭＯＳＦＥＴを有し、前記半導体エピタキシャル
層の不純物密度が略２．５×１０12ｃｍ-2乃至略４．０
×１０12ｃｍ-2であり、前記電界緩和領域の不純物密度
が略１．０×１０ 12ｃｍ-2乃至略３．０×１０12ｃｍ-2
であることを特徴とする半導体装置。 - 【請求項２】 第１導電形の半導体基板の主表面上に第
２導電形の半導体エピタキシャル層が形成され、前記半
導体エピタキシャル層の主表面から前記半導体基板に達
するまで形成された第１導電形の素子分離領域に囲まれ
た前記半導体エピタキシャル層に形成された半導体素子
を有し、前記素子分離領域と前記半導体素子が形成され
た領域との間に第１導電形の電界緩和領域が形成され、
前記半導体エピタキシャル層の不純物密度が略２．５×
１０12ｃｍ-2乃至略４．０×１０12ｃｍ-2であり、前記
電界緩和領域の不純物密度が略１．０×１０12ｃｍ-2乃
至略３．０×１０12ｃｍ-2であることを特徴とする半導
体装置。 - 【請求項３】 第１導電形の半導体基板の主表面上に第
２導電形の半導体エピタキシャル層が形成され、前記半
導体エピタキシャル層の主表面から前記半導体基板に達
するまで形成された第１導電形の素子分離領域に囲まれ
た前記半導体エピタキシャル層に半導体素子が形成さ
れ、前記素子分離領域と前記半導体素子が形成された領
域との間に第１導電形の第１の電界緩和領域が形成さ
れ、前記素子分離領域によって前記半導体素子と素子分
離された前記半導体エピタキシャル層に、前記半導体エ
ピタキシャル層内に離間して形成された第２導電形のド
レイン領域及び第２導電形のソース領域と、前記半導体
エピタキシャル層内に前記ソース領域を囲むように形成
された第１導電形のチャネル形成用領域と、前記チャネ
ル形成用領域及び前記ドレイン領域の間の前記半導体エ
ピタキシャル層内の主表面側に形成された第１導電形の
第２の電界緩和領域と、前記ソース領域と前記半導体エ
ピタキシャル層との間に介在する前記チャネル形成用領
域上にゲート絶縁膜を介して形成されたゲート電極とを
備えたＭＯＳＦＥＴが形成され、前記半導体エピタキシ
ャル層の不純物密度が略２．５×１０ 12 ｃｍ -2 乃至略
４．０×１０ 12 ｃｍ -2 であり、前記第１及び第２の電界
緩和領域の不純物密度が略１．０×１０ 12 ｃｍ -2 乃至略
３．０×１０ 12 ｃｍ -2 であることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22568196A JP3202927B2 (ja) | 1996-08-27 | 1996-08-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22568196A JP3202927B2 (ja) | 1996-08-27 | 1996-08-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1070268A JPH1070268A (ja) | 1998-03-10 |
| JP3202927B2 true JP3202927B2 (ja) | 2001-08-27 |
Family
ID=16833127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3202927B2 (ja) |
-
1996
- 1996-08-27 JP JP22568196A patent/JP3202927B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH1070268A (ja) | 1998-03-10 |
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