JP3719642B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、蛍光灯器具やモータ等の各種負荷装置の制御を行なう高耐圧半導体装置に関し、特に、高電圧回路と低電圧回路との境界領域における高電圧の絶縁性を確保すると共に、この境界領域をまたぐ配線部分における絶縁性を確保できる半導体装置に関する。
【０００２】
【従来の技術】
従来、蛍光灯器具等の負荷装置を駆動する回路としてインバータ回路が用いられている。
【０００３】
以下、従来のインバータ回路について図面を参照しながら説明する。
【０００４】
図５は従来のインバータ回路の概略構成を示している。図５に示すように、インバータ回路は、例えば、直列接続された第１の高耐圧ＭＯＳＦＥＴ１０１及び第２の高耐圧ＭＯＳＦＥＴ１０２からなるスイッチデバイスと、該第１及び第２の高耐圧ＭＯＳＦＥＴ１０１、１０２を駆動するドライバ回路１０３とを有している。
【０００５】
第１の高耐圧ＭＯＳＦＥＴ１０１のドレインは、電圧が１００Ｖ〜７００Ｖ程度の高電位の電源線と接続され、第２の高耐圧ＭＯＳＦＥＴ１０２のソースは接地され、出力端子である共通接続部１０４は負荷回路１０５と接続されている。
【０００６】
ドライバ回路１０３は、例えば、通常の基準電位の１００Ｖ〜７００Ｖに対して電源電位が１２０Ｖ〜７２０Ｖで動作する高電圧回路部１０６と、例えば、電源電位が２０Ｖ以下で動作する低電圧回路部１０７により構成されている。この場合、高電圧回路部１０６の実質的な動作電圧は２０Ｖ程度である。
【０００７】
低電圧回路１０７は外部からの入力信号を受け、低電圧回路部１０７と高電圧回路１０６との間で高電圧信号が含まれる信号を配線電極１０８を介して送受する。さらに、高電圧回路部１０６及び低電圧回路部１０７は各出力値を第１及び第２の高耐圧ＭＯＳＦＥＴ１０１、１０２のゲートにそれぞれ伝達する。
【０００８】
ここで、ドライバ回路１０３は高電圧回路部１０６と低電圧回路部１０７とが一の半導体基板上に集積化された回路を使用する場合が多い。
【０００９】
従って、このように一の半導体基板に設けられた高電圧回路部１０６及び低電圧回路部１０７は、高電圧回路部１０６と低電圧回路部１０７との間で全定格オフセット電圧に耐える程度に十分な絶縁性を確保する必要がある。また、高電圧信号を伝達する配線電極１０８は、比較的電圧が低い半導体基板と交差するため、配線電極１０８が設けられた領域においても高電圧回路部１０６と低電圧回路部１０７との間で十分な絶縁性が必要となる。
【００１０】
この絶縁性を確保する第１の従来例として、主面に比較的膜厚が大きいＮ- 型エピタキシャル層と該エピタキシャル層を貫通する素子分離用のＰ+ 型分離層とが形成されたＰ- 型半導体基板が用いられる。しかしながら、この方法によると、基板の製造が高コストとなる。その上、エピタキシャル層の膜厚が厚くなると素子分離のためのＰ+ 型分離層に対しても、より深く拡散するように該Ｐ+ 型分離層の濃度を高くする必要がある。このとき、Ｐ+ 型分離層の濃度を高くすると該Ｐ+ 型分離層とＮ- 型エピタキシャル層との間の絶縁耐圧が低下する。さらに、Ｐ+ 型分離層は深さ方向だけでなく主面方向にも大きく拡散するため、チップ全体の面積に対して分離領域の面積の割合が大きくなって集積化に不利となる。また、図５に示す配線電極１０８が高電圧回路部１０６と低電圧回路部１０７とを接続するため、Ｐ+ 型分離層上を配線電極１０８が酸化絶縁膜を介して形成されると、高電圧分離のために、該Ｐ+ 型分離層に影響を与えない程度の厚い絶縁膜が必要となる。このように、製造コスト、装置の高耐圧化及び回路部の高集積化の観点から、半導体基板にエピタキシャル層及びＰＮ分離を設ける方法は好ましくない。
【００１１】
これに代わる第２の従来例として、特開平第１１−１４５３１３号公報には第１の従来例に係るＰＮ分離を用いない方法が提案されている。
【００１２】
図６は前記の公報に開示された半導体装置の部分的な断面構成を示している。図６に示すように、第２の従来例に係る高耐圧絶縁手段は、Ｐ- 型の半導体基板１１１上に形成された島状のＮ- 型領域１１２と、該Ｎ- 型領域１１２の上部で且つ周縁部に環状に形成され、Ｎ- 型領域１１２と逆方向バイアス電圧が印加されるＰ型領域１１３とを有している。さらに、Ｎ- 型領域１１２に高電圧が印加される際の、Ｎ- 型領域１１２における空乏層の半導体基板１１１への広がりを抑制するため、Ｎ- 型領域１１２の外周部には環状のＰ+ 型のソース領域１１４が形成されている。半導体基板１１１上における、Ｎ- 型領域１１２とソース領域１１４との間にはゲート酸化膜１１５を介してゲート電極１１６が形成され、該ゲート電極１１６を含む構成は、全体として、横型ＮチャネルＭＯＳＦＥＴと同等の構成である。
【００１３】
Ｎ- 型領域１１２内には高電圧回路部１２０となる回路素子が形成されており、動作時に高電圧回路部１２０には高電圧が印加される。このとき、Ｐ型領域１１３、ソース領域１１４及びゲート電極１１６が接地されることにより、高電圧回路部１２０と、ソース領域１１４の外側に形成される低電圧回路部１２１及び半導体基板１１１との絶縁分離が行なわれる。
【００１４】
【発明が解決しようとする課題】
しかしながら、前記第２の従来例に係る半導体装置は、図６に示す分離構造によって高電圧回路部１２０と低電圧回路部１２１との絶縁分離は可能ではあるが、半導体基板１１１上における、高電圧回路部１２０と低電圧回路部１２１とを接続するための高電圧信号を伝達する配線電極が形成される領域においては、図６の分離構造を実現できないという問題がある。
【００１５】
本発明は、前記従来の問題を解決し、半導体装置における低電圧回路部と高電圧回路部の高耐圧分離を、これら高電圧回路部と低電圧回路部とを接続する配線電極が配置される領域においても実現できるようにすることを目的とする。
【００１６】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の半導体装置は、第１導電型の半導体基板に互いに間隔をおいて設けられた第２導電型のソース領域及び第２導電型のドレインコンタクト領域と、半導体基板に、ドレインコンタクト領域を囲むと共にソース領域との間にチャネル領域が形成されるようにソース領域と間隔をおいて設けられた第２導電型の延長ドレイン領域と、半導体基板における延長ドレイン領域内の上部で且つ周縁部の近傍に環状に設けられ、延長ドレイン領域と逆方向バイアス電圧が印加される第１導電型の第１の埋め込み領域と、チャネル領域の上に絶縁膜を介して設けられたゲート電極と、半導体基板における延長ドレイン領域に対してソース領域と反対側の領域に、延長ドレイン領域と間隔をおいて設けられた第２導電型の低電圧回路を形成する素子形成領域と、半導体基板における素子形成領域内の上部で且つ周縁部の近傍に環状に設けられ、素子形成領域と逆方向バイアス電圧が印加される第１導電型の第２の埋め込み領域と、延長ドレイン領域及び素子形成領域の上に絶縁膜を介して設けられ、延長ドレイン領域及び素子形成領域に対して信号を伝達する導電部材とを備えている。
【００１７】
第１の半導体装置によると、第１導電型の半導体基板にゲート電極と第２導電型のソース領域及び延長ドレイン領域とから構成されるＭＩＳＦＥＴをレベルシフトＦＥＴとすると、延長ドレイン領域内の上部で且つ周縁部の近傍には、延長ドレイン領域と逆方向バイアス電圧が印加される環状の第１導電型の埋め込み領域が設けられているため、延長ドレイン領域と該延長ドレイン領域内の上部で且つ周縁部の近傍に設けられた第１の埋め込み領域との間のＰＮ接合と、延長ドレイン領域と半導体基板との間のＰＮ接合とにおいて空乏層が基板の深さ方向に広がる。さらに、延長ドレイン領域と間隔をおいて設けられ、周縁部の近傍に素子形成領域と逆方向バイアス電圧が印加される環状の第１導電型の第２の埋め込み領域が設けられた第２導電型の低電圧回路を形成する素子形成領域を有するため、第２導電型の素子形成領域と第１導電型の半導体基板との間のＰＮ接合により形成される空乏層と、延長ドレイン領域により形成される空乏層とがつながることにより高耐圧が実現されて、レベルシフトＦＥＴと素子形成領域とにおける基板電位の高耐圧の絶縁が可能となる。その結果、基準電位を基板電位とする高耐圧のレベルシフトＦＥＴと、該ＦＥＴと素子形成領域内の回路部とを互いに接続する配線電極とを一の半導体基板に形成できるようになる。
【００１８】
第１の半導体装置において、素子形成領域における第２の埋め込み領域の内側には、低耐圧の回路素子が形成されていることが好ましい。
【００１９】
この場合に、ドレインコンタクト領域と回路素子とが、導電部材により電気的に接続されていることが好ましい。さらに、半導体基板における、ソース領域、チャネル領域及び延長ドレイン領域、並びに素子形成領域を除く領域には他の回路素子が形成されていることが好ましい。また、この場合に、素子形成領域の回路素子における動作基準電位が、ドレインコンタクト領域及び他の回路素子における動作基準電位よりも高く設定されていることが好ましい。
【００２０】
【発明の実施の形態】
（一実施形態）
以下、本発明の一実施形態について図面を参照しながら説明する。
【００２１】
図１は本発明に係る半導体装置の概略構成であって、図５に示す従来のインバータ回路におけるドライバ回路１０３の一部を構成する半導体装置を示している。図１に示すように、半導体基板５０上には、低電圧回路部５１と、該低電圧回路部５１の動作電圧を規制するレベルダウンシフト用の高耐圧ＭＯＳＦＥＴ５２とが形成されている。高耐圧ＭＯＳＦＥＴ５２は、例えば、ソースが１２５Ｖ〜７２５Ｖの高電位を受け、ゲートが制御信号を受け、ドレイン電極５２ａが出力端子及び低電圧回路部５１と接続されている。ここで、低電圧回路部５１には、図示はしていないが、低耐圧のバイポーラトランジスタ又はＭＯＳＦＥＴからなる少なくとも１つの回路素子が形成されている。
【００２２】
図２は本実施形態に係る半導体装置の断面構成を示している。図２において、図１に示す構成要素と同一の構成要素には同一の符号を付している。
【００２３】
図２に示すように、例えばＮ型シリコンからなる半導体基板５０には、島状に形成されたＰチャネル高耐圧ＭＯＳＦＥＴ５２と島状に形成された低電圧回路部５１とが形成され、これら高耐圧ＭＯＳＦＥＴ５２と低電圧回路部５１とは、高耐圧ＭＯＳＦＥＴ５２のドレイン電極５２ａにより電気的に接続されている。
【００２４】
高耐圧ＭＯＳＦＥＴ５２は、半導体基板５０の上部にそれぞれ形成され、島状で且つＰ型のドレインコンタクト領域６１と、該ドレインコンタクト領域６１におけるドレイン電極５２ａが交差する一側辺部を除く他の三方の側辺部に該側辺部に沿うように間隔をおいて弧状に形成されたソース領域６２とを有している。
【００２５】
半導体基板５０におけるドレインコンタクト領域６１の周囲及び下側の領域には、ソース領域６２との間にチャネル領域６３が形成されるように該ソース領域６２と間隔をおいて島状で且つＰ型の延長ドレイン領域６４が形成されている。
【００２６】
半導体基板５０における延長ドレイン領域６４の上部で且つ周縁部近傍の領域には、延長ドレイン領域６４と逆方向バイアス電圧が印加される環状で且つＮ型の第１の埋め込み領域６５が設けられている。
【００２７】
半導体基板５０の主面上におけるチャネル領域６３の上方には、シリコン酸化膜からなる絶縁膜６６を介してゲート電極６７が形成されている。
【００２８】
半導体基板５０におけるソース領域６２に対して延長ドレイン領域６４の反対側の領域には、ソース領域６２と沿うように接触する高濃度のＮ型の基板コンタクト領域６８が設けられている。
【００２９】
半導体基板５０におけるソース領域６２、基板コンタクト領域６８及びチャネル領域６３のそれぞれの下側の領域には各領域を覆うように、Ｐ型のアンチパンチスルー領域６９が形成されている。これにより、高耐圧ＭＯＳＦＥＴ５２は、その動作時に延長ドレイン領域６４からソース領域６２側へ広がる空乏層の広がり具合が抑制されてその耐圧の向上を図っている。
【００３０】
絶縁膜６６上のソース領域６２及び基板コンタクト領域６８の上側の領域には、該ソース領域６２及び基板コンタクト領域６８と複数のコンタクトによって接触するソース電極７０が設けられている。
【００３１】
低電圧回路部５１は、半導体基板５０における高耐圧ＭＯＳＦＥＴ５２の延長ドレイン領域６４に対するソース領域６２と反対側の領域に、延長ドレイン領域６４と間隔をおいて設けられており、島状で且つｎ型の素子形成領域７４と対応する。素子形成領域７４の上部で且つその周縁部近傍の領域には、素子形成領域７４と逆方向バイアス電圧が印加される環状で且つＮ型の第２の埋め込み領域７５が設けられている。ここで、低電圧回路部５１の回路素子は第２の埋め込み領域７５の内側の領域に形成され、ドレイン電極５２ａからの信号を受けるように該ドレイン電極５２ａと接続されている。
【００３２】
以下、前記のように構成された半導体装置の動的な絶縁分離方法を説明する。
【００３３】
まず、高耐圧ＭＯＳＦＥＴ５２のＮ型の第１の埋め込み領域６５は半導体基板５０と接続され、該半導体基板５０は、例えば１２５Ｖ〜７２５Ｖの高電位と接続されている。その結果、高耐圧ＭＯＳＦＥＴ５２におけるＰ型の延長ドレイン領域６４にドレイン電極５２ａを通して比較的低い電圧が印加された場合に、延長ドレイン領域６４と第１の埋め込み領域６５とは、いわゆる逆バイアスとなる。従って、この逆バイアスにより、延長ドレイン領域６４と第１の埋め込み領域６５との接合部、及び半導体基板５０と延長ドレイン領域６４との接合部において各空乏層が半導体基板５０の深さ方向に大きく広がる。この深さ方向に大きく広がる空乏層により、７００Ｖ〜１０００Ｖ程度の高耐圧のＦＥＴを実現できる。
【００３４】
また、高耐圧ＭＯＳＦＥＴ５２の延長ドレイン領域６４と低電圧回路部５１の素子形成領域７４との間においては、延長ドレイン領域６４及び第１の埋め込み領域６５の間のＰＮ接合と、延長ドレイン領域６４及び半導体基板５０の間のＰＮ接合と、素子形成領域７４及び第２の埋め込み領域７５の間のＰＮ接合と、素子形成領域７４及び半導体基板５０の間のＰＮ接合により形成される各空乏層が、半導体基板５０の基板面に対して垂直な方向にも平行な方向にも広がる。その結果、各空乏層同士が互いにつながることにより、延長ドレイン領域６４と低電圧回路部５１と半導体基板５０の絶縁分離として１０００Ｖ程度の高耐圧が実現される。
【００３５】
従って、Ｐチャネル高耐圧ＭＯＳＦＥＴ５２と低電圧回路５１とレベルダウンシフト信号伝達用のドレイン電極５２ａとを一の半導体基板５０に形成できる。
【００３６】
（一実施形態の第１変形例）
以下、本発明の一実施形態の第１変形例に係る半導体装置について図面を参照しながら説明する。
【００３７】
図３は本実施形態の第１変形例に係る半導体装置の断面構成を示している。図３において、図２に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。図３に示すように、図２に示す半導体装置との相違点は、半導体基板５０における、高耐圧ＭＯＳＦＥＴ５２の延長ドレイン領域６４と低電圧回路部５１の素子形成領域７４との間の領域に、Ｎ型の第３の埋め込み領域８１が形成されていることである。
【００３８】
本変形例においても、第３の埋め込み領域８１の不純物濃度が高すぎると、延長ドレイン領域６４及び素子形成領域７４からそれぞれ延びる空乏層同士がつながり難くなるため、第３の埋め込み領域８１の不純物濃度を、延長ドレイン領域６４及び素子形成領域７４の不純物濃度よりも低くする必要がある。
【００３９】
（一実施形態の第２変形例）
以下、本発明の一実施形態の第２変形例に係る半導体装置について図面を参照しながら説明する。
【００４０】
図４は本実施形態の第２変形例に係る半導体装置の断面構成を示している。図４において、図２に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。図４に示すように、図２に示す半導体装置との相違点は、一実施形態に係る第１の埋め込み領域６５が半導体基板５０の上面から露出しているのに対し、本変形例に係る第１の埋め込み領域６５Ａの上面が延長ドレイン領域６４に覆われるように埋め込まれていることである。同様に、本変形例に係る第２の埋め込み領域７５Ａも、その上面が素子形成領域７４に覆われるように埋め込まれている。
【００４１】
このようにすると、製造工程において、第１の埋め込み領域６５Ａ及び第２の埋め込み領域７５Ａが基板面から露出していないため、それぞれの上面に酸化膜等が形成されなくなるので、所望のキャリア密度を得やすくなる。
【００４２】
その上、第１の埋め込み領域６５Ａを延長ドレイン領域６４に完全に埋め込むことにより、高耐圧ＭＯＳＦＥＴ５２の単位面積当たりのオン抵抗を低減できるようになる。
【００４３】
【発明の効果】
本発明に係る半導体装置によると、一の半導体基板に、低電圧回路部、高電圧回路部及び高耐圧トランジスタを含む回路が形成されている場合に、低電圧回路部と高電圧回路部との高耐圧分離が動的に可能となると共に、半導体基板における高耐圧トランジスタと接続する配線電極が設けられる領域においても動的に高耐圧分離を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置を示す概略的な構成図である。
【図２】本発明の一実施形態に係る半導体装置を示す断面構成図である。
【図３】本発明の一実施形態の第１変形例に係る半導体装置を示す断面構成図である。
【図４】本発明の一実施形態の第２変形例に係る半導体装置を示す断面構成図である。
【図５】従来のインバータ回路を示す概略的な構成図である。
【図６】従来のインバータ回路を示す部分断面図である。
【符号の説明】
５０ 半導体基板
５１ 低電圧回路部
５２ 高耐圧ＭＯＳＦＥＴ
５２ａ ドレイン電極
６１ ドレインコンタクト領域
６２ ソース領域
６３ チャネル領域
６４ 延長ドレイン領域（第１のＰ型領域）
６５ 第１の埋め込み領域（第１のＮ型領域）
６５Ａ 第１の埋め込み領域（第１のＮ型領域）
６６ 絶縁膜
６７ ゲート電極
６８ 基板コンタクト領域
６９ アンチパンチスルー領域
７０ ソース電極
７４ 素子形成領域（第２のＰ型領域）
７５ 第２の埋め込み領域（第２のＮ型領域）
７５Ａ 第２の埋め込み領域（第２のＮ型領域）
【発明の属する技術分野】
本発明は、蛍光灯器具やモータ等の各種負荷装置の制御を行なう高耐圧半導体装置に関し、特に、高電圧回路と低電圧回路との境界領域における高電圧の絶縁性を確保すると共に、この境界領域をまたぐ配線部分における絶縁性を確保できる半導体装置に関する。
【０００２】
【従来の技術】
従来、蛍光灯器具等の負荷装置を駆動する回路としてインバータ回路が用いられている。
【０００３】
以下、従来のインバータ回路について図面を参照しながら説明する。
【０００４】
図５は従来のインバータ回路の概略構成を示している。図５に示すように、インバータ回路は、例えば、直列接続された第１の高耐圧ＭＯＳＦＥＴ１０１及び第２の高耐圧ＭＯＳＦＥＴ１０２からなるスイッチデバイスと、該第１及び第２の高耐圧ＭＯＳＦＥＴ１０１、１０２を駆動するドライバ回路１０３とを有している。
【０００５】
第１の高耐圧ＭＯＳＦＥＴ１０１のドレインは、電圧が１００Ｖ〜７００Ｖ程度の高電位の電源線と接続され、第２の高耐圧ＭＯＳＦＥＴ１０２のソースは接地され、出力端子である共通接続部１０４は負荷回路１０５と接続されている。
【０００６】
ドライバ回路１０３は、例えば、通常の基準電位の１００Ｖ〜７００Ｖに対して電源電位が１２０Ｖ〜７２０Ｖで動作する高電圧回路部１０６と、例えば、電源電位が２０Ｖ以下で動作する低電圧回路部１０７により構成されている。この場合、高電圧回路部１０６の実質的な動作電圧は２０Ｖ程度である。
【０００７】
低電圧回路１０７は外部からの入力信号を受け、低電圧回路部１０７と高電圧回路１０６との間で高電圧信号が含まれる信号を配線電極１０８を介して送受する。さらに、高電圧回路部１０６及び低電圧回路部１０７は各出力値を第１及び第２の高耐圧ＭＯＳＦＥＴ１０１、１０２のゲートにそれぞれ伝達する。
【０００８】
ここで、ドライバ回路１０３は高電圧回路部１０６と低電圧回路部１０７とが一の半導体基板上に集積化された回路を使用する場合が多い。
【０００９】
従って、このように一の半導体基板に設けられた高電圧回路部１０６及び低電圧回路部１０７は、高電圧回路部１０６と低電圧回路部１０７との間で全定格オフセット電圧に耐える程度に十分な絶縁性を確保する必要がある。また、高電圧信号を伝達する配線電極１０８は、比較的電圧が低い半導体基板と交差するため、配線電極１０８が設けられた領域においても高電圧回路部１０６と低電圧回路部１０７との間で十分な絶縁性が必要となる。
【００１０】
この絶縁性を確保する第１の従来例として、主面に比較的膜厚が大きいＮ- 型エピタキシャル層と該エピタキシャル層を貫通する素子分離用のＰ+ 型分離層とが形成されたＰ- 型半導体基板が用いられる。しかしながら、この方法によると、基板の製造が高コストとなる。その上、エピタキシャル層の膜厚が厚くなると素子分離のためのＰ+ 型分離層に対しても、より深く拡散するように該Ｐ+ 型分離層の濃度を高くする必要がある。このとき、Ｐ+ 型分離層の濃度を高くすると該Ｐ+ 型分離層とＮ- 型エピタキシャル層との間の絶縁耐圧が低下する。さらに、Ｐ+ 型分離層は深さ方向だけでなく主面方向にも大きく拡散するため、チップ全体の面積に対して分離領域の面積の割合が大きくなって集積化に不利となる。また、図５に示す配線電極１０８が高電圧回路部１０６と低電圧回路部１０７とを接続するため、Ｐ+ 型分離層上を配線電極１０８が酸化絶縁膜を介して形成されると、高電圧分離のために、該Ｐ+ 型分離層に影響を与えない程度の厚い絶縁膜が必要となる。このように、製造コスト、装置の高耐圧化及び回路部の高集積化の観点から、半導体基板にエピタキシャル層及びＰＮ分離を設ける方法は好ましくない。
【００１１】
これに代わる第２の従来例として、特開平第１１−１４５３１３号公報には第１の従来例に係るＰＮ分離を用いない方法が提案されている。
【００１２】
図６は前記の公報に開示された半導体装置の部分的な断面構成を示している。図６に示すように、第２の従来例に係る高耐圧絶縁手段は、Ｐ- 型の半導体基板１１１上に形成された島状のＮ- 型領域１１２と、該Ｎ- 型領域１１２の上部で且つ周縁部に環状に形成され、Ｎ- 型領域１１２と逆方向バイアス電圧が印加されるＰ型領域１１３とを有している。さらに、Ｎ- 型領域１１２に高電圧が印加される際の、Ｎ- 型領域１１２における空乏層の半導体基板１１１への広がりを抑制するため、Ｎ- 型領域１１２の外周部には環状のＰ+ 型のソース領域１１４が形成されている。半導体基板１１１上における、Ｎ- 型領域１１２とソース領域１１４との間にはゲート酸化膜１１５を介してゲート電極１１６が形成され、該ゲート電極１１６を含む構成は、全体として、横型ＮチャネルＭＯＳＦＥＴと同等の構成である。
【００１３】
Ｎ- 型領域１１２内には高電圧回路部１２０となる回路素子が形成されており、動作時に高電圧回路部１２０には高電圧が印加される。このとき、Ｐ型領域１１３、ソース領域１１４及びゲート電極１１６が接地されることにより、高電圧回路部１２０と、ソース領域１１４の外側に形成される低電圧回路部１２１及び半導体基板１１１との絶縁分離が行なわれる。
【００１４】
【発明が解決しようとする課題】
しかしながら、前記第２の従来例に係る半導体装置は、図６に示す分離構造によって高電圧回路部１２０と低電圧回路部１２１との絶縁分離は可能ではあるが、半導体基板１１１上における、高電圧回路部１２０と低電圧回路部１２１とを接続するための高電圧信号を伝達する配線電極が形成される領域においては、図６の分離構造を実現できないという問題がある。
【００１５】
本発明は、前記従来の問題を解決し、半導体装置における低電圧回路部と高電圧回路部の高耐圧分離を、これら高電圧回路部と低電圧回路部とを接続する配線電極が配置される領域においても実現できるようにすることを目的とする。
【００１６】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の半導体装置は、第１導電型の半導体基板に互いに間隔をおいて設けられた第２導電型のソース領域及び第２導電型のドレインコンタクト領域と、半導体基板に、ドレインコンタクト領域を囲むと共にソース領域との間にチャネル領域が形成されるようにソース領域と間隔をおいて設けられた第２導電型の延長ドレイン領域と、半導体基板における延長ドレイン領域内の上部で且つ周縁部の近傍に環状に設けられ、延長ドレイン領域と逆方向バイアス電圧が印加される第１導電型の第１の埋め込み領域と、チャネル領域の上に絶縁膜を介して設けられたゲート電極と、半導体基板における延長ドレイン領域に対してソース領域と反対側の領域に、延長ドレイン領域と間隔をおいて設けられた第２導電型の低電圧回路を形成する素子形成領域と、半導体基板における素子形成領域内の上部で且つ周縁部の近傍に環状に設けられ、素子形成領域と逆方向バイアス電圧が印加される第１導電型の第２の埋め込み領域と、延長ドレイン領域及び素子形成領域の上に絶縁膜を介して設けられ、延長ドレイン領域及び素子形成領域に対して信号を伝達する導電部材とを備えている。
【００１７】
第１の半導体装置によると、第１導電型の半導体基板にゲート電極と第２導電型のソース領域及び延長ドレイン領域とから構成されるＭＩＳＦＥＴをレベルシフトＦＥＴとすると、延長ドレイン領域内の上部で且つ周縁部の近傍には、延長ドレイン領域と逆方向バイアス電圧が印加される環状の第１導電型の埋め込み領域が設けられているため、延長ドレイン領域と該延長ドレイン領域内の上部で且つ周縁部の近傍に設けられた第１の埋め込み領域との間のＰＮ接合と、延長ドレイン領域と半導体基板との間のＰＮ接合とにおいて空乏層が基板の深さ方向に広がる。さらに、延長ドレイン領域と間隔をおいて設けられ、周縁部の近傍に素子形成領域と逆方向バイアス電圧が印加される環状の第１導電型の第２の埋め込み領域が設けられた第２導電型の低電圧回路を形成する素子形成領域を有するため、第２導電型の素子形成領域と第１導電型の半導体基板との間のＰＮ接合により形成される空乏層と、延長ドレイン領域により形成される空乏層とがつながることにより高耐圧が実現されて、レベルシフトＦＥＴと素子形成領域とにおける基板電位の高耐圧の絶縁が可能となる。その結果、基準電位を基板電位とする高耐圧のレベルシフトＦＥＴと、該ＦＥＴと素子形成領域内の回路部とを互いに接続する配線電極とを一の半導体基板に形成できるようになる。
【００１８】
第１の半導体装置において、素子形成領域における第２の埋め込み領域の内側には、低耐圧の回路素子が形成されていることが好ましい。
【００１９】
この場合に、ドレインコンタクト領域と回路素子とが、導電部材により電気的に接続されていることが好ましい。さらに、半導体基板における、ソース領域、チャネル領域及び延長ドレイン領域、並びに素子形成領域を除く領域には他の回路素子が形成されていることが好ましい。また、この場合に、素子形成領域の回路素子における動作基準電位が、ドレインコンタクト領域及び他の回路素子における動作基準電位よりも高く設定されていることが好ましい。
【００２０】
【発明の実施の形態】
（一実施形態）
以下、本発明の一実施形態について図面を参照しながら説明する。
【００２１】
図１は本発明に係る半導体装置の概略構成であって、図５に示す従来のインバータ回路におけるドライバ回路１０３の一部を構成する半導体装置を示している。図１に示すように、半導体基板５０上には、低電圧回路部５１と、該低電圧回路部５１の動作電圧を規制するレベルダウンシフト用の高耐圧ＭＯＳＦＥＴ５２とが形成されている。高耐圧ＭＯＳＦＥＴ５２は、例えば、ソースが１２５Ｖ〜７２５Ｖの高電位を受け、ゲートが制御信号を受け、ドレイン電極５２ａが出力端子及び低電圧回路部５１と接続されている。ここで、低電圧回路部５１には、図示はしていないが、低耐圧のバイポーラトランジスタ又はＭＯＳＦＥＴからなる少なくとも１つの回路素子が形成されている。
【００２２】
図２は本実施形態に係る半導体装置の断面構成を示している。図２において、図１に示す構成要素と同一の構成要素には同一の符号を付している。
【００２３】
図２に示すように、例えばＮ型シリコンからなる半導体基板５０には、島状に形成されたＰチャネル高耐圧ＭＯＳＦＥＴ５２と島状に形成された低電圧回路部５１とが形成され、これら高耐圧ＭＯＳＦＥＴ５２と低電圧回路部５１とは、高耐圧ＭＯＳＦＥＴ５２のドレイン電極５２ａにより電気的に接続されている。
【００２４】
高耐圧ＭＯＳＦＥＴ５２は、半導体基板５０の上部にそれぞれ形成され、島状で且つＰ型のドレインコンタクト領域６１と、該ドレインコンタクト領域６１におけるドレイン電極５２ａが交差する一側辺部を除く他の三方の側辺部に該側辺部に沿うように間隔をおいて弧状に形成されたソース領域６２とを有している。
【００２５】
半導体基板５０におけるドレインコンタクト領域６１の周囲及び下側の領域には、ソース領域６２との間にチャネル領域６３が形成されるように該ソース領域６２と間隔をおいて島状で且つＰ型の延長ドレイン領域６４が形成されている。
【００２６】
半導体基板５０における延長ドレイン領域６４の上部で且つ周縁部近傍の領域には、延長ドレイン領域６４と逆方向バイアス電圧が印加される環状で且つＮ型の第１の埋め込み領域６５が設けられている。
【００２７】
半導体基板５０の主面上におけるチャネル領域６３の上方には、シリコン酸化膜からなる絶縁膜６６を介してゲート電極６７が形成されている。
【００２８】
半導体基板５０におけるソース領域６２に対して延長ドレイン領域６４の反対側の領域には、ソース領域６２と沿うように接触する高濃度のＮ型の基板コンタクト領域６８が設けられている。
【００２９】
半導体基板５０におけるソース領域６２、基板コンタクト領域６８及びチャネル領域６３のそれぞれの下側の領域には各領域を覆うように、Ｐ型のアンチパンチスルー領域６９が形成されている。これにより、高耐圧ＭＯＳＦＥＴ５２は、その動作時に延長ドレイン領域６４からソース領域６２側へ広がる空乏層の広がり具合が抑制されてその耐圧の向上を図っている。
【００３０】
絶縁膜６６上のソース領域６２及び基板コンタクト領域６８の上側の領域には、該ソース領域６２及び基板コンタクト領域６８と複数のコンタクトによって接触するソース電極７０が設けられている。
【００３１】
低電圧回路部５１は、半導体基板５０における高耐圧ＭＯＳＦＥＴ５２の延長ドレイン領域６４に対するソース領域６２と反対側の領域に、延長ドレイン領域６４と間隔をおいて設けられており、島状で且つｎ型の素子形成領域７４と対応する。素子形成領域７４の上部で且つその周縁部近傍の領域には、素子形成領域７４と逆方向バイアス電圧が印加される環状で且つＮ型の第２の埋め込み領域７５が設けられている。ここで、低電圧回路部５１の回路素子は第２の埋め込み領域７５の内側の領域に形成され、ドレイン電極５２ａからの信号を受けるように該ドレイン電極５２ａと接続されている。
【００３２】
以下、前記のように構成された半導体装置の動的な絶縁分離方法を説明する。
【００３３】
まず、高耐圧ＭＯＳＦＥＴ５２のＮ型の第１の埋め込み領域６５は半導体基板５０と接続され、該半導体基板５０は、例えば１２５Ｖ〜７２５Ｖの高電位と接続されている。その結果、高耐圧ＭＯＳＦＥＴ５２におけるＰ型の延長ドレイン領域６４にドレイン電極５２ａを通して比較的低い電圧が印加された場合に、延長ドレイン領域６４と第１の埋め込み領域６５とは、いわゆる逆バイアスとなる。従って、この逆バイアスにより、延長ドレイン領域６４と第１の埋め込み領域６５との接合部、及び半導体基板５０と延長ドレイン領域６４との接合部において各空乏層が半導体基板５０の深さ方向に大きく広がる。この深さ方向に大きく広がる空乏層により、７００Ｖ〜１０００Ｖ程度の高耐圧のＦＥＴを実現できる。
【００３４】
また、高耐圧ＭＯＳＦＥＴ５２の延長ドレイン領域６４と低電圧回路部５１の素子形成領域７４との間においては、延長ドレイン領域６４及び第１の埋め込み領域６５の間のＰＮ接合と、延長ドレイン領域６４及び半導体基板５０の間のＰＮ接合と、素子形成領域７４及び第２の埋め込み領域７５の間のＰＮ接合と、素子形成領域７４及び半導体基板５０の間のＰＮ接合により形成される各空乏層が、半導体基板５０の基板面に対して垂直な方向にも平行な方向にも広がる。その結果、各空乏層同士が互いにつながることにより、延長ドレイン領域６４と低電圧回路部５１と半導体基板５０の絶縁分離として１０００Ｖ程度の高耐圧が実現される。
【００３５】
従って、Ｐチャネル高耐圧ＭＯＳＦＥＴ５２と低電圧回路５１とレベルダウンシフト信号伝達用のドレイン電極５２ａとを一の半導体基板５０に形成できる。
【００３６】
（一実施形態の第１変形例）
以下、本発明の一実施形態の第１変形例に係る半導体装置について図面を参照しながら説明する。
【００３７】
図３は本実施形態の第１変形例に係る半導体装置の断面構成を示している。図３において、図２に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。図３に示すように、図２に示す半導体装置との相違点は、半導体基板５０における、高耐圧ＭＯＳＦＥＴ５２の延長ドレイン領域６４と低電圧回路部５１の素子形成領域７４との間の領域に、Ｎ型の第３の埋め込み領域８１が形成されていることである。
【００３８】
本変形例においても、第３の埋め込み領域８１の不純物濃度が高すぎると、延長ドレイン領域６４及び素子形成領域７４からそれぞれ延びる空乏層同士がつながり難くなるため、第３の埋め込み領域８１の不純物濃度を、延長ドレイン領域６４及び素子形成領域７４の不純物濃度よりも低くする必要がある。
【００３９】
（一実施形態の第２変形例）
以下、本発明の一実施形態の第２変形例に係る半導体装置について図面を参照しながら説明する。
【００４０】
図４は本実施形態の第２変形例に係る半導体装置の断面構成を示している。図４において、図２に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。図４に示すように、図２に示す半導体装置との相違点は、一実施形態に係る第１の埋め込み領域６５が半導体基板５０の上面から露出しているのに対し、本変形例に係る第１の埋め込み領域６５Ａの上面が延長ドレイン領域６４に覆われるように埋め込まれていることである。同様に、本変形例に係る第２の埋め込み領域７５Ａも、その上面が素子形成領域７４に覆われるように埋め込まれている。
【００４１】
このようにすると、製造工程において、第１の埋め込み領域６５Ａ及び第２の埋め込み領域７５Ａが基板面から露出していないため、それぞれの上面に酸化膜等が形成されなくなるので、所望のキャリア密度を得やすくなる。
【００４２】
その上、第１の埋め込み領域６５Ａを延長ドレイン領域６４に完全に埋め込むことにより、高耐圧ＭＯＳＦＥＴ５２の単位面積当たりのオン抵抗を低減できるようになる。
【００４３】
【発明の効果】
本発明に係る半導体装置によると、一の半導体基板に、低電圧回路部、高電圧回路部及び高耐圧トランジスタを含む回路が形成されている場合に、低電圧回路部と高電圧回路部との高耐圧分離が動的に可能となると共に、半導体基板における高耐圧トランジスタと接続する配線電極が設けられる領域においても動的に高耐圧分離を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置を示す概略的な構成図である。
【図２】本発明の一実施形態に係る半導体装置を示す断面構成図である。
【図３】本発明の一実施形態の第１変形例に係る半導体装置を示す断面構成図である。
【図４】本発明の一実施形態の第２変形例に係る半導体装置を示す断面構成図である。
【図５】従来のインバータ回路を示す概略的な構成図である。
【図６】従来のインバータ回路を示す部分断面図である。
【符号の説明】
５０ 半導体基板
５１ 低電圧回路部
５２ 高耐圧ＭＯＳＦＥＴ
５２ａ ドレイン電極
６１ ドレインコンタクト領域
６２ ソース領域
６３ チャネル領域
６４ 延長ドレイン領域（第１のＰ型領域）
６５ 第１の埋め込み領域（第１のＮ型領域）
６５Ａ 第１の埋め込み領域（第１のＮ型領域）
６６ 絶縁膜
６７ ゲート電極
６８ 基板コンタクト領域
６９ アンチパンチスルー領域
７０ ソース電極
７４ 素子形成領域（第２のＰ型領域）
７５ 第２の埋め込み領域（第２のＮ型領域）
７５Ａ 第２の埋め込み領域（第２のＮ型領域）
Claims (5)
- 第１導電型の半導体基板に互いに間隔をおいて設けられた第２導電型のソース領域及び第２導電型のドレインコンタクト領域と、
前記半導体基板に、前記ドレインコンタクト領域を囲むと共に前記ソース領域との間にチャネル領域が形成されるように前記ソース領域と間隔をおいて設けられた第２導電型の延長ドレイン領域と、
前記半導体基板における前記延長ドレイン領域内の上部で且つ周縁部の近傍に環状に設けられ、前記延長ドレイン領域と逆方向バイアス電圧が印加される第１導電型の第１の埋め込み領域と、
前記チャネル領域の上に絶縁膜を介して設けられたゲート電極と、
前記半導体基板における前記延長ドレイン領域に対して前記ソース領域と反対側の領域に、前記延長ドレイン領域と間隔をおいて設けられた第２導電型の低電圧回路を形成する素子形成領域と、
前記半導体基板における前記素子形成領域内の上部で且つ周縁部の近傍に環状に設けられ、前記素子形成領域と逆方向バイアス電圧が印加される第１導電型の第２の埋め込み領域と、
前記延長ドレイン領域及び素子形成領域の上に絶縁膜を介して設けられ、前記延長ドレイン領域及び素子形成領域に対して信号を伝達する導電部材とを備えていることを特徴とする半導体装置。 - 前記素子形成領域における前記第２の埋め込み領域の内側には、低耐圧の回路素子が形成されていることを特徴とする請求項１に記載の半導体装置。
- 前記ドレインコンタクト領域と前記回路素子とは、前記導電部材により電気的に接続されていることを特徴する請求項２に記載の半導体装置。
- 前記半導体基板における、前記ソース領域、チャネル領域及び延長ドレイン領域、並びに前記素子形成領域を除く領域には他の回路素子が形成されていることを特徴とする請求項２に記載の半導体装置。
- 前記素子形成領域の回路素子における動作基準電位は、前記ドレインコンタクト領域及び前記他の回路素子における動作基準電位よりも高く設定されていることを特徴とする請求項４に記載の半導体装置。
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