JP2002170952A - フィールドmosトランジスタおよびそれを含む半導体集積回路 - Google Patents

フィールドmosトランジスタおよびそれを含む半導体集積回路

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Abstract

(57)【要約】 【課題】 素子耐圧の高いフィールドMOSトランジス
タを提案する。 【解決手段】 エピタキシャル層の島領域を高濃度側分
離層と低濃度側分離層により分離し、低濃度側分離層と
同じ不純物濃度をもったチャネル形成領域を形成して、
素子耐圧の向上を図る。高濃度側分離層と同じ不純物濃
度をもった島下部領域を島領域の下部に形成し、バック
ゲートを与える。チャネル形成領域を低濃度側分離層
と、島下部領域を高濃度側分離層と同時に形成し、製造
プロセスの簡単化を図ることもできる。

Description

【発明の詳細な説明】

【0001】

【産業上の利用分野】この発明は、ディスクリート半導
体装置または高電圧半導体集積回路に用いられるフィー
ルドMOSトランジスタ、およびこのフィールドMOS
トランジスタを含む半導体集積回路に関するものであ
る。

【0002】このフィールドMOSトランジスタは、半
導体装置に形成される比較的厚さの厚いフィールド絶縁
膜をゲート絶縁膜とするMOSトランジスタであり、そ
のゲート絶縁膜の厚さを利用してゲート電圧の高い回路
に用いられる。ディスクリート半導体装置としては、高
いゲート電圧に応じて、信号を増幅、変調するような用
途に用いられ、高電圧半導体集積回路では、集積回路内
のデジタルスイッチ素子の高い出力電圧をセンスするセ
ンス素子、ゲート保護素子などに用いられる。

【0003】

【従来の技術】図8はこの種のフィールドMOSトラン
ジスタの従来構成を示す。これはP−半導体基板1上の
N−エピタキシャル層2のある部分を、P+分離層3と
Pウエル4とで取り囲んで島領域2Aを形成し、この島
領域2AにNチャネルフィールドMOSトランジスタを
形成したものである。このNチャネルフィールドMOS
トランジスタは、島領域2Aの表面部分にPウエル4A
を形成し、このPウエル4A内にNソース5、Nドレイ
ン6を形成したもので、ゲート電極10はソース5とド
レイン6間のPウエル4Aの上部のフィールド絶縁膜9
上に配置され、ソース電極11はP+拡散層7を介して
Pウエル4Aにバックゲート電位を与えるとともにN+
拡散層8を介してソース5に接触しており、またドレイ
ン電極12はN+拡散層8を介してドレイン領域6に接
触する。

【0004】

【発明が解決しようとする課題】図7の従来構成では、
ドレイン領域6とPウエル4Aとの間の接合耐圧がトラ
ンジスタ全体の素子耐圧を決定するが、Pウエル4Aが
島領域2Aの分離のためのPウエル4と同じ不純物濃度
を持ち、これが比較的高い不純物濃度であるため、素子
耐圧を充分に大きくすることはできない。CMOS集積
回路では、Pウエル4AはCMOSトランジスタにバッ
クゲートを与えるために使用されることが多く、寄生動
作防止、パンチスルー防止の観点から、比較的高い濃度
に設定される。

【0005】このように従来構成では素子耐圧の改善に
は限界があり、充分な耐圧を持ったフィールドMOSト
ランジスタを実現するのは困難である。例えば、素子耐
圧が最大ゲート電圧と同等まで必要な図2のような回
路、インバータ回路、アナログスイッチ回路などでは、
一般に数十から百数十ボルトまでの耐圧が必要である
が、従来構成ではこのような素子耐圧の実現は不可能で
ある。

【0006】一方、N−エピタキシャル層2の島領域2
A内にN+拡散領域を形成し、P−半導体基板1との高
耐圧ダイオードを形成することが、フィリップス社から
提案されている。フィリップス、ジャーナル、オブ、リ
サーチ(Philips Journal ofReseach)のVol.35,N
o.1,1980の1〜5頁には、この高耐圧ダイオー
ド構造がRESURF diodeとして紹介され、エ
ピタキシャル層の濃度を下げることによって高耐圧を実
現できることが示されている。しかしこれは高耐圧ダイ
オードの構成であり、フィールドMOSトランジスタの
高耐圧化の技術は開示されていない。

【0007】この発明は、素子耐圧を改善することので
きる新しいフィールドMOSトランジスタおよびこのフ
ィールドMOSトランジスタを含む半導体集積回路を提
案するものである。

【0008】

【課題を解決する手段】この発明によるフィールドMO
Sトランジスタは、第1導電型の半導体基板、この半導
体基板上に配置された第2導電型のエピタキシャル層、
このエピタキシャル層上に形成されたフィールド絶縁
膜、前記半導体基板の所定部分上に配置された第1導電
型の高濃度側分離層、この高濃度側分離層上に配置され
前記高濃度側分離層とともに前記エピタキシャル層の島
領域を囲む第1導電型の低濃度側分離層、前記フィール
ド絶縁膜の下面に接合するように配置され前記低濃度側
分離層とほぼ同じ不純物濃度を持ったチャネル形成領
域、前記チャネル形成領域の上部の前記フィールド絶縁
膜上に配置されたゲート電極、および前記エピタキシャ
ル層の島領域内に前記チャネル形成領域を挟んでその両
側に配置された第2導電型のソース領域とドレイン領域
を備えたものである。

【0009】またこの発明によるフィールドMOSトラ
ンジスタは、前記エピタキシャル層の島領域の下部に延
びた島下部領域を有し、この島下部領域が前記高濃度側
分離層とほぼ同じ不純物濃度を有し、前記チャネル形成
領域がこの島下部領域に接合して形成されているもので
ある。

【0010】またこの発明によるフィールドMOSトラ
ンジスタは、前記エピタキシャル層の島領域の下部に延
びた島下部領域を有し、この島下部領域が前記高濃度側
分離層とほぼ同じ不純物濃度を持ち、前記チャネル形成
領域とソース領域とドレイン領域がこの島下部領域に接
合して形成されているものである。

【0011】またこの発明によるフィールドMOSトラ
ンジスタは、第1導電型の半導体基板、この半導体基板
上に配置された第2導電型のエピタキシャル層、このエ
ピタキシャル層上に形成されたフィールド絶縁膜、前記
半導体基板の所定部分上に配置された第1導電型の高濃
度側分離層、この高濃度側分離層上に配置され前記高濃
度側分離層とともに前記エピタキシャル層の島領域を囲
む第1導電型の低濃度側分離層、前記エピタキシャル層
の島領域の下部に配置された第2導電型の島下部埋め込
み層、この第2導電型の島下部埋め込み層上に配置され
前記高濃度側分離層とほぼ同じ不純物濃度を持った第1
導電型の島下部埋め込み層、前記フィールド絶縁膜の下
面と前記第1導電型の島下部埋め込み層とに接合するよ
うに配置され前記低濃度側分離層とほぼ同じ不純物濃度
を持った第1導電型のチャネル形成領域、前記チャネル
形成領域の上部の前記フィールド絶縁膜上に配置された
ゲート電極、および前記第1導電型の島下部埋め込み層
上に前記チャネル形成領域を挟んでその両側に配置され
たソース領域とドレイン領域を備えたものである。

【0012】さらにこの発明によるフィールドMOSト
ランジスタは、前記ソース領域にソース電極が、前記ド
レイン領域にドレイン電極がそれぞれ配置されたもので
ある。さらにこの発明による半導体集積回路は、前記構
成のフィールドMOSトランジスタを含んで構成され
る。

【0013】

【実施の形態】実施の形態1.図1はこの発明によるフ
ィールドMOSトランジスタの実施の形態1を示す断面
図である。

【0014】このフィールドMOSトランジスタは、半
導体基体20を主体に構成される。この半導体基体20
は例えばシリコンで作られ、上面に主表面20aを有し
ている。半導体基体20は、半導体基板21を有し、こ
の半導体基板21を出発材料として作られる。この半導
体基板21は第1導電型、例えばP型であり、不純物濃
度の低いP−半導体で作られている。

【0015】半導体基板21の上面には、エピタキシャ
ル層22が形成される。このエピタキシャル層22は第
2導電型、例えばN型であり、N型の不純物濃度の低い
N−半導体であり、その上面は主表面20aを画定す
る。半導体基板21の所定部分の上には、第1導電型、
例えばP型で不純物濃度の高いP+高濃度埋め込み層2
3が形成されている。この高濃度埋め込み層23は、リ
ング状部分23aと、このリング状部分23aの内周の
一部からリング状部分23aの内側へ延びた延長部分2
3bを有する。リング状部分23aは高濃度側分離層を
構成する。

【0016】高濃度埋め込み層23のリング状部分23
aと延長部分23bとは、ともに同じ不純物濃度分布を
持っている。これらの部分は、半導体基板21側への拡
散部分と、エピタキシャル層22側への拡散部分を持
ち、半導体基板21とエピタキシャル層22とに跨るよ
うに形成されている。この高濃度側分離層23は、エピ
タキシャル層22を形成する前に、半導体基板21の上
面の所定部分にP型の不純物を拡散、またはイオン注入
して形成され、その後に、この高濃度分離層を含む半導
体基板21上の全面にエピタキシャル層22を成長させ
熱処理することにより、高濃度分離層からのP型不純物
が半導体基板21とエピタキシャル層22の両側に拡散
することによって形成されたものである。

【0017】高濃度側分離層23aの上部には、第1導
電型、P型であって、埋め込み層23よりも低く、また
基板21よりも高い不純物濃度を持ったP領域(Pウエ
ル)24が形成されている。このPウエル24は、埋め
込み層23のリング状高濃度側分離層23aの上に位置
するリング状部分24aと、このリング状部分24aか
ら離れてその内周に配置されたチャネル形成領域241
とを有する。このPウエル24のリング状部分24aは
低濃度側分離層を構成する。この低濃度側分離層24a
とチャネル形成領域241とは互いに同じ不純物濃度分
布を持っている。これらの低濃度側分離層24aとチャ
ネル形成領域241はともに、半導体基板21の全面上
に形成されたエピタキシャル層22上の主表面10aの
所定部分からP型不純物を選択的に拡散、またはイオン
注入して形成される。

【0018】高濃度側分離層23aと低濃度側分離層2
4aはともにリング状であり、互いに上下方向に接合
し、その内部のエピタキシャル層22の島領域22Aを
取り囲み、この島領域22Aをその周りのエピタキシャ
ル層22から分離する。チャネル形成領域241はこの
島領域22A内に形成されている。

【0019】島領域22Aには、チャネル形成領域24
1とともに、第2導電型、すなわちN型のソース領域2
5、ドレイン領域26が形成されている。これらのソー
ス領域25、ドレイン領域26は、エピタキシャル層2
2、その島領域22Aよりも高い不純物濃度を持ってい
る。ソース領域25はチャネル形成領域241の左側
に、このチャネル形成領域241とリング状部分24a
に接合するように形成されている。ドレイン領域26は
チャネル形成領域241の右側に、このチャネル形成領
域241からもリング状部分24aからも離れるよう形
成されている。

【0020】ソース領域25、ドレイン領域26は、P
ウエル24と同じ深さをもって、主表面10aの所定部
分からN型不純物をエピタキシャル層22に選択的に拡
散、またはイオン注入して形成される。埋め込み層23
の延長部分23bは、島領域22Aの下部に延長した島
下部領域であり、ソース領域25、チャネル形成領域2
41はこの島下部領域24bに接合して形成されてい
る。

【0021】主表面20aは、厚さの厚いフィールド絶
縁膜29によって覆われている。このフィールド絶縁膜
29は、図1において、エピタキシャル層22ばかりで
なく、その島領域22A、Pウエル24、チャネル形成
領域241、ソース領域25、ドレイン領域26を覆う
ように形成されており、これはその下地を酸化して形成
された酸化膜である。Pウエル24、ソース領域25、
ドレイン領域26は、このフィールド絶縁膜29の下面
の接合して形成されている。

【0022】ソース領域25とそれに隣接する低濃度側
分離層24aの上のフィールド絶縁膜29の部分では、
フィールド絶縁膜29が開口され、この開口内でソース
電極31がP+拡散膜27、N+拡散膜28を介して、
低濃度分離層24a、ソース領域25にそれぞれオーミ
ック接触している。ドレイン領域26の上でもフィール
ド絶縁膜29が開口され、ドレイン電極32がN+拡散
膜28を介してドレイン領域26にオーミック接触して
いる。チャネル形成領域241の上部のフィールド絶縁
膜29上には、ゲート電極30が配置されている。

【0023】実施の形態1において、ドレイン領域26
はその周りがエピタキシャル層22の島領域22Aで囲
まれている。この構造自体は、前述のRESURF d
iodeと同様な構成であり、エピタキシャル層22、
島領域22Aの不純物濃度を下げることによってドレイ
ン領域26の耐圧、すなわち素子耐圧を大きくすること
ができる。このドレイン領域26を島領域22Aで取り
囲む構成は、ドレイン領域26の周りに島領域22Aを
残すことによって達成でき、これはチャネル形成領域2
41を低濃度側分離層24aと同じ不純物濃度で構成
し、バックゲート電圧をソース電極31から低濃度側分
離層24a、高濃度側分離層23aを経て、その島下部
領域23bに与える構成によって達成されている。

【0024】ドレイン領域26をエピタキシャル層22
の島領域22Aで取り囲む構成において、島領域22A
の不純物濃度ρとその厚さtが次の関係を満足している
場合、主表面20aの表面に沿ったドレイン領域26の
横方向の接合耐圧は充分大きくすることができ、全体の
素子耐圧がドレイン領域26、島領域22A、基板21
によるp−i−n接合の一次元耐圧まで、充分高くする
ことが可能である。 q・ρ・t/ε<Ecr ただし、qは電子の電荷量、εはシリコンの誘電率、E
crはpn接合の臨界電界である。

【0025】製造プロセス上からも、島下部領域23b
は高濃度側分離層23aと、チャネル形成領域241は
低濃度側分離層24aとそれぞれ同じ工程で同様に形成
できるので、特別な工程を付加する必要がない。また、
ソース領域25、ドレイン領域26も、チャネル形成領
域241と同じ深さをもって、例えばPウエル24の形
成後に、Pウエル24と同じ深さのNウエルを形成する
工程で、容易に形成することができる。

【0026】応用回路1.この応用回路1は実施の形態
1の応用回路であり、図2はその電気回路図である。図
2において、実施の形態1に示したフィールドMOSト
ランジスタが符号40で示され、使用されている。

【0027】高電圧電源電圧Vddに接続された一対の
NチャネルMOSトランジスタ51、52の相互接続点
53から出力電圧Voutを出力する回路であって、各
トランジスタ51、52のゲート、ソース間にはそれぞ
れコントロールロジック回路54、55が接続されてい
る。この発明によるフィールドMOSトランジスタ40
のゲート30は出力電圧Voutに接続され、そのドレ
イン電極32は高電圧電源電圧Vddに直接接続され、
そのソース電極31は抵抗Rを介してグランドに接続さ
れている。

【0028】図2の回路では、Voutが0からVdd
まで変化するが、このVoutに応じてトランジスタ4
0のドレイン電流Idが変化し、抵抗Rにそれに応じた
電圧が発生するので、この抵抗Rの電圧に基づき、Vo
utをセンス(モニタ)することができる。トランジス
タ40のドレイン電極32には、高いVddが直接与え
られるが、実施の形態1で説明した高耐圧化構造によっ
て、機能を果たすことができる。

【0029】応用回路2.この応用回路2も実施の形態
1の応用回路である。これは図2の応用回路1の変形例
であって、図3はその電気回路図である。この応用回路
2では、トランジスタ40と並列に、この発明によるも
う一つのフィールドMOSトランジスタ40Aが接続さ
れ、このトランジスタ40Aのゲート30に基準電位V
xを与える。このトランジスタ40Aのソース電極31
に接続された抵抗R1に発生する電圧と、前記抵抗Rに
発生する電圧とを比較することによって、Voutの絶
対値を知ることができる。その他の構成は図2と同じで
ある。

【0030】図3のフィールドMOSトランジスタ4
0、40Aのドレイン電極32はともに高電源電圧Vd
dに接続されるが、この発明による耐圧改善に基づき、
初期の機能を果たすことが可能となる。

【0031】実施の形態2.図4はこの発明によるフィ
ールドMOSトランジスタの実施の形態2を示す断面図
である。この実施の形態2は図1の実施の形態1の高濃
度埋め込み層23をさらに改善したものである。

【0032】図4の実施の形態2では、高濃度埋め込み
層23の島下部領域23bが、エピタキシャル層22の
島領域22Aの下部全体に位置するように、島領域22
Aの下部全体に延長されている。結果として、島下部領
域23bはリング状部分23bの内周全体に拡がってお
り、ドレイン領域26もこの島下部領域23bに接合
し、その上に形成されている。その他の構成は図1と同
じである。この実施の形態2においても、エピタキシャ
ル層22の島領域22Aが表面部分に厚さt1で残るの
で、この厚さt1とその不純物濃度ρを前記条件を満た
すようにすることによって、実施の形態1と同様に、素
子耐圧を改善できる。

【0033】この図4に示す実施の形態2において、高
濃度側分離層23bの外側に、別のNチャネルMOSト
ランジスタ52のN+ドレイン領域66がエピタキシャ
ル層22と半導体基板21とに跨るように形成されてい
るものとする。このドレイン領域66が何等かの理由で
負電位になると、基板21へ電子の注入が起こる。図4
の実施の形態2では、ドレイン領域26がP+埋め込み
層23によって取り囲まれているため、基板21への電
子の注入は何等影響しないが、図1の実施の形態1であ
れば、基板21に注入された電子が基板21と島領域2
2Aとの間の空乏層に達すると、ドレイン電極32へド
リフトして流れる結果になり、この不要な電流による発
熱、電位変動が起こり、フィールドMOSトランジスタ
の動作が阻害されるおそれがある。

【0034】応用回路3.図5は実施の形態2の応用回
路を示す電気回路図である。この図5の応用回路3では
フィールドMOSトランジスタ40として図4の実施の
形態2に示すフィールドMOSトランジスタが用いられ
る。このトランジスタ40のゲート電極30はNチャネ
ルMOSトランジスタ51、52間の出力電圧Vout
に接続され、そのドレイン電極32はコントロールロジ
ック回路55に接続され、Voutに応じた電圧がコン
トロールロジック回路55に帰還されるが、この回路で
VoutにインダクタンスLが接続されている。このイ
ンダクタンスLによってVoutが負電位になると、実
施の形態2で説明した通り、基板21へ電子の注入が起
こるが、図4の実施の形態2では、トランジスタ40の
ドレイン領域26が埋め込み層23で囲まれており、悪
影響は生じない。

【0035】実施の形態3.図6はこの発明によるフィ
ールドMOSトランジスタの実施の形態3を示す断面図
である。

【0036】この実施の形態3では、エピタキシャル層
22の島領域22Aの下部に、第2導電型、すなわちN
型でその不純物濃度の高いN+の埋め込み層35が形成
されている。この島下部埋め込み層35は、半導体基板
21と島領域22Aに跨るように形成されそれらに接合
しており、またP+高濃度側分離層23aの内周に配置
されているが、この高濃度側分離層23aからは離れて
配置されている。この島下部埋め込み層35の上にそれ
に接合してP+の島下部埋め込み層36が形成されてい
る。この島下部埋め込み層36は、実施の形態1、4の
島下部領域23bと同様に、埋め込み層23の高濃度側
分離層23aと同時に形成され、それと同じ不純物分布
を持っており、この島下部埋め込み層36とフィールド
絶縁膜29の下面に接合するように、ソース領域25、
チャネル形成領域241、ドレイン領域26が形成され
ている。ドレイン領域26は、図4の実施の形態2と同
様に、チャネル形成領域241、Pウエル24から離れ
て形成されている。

【0037】この図6の実施の形態3において、N+埋
め込み層35、エピタキシャル層22の島領域22Aと
基板21との間のp−n接合、層35、22AとP+埋
め込み層23、36間のp−n接合、および層35、2
2AとPウエル24、チャネル形成領域241間のp−
n接合によって素子耐圧が決まるが、少なくとも基板2
1の電位に比べ、Vdd高い電位まで、素子耐圧を確保
できる。

【0038】N+埋め込み層35は、例えば図4に示し
た他のNチャネルトランジスタ52のドレイン66と同
時に形成できる。

【0039】応用回路4.図7は応用回路4として、実
施の形態3の応用回路を示す電気回路図である。この応
用回路では、実施の形態3に示したフィールドMOSト
ランジスタが、符号70、80で示すように一対使用さ
れている。これらのトランジスタ70、80の中、電源
側のトランジスタ70のゲート30はVddに、ソース
31はVoutに、またドレイン32はコントロールロ
ジック54にそれぞれ接続されている。グランド側のト
ランジスタ80のゲート30はVoutに、ソース31
はグランドに、ドレイン32はコントロールロジック5
5にそれぞれ接続されている。

【0040】この応用回路において、特に電源側のトラ
ンジスタ70の各端子には、最大Vddの電圧がかかる
が、実施の形態3に示した構成により、この電圧に耐え
ることができる。

【0041】なお、図2、図3、図5、図7のフィール
ドMOSトランジスタ40、40A、70、80は、何
れも他のトランジスタ51、52などとともに、共通の
半導体基体20内に構成された半導体集積回路として構
成されるものであるが、これらのフィールドMOSトラ
ンジスタをディスクリート素子として分離して構成する
ことも可能である。

【0042】

【発明の効果】以上のようにこの発明によるフィールド
MOSトランジスタは、チャネル形成領域を低濃度側分
離層とほぼ同じ不純物濃度をもって形成したので、素子
耐圧を大きくすることができ、併せて製造プロセスも簡
単化できる。

【0043】また高濃度側分離層とほぼ同じ不純物濃度
をもった島下部領域を形成し、チャネル形成領域をこの
島下部領域に接合して形成すれば、この島下部領域によ
りバックゲートを効果的に与えることができ、またこの
島下部領域も高濃度側分離層と同時に簡単に形成でき
る。

【0044】また高濃度側分離層とほぼ同じ不純物濃度
をもった島下部領域を形成し、チャネル形成領域とソー
ス領域、ドレイン領域をこの島下部領域に接合して形成
すれば、この島下部領域によりバックゲートを効果的に
与えながら、また基板への電子の注入によっても動作に
悪影響を生じる不都合を改善でき、しかもこの島下部領
域も高濃度側分離層と同時に簡単に形成できる。

【0045】また、エピタキシャル層の島領域の下部
に、第2導電型の島下部埋め込み層を設け、その上に第
1導電型の島下部埋め込み層を設けて、この島下部埋め
込み層に接合するようにチャネル形成領域、ソース領
域、ドレイン領域を形成するものでは、各部の耐圧を改
善でき、また第1導電型の島下部埋め込み層が高濃度側
分離層と、チャネル形成領域が低濃度側分離層とほぼ同
じ不純物濃度を持つようにすれば、製造プロセス上も簡
単化できる。

【0046】また、この発明によるフィールドMOSト
ランジスタを組み込んだ半導体集積回路は、フィールド
MOSトランジスタの素子耐圧の向上に伴い、半導体集
積回路の耐圧向上を図ることができ、併せて製造プロセ
スの簡単化も図ることができる。

【図面の簡単な説明】

【図1】 この発明の実施の形態1を示す断面図。

【図2】 この発明の実施の形態1の応用回路1を示す
電気回路図。

【図3】 この発明の実施の形態1の応用回路2を示す
電気回路図。

【図4】 この発明の実施の形態2を示す断面図。

【図5】 この発明の実施の形態2の応用回路3を示す
電気回路図。

【図6】 この発明の実施の形態3を示す断面図。

【図7】 この発明の実施の形態3の応用回路4を示す
電気回路図。

【図8】 従来装置の断面図。

【符号の説明】

20 半導体基体、 21 半導体基板、 22
エピタキシャル層、22A 島領域、 23a 高濃
度側分離層、 23b 島下部領域、24a 低濃度
側分離層、 241 チャネル形成領域、 25
ソース領域、 26 ドレイン領域、 29 フィ
ールド絶縁膜、 30 ゲート電極、 31 ソー
ス電極、 32 ドレイン電極、 40,40A,7
0,80 フィールドMOSトランジスタ。

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 第1導電型の半導体基板、この半導体基
    板上に配置された第2導電型のエピタキシャル層、この
    エピタキシャル層上に形成されたフィールド絶縁膜、前
    記半導体基板の所定部分上に配置された第1導電型の高
    濃度側分離層、この高濃度側分離層上に配置され前記高
    濃度側分離層とともに前記エピタキシャル層の島領域を
    囲む第1導電型の低濃度側分離層、前記フィールド絶縁
    膜の下面に接合するように配置され前記低濃度側分離層
    とほぼ同じ不純物濃度を持ったチャネル形成領域、前記
    チャネル形成領域の上部の前記フィールド絶縁膜上に配
    置されたゲート電極、および前記エピタキシャル層の島
    領域内に前記チャネル形成領域を挟んでその両側に配置
    された第2導電型のソース領域とドレイン領域を備えた
    フィールドMOSトランジスタ。
  2. 【請求項2】 前記エピタキシャル層の島領域の下部に
    延びた島下部領域を有し、この島下部領域が前記高濃度
    側分離層とほぼ同じ不純物濃度を持ち、前記チャネル形
    成領域がこの島下部領域に接合して形成されている請求
    項1記載のフィールドMOSトランジスタ。
  3. 【請求項3】 前記エピタキシャル層の島領域の下部に
    延びた島下部領域を有し、この島下部領域が前記高濃度
    側分離層とほぼ同じ不純物濃度を持ち、前記チャネル形
    成領域とソース領域とドレイン領域がこの島下部領域に
    接合して形成されている請求項1記載のフィールドMO
    Sトランジスタ。
  4. 【請求項4】 第1導電型の半導体基板、この半導体基
    板上に配置された第2導電型のエピタキシャル層、この
    エピタキシャル層上に形成されたフィールド絶縁膜、前
    記半導体基板の所定部分上に配置された第1導電型の高
    濃度側分離層、この高濃度側分離層上に配置され前記高
    濃度側分離層とともに前記エピタキシャル層の島領域を
    囲む第1導電型の低濃度側分離層、前記エピタキシャル
    層の島領域の下部に配置された第2導電型の島下部埋め
    込み層、この第2導電型の島下部埋め込み層上に配置さ
    れ前記高濃度側分離層とほぼ同じ不純物濃度を持った第
    1導電型の島下部埋め込み層、前記フィールド絶縁膜の
    下面と前記第1導電型の島下部埋め込み層とに接合する
    ように配置され前記低濃度側分離層とほぼ同じ不純物濃
    度を持った第1導電型のチャネル形成領域、前記チャネ
    ル形成領域の上部の前記フィールド絶縁膜上に配置され
    たゲート電極、および前記第1導電型の島下部埋め込み
    層上に前記チャネル形成領域を挟んでその両側に配置さ
    れたソース領域とドレイン領域を備えたフィールドMO
    Sトランジスタ。
  5. 【請求項5】 前記ソース領域にソース電極が、前記ド
    レイン領域にドレイン電極がそれぞれ配置された請求項
    1、2、3または4記載のフィールドMOSトランジス
    タ。
  6. 【請求項6】 請求項1乃至5の何れかに記載のフィー
    ルドMOSトランジスタを含む半導体集積回路。
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