JP2002170952A - フィールドｍｏｓトランジスタおよびそれを含む半導体集積回路 - Google Patents
フィールドｍｏｓトランジスタおよびそれを含む半導体集積回路Info
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
Abstract
(57)【要約】
【課題】 素子耐圧の高いフィールドＭＯＳトランジス
タを提案する。 【解決手段】 エピタキシャル層の島領域を高濃度側分
離層と低濃度側分離層により分離し、低濃度側分離層と
同じ不純物濃度をもったチャネル形成領域を形成して、
素子耐圧の向上を図る。高濃度側分離層と同じ不純物濃
度をもった島下部領域を島領域の下部に形成し、バック
ゲートを与える。チャネル形成領域を低濃度側分離層
と、島下部領域を高濃度側分離層と同時に形成し、製造
プロセスの簡単化を図ることもできる。
タを提案する。 【解決手段】 エピタキシャル層の島領域を高濃度側分
離層と低濃度側分離層により分離し、低濃度側分離層と
同じ不純物濃度をもったチャネル形成領域を形成して、
素子耐圧の向上を図る。高濃度側分離層と同じ不純物濃
度をもった島下部領域を島領域の下部に形成し、バック
ゲートを与える。チャネル形成領域を低濃度側分離層
と、島下部領域を高濃度側分離層と同時に形成し、製造
プロセスの簡単化を図ることもできる。
Description
【０００１】
【産業上の利用分野】この発明は、ディスクリート半導
体装置または高電圧半導体集積回路に用いられるフィー
ルドＭＯＳトランジスタ、およびこのフィールドＭＯＳ
トランジスタを含む半導体集積回路に関するものであ
る。
体装置または高電圧半導体集積回路に用いられるフィー
ルドＭＯＳトランジスタ、およびこのフィールドＭＯＳ
トランジスタを含む半導体集積回路に関するものであ
る。
【０００２】このフィールドＭＯＳトランジスタは、半
導体装置に形成される比較的厚さの厚いフィールド絶縁
膜をゲート絶縁膜とするＭＯＳトランジスタであり、そ
のゲート絶縁膜の厚さを利用してゲート電圧の高い回路
に用いられる。ディスクリート半導体装置としては、高
いゲート電圧に応じて、信号を増幅、変調するような用
途に用いられ、高電圧半導体集積回路では、集積回路内
のデジタルスイッチ素子の高い出力電圧をセンスするセ
ンス素子、ゲート保護素子などに用いられる。
導体装置に形成される比較的厚さの厚いフィールド絶縁
膜をゲート絶縁膜とするＭＯＳトランジスタであり、そ
のゲート絶縁膜の厚さを利用してゲート電圧の高い回路
に用いられる。ディスクリート半導体装置としては、高
いゲート電圧に応じて、信号を増幅、変調するような用
途に用いられ、高電圧半導体集積回路では、集積回路内
のデジタルスイッチ素子の高い出力電圧をセンスするセ
ンス素子、ゲート保護素子などに用いられる。
【０００３】
【従来の技術】図８はこの種のフィールドＭＯＳトラン
ジスタの従来構成を示す。これはＰ−半導体基板１上の
Ｎ−エピタキシャル層２のある部分を、Ｐ＋分離層３と
Ｐウエル４とで取り囲んで島領域２Ａを形成し、この島
領域２ＡにＮチャネルフィールドＭＯＳトランジスタを
形成したものである。このＮチャネルフィールドＭＯＳ
トランジスタは、島領域２Ａの表面部分にＰウエル４Ａ
を形成し、このＰウエル４Ａ内にＮソース５、Ｎドレイ
ン６を形成したもので、ゲート電極１０はソース５とド
レイン６間のＰウエル４Ａの上部のフィールド絶縁膜９
上に配置され、ソース電極１１はＰ＋拡散層７を介して
Ｐウエル４Ａにバックゲート電位を与えるとともにＮ＋
拡散層８を介してソース５に接触しており、またドレイ
ン電極１２はＮ＋拡散層８を介してドレイン領域６に接
触する。
ジスタの従来構成を示す。これはＰ−半導体基板１上の
Ｎ−エピタキシャル層２のある部分を、Ｐ＋分離層３と
Ｐウエル４とで取り囲んで島領域２Ａを形成し、この島
領域２ＡにＮチャネルフィールドＭＯＳトランジスタを
形成したものである。このＮチャネルフィールドＭＯＳ
トランジスタは、島領域２Ａの表面部分にＰウエル４Ａ
を形成し、このＰウエル４Ａ内にＮソース５、Ｎドレイ
ン６を形成したもので、ゲート電極１０はソース５とド
レイン６間のＰウエル４Ａの上部のフィールド絶縁膜９
上に配置され、ソース電極１１はＰ＋拡散層７を介して
Ｐウエル４Ａにバックゲート電位を与えるとともにＮ＋
拡散層８を介してソース５に接触しており、またドレイ
ン電極１２はＮ＋拡散層８を介してドレイン領域６に接
触する。
【０００４】
【発明が解決しようとする課題】図７の従来構成では、
ドレイン領域６とＰウエル４Ａとの間の接合耐圧がトラ
ンジスタ全体の素子耐圧を決定するが、Ｐウエル４Ａが
島領域２Ａの分離のためのＰウエル４と同じ不純物濃度
を持ち、これが比較的高い不純物濃度であるため、素子
耐圧を充分に大きくすることはできない。ＣＭＯＳ集積
回路では、Ｐウエル４ＡはＣＭＯＳトランジスタにバッ
クゲートを与えるために使用されることが多く、寄生動
作防止、パンチスルー防止の観点から、比較的高い濃度
に設定される。
ドレイン領域６とＰウエル４Ａとの間の接合耐圧がトラ
ンジスタ全体の素子耐圧を決定するが、Ｐウエル４Ａが
島領域２Ａの分離のためのＰウエル４と同じ不純物濃度
を持ち、これが比較的高い不純物濃度であるため、素子
耐圧を充分に大きくすることはできない。ＣＭＯＳ集積
回路では、Ｐウエル４ＡはＣＭＯＳトランジスタにバッ
クゲートを与えるために使用されることが多く、寄生動
作防止、パンチスルー防止の観点から、比較的高い濃度
に設定される。
【０００５】このように従来構成では素子耐圧の改善に
は限界があり、充分な耐圧を持ったフィールドＭＯＳト
ランジスタを実現するのは困難である。例えば、素子耐
圧が最大ゲート電圧と同等まで必要な図２のような回
路、インバータ回路、アナログスイッチ回路などでは、
一般に数十から百数十ボルトまでの耐圧が必要である
が、従来構成ではこのような素子耐圧の実現は不可能で
ある。
は限界があり、充分な耐圧を持ったフィールドＭＯＳト
ランジスタを実現するのは困難である。例えば、素子耐
圧が最大ゲート電圧と同等まで必要な図２のような回
路、インバータ回路、アナログスイッチ回路などでは、
一般に数十から百数十ボルトまでの耐圧が必要である
が、従来構成ではこのような素子耐圧の実現は不可能で
ある。
【０００６】一方、Ｎ−エピタキシャル層２の島領域２
Ａ内にＮ＋拡散領域を形成し、Ｐ−半導体基板１との高
耐圧ダイオードを形成することが、フィリップス社から
提案されている。フィリップス、ジャーナル、オブ、リ
サーチ（Philips Journal ofReseach）のVol．３５，N
o．１，１９８０の１〜５頁には、この高耐圧ダイオー
ド構造がＲＥＳＵＲＦ ｄｉｏｄｅとして紹介され、エ
ピタキシャル層の濃度を下げることによって高耐圧を実
現できることが示されている。しかしこれは高耐圧ダイ
オードの構成であり、フィールドＭＯＳトランジスタの
高耐圧化の技術は開示されていない。
Ａ内にＮ＋拡散領域を形成し、Ｐ−半導体基板１との高
耐圧ダイオードを形成することが、フィリップス社から
提案されている。フィリップス、ジャーナル、オブ、リ
サーチ（Philips Journal ofReseach）のVol．３５，N
o．１，１９８０の１〜５頁には、この高耐圧ダイオー
ド構造がＲＥＳＵＲＦ ｄｉｏｄｅとして紹介され、エ
ピタキシャル層の濃度を下げることによって高耐圧を実
現できることが示されている。しかしこれは高耐圧ダイ
オードの構成であり、フィールドＭＯＳトランジスタの
高耐圧化の技術は開示されていない。
【０００７】この発明は、素子耐圧を改善することので
きる新しいフィールドＭＯＳトランジスタおよびこのフ
ィールドＭＯＳトランジスタを含む半導体集積回路を提
案するものである。
きる新しいフィールドＭＯＳトランジスタおよびこのフ
ィールドＭＯＳトランジスタを含む半導体集積回路を提
案するものである。
【０００８】
【課題を解決する手段】この発明によるフィールドＭＯ
Ｓトランジスタは、第１導電型の半導体基板、この半導
体基板上に配置された第２導電型のエピタキシャル層、
このエピタキシャル層上に形成されたフィールド絶縁
膜、前記半導体基板の所定部分上に配置された第１導電
型の高濃度側分離層、この高濃度側分離層上に配置され
前記高濃度側分離層とともに前記エピタキシャル層の島
領域を囲む第１導電型の低濃度側分離層、前記フィール
ド絶縁膜の下面に接合するように配置され前記低濃度側
分離層とほぼ同じ不純物濃度を持ったチャネル形成領
域、前記チャネル形成領域の上部の前記フィールド絶縁
膜上に配置されたゲート電極、および前記エピタキシャ
ル層の島領域内に前記チャネル形成領域を挟んでその両
側に配置された第２導電型のソース領域とドレイン領域
を備えたものである。
Ｓトランジスタは、第１導電型の半導体基板、この半導
体基板上に配置された第２導電型のエピタキシャル層、
このエピタキシャル層上に形成されたフィールド絶縁
膜、前記半導体基板の所定部分上に配置された第１導電
型の高濃度側分離層、この高濃度側分離層上に配置され
前記高濃度側分離層とともに前記エピタキシャル層の島
領域を囲む第１導電型の低濃度側分離層、前記フィール
ド絶縁膜の下面に接合するように配置され前記低濃度側
分離層とほぼ同じ不純物濃度を持ったチャネル形成領
域、前記チャネル形成領域の上部の前記フィールド絶縁
膜上に配置されたゲート電極、および前記エピタキシャ
ル層の島領域内に前記チャネル形成領域を挟んでその両
側に配置された第２導電型のソース領域とドレイン領域
を備えたものである。
【０００９】またこの発明によるフィールドＭＯＳトラ
ンジスタは、前記エピタキシャル層の島領域の下部に延
びた島下部領域を有し、この島下部領域が前記高濃度側
分離層とほぼ同じ不純物濃度を有し、前記チャネル形成
領域がこの島下部領域に接合して形成されているもので
ある。
ンジスタは、前記エピタキシャル層の島領域の下部に延
びた島下部領域を有し、この島下部領域が前記高濃度側
分離層とほぼ同じ不純物濃度を有し、前記チャネル形成
領域がこの島下部領域に接合して形成されているもので
ある。
【００１０】またこの発明によるフィールドＭＯＳトラ
ンジスタは、前記エピタキシャル層の島領域の下部に延
びた島下部領域を有し、この島下部領域が前記高濃度側
分離層とほぼ同じ不純物濃度を持ち、前記チャネル形成
領域とソース領域とドレイン領域がこの島下部領域に接
合して形成されているものである。
ンジスタは、前記エピタキシャル層の島領域の下部に延
びた島下部領域を有し、この島下部領域が前記高濃度側
分離層とほぼ同じ不純物濃度を持ち、前記チャネル形成
領域とソース領域とドレイン領域がこの島下部領域に接
合して形成されているものである。
【００１１】またこの発明によるフィールドＭＯＳトラ
ンジスタは、第１導電型の半導体基板、この半導体基板
上に配置された第２導電型のエピタキシャル層、このエ
ピタキシャル層上に形成されたフィールド絶縁膜、前記
半導体基板の所定部分上に配置された第１導電型の高濃
度側分離層、この高濃度側分離層上に配置され前記高濃
度側分離層とともに前記エピタキシャル層の島領域を囲
む第１導電型の低濃度側分離層、前記エピタキシャル層
の島領域の下部に配置された第２導電型の島下部埋め込
み層、この第２導電型の島下部埋め込み層上に配置され
前記高濃度側分離層とほぼ同じ不純物濃度を持った第１
導電型の島下部埋め込み層、前記フィールド絶縁膜の下
面と前記第１導電型の島下部埋め込み層とに接合するよ
うに配置され前記低濃度側分離層とほぼ同じ不純物濃度
を持った第１導電型のチャネル形成領域、前記チャネル
形成領域の上部の前記フィールド絶縁膜上に配置された
ゲート電極、および前記第１導電型の島下部埋め込み層
上に前記チャネル形成領域を挟んでその両側に配置され
たソース領域とドレイン領域を備えたものである。
ンジスタは、第１導電型の半導体基板、この半導体基板
上に配置された第２導電型のエピタキシャル層、このエ
ピタキシャル層上に形成されたフィールド絶縁膜、前記
半導体基板の所定部分上に配置された第１導電型の高濃
度側分離層、この高濃度側分離層上に配置され前記高濃
度側分離層とともに前記エピタキシャル層の島領域を囲
む第１導電型の低濃度側分離層、前記エピタキシャル層
の島領域の下部に配置された第２導電型の島下部埋め込
み層、この第２導電型の島下部埋め込み層上に配置され
前記高濃度側分離層とほぼ同じ不純物濃度を持った第１
導電型の島下部埋め込み層、前記フィールド絶縁膜の下
面と前記第１導電型の島下部埋め込み層とに接合するよ
うに配置され前記低濃度側分離層とほぼ同じ不純物濃度
を持った第１導電型のチャネル形成領域、前記チャネル
形成領域の上部の前記フィールド絶縁膜上に配置された
ゲート電極、および前記第１導電型の島下部埋め込み層
上に前記チャネル形成領域を挟んでその両側に配置され
たソース領域とドレイン領域を備えたものである。
【００１２】さらにこの発明によるフィールドＭＯＳト
ランジスタは、前記ソース領域にソース電極が、前記ド
レイン領域にドレイン電極がそれぞれ配置されたもので
ある。さらにこの発明による半導体集積回路は、前記構
成のフィールドＭＯＳトランジスタを含んで構成され
る。
ランジスタは、前記ソース領域にソース電極が、前記ド
レイン領域にドレイン電極がそれぞれ配置されたもので
ある。さらにこの発明による半導体集積回路は、前記構
成のフィールドＭＯＳトランジスタを含んで構成され
る。
【００１３】
【実施の形態】実施の形態１．図１はこの発明によるフ
ィールドＭＯＳトランジスタの実施の形態１を示す断面
図である。
ィールドＭＯＳトランジスタの実施の形態１を示す断面
図である。
【００１４】このフィールドＭＯＳトランジスタは、半
導体基体２０を主体に構成される。この半導体基体２０
は例えばシリコンで作られ、上面に主表面２０ａを有し
ている。半導体基体２０は、半導体基板２１を有し、こ
の半導体基板２１を出発材料として作られる。この半導
体基板２１は第１導電型、例えばＰ型であり、不純物濃
度の低いＰ−半導体で作られている。
導体基体２０を主体に構成される。この半導体基体２０
は例えばシリコンで作られ、上面に主表面２０ａを有し
ている。半導体基体２０は、半導体基板２１を有し、こ
の半導体基板２１を出発材料として作られる。この半導
体基板２１は第１導電型、例えばＰ型であり、不純物濃
度の低いＰ−半導体で作られている。
【００１５】半導体基板２１の上面には、エピタキシャ
ル層２２が形成される。このエピタキシャル層２２は第
２導電型、例えばＮ型であり、Ｎ型の不純物濃度の低い
Ｎ−半導体であり、その上面は主表面２０ａを画定す
る。半導体基板２１の所定部分の上には、第１導電型、
例えばＰ型で不純物濃度の高いＰ＋高濃度埋め込み層２
３が形成されている。この高濃度埋め込み層２３は、リ
ング状部分２３ａと、このリング状部分２３ａの内周の
一部からリング状部分２３ａの内側へ延びた延長部分２
３ｂを有する。リング状部分２３ａは高濃度側分離層を
構成する。
ル層２２が形成される。このエピタキシャル層２２は第
２導電型、例えばＮ型であり、Ｎ型の不純物濃度の低い
Ｎ−半導体であり、その上面は主表面２０ａを画定す
る。半導体基板２１の所定部分の上には、第１導電型、
例えばＰ型で不純物濃度の高いＰ＋高濃度埋め込み層２
３が形成されている。この高濃度埋め込み層２３は、リ
ング状部分２３ａと、このリング状部分２３ａの内周の
一部からリング状部分２３ａの内側へ延びた延長部分２
３ｂを有する。リング状部分２３ａは高濃度側分離層を
構成する。
【００１６】高濃度埋め込み層２３のリング状部分２３
ａと延長部分２３ｂとは、ともに同じ不純物濃度分布を
持っている。これらの部分は、半導体基板２１側への拡
散部分と、エピタキシャル層２２側への拡散部分を持
ち、半導体基板２１とエピタキシャル層２２とに跨るよ
うに形成されている。この高濃度側分離層２３は、エピ
タキシャル層２２を形成する前に、半導体基板２１の上
面の所定部分にＰ型の不純物を拡散、またはイオン注入
して形成され、その後に、この高濃度分離層を含む半導
体基板２１上の全面にエピタキシャル層２２を成長させ
熱処理することにより、高濃度分離層からのＰ型不純物
が半導体基板２１とエピタキシャル層２２の両側に拡散
することによって形成されたものである。
ａと延長部分２３ｂとは、ともに同じ不純物濃度分布を
持っている。これらの部分は、半導体基板２１側への拡
散部分と、エピタキシャル層２２側への拡散部分を持
ち、半導体基板２１とエピタキシャル層２２とに跨るよ
うに形成されている。この高濃度側分離層２３は、エピ
タキシャル層２２を形成する前に、半導体基板２１の上
面の所定部分にＰ型の不純物を拡散、またはイオン注入
して形成され、その後に、この高濃度分離層を含む半導
体基板２１上の全面にエピタキシャル層２２を成長させ
熱処理することにより、高濃度分離層からのＰ型不純物
が半導体基板２１とエピタキシャル層２２の両側に拡散
することによって形成されたものである。
【００１７】高濃度側分離層２３ａの上部には、第１導
電型、Ｐ型であって、埋め込み層２３よりも低く、また
基板２１よりも高い不純物濃度を持ったＰ領域（Ｐウエ
ル）２４が形成されている。このＰウエル２４は、埋め
込み層２３のリング状高濃度側分離層２３ａの上に位置
するリング状部分２４ａと、このリング状部分２４ａか
ら離れてその内周に配置されたチャネル形成領域２４１
とを有する。このＰウエル２４のリング状部分２４ａは
低濃度側分離層を構成する。この低濃度側分離層２４ａ
とチャネル形成領域２４１とは互いに同じ不純物濃度分
布を持っている。これらの低濃度側分離層２４ａとチャ
ネル形成領域２４１はともに、半導体基板２１の全面上
に形成されたエピタキシャル層２２上の主表面１０ａの
所定部分からＰ型不純物を選択的に拡散、またはイオン
注入して形成される。
電型、Ｐ型であって、埋め込み層２３よりも低く、また
基板２１よりも高い不純物濃度を持ったＰ領域（Ｐウエ
ル）２４が形成されている。このＰウエル２４は、埋め
込み層２３のリング状高濃度側分離層２３ａの上に位置
するリング状部分２４ａと、このリング状部分２４ａか
ら離れてその内周に配置されたチャネル形成領域２４１
とを有する。このＰウエル２４のリング状部分２４ａは
低濃度側分離層を構成する。この低濃度側分離層２４ａ
とチャネル形成領域２４１とは互いに同じ不純物濃度分
布を持っている。これらの低濃度側分離層２４ａとチャ
ネル形成領域２４１はともに、半導体基板２１の全面上
に形成されたエピタキシャル層２２上の主表面１０ａの
所定部分からＰ型不純物を選択的に拡散、またはイオン
注入して形成される。
【００１８】高濃度側分離層２３ａと低濃度側分離層２
４ａはともにリング状であり、互いに上下方向に接合
し、その内部のエピタキシャル層２２の島領域２２Ａを
取り囲み、この島領域２２Ａをその周りのエピタキシャ
ル層２２から分離する。チャネル形成領域２４１はこの
島領域２２Ａ内に形成されている。
４ａはともにリング状であり、互いに上下方向に接合
し、その内部のエピタキシャル層２２の島領域２２Ａを
取り囲み、この島領域２２Ａをその周りのエピタキシャ
ル層２２から分離する。チャネル形成領域２４１はこの
島領域２２Ａ内に形成されている。
【００１９】島領域２２Ａには、チャネル形成領域２４
１とともに、第２導電型、すなわちＮ型のソース領域２
５、ドレイン領域２６が形成されている。これらのソー
ス領域２５、ドレイン領域２６は、エピタキシャル層２
２、その島領域２２Ａよりも高い不純物濃度を持ってい
る。ソース領域２５はチャネル形成領域２４１の左側
に、このチャネル形成領域２４１とリング状部分２４ａ
に接合するように形成されている。ドレイン領域２６は
チャネル形成領域２４１の右側に、このチャネル形成領
域２４１からもリング状部分２４ａからも離れるよう形
成されている。
１とともに、第２導電型、すなわちＮ型のソース領域２
５、ドレイン領域２６が形成されている。これらのソー
ス領域２５、ドレイン領域２６は、エピタキシャル層２
２、その島領域２２Ａよりも高い不純物濃度を持ってい
る。ソース領域２５はチャネル形成領域２４１の左側
に、このチャネル形成領域２４１とリング状部分２４ａ
に接合するように形成されている。ドレイン領域２６は
チャネル形成領域２４１の右側に、このチャネル形成領
域２４１からもリング状部分２４ａからも離れるよう形
成されている。
【００２０】ソース領域２５、ドレイン領域２６は、Ｐ
ウエル２４と同じ深さをもって、主表面１０ａの所定部
分からＮ型不純物をエピタキシャル層２２に選択的に拡
散、またはイオン注入して形成される。埋め込み層２３
の延長部分２３ｂは、島領域２２Ａの下部に延長した島
下部領域であり、ソース領域２５、チャネル形成領域２
４１はこの島下部領域２４ｂに接合して形成されてい
る。
ウエル２４と同じ深さをもって、主表面１０ａの所定部
分からＮ型不純物をエピタキシャル層２２に選択的に拡
散、またはイオン注入して形成される。埋め込み層２３
の延長部分２３ｂは、島領域２２Ａの下部に延長した島
下部領域であり、ソース領域２５、チャネル形成領域２
４１はこの島下部領域２４ｂに接合して形成されてい
る。
【００２１】主表面２０ａは、厚さの厚いフィールド絶
縁膜２９によって覆われている。このフィールド絶縁膜
２９は、図１において、エピタキシャル層２２ばかりで
なく、その島領域２２Ａ、Ｐウエル２４、チャネル形成
領域２４１、ソース領域２５、ドレイン領域２６を覆う
ように形成されており、これはその下地を酸化して形成
された酸化膜である。Ｐウエル２４、ソース領域２５、
ドレイン領域２６は、このフィールド絶縁膜２９の下面
の接合して形成されている。
縁膜２９によって覆われている。このフィールド絶縁膜
２９は、図１において、エピタキシャル層２２ばかりで
なく、その島領域２２Ａ、Ｐウエル２４、チャネル形成
領域２４１、ソース領域２５、ドレイン領域２６を覆う
ように形成されており、これはその下地を酸化して形成
された酸化膜である。Ｐウエル２４、ソース領域２５、
ドレイン領域２６は、このフィールド絶縁膜２９の下面
の接合して形成されている。
【００２２】ソース領域２５とそれに隣接する低濃度側
分離層２４ａの上のフィールド絶縁膜２９の部分では、
フィールド絶縁膜２９が開口され、この開口内でソース
電極３１がＰ＋拡散膜２７、Ｎ＋拡散膜２８を介して、
低濃度分離層２４ａ、ソース領域２５にそれぞれオーミ
ック接触している。ドレイン領域２６の上でもフィール
ド絶縁膜２９が開口され、ドレイン電極３２がＮ＋拡散
膜２８を介してドレイン領域２６にオーミック接触して
いる。チャネル形成領域２４１の上部のフィールド絶縁
膜２９上には、ゲート電極３０が配置されている。
分離層２４ａの上のフィールド絶縁膜２９の部分では、
フィールド絶縁膜２９が開口され、この開口内でソース
電極３１がＰ＋拡散膜２７、Ｎ＋拡散膜２８を介して、
低濃度分離層２４ａ、ソース領域２５にそれぞれオーミ
ック接触している。ドレイン領域２６の上でもフィール
ド絶縁膜２９が開口され、ドレイン電極３２がＮ＋拡散
膜２８を介してドレイン領域２６にオーミック接触して
いる。チャネル形成領域２４１の上部のフィールド絶縁
膜２９上には、ゲート電極３０が配置されている。
【００２３】実施の形態１において、ドレイン領域２６
はその周りがエピタキシャル層２２の島領域２２Ａで囲
まれている。この構造自体は、前述のＲＥＳＵＲＦ ｄ
ｉｏｄｅと同様な構成であり、エピタキシャル層２２、
島領域２２Ａの不純物濃度を下げることによってドレイ
ン領域２６の耐圧、すなわち素子耐圧を大きくすること
ができる。このドレイン領域２６を島領域２２Ａで取り
囲む構成は、ドレイン領域２６の周りに島領域２２Ａを
残すことによって達成でき、これはチャネル形成領域２
４１を低濃度側分離層２４ａと同じ不純物濃度で構成
し、バックゲート電圧をソース電極３１から低濃度側分
離層２４ａ、高濃度側分離層２３ａを経て、その島下部
領域２３ｂに与える構成によって達成されている。
はその周りがエピタキシャル層２２の島領域２２Ａで囲
まれている。この構造自体は、前述のＲＥＳＵＲＦ ｄ
ｉｏｄｅと同様な構成であり、エピタキシャル層２２、
島領域２２Ａの不純物濃度を下げることによってドレイ
ン領域２６の耐圧、すなわち素子耐圧を大きくすること
ができる。このドレイン領域２６を島領域２２Ａで取り
囲む構成は、ドレイン領域２６の周りに島領域２２Ａを
残すことによって達成でき、これはチャネル形成領域２
４１を低濃度側分離層２４ａと同じ不純物濃度で構成
し、バックゲート電圧をソース電極３１から低濃度側分
離層２４ａ、高濃度側分離層２３ａを経て、その島下部
領域２３ｂに与える構成によって達成されている。
【００２４】ドレイン領域２６をエピタキシャル層２２
の島領域２２Ａで取り囲む構成において、島領域２２Ａ
の不純物濃度ρとその厚さｔが次の関係を満足している
場合、主表面２０ａの表面に沿ったドレイン領域２６の
横方向の接合耐圧は充分大きくすることができ、全体の
素子耐圧がドレイン領域２６、島領域２２Ａ、基板２１
によるｐ−ｉ−ｎ接合の一次元耐圧まで、充分高くする
ことが可能である。 ｑ・ρ・ｔ／ε＜Ｅｃｒ ただし、ｑは電子の電荷量、εはシリコンの誘電率、Ｅ
ｃｒはｐｎ接合の臨界電界である。
の島領域２２Ａで取り囲む構成において、島領域２２Ａ
の不純物濃度ρとその厚さｔが次の関係を満足している
場合、主表面２０ａの表面に沿ったドレイン領域２６の
横方向の接合耐圧は充分大きくすることができ、全体の
素子耐圧がドレイン領域２６、島領域２２Ａ、基板２１
によるｐ−ｉ−ｎ接合の一次元耐圧まで、充分高くする
ことが可能である。 ｑ・ρ・ｔ／ε＜Ｅｃｒ ただし、ｑは電子の電荷量、εはシリコンの誘電率、Ｅ
ｃｒはｐｎ接合の臨界電界である。
【００２５】製造プロセス上からも、島下部領域２３ｂ
は高濃度側分離層２３ａと、チャネル形成領域２４１は
低濃度側分離層２４ａとそれぞれ同じ工程で同様に形成
できるので、特別な工程を付加する必要がない。また、
ソース領域２５、ドレイン領域２６も、チャネル形成領
域２４１と同じ深さをもって、例えばＰウエル２４の形
成後に、Ｐウエル２４と同じ深さのＮウエルを形成する
工程で、容易に形成することができる。
は高濃度側分離層２３ａと、チャネル形成領域２４１は
低濃度側分離層２４ａとそれぞれ同じ工程で同様に形成
できるので、特別な工程を付加する必要がない。また、
ソース領域２５、ドレイン領域２６も、チャネル形成領
域２４１と同じ深さをもって、例えばＰウエル２４の形
成後に、Ｐウエル２４と同じ深さのＮウエルを形成する
工程で、容易に形成することができる。
【００２６】応用回路１．この応用回路１は実施の形態
１の応用回路であり、図２はその電気回路図である。図
２において、実施の形態１に示したフィールドＭＯＳト
ランジスタが符号４０で示され、使用されている。
１の応用回路であり、図２はその電気回路図である。図
２において、実施の形態１に示したフィールドＭＯＳト
ランジスタが符号４０で示され、使用されている。
【００２７】高電圧電源電圧Ｖｄｄに接続された一対の
ＮチャネルＭＯＳトランジスタ５１、５２の相互接続点
５３から出力電圧Ｖｏｕｔを出力する回路であって、各
トランジスタ５１、５２のゲート、ソース間にはそれぞ
れコントロールロジック回路５４、５５が接続されてい
る。この発明によるフィールドＭＯＳトランジスタ４０
のゲート３０は出力電圧Ｖｏｕｔに接続され、そのドレ
イン電極３２は高電圧電源電圧Ｖｄｄに直接接続され、
そのソース電極３１は抵抗Ｒを介してグランドに接続さ
れている。
ＮチャネルＭＯＳトランジスタ５１、５２の相互接続点
５３から出力電圧Ｖｏｕｔを出力する回路であって、各
トランジスタ５１、５２のゲート、ソース間にはそれぞ
れコントロールロジック回路５４、５５が接続されてい
る。この発明によるフィールドＭＯＳトランジスタ４０
のゲート３０は出力電圧Ｖｏｕｔに接続され、そのドレ
イン電極３２は高電圧電源電圧Ｖｄｄに直接接続され、
そのソース電極３１は抵抗Ｒを介してグランドに接続さ
れている。
【００２８】図２の回路では、Ｖｏｕｔが０からＶｄｄ
まで変化するが、このＶｏｕｔに応じてトランジスタ４
０のドレイン電流Ｉｄが変化し、抵抗Ｒにそれに応じた
電圧が発生するので、この抵抗Ｒの電圧に基づき、Ｖｏ
ｕｔをセンス（モニタ）することができる。トランジス
タ４０のドレイン電極３２には、高いＶｄｄが直接与え
られるが、実施の形態１で説明した高耐圧化構造によっ
て、機能を果たすことができる。
まで変化するが、このＶｏｕｔに応じてトランジスタ４
０のドレイン電流Ｉｄが変化し、抵抗Ｒにそれに応じた
電圧が発生するので、この抵抗Ｒの電圧に基づき、Ｖｏ
ｕｔをセンス（モニタ）することができる。トランジス
タ４０のドレイン電極３２には、高いＶｄｄが直接与え
られるが、実施の形態１で説明した高耐圧化構造によっ
て、機能を果たすことができる。
【００２９】応用回路２．この応用回路２も実施の形態
１の応用回路である。これは図２の応用回路１の変形例
であって、図３はその電気回路図である。この応用回路
２では、トランジスタ４０と並列に、この発明によるも
う一つのフィールドＭＯＳトランジスタ４０Ａが接続さ
れ、このトランジスタ４０Ａのゲート３０に基準電位Ｖ
ｘを与える。このトランジスタ４０Ａのソース電極３１
に接続された抵抗Ｒ１に発生する電圧と、前記抵抗Ｒに
発生する電圧とを比較することによって、Ｖｏｕｔの絶
対値を知ることができる。その他の構成は図２と同じで
ある。
１の応用回路である。これは図２の応用回路１の変形例
であって、図３はその電気回路図である。この応用回路
２では、トランジスタ４０と並列に、この発明によるも
う一つのフィールドＭＯＳトランジスタ４０Ａが接続さ
れ、このトランジスタ４０Ａのゲート３０に基準電位Ｖ
ｘを与える。このトランジスタ４０Ａのソース電極３１
に接続された抵抗Ｒ１に発生する電圧と、前記抵抗Ｒに
発生する電圧とを比較することによって、Ｖｏｕｔの絶
対値を知ることができる。その他の構成は図２と同じで
ある。
【００３０】図３のフィールドＭＯＳトランジスタ４
０、４０Ａのドレイン電極３２はともに高電源電圧Ｖｄ
ｄに接続されるが、この発明による耐圧改善に基づき、
初期の機能を果たすことが可能となる。
０、４０Ａのドレイン電極３２はともに高電源電圧Ｖｄ
ｄに接続されるが、この発明による耐圧改善に基づき、
初期の機能を果たすことが可能となる。
【００３１】実施の形態２．図４はこの発明によるフィ
ールドＭＯＳトランジスタの実施の形態２を示す断面図
である。この実施の形態２は図１の実施の形態１の高濃
度埋め込み層２３をさらに改善したものである。
ールドＭＯＳトランジスタの実施の形態２を示す断面図
である。この実施の形態２は図１の実施の形態１の高濃
度埋め込み層２３をさらに改善したものである。
【００３２】図４の実施の形態２では、高濃度埋め込み
層２３の島下部領域２３ｂが、エピタキシャル層２２の
島領域２２Ａの下部全体に位置するように、島領域２２
Ａの下部全体に延長されている。結果として、島下部領
域２３ｂはリング状部分２３ｂの内周全体に拡がってお
り、ドレイン領域２６もこの島下部領域２３ｂに接合
し、その上に形成されている。その他の構成は図１と同
じである。この実施の形態２においても、エピタキシャ
ル層２２の島領域２２Ａが表面部分に厚さｔ１で残るの
で、この厚さｔ１とその不純物濃度ρを前記条件を満た
すようにすることによって、実施の形態１と同様に、素
子耐圧を改善できる。
層２３の島下部領域２３ｂが、エピタキシャル層２２の
島領域２２Ａの下部全体に位置するように、島領域２２
Ａの下部全体に延長されている。結果として、島下部領
域２３ｂはリング状部分２３ｂの内周全体に拡がってお
り、ドレイン領域２６もこの島下部領域２３ｂに接合
し、その上に形成されている。その他の構成は図１と同
じである。この実施の形態２においても、エピタキシャ
ル層２２の島領域２２Ａが表面部分に厚さｔ１で残るの
で、この厚さｔ１とその不純物濃度ρを前記条件を満た
すようにすることによって、実施の形態１と同様に、素
子耐圧を改善できる。
【００３３】この図４に示す実施の形態２において、高
濃度側分離層２３ｂの外側に、別のＮチャネルＭＯＳト
ランジスタ５２のＮ＋ドレイン領域６６がエピタキシャ
ル層２２と半導体基板２１とに跨るように形成されてい
るものとする。このドレイン領域６６が何等かの理由で
負電位になると、基板２１へ電子の注入が起こる。図４
の実施の形態２では、ドレイン領域２６がＰ＋埋め込み
層２３によって取り囲まれているため、基板２１への電
子の注入は何等影響しないが、図１の実施の形態１であ
れば、基板２１に注入された電子が基板２１と島領域２
２Ａとの間の空乏層に達すると、ドレイン電極３２へド
リフトして流れる結果になり、この不要な電流による発
熱、電位変動が起こり、フィールドＭＯＳトランジスタ
の動作が阻害されるおそれがある。
濃度側分離層２３ｂの外側に、別のＮチャネルＭＯＳト
ランジスタ５２のＮ＋ドレイン領域６６がエピタキシャ
ル層２２と半導体基板２１とに跨るように形成されてい
るものとする。このドレイン領域６６が何等かの理由で
負電位になると、基板２１へ電子の注入が起こる。図４
の実施の形態２では、ドレイン領域２６がＰ＋埋め込み
層２３によって取り囲まれているため、基板２１への電
子の注入は何等影響しないが、図１の実施の形態１であ
れば、基板２１に注入された電子が基板２１と島領域２
２Ａとの間の空乏層に達すると、ドレイン電極３２へド
リフトして流れる結果になり、この不要な電流による発
熱、電位変動が起こり、フィールドＭＯＳトランジスタ
の動作が阻害されるおそれがある。
【００３４】応用回路３．図５は実施の形態２の応用回
路を示す電気回路図である。この図５の応用回路３では
フィールドＭＯＳトランジスタ４０として図４の実施の
形態２に示すフィールドＭＯＳトランジスタが用いられ
る。このトランジスタ４０のゲート電極３０はＮチャネ
ルＭＯＳトランジスタ５１、５２間の出力電圧Ｖｏｕｔ
に接続され、そのドレイン電極３２はコントロールロジ
ック回路５５に接続され、Ｖｏｕｔに応じた電圧がコン
トロールロジック回路５５に帰還されるが、この回路で
ＶｏｕｔにインダクタンスＬが接続されている。このイ
ンダクタンスＬによってＶｏｕｔが負電位になると、実
施の形態２で説明した通り、基板２１へ電子の注入が起
こるが、図４の実施の形態２では、トランジスタ４０の
ドレイン領域２６が埋め込み層２３で囲まれており、悪
影響は生じない。
路を示す電気回路図である。この図５の応用回路３では
フィールドＭＯＳトランジスタ４０として図４の実施の
形態２に示すフィールドＭＯＳトランジスタが用いられ
る。このトランジスタ４０のゲート電極３０はＮチャネ
ルＭＯＳトランジスタ５１、５２間の出力電圧Ｖｏｕｔ
に接続され、そのドレイン電極３２はコントロールロジ
ック回路５５に接続され、Ｖｏｕｔに応じた電圧がコン
トロールロジック回路５５に帰還されるが、この回路で
ＶｏｕｔにインダクタンスＬが接続されている。このイ
ンダクタンスＬによってＶｏｕｔが負電位になると、実
施の形態２で説明した通り、基板２１へ電子の注入が起
こるが、図４の実施の形態２では、トランジスタ４０の
ドレイン領域２６が埋め込み層２３で囲まれており、悪
影響は生じない。
【００３５】実施の形態３．図６はこの発明によるフィ
ールドＭＯＳトランジスタの実施の形態３を示す断面図
である。
ールドＭＯＳトランジスタの実施の形態３を示す断面図
である。
【００３６】この実施の形態３では、エピタキシャル層
２２の島領域２２Ａの下部に、第２導電型、すなわちＮ
型でその不純物濃度の高いＮ＋の埋め込み層３５が形成
されている。この島下部埋め込み層３５は、半導体基板
２１と島領域２２Ａに跨るように形成されそれらに接合
しており、またＰ＋高濃度側分離層２３ａの内周に配置
されているが、この高濃度側分離層２３ａからは離れて
配置されている。この島下部埋め込み層３５の上にそれ
に接合してＰ＋の島下部埋め込み層３６が形成されてい
る。この島下部埋め込み層３６は、実施の形態１、４の
島下部領域２３ｂと同様に、埋め込み層２３の高濃度側
分離層２３ａと同時に形成され、それと同じ不純物分布
を持っており、この島下部埋め込み層３６とフィールド
絶縁膜２９の下面に接合するように、ソース領域２５、
チャネル形成領域２４１、ドレイン領域２６が形成され
ている。ドレイン領域２６は、図４の実施の形態２と同
様に、チャネル形成領域２４１、Ｐウエル２４から離れ
て形成されている。
２２の島領域２２Ａの下部に、第２導電型、すなわちＮ
型でその不純物濃度の高いＮ＋の埋め込み層３５が形成
されている。この島下部埋め込み層３５は、半導体基板
２１と島領域２２Ａに跨るように形成されそれらに接合
しており、またＰ＋高濃度側分離層２３ａの内周に配置
されているが、この高濃度側分離層２３ａからは離れて
配置されている。この島下部埋め込み層３５の上にそれ
に接合してＰ＋の島下部埋め込み層３６が形成されてい
る。この島下部埋め込み層３６は、実施の形態１、４の
島下部領域２３ｂと同様に、埋め込み層２３の高濃度側
分離層２３ａと同時に形成され、それと同じ不純物分布
を持っており、この島下部埋め込み層３６とフィールド
絶縁膜２９の下面に接合するように、ソース領域２５、
チャネル形成領域２４１、ドレイン領域２６が形成され
ている。ドレイン領域２６は、図４の実施の形態２と同
様に、チャネル形成領域２４１、Ｐウエル２４から離れ
て形成されている。
【００３７】この図６の実施の形態３において、Ｎ＋埋
め込み層３５、エピタキシャル層２２の島領域２２Ａと
基板２１との間のｐ−ｎ接合、層３５、２２ＡとＰ＋埋
め込み層２３、３６間のｐ−ｎ接合、および層３５、２
２ＡとＰウエル２４、チャネル形成領域２４１間のｐ−
ｎ接合によって素子耐圧が決まるが、少なくとも基板２
１の電位に比べ、Ｖｄｄ高い電位まで、素子耐圧を確保
できる。
め込み層３５、エピタキシャル層２２の島領域２２Ａと
基板２１との間のｐ−ｎ接合、層３５、２２ＡとＰ＋埋
め込み層２３、３６間のｐ−ｎ接合、および層３５、２
２ＡとＰウエル２４、チャネル形成領域２４１間のｐ−
ｎ接合によって素子耐圧が決まるが、少なくとも基板２
１の電位に比べ、Ｖｄｄ高い電位まで、素子耐圧を確保
できる。
【００３８】Ｎ＋埋め込み層３５は、例えば図４に示し
た他のＮチャネルトランジスタ５２のドレイン６６と同
時に形成できる。
た他のＮチャネルトランジスタ５２のドレイン６６と同
時に形成できる。
【００３９】応用回路４．図７は応用回路４として、実
施の形態３の応用回路を示す電気回路図である。この応
用回路では、実施の形態３に示したフィールドＭＯＳト
ランジスタが、符号７０、８０で示すように一対使用さ
れている。これらのトランジスタ７０、８０の中、電源
側のトランジスタ７０のゲート３０はＶｄｄに、ソース
３１はＶｏｕｔに、またドレイン３２はコントロールロ
ジック５４にそれぞれ接続されている。グランド側のト
ランジスタ８０のゲート３０はＶｏｕｔに、ソース３１
はグランドに、ドレイン３２はコントロールロジック５
５にそれぞれ接続されている。
施の形態３の応用回路を示す電気回路図である。この応
用回路では、実施の形態３に示したフィールドＭＯＳト
ランジスタが、符号７０、８０で示すように一対使用さ
れている。これらのトランジスタ７０、８０の中、電源
側のトランジスタ７０のゲート３０はＶｄｄに、ソース
３１はＶｏｕｔに、またドレイン３２はコントロールロ
ジック５４にそれぞれ接続されている。グランド側のト
ランジスタ８０のゲート３０はＶｏｕｔに、ソース３１
はグランドに、ドレイン３２はコントロールロジック５
５にそれぞれ接続されている。
【００４０】この応用回路において、特に電源側のトラ
ンジスタ７０の各端子には、最大Ｖｄｄの電圧がかかる
が、実施の形態３に示した構成により、この電圧に耐え
ることができる。
ンジスタ７０の各端子には、最大Ｖｄｄの電圧がかかる
が、実施の形態３に示した構成により、この電圧に耐え
ることができる。
【００４１】なお、図２、図３、図５、図７のフィール
ドＭＯＳトランジスタ４０、４０Ａ、７０、８０は、何
れも他のトランジスタ５１、５２などとともに、共通の
半導体基体２０内に構成された半導体集積回路として構
成されるものであるが、これらのフィールドＭＯＳトラ
ンジスタをディスクリート素子として分離して構成する
ことも可能である。
ドＭＯＳトランジスタ４０、４０Ａ、７０、８０は、何
れも他のトランジスタ５１、５２などとともに、共通の
半導体基体２０内に構成された半導体集積回路として構
成されるものであるが、これらのフィールドＭＯＳトラ
ンジスタをディスクリート素子として分離して構成する
ことも可能である。
【００４２】
【発明の効果】以上のようにこの発明によるフィールド
ＭＯＳトランジスタは、チャネル形成領域を低濃度側分
離層とほぼ同じ不純物濃度をもって形成したので、素子
耐圧を大きくすることができ、併せて製造プロセスも簡
単化できる。
ＭＯＳトランジスタは、チャネル形成領域を低濃度側分
離層とほぼ同じ不純物濃度をもって形成したので、素子
耐圧を大きくすることができ、併せて製造プロセスも簡
単化できる。
【００４３】また高濃度側分離層とほぼ同じ不純物濃度
をもった島下部領域を形成し、チャネル形成領域をこの
島下部領域に接合して形成すれば、この島下部領域によ
りバックゲートを効果的に与えることができ、またこの
島下部領域も高濃度側分離層と同時に簡単に形成でき
る。
をもった島下部領域を形成し、チャネル形成領域をこの
島下部領域に接合して形成すれば、この島下部領域によ
りバックゲートを効果的に与えることができ、またこの
島下部領域も高濃度側分離層と同時に簡単に形成でき
る。
【００４４】また高濃度側分離層とほぼ同じ不純物濃度
をもった島下部領域を形成し、チャネル形成領域とソー
ス領域、ドレイン領域をこの島下部領域に接合して形成
すれば、この島下部領域によりバックゲートを効果的に
与えながら、また基板への電子の注入によっても動作に
悪影響を生じる不都合を改善でき、しかもこの島下部領
域も高濃度側分離層と同時に簡単に形成できる。
をもった島下部領域を形成し、チャネル形成領域とソー
ス領域、ドレイン領域をこの島下部領域に接合して形成
すれば、この島下部領域によりバックゲートを効果的に
与えながら、また基板への電子の注入によっても動作に
悪影響を生じる不都合を改善でき、しかもこの島下部領
域も高濃度側分離層と同時に簡単に形成できる。
【００４５】また、エピタキシャル層の島領域の下部
に、第２導電型の島下部埋め込み層を設け、その上に第
１導電型の島下部埋め込み層を設けて、この島下部埋め
込み層に接合するようにチャネル形成領域、ソース領
域、ドレイン領域を形成するものでは、各部の耐圧を改
善でき、また第１導電型の島下部埋め込み層が高濃度側
分離層と、チャネル形成領域が低濃度側分離層とほぼ同
じ不純物濃度を持つようにすれば、製造プロセス上も簡
単化できる。
に、第２導電型の島下部埋め込み層を設け、その上に第
１導電型の島下部埋め込み層を設けて、この島下部埋め
込み層に接合するようにチャネル形成領域、ソース領
域、ドレイン領域を形成するものでは、各部の耐圧を改
善でき、また第１導電型の島下部埋め込み層が高濃度側
分離層と、チャネル形成領域が低濃度側分離層とほぼ同
じ不純物濃度を持つようにすれば、製造プロセス上も簡
単化できる。
【００４６】また、この発明によるフィールドＭＯＳト
ランジスタを組み込んだ半導体集積回路は、フィールド
ＭＯＳトランジスタの素子耐圧の向上に伴い、半導体集
積回路の耐圧向上を図ることができ、併せて製造プロセ
スの簡単化も図ることができる。
ランジスタを組み込んだ半導体集積回路は、フィールド
ＭＯＳトランジスタの素子耐圧の向上に伴い、半導体集
積回路の耐圧向上を図ることができ、併せて製造プロセ
スの簡単化も図ることができる。
【図１】 この発明の実施の形態１を示す断面図。
【図２】 この発明の実施の形態１の応用回路１を示す
電気回路図。
電気回路図。
【図３】 この発明の実施の形態１の応用回路２を示す
電気回路図。
電気回路図。
【図４】 この発明の実施の形態２を示す断面図。
【図５】 この発明の実施の形態２の応用回路３を示す
電気回路図。
電気回路図。
【図６】 この発明の実施の形態３を示す断面図。
【図７】 この発明の実施の形態３の応用回路４を示す
電気回路図。
電気回路図。
【図８】 従来装置の断面図。
２０ 半導体基体、 ２１ 半導体基板、 ２２
エピタキシャル層、２２Ａ 島領域、 ２３ａ 高濃
度側分離層、 ２３ｂ 島下部領域、２４ａ 低濃度
側分離層、 ２４１ チャネル形成領域、 ２５
ソース領域、 ２６ ドレイン領域、 ２９ フィ
ールド絶縁膜、 ３０ ゲート電極、 ３１ ソー
ス電極、 ３２ ドレイン電極、 ４０,４０Ａ,７
０,８０ フィールドＭＯＳトランジスタ。
エピタキシャル層、２２Ａ 島領域、 ２３ａ 高濃
度側分離層、 ２３ｂ 島下部領域、２４ａ 低濃度
側分離層、 ２４１ チャネル形成領域、 ２５
ソース領域、 ２６ ドレイン領域、 ２９ フィ
ールド絶縁膜、 ３０ ゲート電極、 ３１ ソー
ス電極、 ３２ ドレイン電極、 ４０,４０Ａ,７
０,８０ フィールドＭＯＳトランジスタ。
Claims (6)
- 【請求項１】 第１導電型の半導体基板、この半導体基
板上に配置された第２導電型のエピタキシャル層、この
エピタキシャル層上に形成されたフィールド絶縁膜、前
記半導体基板の所定部分上に配置された第１導電型の高
濃度側分離層、この高濃度側分離層上に配置され前記高
濃度側分離層とともに前記エピタキシャル層の島領域を
囲む第１導電型の低濃度側分離層、前記フィールド絶縁
膜の下面に接合するように配置され前記低濃度側分離層
とほぼ同じ不純物濃度を持ったチャネル形成領域、前記
チャネル形成領域の上部の前記フィールド絶縁膜上に配
置されたゲート電極、および前記エピタキシャル層の島
領域内に前記チャネル形成領域を挟んでその両側に配置
された第２導電型のソース領域とドレイン領域を備えた
フィールドＭＯＳトランジスタ。 - 【請求項２】 前記エピタキシャル層の島領域の下部に
延びた島下部領域を有し、この島下部領域が前記高濃度
側分離層とほぼ同じ不純物濃度を持ち、前記チャネル形
成領域がこの島下部領域に接合して形成されている請求
項１記載のフィールドＭＯＳトランジスタ。 - 【請求項３】 前記エピタキシャル層の島領域の下部に
延びた島下部領域を有し、この島下部領域が前記高濃度
側分離層とほぼ同じ不純物濃度を持ち、前記チャネル形
成領域とソース領域とドレイン領域がこの島下部領域に
接合して形成されている請求項１記載のフィールドＭＯ
Ｓトランジスタ。 - 【請求項４】 第１導電型の半導体基板、この半導体基
板上に配置された第２導電型のエピタキシャル層、この
エピタキシャル層上に形成されたフィールド絶縁膜、前
記半導体基板の所定部分上に配置された第１導電型の高
濃度側分離層、この高濃度側分離層上に配置され前記高
濃度側分離層とともに前記エピタキシャル層の島領域を
囲む第１導電型の低濃度側分離層、前記エピタキシャル
層の島領域の下部に配置された第２導電型の島下部埋め
込み層、この第２導電型の島下部埋め込み層上に配置さ
れ前記高濃度側分離層とほぼ同じ不純物濃度を持った第
１導電型の島下部埋め込み層、前記フィールド絶縁膜の
下面と前記第１導電型の島下部埋め込み層とに接合する
ように配置され前記低濃度側分離層とほぼ同じ不純物濃
度を持った第１導電型のチャネル形成領域、前記チャネ
ル形成領域の上部の前記フィールド絶縁膜上に配置され
たゲート電極、および前記第１導電型の島下部埋め込み
層上に前記チャネル形成領域を挟んでその両側に配置さ
れたソース領域とドレイン領域を備えたフィールドＭＯ
Ｓトランジスタ。 - 【請求項５】 前記ソース領域にソース電極が、前記ド
レイン領域にドレイン電極がそれぞれ配置された請求項
１、２、３または４記載のフィールドＭＯＳトランジス
タ。 - 【請求項６】 請求項１乃至５の何れかに記載のフィー
ルドＭＯＳトランジスタを含む半導体集積回路。
Priority Applications (2)
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|---|---|---|---|
| JP2000367211A JP4447768B2 (ja) | 2000-12-01 | 2000-12-01 | フィールドｍｏｓトランジスタおよびそれを含む半導体集積回路 |
| US09/881,805 US6472710B2 (en) | 2000-12-01 | 2001-06-18 | Field MOS transistor and semiconductor integrated circuit including the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000367211A JP4447768B2 (ja) | 2000-12-01 | 2000-12-01 | フィールドｍｏｓトランジスタおよびそれを含む半導体集積回路 |
Publications (2)
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|---|---|
| JP2002170952A true JP2002170952A (ja) | 2002-06-14 |
| JP4447768B2 JP4447768B2 (ja) | 2010-04-07 |
Family
ID=18837675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000367211A Expired - Lifetime JP4447768B2 (ja) | 2000-12-01 | 2000-12-01 | フィールドｍｏｓトランジスタおよびそれを含む半導体集積回路 |
Country Status (2)
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| JP (1) | JP4447768B2 (ja) |
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| US8786021B2 (en) * | 2012-09-04 | 2014-07-22 | Macronix International Co., Ltd. | Semiconductor structure having an active device and method for manufacturing and manipulating the same |
| CN105655328B (zh) * | 2014-11-13 | 2018-08-24 | 旺宏电子股份有限公司 | 有源元件及应用其的半导体元件 |
| TWI567937B (zh) * | 2014-11-14 | 2017-01-21 | 旺宏電子股份有限公司 | 主動元件及應用其之半導體元件 |
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| KR100505619B1 (ko) * | 1998-09-29 | 2005-09-26 | 삼성전자주식회사 | 반도체소자의정전하방전회로,그구조체및그구조체의제조방법 |
| JP4231612B2 (ja) * | 2000-04-26 | 2009-03-04 | 株式会社ルネサステクノロジ | 半導体集積回路 |
-
2000
- 2000-12-01 JP JP2000367211A patent/JP4447768B2/ja not_active Expired - Lifetime
-
2001
- 2001-06-18 US US09/881,805 patent/US6472710B2/en not_active Expired - Lifetime
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| US7692239B2 (en) | 2003-03-10 | 2010-04-06 | Fuji Electric Device Technology Co., Ltd. | MIS-type semiconductor device |
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| JP2009152371A (ja) * | 2007-12-20 | 2009-07-09 | Sharp Corp | 半導体装置及びその製造方法 |
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| CN102856386A (zh) * | 2007-12-20 | 2013-01-02 | 夏普株式会社 | 半导体器件及其制造方法 |
| CN102856386B (zh) * | 2007-12-20 | 2016-06-29 | 夏普株式会社 | 半导体器件及其制造方法 |
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|---|---|
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| US6472710B2 (en) | 2002-10-29 |
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