CN102856386A - 半导体器件及其制造方法 - Google Patents

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Abstract

提供一种半导体器件和其制造方法,该器件能以低成本制造，并且具有低导通电阻和高耐受电压。该半导体器件包括形成在P-型半导体衬底（1）上的N-型阱区(2)，形成在该阱区(2)内的P-型体区(3),形成在该体区(3)内的N-型源区(6),形成在该阱区(2)中与该体区(3)相距一段距离的N-型漏区(8),形成为重叠该体区(3)的一部分的栅绝缘膜(12),形成在该栅绝缘膜(12)上的栅电极(9)和与该体区（3）的底部接触并在该阱区（2）内沿平行于该半导体衬底（1）表面的方向延伸到该漏区（8）下方的区域的P-型掩埋扩散区(4)。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，并且特别涉及LDMOS晶体管(横向双扩散MOS晶体管)及其制造方法。
背景技术
具有像开关式稳压器和DC/DC转换器那样的电路的半导体器件用于各种应用中,因此增加半导体器件的输出电流已经变得有必要了。因此，具有低导通电阻的LDMOS晶体管作为提高输出电流的性能的可能的手段已经引起了人们的注意。
LDMOS晶体管具有这样的构造，其中与形成在半导体衬底表面上的扩散区不同的导电类型的杂质被扩散以便形成新的扩散区并且这些扩散区在横向方向的扩散长度的差被用作有效沟道长度。在该构造中，形成短沟道，因此，该结构适合于降低导通电阻和增加漏的耐受电压，还适合用于各种类型的驱动器，例如LCD驱动器和电源电路，因此在要求高功率和高耐受电压的领域中，LDMOS晶体管已经成为关键器件。
一般来说,LDMOS晶体管的性能由关断时的耐受电压(击穿电压)和导通电阻测量。但是,在这两个要素之间一般存在折衷,并且很难同时获得高的耐受电压和低的导通电阻。因此,多年来人们努力开发两个要素都出色的LDMOS晶体管。
日本未审查专利公开2004-22769号(此后称为公知的文献1)中描述的常规LDMOS晶体管将参考图19在下文描述。图19是示出形成在P型半导体衬底上的N-沟道LDMOS晶体管的结构的示意截面图。
如图19所示，常规的N-沟道LDMOS晶体管100在P-型半导体衬底1内的平面中具有P-型体区3和在与该体区3相距一段距离的位置形成的N-型漂移区5，此外形成高浓度P-型掩埋扩散区4以便与体区3的底部接触。此外,通过注入形成该掩埋扩散区4，注入条件为使得该区掩埋在该漂移区5内。
在体区3中形成具有比体区3更高浓度的P-型体接触区7和N-型源区6，在漂移区5中形成具有比漂移区5更高浓度的N-型漏区8。在漂移区5上形成场氧化膜11,因此漏区8和漂移区5中的有源区是分开的。此外，形成栅绝缘膜12以便覆盖从该漏侧的源区6的末端部分到该源侧的场氧化膜11的末端部分，并且在该栅绝缘膜12和场绝缘膜11的一部分上形成栅电极9。
此外,在源区6和体接触区7上形成源电极6a,以使源区6和体区3通过该源电极6a电连接到相同的电位。同时,在漏区8上形成漏电极8a。
在当普通N-沟道LDMOS晶体管被关断时测量该晶体管的耐受电压的情况下，源电极6a和栅电极9被设定在GND电位，并且在漏电极8a上施加正电压。这时,反偏压被施加在漏区8和源区6上。当反偏压施加在漏和源之间时,耗尽层内的电场在某个电压下变为临界场,因此造成雪崩击穿，并且电流突然开始在漏和源之间流动。此时所施加的电压对应该晶体管的耐受电压值。
图20是示出没有形成图19中所示的掩埋扩散区4的常规LDMOS晶体管的结构的示意截面图。在图20中的常规LDMOS晶体管101中,当反偏压被施加在漏和源之间时,电场集中在漏侧的栅的边缘处(图20中区域A)，这导致耐受电压降低。因此,为了提高耐受电压，缓解栅边缘处的电场就变得重要了。当电场集中在栅边缘附近时，少量的电荷保留在栅绝缘膜中，并且因此存在可靠性方面的问题，因此，为了提高晶体管的可靠性，缓解栅边缘处的电场是重要的。
因此,在图19中所示的常规LDMOS晶体管100中,通过以高能和比在漂移区5中更高浓度的注入来形成并提供掩埋扩散区4,以便和体区3的底部接触并被掩埋在漂移区5内。
在图19所示的结构中,当反偏压被施加在漏和源之间时,耗尽层从P-型掩埋扩散区4和N-型漂移区5相接合的界面延伸。这里,与漂移区5相比,掩埋扩散区4具有更高的浓度,因此,耗尽层容易地向漂移区5延伸,结果,整个漂移区5被充分耗尽。结果，在该表面附近，包括栅边缘(区域A)，电场可以被充分缓解，因此，漂移区5的浓度在保证相同的耐受电压的情况下可以被设定得更高，因此，器件的耐受电压和导通电阻之间的折衷可以被大大减轻。
此外，日本未审查专利公开07-050413号(此后称为公知的文献2)公开了一种使用外延层减轻器件中的耐受电压和导通电阻之间的折衷的方法。图21是示出在公知的文献2中公开的N-沟道LDMOS晶体管的结构的示意截面图。这里,和图19中那些组件相同的组件以相同的符号表示。
在图21中所示的LDMOS晶体管100a具有在P-型半导体衬底1上提供的P-型外延层102和形成在P-型半导体衬底1和P-型外延层102之间界面中的高浓度P-型掩埋扩散区4。
P-型体区3和被形成为在P-型体区3和掩埋扩散区4之间提供良好的电连接的第二P-型扩散区103被提供在P-型外延层102内，此外漂移区5被提供在与平面中的体区3相距一段距离的位置。
此外,与图19所示一样，在体区3内形成N-型源区6和体接触区7，并且在漂移区5内形成N-型漏区8。此外,形成栅绝缘膜12以便覆盖从该漏侧的源区6的末端部分到该源侧的漂移区5的末端部分，并且在栅绝缘膜12上形成栅电极9。
此外,在源区6和体接触区7上形成源电极6a,并且该源区6和该体区3利用该源电极6a电连接到相同的电位。另外,在漏区8上形成漏电极8a，并且在源电极6a和漏电极8a之间形成栅板（gateplate）15。
与图19中LDMOS晶体管100一样，为了缓解栅边缘处的电场（图中A）图21中的LDMOS晶体管100a也具有高浓度P-型掩埋扩散区4。此外,栅板15进一步缓解该电场，因此,在保证相同的耐受电压的情况下漂移区5的浓度可以被设定得更高，因此，器件的耐受电压和导通电阻之间的折衷可以被大大减少。
然而，为了实现在公知的文献1中描述的LDMOS晶体管(图19中晶体管100),需要通过用高能量的注入形成掩埋扩散区4。在这种情况下,产生了下面的问题。
图22A和22B是示出通过用高能量注入P-型杂质离子形成掩埋扩散区4时的结构的示意横截面图。
当为了形成掩埋扩散区4而注入杂质离子时，该注入区覆盖有抗蚀剂，因此仅注入区被暴露而非注入区被掩蔽。图22A示出该覆盖抗蚀剂16的锥角相对于衬底表面为90度的情况，图22B示出该锥角小于90度以致该抗蚀剂16的侧面是倾斜的情况。
在如图22A所示的使用以90度锥角形成的抗蚀剂16作为掩模而进行杂质离子注入的情况下，掩埋扩散区4能够以所希望的深度在遍及整个注入区域的地方均匀地形成。相反，当锥角小于90度时，如图22B中所示，掩埋扩散区4能够以所希望的深度形成在没有形成抗蚀剂16的区域(图中区域G)，同时在抗蚀剂16上形成斜面的区域下方(图中区域H)，掩埋扩散区4形成在比所希望的深度浅的区域。在这样的情况下,如图22B中所示，掩埋扩散区4的一部分(区域H)朝着衬底表面升起。
如上所述,掩埋扩散区4由高浓度P-型杂质扩散区形成。同时,漂移区5由N-型杂质扩散区形成。因此,当掩埋扩散区4的一部分朝着表面升起时,在N-型漂移区5中以近似与衬底表面垂直的方向形成高浓度P-型杂质扩散区，并且该区域变为高阻态。因此,问题产生了，以致当电压施加在栅电极9时,导通特性大大恶化。这里，尽管已经描述了如图22B中所示的锥角小于90度的情况，但即使是在锥角大于90度的情况（即，在以平行于衬底表面的截面区域朝向底部变小的方式形成抗蚀剂16的情况下）也产生同样的问题。
此外，在锥角为90度的情况下，即，在如图22所示的形成抗蚀剂16以使侧面与衬底表面垂直的情况下，掩埋扩散区4不升起,因此,不存在上面所述的问题。然而，这需要在制造过程期间必须将抗蚀剂16的锥角保持稳定在90度，并且为了这样作,要求很多分立控制装置。此外,即使借助这样的控制装置，在有些情况下锥角也不能很长时间保持90度,因此,在图22A中所示结构是不稳定的并且难以实现。
同时，在如图21中那样实现公知的文献2中描述的LDMOS晶体管100a的情况下，提前在半导体衬底1的表面附近注入高浓度杂质离子，因而形成扩散区，此后，生长外延层102以便扩散区被掩埋在外延层102中，由此可以形成掩埋扩散区4。因此，不必要在高能的条件下注入离子来以预定深度形成掩埋扩散区4。因此,不像公知的文献1中的情况,在漂移区5内没有提供由于掩埋扩散区4的升起部分而形成的高电阻。
但是，为了实现公知的文献2中描述的LDMOS晶体管,必须在制造过程期间形成外延层102,因此特别的外延制造单元成为必须，由此，这在成本方面存在不足，以致制造变得更昂贵了。
发明内容
本发明是鉴于上述问题而提出的，并且其目的是提供一种半导体器件和其制造方法,该器件能以低成本制造，并且具有低导通电阻和高耐受电压。
为了达到该目的，根据本发明的半导体器件被表征为第一特征，其包括:形成在第一导电类型的半导体衬底上的第二导电类型的阱区，第二导电类型不同于该第一导电类型；形成在该阱区内的该第一导电类型的体区；形成在该体区内的该第二导电类型的源区；形成在该阱区中距离该体区一段距离的该第二导电类型的漏区；形成重叠该体区的一部分的栅绝缘膜；形成在该栅绝缘膜上的栅电极；和该第一导电类型的掩埋扩散区，其与该体区的底部接触并在该阱区内沿平行于半导体衬底表面的方向延伸到该漏区下方的区域。
在根据本发明的第一特征的该半导体器件的该构造中，形成该第一导电类型的掩埋扩散区以便与该体区的底部接触，因此当施加反偏压时，如常规构造，在包括在栅电极的边缘部分中的表面附近，电场可以被减低。因此，在保证相同的耐受电压的情况下，漂移区5的浓度可以被设定得更高，因此，器件的耐受电压和导通电阻之间的折衷可以被大大减小。
此外，不像在常规构造中那样，形成掩埋扩散区4以便延伸到漏区下方的部分，因此，在为了形成掩埋扩散区而进行离子注入的情况下，甚至是在由于用于掩蔽注入区域之外的其他区域的倾斜的抗蚀剂所导致的该掩埋扩散区的末端部分向上升起的情况下，该末端区域仅在该漏区内升起，因此，该掩埋扩散区的末端部分在该漏区和该源区之间所夹的区域内并不升起。因此，第一导电类型的掩埋扩散区并没有插入形成在漏区和源区之间的第二导电类型的阱区内，因此，相比于现有技术，导通电阻可以被大大降低。
此外，在根据本发明的半导体器件中，导通电阻可以被大大降低而与抗蚀剂的锥角无关，因此，不像现有技术中那样，不需要用于将锥角稳定在90度以便可以降低导通电阻并在长时间内保持导通电阻稳定的控制机理。
除了第一特征,根据本发明的半导体器件还被表征为第二特征，其中，形成体区以便被夹在彼此相距一段距离形成的两个漏区之间。
除了第一特征,根据本发明的半导体器件还被表征为第三特征，其中，该体区形成为环形以便包围该漏区。
除了第三特征,根据本发明的半导体器件还被表征为第四特征，其中，在作为该漏区一部分的电位设置区下方不形成掩埋扩散区。
在形成掩埋扩散区以便将该阱区分成上层和下层的情况下，掩埋扩散区下面的阱区变为浮置状态。此时，当在该漏和源上施加反偏压时，该掩埋扩散区下面的该阱区被固定到与半导体衬底大体相等的电位，并且等电位线分布在该掩埋扩散区和该漏区之间，以致电场集中在这两个区域之间的边界部分中。因此，在该两个区域之间的边界部分中的耐受电压低于栅的边缘部分中的耐受电压的情况下，耐受电压降低了。
相反，在根据本发明的第四特征的半导体器件的构造中，在作为漏区一部分的电位设置区下方没有形成掩埋扩散区，并因此，即使在形成掩埋扩散区以便将该阱区分成上层和下层的情况下，在该掩埋扩散区下面的阱区的电位可以被设定为和漏区相同。因此，即使在施加反偏压的情况下，电场没有集中在该掩埋扩散区和该漏区之间的边界部分中，因此，不会出现上述的问题，这使得获得高的耐受电压成为可能。
除了第三特征，根据本发明的半导体器件被表征为第五特征，其进一步包括形成在漏区下方的第二导电类型的辅助扩散区，该辅助扩散区被电连接到漏区，其中该辅助扩散区的底部比掩埋扩散区的底部更深。
在根据本发明的第五特征的半导体器件的构造中，即使在形成该掩埋扩散区以便将该阱区分成上层和下层的情况下，通过该辅助扩散区，该漏区和该掩埋扩散区下面的该阱区可以被设置为具有相同的电位。因此，即使在形成该掩埋扩散区以便将该阱区分成上层和下层的情况下，当施加反偏压时，电场没有集中在该掩埋扩散区和该漏区之间的边界部分。因此，获得高的耐受电压成为可能。
除了第一到第五特征中的任何一个,根据本发明的半导体器件被表征为第六特征，其进一步包括该阱区内的该第二导电类型的漂移区，该漂移区具有比该阱区更高的浓度，并且与该体区相距一段距离，其中在该漂移区中形成该具有比该漂移区更高的浓度的漏区。
除了第一到第六特征中的任何一个,根据本发明的半导体器件还被表征为第七特征，其中，在体区内形成具有比体区更高的浓度的第一导电类型的体接触区。
为了达到该目的，根据本发明的半导体器件的制造方法即根据本发明的第一到第七特征中的任何一个的半导体器件的制造方法,被表征为第一特征，其包括如下步骤：通过将第二导电类型的杂质离子注入到该半导体衬底中来形成阱区;在阱区形成步骤后，通过将第一导电类型的杂质离子注入到该阱区中来形成体区；在该体区形成步骤后，通过注入第一导电类型的杂质离子来形成掩埋扩散区，以便该掩埋扩散区在将在后续步骤中形成漏区的区域下方延伸；在该掩埋扩散区形成步骤后，形成栅绝缘膜,以便重叠体区的一部分；在该栅绝缘膜上形成栅电极;和在该栅电极形成步骤后，通过将具有比该阱区形成步骤中的杂质离子更高的浓度的第二导电类型的杂质离子注入到体区和阱区内的预定区域中来形成源区和漏区。
依照根据本发明的第一特征的半导体器件的制造方法，形成该掩埋扩散区以便在该漏区下方延伸，因此，可以制造这样的半导体器件，其可获得低的导通电阻和高的耐受电压，并且在制造过程期间保持稳定，而不必考虑当在该掩埋扩散区形成步骤中注入杂质离子时的抗蚀剂的锥角。
除了第一特征，根据本发明的半导体器件的制造方法被表征为第二特征，其中形成漏区的步骤包含通过将该第二导电类型的杂质离子注入到该体区外的阱区来形成彼此相距一定距离的两个漏区,以便该两个漏区将该体区夹在中间。
除了第一特征，根据本发明的半导体器件的制造方法被表征为第三特征，其中体区形成步骤包括通过注入该第一导电类型的杂质离子形成环形体区,以便在由该体区包围的区域中形成非注入区，并且通过将第二导电类型的杂质离子注入到由该体区包围的阱区的一部分中来形成漏区，以便漏区被体区包围。
除了第三特征,根据本发明的半导体器件的制造方法被表征为第四特征，其中形成该掩埋扩散区,以便该掩埋扩散区不在作为将形成漏区的区域的一部分的电位设置区的下方延伸。
依照根据本发明的第四特征的半导体器件的制造方法，即使在形成掩埋扩散区以便将阱区分成上层和下层的情况下，在该掩埋扩散区下面的阱区的电位可以被设定为和漏区相同。因此，即使在施加反偏压的情况下，电场没有集中在该掩埋扩散区和该漏区之间的边界部分，因此，获得高的耐受电压成为可能。
除了第三特征，根据本发明的半导体器件的制造方法被表征为第五特征，其进一步包括在阱区形成步骤之后且在该掩埋扩散区形成步骤之前通过将第二导电类型的杂质离子注入到将形成该漏区的区域下方来形成辅助扩散区，使得该辅助扩散区的底部达到比将形成的掩埋扩散区的底部更深的位置。
依照根据本发明的第五特征的半导体器件的制造方法，通过在注入该第二导电类型的杂质离子的步骤中形成的第二导电类型的杂质扩散区（辅助扩散区），该漏区和该掩埋扩散区下面的该阱区可以被设定为相同的电位，即使在形成该掩埋扩散区以便将该阱区分成上层和下层的情况下也是如此。因此，即使在形成该掩埋扩散区以便将该阱区分成上层和下层的情况下，当施加反偏压时，电场没有集中在该掩埋扩散区和该漏区之间的边界部分。因此，获得高的耐受电压成为可能。
除了第二特征，根据本发明的半导体器件的制造方法被表征为第六特征，其进一步包括在该阱区形成步骤之后且在形成该源区和该漏区的步骤之前，通过注入具有比该阱区形成步骤中的杂质离子更高的浓度的第二导电类型的杂质离子来形成漂移区，以便该漂移区将该体区或将形成该体区的区域夹在中间，其中通过将具有比该漂移区形成步骤中的杂质离子更高的浓度的第二导电类型的杂质离子注入到该漂移区中来形成该漏区。
除了第三到第五特征中的任何一个,根据本发明的半导体器件制造方法还由被表征为第七特征，其进一步包括该在该阱区形成步骤之后且在形成该源区和该漏区的步骤之前，通过注入具有比该阱区形成步骤中使用的杂质离子更高的浓度的第二导电类型的杂质离子来形成漂移区，以便该漂移区被形成为环形的体区或将形成该体区的区域包围，其中通过将具有比该漂移区形成步骤中的杂质离子更高的浓度的第二导电类型的杂质离子注入到该漂移区中来形成该漏区。
除了第一到第七特征中的任何一个,根据本发明的半导体器件制造方法还被表征为第八特征，其进一步包括在该体区形成步骤之后通过将该第一导电类型的杂质离子注入到该体区内的预定区域中来形成体接触区。
在本发明的构造中,在没有形成外延层的情况下可以实现具有低导通电阻和高耐受电压的半导体器件。
附图说明
图1是示出根据本发明的第一实施方式的半导体器件的示意平面图;
图2是示出根据本发明的第一实施方式的半导体器件的一部分的示意平面图和示意截面图;
图3是示出根据本发明的第一实施方式的半导体器件的一部分的示意截面图;
图4是用于说明根据常规方法制造的LDMOS晶体管的导通电阻的示意截面图;
图5是比较根据本发明的半导体器件电学性质和根据常规方法制造的LDMOS晶体管电学性质的曲线;
图6示出在根据本发明的第一实施方式的半导体器件上施加反偏压的情况下的等电位线的状况;
图7A到7E是示出根据本发明的第一实施方式的半导体器件的每个制造步骤中的结构的示意截面图;
图8是示出当制造根据本发明的第一实施方式的半导体器件时依序的制造步骤的流程图;
图9是示出根据本发明的第二实施方式的半导体器件的示意平面图;
图10是示出根据本发明的第二实施方式的半导体器件的一部分的示意平面图和示意截面图;
图11示出在根据本发明的第二实施方式的半导体器件上施加反偏压的情况下的等电位线的状况;
图12A到12E是示出根据本发明的第二实施方式的半导体器件的每个制造步骤中的结构的示意截面图;
图13是示出根据本发明的第三实施方式的半导体器件的示意平面图和示意截面图;
图14示出在根据本发明的第三实施方式的半导体器件上施加反偏压的情况下的等电位线的状况;
图15是示出根据本发明的第四实施方式的半导体器件的示意平面图和示意截面图;
图16示出在根据本发明的第四实施方式的半导体器件上施加反偏压的情况下的等电位线的状况;
图17A到17E示出根据本发明的第四实施方式的半导体器件的每个制造步骤中的结构的示意截面图;
图18是示出当制造根据本发明的第四实施方式的半导体器件时依序的制造步骤的流程图;
图19是示出常规LDMOS晶体管的结构的示意截面图;
图20是示出常规LDMOS晶体管的结构的另一示意截面图;
图21是示出常规LDMOS晶体管的结构的又一示意截面图;和
图22A和22B是示出当形成掩埋扩散区时的常规LDMOS晶体管的结构的示意截面图。
具体实施方式
下面将参考附图描述根据本发明的实施方式的半导体器件(此后称为“本发明的器件”)和其制造方法(此后称为“本发明的方法”)。第一实施方式
将参考图1-8描述根据第一实施方式的本发明的器件和方法(此后偶尔称为″本实施方式″)。
图1是示出根据本实施方式的本发明的半导体器件的示意平面图。此外,图2是示出图1所示本发明的器件的一部分的放大图和示意截面图。这里,截面图示意性的示出该结构,并且图中的尺寸不必和实际尺寸相匹配。在下面的实施方式中也是如此。此外,与图19到图22中的组件相同的组件由贯穿附图的相同的符号表示。
在图1和2中示出的本发明的器件10由P-型半导体衬底1、N-型阱区2、P-型体区3、高浓度P-型掩埋扩散区4、N-型漂移区5、N-型源区6、P-型体接触区7、N-型漏区8、栅电极9、栅绝缘膜12、场氧化膜11、源电极6a、漏电极8a和层间绝缘膜18形成。
如图2的截面图所示，在P-型半导体衬底1上形成N-型阱区2,在N-型阱区2内形成彼此相距一段距离的P-型体区3和N-型漂移区5。此外，以能够使得P-型掩埋扩散区4与体区3的底部接触的深度形成P-型掩埋扩散区4。
在体区3内形成具有比体区3更高浓度的P-型体接触区7和高浓度N-型源区6。此外,在体接触区7和源区6上形成源电极6a,并且该源电极6a把源区6和体区3电连接为相同的电位。
N-型漂移区5由具有比N-型阱区2更高浓度的杂质扩散区形成。此外,在漂移区5内形成具有比该漂移区5更高浓度的N-型漏区8。此外,在这些漏区8上形成漏电极8a。即,在根据本实施方式的本发明的器件10中形成的体区3被彼此相距一定距离形成的漏区8夹在中间。
此外,在漂移区5上形成场氧化膜11,以便把漏区8和有源区隔离。此外，形成栅绝缘膜12以便覆盖从该漏区8侧的源区6的末端部分到该源区6侧的场氧化膜11的末端部分，并且在栅绝缘膜12和场绝缘膜11的一部分上形成栅电极9。
此外,形成层间绝缘膜18,以便覆盖有源区，并且形成源电极6a和漏电极8a,以便穿透该层间绝缘膜18并电连接到源区7和漏区8。
这里,如图2中所示，在本发明的器件10中,形成掩埋扩散区4,以便和体区3的底部接触，并且该掩埋扩散区4在平行于衬底方向上延伸到漏区8下方的区域。图2示出在注入时由形成为锥形的抗蚀剂所导致的末端部分升起的情况，如参考图22B描述的器件。在本发明的器件的构造中，形成掩埋扩散区4的末端部分以便延伸到漏区8下方的区域，因此，即使在注入时形成为锥形的抗蚀剂所导致的末端部分升起的情况下，在位于源区7和漏区8之间的漂移区5内不形成掩埋扩散区4。
图3是示出根据本发明的器件10沿着图2的线L1-L2的结构示意截面图。这里，在本发明的器件10用作开关元件的情况下，处于导通状态的源区6和漏区8之间的导通电阻Ron可由下式1表示，其中电子被引入的MOSFET的沟道电阻为Rch，在栅和漏重叠区域中的电子积累的区域内电阻为Racc，浅掺杂的漂移区5的电阻为Rdrift。
Ron=Rch+Racc+Rdrift(1)
如上面的相关技术所述，当为了形成掩埋扩散区4,用高能P-型杂质离子注入时，如上述那样,在抗蚀剂的锥角不是90度的情况下，掩埋扩散区4的末端部分向上升起。此时，在掩埋扩散区4像在常规LDMOS晶体管100中没有在横向方向延伸到漏区8下方区域的情况下，掩埋扩散区4的升起的末端部分J进入到位于漏区8和源区6之间的漂移区5的内部(见图4)。掩埋扩散区4由高浓度P-型杂质扩散区形成。而漂移区5由N-型杂质扩散区形成，结果，漂移电阻Rdrift的电阻值增加，从而导通电阻Ron增加。
但是，与本发明的器件10中类似，在掩埋扩散区4在横向方向延伸到漏区8下方区域的情况下，即使在抗蚀剂的锥角不是90度的情况下，该掩埋扩散区4的升起的末端部分J比在源区6侧的漏区8的末端部分更靠近漏区8侧。换句话说,在位于漏区8和源区6之间的漂移区5内不形成掩埋扩散区4。因此，漂移电阻Rdrift不增加，结果可以获得比图4中的导通电阻更低的导通电阻。
图5是示出在（a）P-型掩埋扩散区4在N-型漏区8下方延伸的情况下和在（b）P-型掩埋扩散区4没有在N-型漏区8下方延伸的情况下，当源电极6a被设置为GND电位并且在栅电极9和漏电极8a上施以正电压时（当栅为导通时）的电压电流特性。
从图5中的曲线（b）可以看出，在掩埋扩散区4像常规方法那样没有在漏区8下延伸的情况下，当Rdrift增加时漏电流被限制了，特别是在低漏压的电压区域中更是如此。同时,从图5中的曲线（a）可以看出，在掩埋扩散区4像本发明的器件10中那样在漏区8下延伸的情况下，由于Rdrift没有增加，所以导通特性正常。
图6示出在本发明的器件10中的源电极6a和栅电极9被设定为GND电位并且在漏电极8a上施以正电压的情况下的等电位线的一部分。与图19所示的常规构造相似，当施以反偏压时，掩埋扩散区4使耗尽层朝着漂移区5延伸，因此在表面附近（区域A）包括栅边缘的电场可以被明显缓解。从而，在漏区8的浓度保持相同的情况下可以获得更高的耐受电压。相反，在保证相同的耐受电压的情况下，漏区8的浓度能被设定的更高，因此导通电阻可以被进一步降低。
如上所述，当为了形成埋扩散区4而注入杂质离子时，在掩埋扩散区4在漏区8下方延伸的条件下进行离子注入，从而掩埋扩散区4延伸到这些区域，以便在制造过程期间可以获得稳定减小的导通电阻和稳定提高的耐受电压，而不必考虑当注入杂质离子时的抗蚀剂的锥角。
下面将描述根据本实施方式的本发明的器件10的制造过程。图7是示出在根据本发明的方法的本发明的器件10的每个制造步骤中的结构的示意截面图，图7A到7E按顺序示出各步骤。此外,图8是示出根据本实施方式的本发明的方法中的制造步骤的流程图，下面描述的各步骤代表图8中所示流程图中的各步骤。
首先，如图7A所示，在P-型半导体衬底1中注入N-型杂质离子，然后，利用高温驱入（drive-in）通过热扩散形成N-型阱区2(步骤#1)，接着根据公知的LOCOS(硅的局部氧化)方法形成场氧化膜11(步骤#2)。步骤#1中离子注入的条件是用具有例如2MeV或更高的注入能量和1.0x1013/cm2或者更少的剂量注入磷离子。此外,使用用于高能注入的厚抗蚀剂来定义注入杂质的区域，该抗蚀剂被图形化以使用于注入的区域根据例如光学刻蚀技术被开口。
下一步,如图7B中所示,注入P-型杂质离子(例如硼离子),从而形成P-型体区3(步骤#3)。此后，利用抗蚀剂掩模限定P-型掩埋扩散区4的区域，以便该区域能够在将在后续步骤中形成漏区8的区域的下方延伸，并且用高能注入P-型杂质离子，从而形成P-型掩埋扩散区4(步骤#4)。至于用于步骤#4中离子注入的条件是以1MeV或更高的注入能量和1.0x1012/cm2或者更多的剂量注入硼离子。
下一步,如图7C中所示,在与体区3相距一段距离的位置注入N-型杂质离子，从而形成漂移区5(步骤#5)。至于用于步骤#5中离子注入的条件是以300KeV或更高的注入能量和5.0x1011/cm2-5.0x1012/cm2或更多的剂量注入磷离子。为了减少导通电阻而又不降低LDMOS晶体管的耐受电压而形成漂移区5。当实施步骤#5时，形成漂移区5以便把体区3夹在中间。
此后,在阱区2的表面上形成栅绝缘膜12,此外，形成栅电极9以便覆盖从该漂移区5侧的体区3的末端部分到场氧化膜11的一部分(步骤#6)。在用于形成栅电极9的方法中，根据CVD方法形成掺杂有磷的多晶硅膜，并且在多晶硅膜的顶部形成抗蚀剂并且根据光学刻蚀技术图形化该抗蚀剂，此后，根据干法刻蚀技术等处理该多晶硅膜，从而形成栅电极9。
下一步,如图7D中所示,在体区3和漂移区5中注入高浓度N-型杂质离子(例如磷离子或者砷离子),以便在体区3和漂移区5内分别形成源区6和漏区8(步骤#7)。此外,在体区3中注入高浓度P-型杂质离子(例如硼离子)从而形成P-型体接触区7(步骤#8)。当实施步骤#7时,形成漏区8以便将源区6夹在中间。
下一步,如图7E中所示,根据例如常压CVD(化学气相沉积)方法在表面上形成层间绝缘膜18，此后，实施平坦化工艺，以使该表面的高度差异变得更小(步骤#9)。此后,在栅电极9、漏区8、源区6和体接触区7上的层间绝缘膜18上实施接触刻蚀，从而建立相应的开口(步骤#10)。此后,根据例如溅射方法生长导电材料膜(例如铝膜)，此后,通过光学刻蚀和干法刻蚀图形化该膜，从而形成金属电极(6a和8a)(步骤#11)。通过上述步骤能够实现本发明的器件10。
如上所述，形成P-型掩埋扩散区4以便延伸到N-型漏区8，因此可以制造这样的半导体器件，其在制造过程中导通电阻稳定地降低，耐受电压稳定地提高，而与在步骤#4中用高能注入杂质离子时的抗蚀剂的锥角无关。
第二实施方式
将参考图9-12描述根据第二实施方式(此后称为″本实施方式″)的本发明的器件和方法。
图9是示出根据本实施方式的本发明的器件的示意平面图。此外,图10是示出图9所示本发明的器件的一部分的放大图和示意截面图。这里,与第一实施方式中的部件相同的部件由相同的符号表示，因此此处不再给出其描述。
如图9和10所示，根据本实施方式的本发明的器件10a不同于第一实施方式之处在于形成体区3以包围漏区8。其余的构造与第一实施例中的构造相似。
本实施方式所具有的构造为在中心部分形成漏区8，在其外围部分形成体区3。此外，与第一实施方式中的相似，形成P-型掩埋扩散区4以便与体区3的底部接触，并且P-型掩埋扩散区4延伸到漏区8下方的区域。在本实施方式中，形成掩埋扩散区4以便完全覆盖形成在中心部分的漏区8下方的区域。
图11示出在本发明的器件10a中的源电极6a和栅电极9被设定为GND电位并且在漏电极8a上施以正电压的情况下的等电位线的一部分。与根据第一实施方式的本发明的器件10相似，当施加反偏压时，掩埋扩散区4可以使耗尽层朝着漂移区5延伸，以便在表面附近（区域A）包括栅的边缘的电场可以被充分缓解。从而，在漏区8的浓度保持相同的情况下可以获得更高的耐受电压。相反，在保证相同的耐受电压的情况下，漏区8的浓度能被设定的更高，因此导通电阻可以被进一步降低。
即，在本实施方式中，当为了形成埋扩散区4而注入杂质离子时，在掩埋扩散区4在漏区8下方延伸的条件下进行离子注入，从而掩埋扩散区4延伸到该区域，因此，在制造过程期间可以获得稳定减小的导通电阻和稳定提高的耐受电压，而不必考虑当注入杂质离子时的抗蚀剂的锥角。
下面将描述根据本实施方式的本发明的器件10a的制造过程。图12A到12E是示出在根据本发明的方法的本发明的器件10a的每个制造步骤中的结构的示意截面图，图12A到12E按顺序示出各步骤。
除了离子注入的区域不同外，根据本实施方式的本发明的方法与根据第一实施方式的本发明的方法相同。此后，与根据第一实施方式的工艺步骤相同的步骤使用相同的符号表示，并且简化其描述。
首先，如图12A所示，在P-型半导体衬底1中注入N-型杂质离子，然后，利用高温驱入通过热扩散形成N-型阱区2(步骤#1)，接着根据公知的LOCOS方法形成场氧化膜11(步骤#2)。
下一步,如图12B中所示,通过注入P-型杂质离子(例如硼离子)形成P-型体区3(步骤#3)。此时，通过使用抗蚀剂掩模限定用作体区3的区域进行离子注入以形成环形的体区3。此后，由抗蚀剂掩模定义用作P-型掩埋扩散区4的区域，以便该区域能够在将在后续步骤中形成漏区8的区域的下方延伸，并且用高能注入P-型杂质离子，从而形成P-型掩埋扩散区4(步骤#4)。此时，形成掩埋扩散区4以便从形成为环形的体区3的底部延伸到被体区3包围的区域。这里，在本实施方式中，通过使用抗蚀剂掩模限定用作掩埋扩散区4的区域进行离子注入以使掩埋扩散区4完全占据由体区3所包围的区域的内部。
下一步,如图12C中所示,在与体区3相距一段距离的位置注入N-型杂质离子，从而形成漂移区5(步骤#5)。具体地，在由形成为环形的体区3所包围的内部区域的一部分中注入N-型杂质离子。当实施步骤#5时，形成漂移区5以便被体区3包围。此后,在阱区2的表面上形成栅绝缘膜12,此外，形成栅电极9以便覆盖从该漂移区5侧的体区3的末端部分到场氧化膜11的一部分(步骤#6)。
下一步,如图12D中所示,向体区3和漂移区5注入高浓度N-型杂质离子(例如磷离子或者砷离子),以便在体区3和漂移区5内分别形成源区6和漏区8(步骤#7)。此外,在体区3中注入高浓度P-型杂质离子(例如硼离子)从而形成P-型体接触区7(步骤#8)。当实施步骤#7时,形成漏区8以便被以环形形成的源区7包围。
下一步,如图12E中所示,根据例如常压CVD(化学气相沉积)方法在表面上形成层间绝缘膜18，此后，实施平坦化工艺，以使该表面的高度差异变得更小(步骤#9)。此后,在栅电极9、漏区8、源区6和体接触区7上的层间绝缘膜18上实施接触刻蚀，从而建立相应的开口(步骤#10)。此后,根据例如溅射方法生长导电材料膜(例如铝膜)，接着,通过光学刻蚀和干法刻蚀图形化该膜，从而形成金属电极(6a和8a)(步骤#11)。通过上述步骤能够获得本发明的器件10。
如上所述，形成掩埋扩散区4以便从形成为环形的体区3的底部延伸到在由环形体区3包围的区域中形成的漏区8的下方的部分，因此可以制造这样的半导体器件，其在制造过程中导通电阻稳定地降低，耐受电压稳定地提高，而与在步骤#4中用高能注入杂质离子时的抗蚀剂的锥角无关。
第三实施方式
将参考图13和14描述根据第三实施方式的本发明的器件和方法(此后称为″本实施方式″)。
图13是示出根据本实施方式的本发明的器件的示意平面图和示意截面图。这里,与第一、第二实施方式中的部件相同的部件由相同的符号表示，因此此处不再给出其描述。
如图13所示，根据本实施方式的本发明的器件10b以体区3包围漏区8的方式形成，如根据第二实施方式的本发明的器件10a中的那样。此外，象在第二实施方式中那样，形成P-型掩埋扩散区4以便与体区3的底部接触，并且P-型掩埋扩散区4延伸到漏区8下方的区域。此外，不同于第二实施方式，存在在漏区8的一部分20的下方没有形成掩埋扩散区4的区域（此后称为“电位设定区20”）。
如根据第二实施方式的本发明的器件10a中那样（见图10），当掩埋扩散区4延伸以便完全覆盖漏区8的底部时，掩埋扩散区4下面的阱区2（区域E）与掩埋扩散区4上部的阱区2（区域D）电隔离，因此，区域E变为浮置电位。
因此，如图11所示，当在根据第二实施方式的本发明的器件10a中的源电极6a和栅电极9被设定为GND电位并且在漏电极8a上施以正电压时，区域E的电位被固定在GND电位，其与半导体衬底1的电位大致相等，因此，所有的等电位线分布在掩埋扩散区4和漏区8之间。因此,虽然在栅的边缘（区域A）电场集中能被减轻，但是电场集中在掩埋扩散区4和漏区8之间的边界部分(区域B)。
因此,在一些情况下，取决于漂移区5的浓度分布，由区域B所确定的耐受电压比由区域A所确定的耐受电压低，因此耐受电压降低了
在根据本实施方式的本发明的器件10b中,对上述情况采取措施。即，本实施方式的特征在于：没有形成掩埋扩散区4的区域被提供在作为漏区8一部分的电位设置区域20的下方，因此掩埋扩散区4下面的阱区2(区域E)的电位可以被设定为同漏区8相同的电位。
图14示出在根据本实施方式的本发明的器件10b中源电极6a和栅电极9被设定为GND电位并且在漏电极8a上施以正电压的情况下等电位线的一部分。如图14所示，区域E的电位与漏电极8a的电位相同，因此，电场没有集中在掩埋扩散区4和漏区8之间的边界部分，这不像在根据图11中所示的第二实施方式的本发明的器件10a中的电位分布。因此，该器件的耐受电压作为整体不由掩埋扩散区4和漏区8之间的边界部分中的耐受电压的状况决定，因此，可以实现具有比第二实施方式更高耐受电压的半导体器件。
这里，在本实施方式中，不像第二实施方式，在漏区8下方的区域的一部分中不形成掩埋扩散区4。因此，可以假定掩埋扩散区4的末端部分延伸进漂移区5中，这取决于当为了形成掩埋扩散区4而进行离子注入时的抗蚀剂的锥角。在该情况下，漂移电阻Rdrift在该区内局部增加。但是,没有形成掩埋扩散区4的区域被提供在漏区8的下方，使得以将掩埋扩散区4夹在中间的方式在该掩埋扩散区4的上方及下方形成的阱区2被电连接到相同的电位。即，可以在漏区8下方的区域的一部分内局部形成没有形成掩埋扩散区4的区域，或者换句话说，可以如第二实施方式中那样在漏区8下方的大多数区域内形成掩埋扩散区4。
在该情况下,漂移电阻Rdrift仅在该区域的一小部分内增加，并且相比于第一和第二实施方式，导通电阻Ron作为整体相比于常规构造可以被大大降低。因此,在本实施方式中,在制造过程期间可以获得稳定减小的导通电阻和稳定提高的耐受电压，而不必考虑当注入杂质离子时的抗蚀剂的锥角。
这里,除了当在步骤#4中注入离子时用于抗蚀剂掩模的区域不同外，根据本实施方式的本发明的方法与根据第二实施方式的本发明的方法相同，因此，这里将不再给出其描述。在本实施方式中，形成抗蚀剂掩模以便非注入区域被提供在将在步骤#4中形成漏区8的区域下方的区域的一部分中，在这种状况下用高能注入P-型杂质离子，因此，形成P-型掩埋扩散区4。结果，在后面的制造步骤中，没有形成掩埋扩散区4的区域被形成在本发明的器件10b中的漏区8下方的区域的一部分中。因此，形成在该掩埋扩散区4的上方及下方从而将掩埋扩散区4夹在中间的阱区2被电连接为相同的电位，从而防止了掩埋扩散区4下面的阱区2变为浮置的状态，因此可以防止电场变得集中在掩埋扩散区4和漏区8之间的边界部分中。
此外，象在第二实施方式中那样，形成掩埋扩散区4以便从形成为环形的体区3的底部延伸到在由环形体区3包围的区域中形成的漏区8下方的部分，因此，可以制造这样的半导体器件，其在制造过程期间导通电阻稳定地降低，耐受电压稳定地提高，而不必考虑当在步骤#4中用高能注入杂质离子时的抗蚀剂的锥角。
第四实施方式
将参考图15到18描述根据第四实施方式的本发明的器件和方法(此后称为″本实施方式″)。
图15是示出根据本实施方式的本发明的器件的示意平面图和示意截面图。这里,与第一到第三实施方式中的部件相同的部件由相同的符号表示，因此此处不再给出其描述。
如图15所示，形成根据本实施方式的本发明的器件10c以使体区3包围漏区8，如根据第二实施方式的本发明的器件10a中的那样。此外，象在第二实施方式中那样，形成P-型掩埋扩散区4以便与体区3的底部接触，并且P-型掩埋扩散区4延伸到漏区8下方的区域。此外，类似于第三实施方式，存在于漏区8的一部分的下方没有形成掩埋扩散区4的区域。
在本实施方式的情况下,存在具有比漏区8的一部分的下方的P-型掩埋扩散区4更高浓度的N-型辅助扩散区13。此外,形成该辅助扩散区13以便连接漂移区5和在掩埋扩散区4下面的阱区2,因此,形成在掩埋扩散区4的上面及下面以便把掩埋扩散区4夹在中间的阱区2被连接到相同的电位。
图16示出在根据本实施方式的本发明的器件10c中源电极6a和栅电极9被设定为GND电位并且在漏电极8a上施以正电压的情况下的等电位线的一部分。如图16所示，区域E的电位与漏电极8a的电位相同，因此，不同于在根据图11中所示的第二实施方式的本发明的器件10a中的电位分布，电场没有集中在掩埋扩散区4和漏区8之间的边界部分中。因此，象根据第三实施方式的本发明的器件10b中的那样，该器件的耐受电压作为整体不由掩埋扩散区4和漏区8之间的边界部分中的耐受电压的状况决定，因此，可以实现具有比第二实施方式更高耐受电压的半导体器件。
在如图15所示的根据本实施方式的本发明的器件10c中，形成高浓度N-型辅助扩散区13以便穿透P-型掩埋扩散区4。形成该辅助扩散区13以便从漂移区5连续,因此，该漂移区由N-型区域形成，而该N-型区域由辅助扩散区13和漂移区5形成。因此，掩埋扩散区4的末端部分延伸进辅助扩散区13，因此,在漂移区内(即，漂移电阻Rdrift)的电阻部分增加。
但是在本实施方式中,如第三实施方式，为了将形成在掩埋扩散区4的上方及下方以将掩埋扩散区4夹在中间的阱区2电连接到相同的电位，而形成辅助扩散区13。即，辅助扩散区13可以定位在漏区8下方的区域的一部分中，或者换句话说，可以如第二实施方式中那样在漏区8下方的大多数部分内形成掩埋扩散区4。
在该情况下,漂移电阻Rdrift仅在该区域的一小部分内增加，因此，相比于常规结构，导通电阻Ron作为整体可以被大大降低，就像在第三实施方式中那样。因此,在本实施方式中,在制造过程期间可以获得稳定减小的导通电阻和稳定提高的耐受电压，而不必考虑当注入杂质离子时抗蚀剂的锥角。
下面将描述根据本实施方式的本发明的器件10c的制造过程。图17A到17E是示出在根据本发明的方法的本发明的器件10c的制造中每个步骤中的结构的示意截面图，并且图17A到17E按顺序示出各步骤。此外,图18是示出根据本实施方式的本发明的方法的制造工艺的流程图，下面描述的各步骤代表图18中所示流程图的各步骤。这里，除了形成辅助扩散区13外，根据本实施方式的本发明的方法与根据第二实施方式的本发明的方法相同，因此，与根据第二实施方式的工艺步骤相同的步骤使用相同的符号表示，并且简化其描述。
首先，如图17A所示，在P-型半导体衬底1中注入N-型杂质离子，然后，利用高温驱入通过热扩散形成N-型阱2(步骤#1)，此后，在将在后续步骤中形成漏区8的区域下方的区域中注入1.0x1013/cm2或者更高的磷离子，注入的条件是使该底部位于比将在后续步骤，例如（步骤#21）中形成的掩埋扩散区4更深的位置。此后,根据公知的LOCOS方法形成场氧化膜11(步骤#2)。当在步骤#2中形成LOCOS时,在步骤#21中注入的杂质离子通过热扩散进行扩散,以便在所希望的区域中形成辅助扩散区13。
下一步,如图17B中所示,注入P-型杂质离子(例如硼离子),从而形成P-型体区3(步骤#3)。此时，通过使用抗蚀剂掩模限定用于体区3的区域来进行离子注入以形成环形的体区3。此后，通过使用抗蚀剂掩模限定用于P-型掩埋扩散区4的区域来用高能注入P-型杂质离子，以便该区域能够在将在后续步骤中形成漏区8的区域的下方延伸，从而形成P-型掩埋扩散区4(步骤#4)。用于步骤#4中离子注入的条件例如是用1MeV或更高的注入能量和1.0x1012/cm2或者更多的剂量注入的硼离子。此时,形成掩埋扩散区4以便从形成为环形的体区3的底部延伸到由体区3包围的区域。这里，在步骤#4中以比步骤#21中少的剂量注入离子。
在本实施方式的步骤#21中提前形成具有比P-型掩埋扩散区4更高浓度的N-型辅助扩散区13，因此，即使在形成该掩埋扩散区4后，由于通过该辅助扩散区13的连接，形成在掩埋扩散区4上方和下方以便将该掩埋扩散区4夹在中间的阱区2具有相同的电位。
下一步,如图17C中所示,在与体区3相距一段距离的位置注入N-型杂质离子，从而形成漂移区5(步骤#5)。具体地，在由形成为环形的体区3包围的内部区域的一部分中注入N-型杂质离子。当实施步骤#5时，形成漂移区5以便被体区3包围。这时，形成漂移区5以便连接到提前形成的辅助扩散区13。
此后,在阱区2的表面上形成栅绝缘膜12,此外，形成栅电极9以便覆盖从体区3漂移区5侧的末端部分到场氧化膜11的一部分(步骤#6)。
下一步,如图17D中所示,在体区3和漂移区5中注入高浓度N-型杂质离子(例如磷离子或者砷离子),以便在体区3和漂移区5内分别形成源区6和漏区8(步骤#7)。此外,在体区3中注入高浓度P-型杂质离子(例如硼离子)从而形成P-型体接触区7(步骤#8)。当实施步骤#7时,形成漏区8以便被形成为环形的源区7包围。这时，漏区8、漂移区5、辅助扩散区13和在掩埋扩散区2下面的阱区2彼此电连接以便具有相同的电位。
下一步,如图17E中所示,根据例如常压CVD方法在表面上形成层间绝缘膜18，此后，实施平坦化工艺，以使该表面的高度差异变得更小(步骤#9)。此后,在栅电极9、漏区8、源区6和体接触区7上的层间绝缘膜18上实施接触刻蚀，从而建立相应的开口(步骤#10)。此后,根据例如溅射方法形成导电材料膜(例如铝膜)，接着,通过光学刻蚀和干法刻蚀图形化该膜，从而形成金属电极(6a和8a)(步骤#11)。通过上述步骤能够获得本发明的器件10c。
如上所述，形成掩埋扩散区4以便从形成为环形的体区3的底部延伸到在由环形体区3包围的区域中形成的漏区8下方的部分，因此可以制造这样的半导体器件，其在制造过程中导通电阻稳定地降低，耐受电压稳定地提高，而不必考虑当在步骤#4中用高能注入杂质离子时的抗蚀剂的锥角。此外，在漏区8下方的部分中形成辅助扩散区13以便从漂移区5延伸到比掩埋扩散区4更深的位置，因此，形成在该掩埋扩散区4上方和下方以便将该掩埋扩散区4夹在中间的阱区2被电连接到相同的电位。结果，电场不集中在掩埋扩散区4和漏区8之间的边界部分中，因此，该器件的耐受电压作为整体不由掩埋扩散区4和漏区8之间的边界部分中的耐受电压的状况决定，因此，可以实现具有比第二实施方式更高耐受电压的半导体器件。
其它实施方式
下面将描述其它实施方式。
(1)虽然在各实施方式中,形成N-型漂移区5,为了降低LDMOS的导通电阻,该区是扩散区，显然在没有N-型漂移区5的情况下可以获得本发明的效果。这里，为了进一步降低导通电阻Ron，如上所述，优选地形成漂移区5。
(2)虽然在各实施方式中,在P-型半导体衬底上形成具有P-型体区和N-型源和漏区的N-沟道型LDMOS晶体管,但是也能够通过转换极性以相同的方式获得具有相同效果的P-沟道型LDMOS晶体管。
(3)可以修改该实施方式以便具有如图21所示的结构，即导电栅板15被提供在栅电极9上的层间绝缘膜18上。
(4)虽然在第一实施方式中，形成漂移区5以便将体区3夹在中间，但是可以形成漂移区5以便包围体区3的外围。此时，也可以形成漏区8以便包围体区3的外围。
另外，虽然在第二到第四实施方式中，形成源区6以便包围漏区8，但是可以彼此相距一段距离形成源区6以便将漏区8夹在中间。在这种情况下，可以通过在更高层中的布线层电连接该两个源区6。
（5）虽然在第一实施方式中，形成源电极6a以便与源区6和体接触区7两个区域接触，但是可以在该构造中提供分开连接到该两个区域的电极。

Claims (12)

1. 一种半导体器件，包括:
通过在第一导电类型的半导体衬底的上层中进行离子注入而形成的第二导电类型的阱区，该第二导电类型不同于该第一导电类型；
形成在该阱区内的该第一导电类型的体区；
形成在该体区内的该第二导电类型的源区；
形成在该阱区中与该体区相距一段距离的该第二导电类型的漏区；
形成为重叠该体区的一部分的栅绝缘膜；
形成在该栅绝缘膜上的栅电极；和
该第一导电类型的掩埋扩散区，该掩埋扩散区通过用高能离子注入比漏区更深地形成，该掩埋扩散区与该体区的底部接触并在该阱区内平行于该半导体衬底表面的方向延伸到该漏区下方的区域,其中
该体区被形成为夹在彼此相距一段距离形成的两个漏区之间。
2. 根据权利要求1的半导体器件，其中
在作为该漏区一部分的电位设置区下方不形成该掩埋扩散区。
3. 根据权利要求1的半导体器件，进一步包括
形成在该漏区下方的该第二导电类型的辅助扩散区，该辅助扩散区被电连接到该漏区，其中
辅助扩散区的底部比该掩埋扩散区的底部更深。
4. 根据权利要求1到3的任何一个的半导体器件，进一步包括
在该阱区内的第二导电类型的漂移区,该漂移区具有比该阱区更高的浓度，并且与该体区相距一段距离，其中
在该漂移区中形成具有比该漂移区更高的浓度的漏区。
5. 根据权利要求1到3的任何一个的半导体器件，其中
在该体区内形成具有比该体区更高的浓度的第一导电类型的体接触区。
6. 根据权利要求1到3的任何一个的半导体器件，其中该掩埋扩散区的末端部分向上升起。
7. 一种半导体器件制造方法，该半导体器件为根据权利要求1的半导体器件,该方法包括如下步骤:
通过将第二导电类型的杂质离子注入到半导体衬底中来形成阱区;
在该阱区形成步骤后，通过将第一导电类型的杂质离子注入到该阱区中来形成体区；
在该体区形成步骤后，通过注入第一导电类型的杂质离子来形成掩埋扩散区，以便该掩埋扩散区在将在后续步骤中形成的漏区的区域下方延伸；
在该掩埋扩散区形成步骤后，形成栅绝缘膜,以便重叠该体区的一部分；
在该栅绝缘膜上形成栅电极;和
在该栅电极形成步骤后，通过将具有比该阱区形成步骤中的杂质离子更高浓度的该第二导电类型的杂质离子注入到该体区和该阱区内的预定区域中来形成源区和漏区。
8. 根据权利要求7的制造方法，其中
形成漏区的步骤包含通过将第二导电类型的杂质离子注入到体区外部的该阱区中来形成彼此相距一段距离的两个漏区,以便该两个漏区将该体区夹在中间。
9. 根据权利要求7的制造方法，其中
形成该掩埋扩散区,以便该掩埋扩散区不在作为将形成漏区的区域的一部分的电位设置区的下方延伸。
10. 根据权利要求7的制造方法，进一步包括在该阱区形成步骤之后且在该掩埋扩散区形成步骤之前，
通过将第二导电类型的杂质离子注入到将形成漏区的区域下方来形成辅助扩散区，使得该辅助扩散区的底部达到比将形成的掩埋扩散区的底部更深的位置。
11. 根据权利要求8的制造方法，进一步包括
在该阱区形成步骤之后且在形成源区和漏区的步骤之前，通过注入具有比阱区形成步骤中的杂质离子更高的浓度的第二导电类型的杂质离子来形成漂移区，以便该漂移区将该体区或将形成体区的区域夹在中间，其中，
通过将具有比漂移区形成步骤中的杂质离子更高的浓度的第二导电类型的杂质离子注入到该漂移区中来形成漏区。
12. 根据权利要求7到11的任何一个的制造方法，进一步包括
在体区形成步骤之后通过将第一导电类型的杂质离子注入到体区内的预定区域中来形成体接触区。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110176486A (zh) * 2018-02-19 2019-08-27 新加坡商格罗方德半导体私人有限公司 低导通电阻的高电压金属氧化物半导体晶体管
CN110581069A (zh) * 2018-06-11 2019-12-17 爱思开海力士系统集成电路有限公司 制造高压半导体器件的方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010278312A (ja) * 2009-05-29 2010-12-09 Sanyo Electric Co Ltd 半導体装置
JP2011100847A (ja) * 2009-11-05 2011-05-19 Sharp Corp 半導体装置及びその製造方法
CN102088031B (zh) * 2009-12-03 2013-04-17 无锡华润上华半导体有限公司 Nldmos器件及其制造方法
US8704312B2 (en) 2010-01-05 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage devices and methods of forming the high voltage devices
CN101789041A (zh) * 2010-01-28 2010-07-28 上海宏力半导体制造有限公司 一种可提高布图效率和集成度的器件版图
CN102005480B (zh) * 2010-10-28 2012-05-09 电子科技大学 一种高压低导通电阻ldmos器件及其制造方法
CN102487011B (zh) * 2010-12-03 2014-02-26 上海华虹宏力半导体制造有限公司 横向扩散金-氧-半场效应器件的低压倒置阱注入方法
TWI451572B (zh) * 2011-01-26 2014-09-01 Richtek Technology Corp 雙擴散金屬氧化物半導體元件及其製造方法
TWI463661B (zh) * 2011-03-16 2014-12-01 Richtek Technology Corp 高壓元件及其製造方法
JP5964091B2 (ja) * 2012-03-12 2016-08-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8546875B1 (en) * 2012-03-14 2013-10-01 Infineon Technologies Austria Ag Vertical transistor having edge termination structure
JP5973824B2 (ja) * 2012-07-25 2016-08-23 旭化成エレクトロニクス株式会社 電界効果トランジスタ及び半導体装置
US8928095B2 (en) * 2013-03-13 2015-01-06 Macronix International Co., Ltd. Semiconductor device having reduced leakage current at breakdown and method of fabricating thereof
JP6415198B2 (ja) 2013-09-12 2018-10-31 キヤノン株式会社 カートリッジ
CN104600111A (zh) * 2013-10-31 2015-05-06 上海华虹宏力半导体制造有限公司 Ldmos器件
CN104701372B (zh) * 2013-12-06 2017-10-27 无锡华润上华科技有限公司 横向扩散金属氧化物半导体器件及其制造方法
CN104733527A (zh) * 2013-12-23 2015-06-24 上海华虹宏力半导体制造有限公司 耐压40伏特以上的ldmos器件的结构
US9312348B2 (en) * 2014-02-14 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Ultra high voltage semiconductor device with electrostatic discharge capabilities
JP6455023B2 (ja) * 2014-08-27 2019-01-23 セイコーエプソン株式会社 半導体装置及びその製造方法
KR102164721B1 (ko) * 2014-11-19 2020-10-13 삼성전자 주식회사 반도체 장치
KR102177431B1 (ko) 2014-12-23 2020-11-11 주식회사 키 파운드리 반도체 소자
JP6363542B2 (ja) * 2015-03-17 2018-07-25 株式会社日立製作所 半導体装置、半導体装置の製造方法および回路システム
JP6704789B2 (ja) * 2016-05-24 2020-06-03 ローム株式会社 半導体装置
JP6740831B2 (ja) * 2016-09-14 2020-08-19 富士電機株式会社 半導体装置
JP7157691B2 (ja) 2019-03-20 2022-10-20 株式会社東芝 半導体装置
CN112909091A (zh) * 2021-01-14 2021-06-04 杰华特微电子（杭州）有限公司 横向双扩散晶体管及其制造方法
CN113990942B (zh) * 2021-12-28 2022-04-15 北京芯可鉴科技有限公司 圆形对称结构的ldmos器件及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020060341A1 (en) * 2000-11-21 2002-05-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
JP2002170952A (ja) * 2000-12-01 2002-06-14 Mitsubishi Electric Corp フィールドｍｏｓトランジスタおよびそれを含む半導体集積回路
US20050199951A1 (en) * 2003-07-25 2005-09-15 Akira Shimizu Semiconductor device, method for manufacturing the semiconductor device, and integrated circuit including the semiconductor device
CN1832174A (zh) * 2005-02-24 2006-09-13 三洋电机株式会社 半导体装置
JP3875460B2 (ja) * 2000-07-06 2007-01-31 株式会社東芝 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5374843A (en) 1991-05-06 1994-12-20 Silinconix, Inc. Lightly-doped drain MOSFET with improved breakdown characteristics
JP2746175B2 (ja) * 1995-02-28 1998-04-28 日本電気株式会社 高耐圧半導体装置
JP3400301B2 (ja) * 1997-03-17 2003-04-28 株式会社東芝 高耐圧半導体装置
JP3308505B2 (ja) * 1999-04-19 2002-07-29 セイコーインスツルメンツ株式会社 半導体装置
KR100859701B1 (ko) * 2002-02-23 2008-09-23 페어차일드코리아반도체 주식회사 고전압 수평형 디모스 트랜지스터 및 그 제조 방법
JP3642768B2 (ja) 2002-06-17 2005-04-27 沖電気工業株式会社 横型高耐圧半導体装置
JP3768198B2 (ja) * 2003-03-18 2006-04-19 株式会社リコー 半導体装置
JP2005129561A (ja) * 2003-10-21 2005-05-19 Sharp Corp 半導体装置及びその製造方法、ｃｍｏｓ型レギュレータ、電子機器
US7109562B2 (en) * 2005-02-07 2006-09-19 Leadtrend Technology Corp. High voltage laterally double-diffused metal oxide semiconductor
JP2007049039A (ja) * 2005-08-11 2007-02-22 Toshiba Corp 半導体装置
JP2007088334A (ja) * 2005-09-26 2007-04-05 Rohm Co Ltd 半導体装置およびその製造方法
JP4714038B2 (ja) 2006-02-24 2011-06-29 株式会社東芝 画像の高解像度化方法及び装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3875460B2 (ja) * 2000-07-06 2007-01-31 株式会社東芝 半導体装置
US20020060341A1 (en) * 2000-11-21 2002-05-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
JP2002170952A (ja) * 2000-12-01 2002-06-14 Mitsubishi Electric Corp フィールドｍｏｓトランジスタおよびそれを含む半導体集積回路
US20050199951A1 (en) * 2003-07-25 2005-09-15 Akira Shimizu Semiconductor device, method for manufacturing the semiconductor device, and integrated circuit including the semiconductor device
CN1832174A (zh) * 2005-02-24 2006-09-13 三洋电机株式会社 半导体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110176486A (zh) * 2018-02-19 2019-08-27 新加坡商格罗方德半导体私人有限公司 低导通电阻的高电压金属氧化物半导体晶体管
CN110176486B (zh) * 2018-02-19 2022-06-21 新加坡商格罗方德半导体私人有限公司 低导通电阻的高电压金属氧化物半导体晶体管
CN110581069A (zh) * 2018-06-11 2019-12-17 爱思开海力士系统集成电路有限公司 制造高压半导体器件的方法

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