JP6740831B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来、パワー半導体素子の高信頼化、小型化および低コスト化を目的として、縦型パワー半導体素子と、この縦型パワー半導体素子の制御・保護回路用の横型半導体素子と、を同一の半導体基体（半導体チップ）に搭載したパワーＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：集積回路）半導体装置が公知である（例えば、下記特許文献１，２、非特許文献１参照。）。
例えば、パワーＩＣ半導体装置が車載用ハイサイドパワーＩＣである場合、ｎ型の半導体基板上には、出力段用の縦型のｎチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）と、このｎチャネルＭＯＳＦＥＴを制御する横型のＭＯＳＦＥＴが設けられている。ｎ型の半導体基板のいずれかの主面側に設けられる縦型のｎチャネルＭＯＳＦＥＴのドレイン端子には、通常１２Ｖ程度の車載用のバッテリ電源が接続されるが異常時を考慮し、高い電圧が印加されることを想定する必要がある。高い電圧とは、４０［Ｖ］、６０［Ｖ］以上程度である。縦型のｎチャネルＭＯＳＦＥＴのドレイン端子は、例えば、横型のｐチャネルＭＯＳＦＥＴのバックゲート端子と共通化されるため、横型のｐチャネルＭＯＳＦＥＴのバックゲート端子にも高い電圧が印加される。パワーＩＣ半導体装置に搭載される横型のｐチャネルＭＯＳＦＥＴについて図８を用いて説明する。
図８は、従来のパワーＩＣ半導体装置に搭載される横型のｐチャネルＭＯＳＦＥＴの構造の一例を示す説明図である。図８（ａ）には、横型のｐチャネルＭＯＳＦＥＴ８００の構造の断面図を示す。図８（ｂ）には、横型のｐチャネルＭＯＳＦＥＴ８００の構造の平面図を示す。図８（ａ）には、図８（ｂ）の切断線Ｂ−Ｂ’における断面構造を示す。図８（ａ）に示すように、Ｚ軸方向は、横型のｐチャネルＭＯＳＦＥＴ８００の断面構造における深さ方向である。また、Ｘ軸方向は、横型のｐチャネルＭＯＳＦＥＴ８００の断面構造における横方向である。図８（ｂ）に示すように、Ｙ軸方向は、横型のｐチャネルＭＯＳＦＥＴ８００の断面構造における奥行き方向である。
半導体基板１２０は、ｎ+型支持基板１０１の一方の主面上にｎ-型エピタキシャル層１０２をエピタキシャル成長してなる。半導体基板１２０のおもて面（ｎ型エピタキシャル層１０２の、ｎ型支持基板１０１の反対側）の表面層には、ドレイン側のｐ-型拡散領域１０３と、ソース側のｐ-型拡散領域１０４とが、互いに離して選択的に設けられている。
また、ドレイン側のｐ-型拡散領域１０３の表面層には、ｐ+型ドレイン拡散領域１０５が選択的に設けられている。ｐ+型ドレイン拡散領域１０５の表面に接するようにドレイン電極１０９が設けられている。ソース側のｐ-型拡散領域１０４の表面層には、ｐ+型ソース拡散領域１０６が選択的に設けられている。ｐ+型ソース拡散領域１０６の表面に接するようにソース電極１１０が設けられている。
また、ポリシリコン（ｐｏｌｙ−Ｓｉ）からなるゲート電極１０８は、エピタキシャル層１０２の、ソース側のｐ-型拡散領域１０４とｐ+型ドレイン拡散領域１０５に挟まれた部分の表面上に設けられる。
ドレイン側のｐ-型拡散領域１０３やソース側のｐ-型拡散領域１０４の不純物濃度は、ドレイン−ソース間の耐圧（横方向の耐圧とも称する。）が車載用のパワーＩＣ半導体装置の要求耐圧以上になるように設定される。要求耐圧は、例えば、４０［Ｖ］から６０［Ｖ］程度である。
半導体基板１２０のおもて面の表面層には、ｎ+型バックゲート拡散領域１１７がｐ-型拡散領域１０３および拡散領域１０４から離して選択的に設けられている。バックゲート電極１１５は、ｎ+型バックゲート拡散領域１１７の表面に接するように設けられている。
また、厚い絶縁膜であるＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉоｎ оｆ Ｓｉｌｉｃｏｎ）膜１１１は、半導体基板１２０のおもて面上に選択的に設けられている。例えば、ＬＯＣＯＳ膜１１１は、半導体基板１２０のおもて面に、半導体基板１２０に設けられた横型のｐチャネルＭＯＳＦＥＴ８００とそれ以外の素子とを電気的に分離するために選択的に設けられている。例えば、ＬＯＣＯＳ膜１１１は、Ｘ軸方向において、ドレイン側のｐ-型拡散領域１０３の表面のうち、ドレイン拡散領域１０５以外の部分のソース側のｐ-型拡散領域１０４と反対側の部分に設けられている。ＬＯＣＯＳ膜１１１は、Ｘ軸方向において、半導体基板１２０の表面のうち、ｎ+型バックゲート拡散領域１１７以外であり、ｎ+型バックゲート拡散領域１１７のソース側のｐ-型拡散領域１０４と反対側の部分に設けられている。これにより、電気的に素子が分離される。
また、バックゲート拡散領域１１７とソース拡散領域１０６とを電気的に分離するために、ＬＯＣＯＳ膜１１１は、バックゲート拡散領域１１７とソース拡散領域１０６との間に設けられている。また、横方向の耐圧が所定耐圧を確保できるように、ＬＯＣＯＳ膜１１１は、Ｘ軸方向において、ドレイン側のｐ-型拡散領域１０３の表面のドレイン拡散領域１０５以外の部分のうち、ソース側のｐ-型拡散領域１０４側の部分に選択的に設けられている。
また、図８（ｂ）において、点線枠で示される部分は、ＬＯＣＯＳ膜１１１の端部である。ＬＯＣＯＳ膜１１１は、例えば、Ｙ軸方向において、横方向耐圧の向上のために設けられた部分、ソース拡散領域１０６とバックゲート拡散領域１１７との電位分離のために設けられた部分などが素子分離のための部分と繋がっている。このため、ｐチャネルＭＯＳＦＥＴ８００がオン状態の場合のチャネルの長さ（チャネル長とも称する。）は、Ｘ軸方向において、ソース側のｐ-型拡散領域１０４と、ドレイン側のｐ-型拡散領域１０３と、の間の領域（以下、チャネル活性領域とも称する。）の長さである。
バックゲート電極１１５のバックゲート端子１１６は、ｎ型の半導体基板１２０の基板電極１１８と同電位にされるため、バックゲート電極１１５のバックゲート端子１１６には高電圧が印加される。ここで、ｎ-型のエピタキシャル層１０２のうち、ドレイン側のｐ-型拡散領域１０３およびソース側のｐ-型拡散領域１０４以外の領域は、ドリフト領域とも称する。ドリフト領域は、バックゲート電極１１５や基板電極１１８と同電位であり、高電圧が印加される。また、ドリフト領域と半導体支持基板１０１と基板電極１１８などを総称してバックゲートとも称する。ドリフト領域と、ソース側のｐ-型拡散領域１０４と、の間のｐｎ接合は、縦方向のｐｎ接合とも称する。また、縦方向のｐｎ接合の耐圧は、省略して縦方向の耐圧やバックゲート−ソース間の耐圧とも称する。
一般的な横型のｐチャネルＭＯＳＦＥＴでは、バックゲート用に半導体基板のおもて面に設けられるｎ+型拡散領域とソース拡散領域とが金属配線によって接続されるため、ソース電極のソース端子とバックゲート電極のバックゲート端子とが同電位になる。しかしながら、例えば、横型のｐチャネルＭＯＳＦＥＴ８００と同一基板に縦型のｎチャネルＭＯＳＦＥＴが設けられる際に、ｎ+型拡散領域１１７とｐ+型ソース拡散領域１０６とが金属配線によって接続されないため、ソース端子１１４とバックゲート端子１１６とが異なる電位となる場合がある。例えば、ｐチャネルＭＯＳＦＥＴ８００では、バックゲート端子１１６に高電圧が印加され、ソース端子１１４に低電圧が印加される場合がある。
このような場合、縦方向のｐｎ接合は、逆バイアスとなるため、一般的に縦方向のｐｎ接合の設計耐圧よりも高い電圧が実際にバックゲート−ソース間に印加されると、縦方向のｐｎ接合には、逆電圧降伏（ブレークダウン）が生じる。このため、縦方向のｐｎ接合の設計耐圧は、実際に印加されるバックゲート−ソース間の電圧よりも高い必要がある。縦方向の耐圧が所定耐圧を確保できるように、例えば、図８（ａ）に示すようにソース側のｐ-型拡散領域１０４が設けられる。
また、例えば、横型のｐチャネルＭＯＳＦＥＴの製造工程数を削減するために、ソース側のｐ-型拡散領域１０４とドレイン側のｐ-型拡散領域１０３とを同じ工程によって形成する場合がある。このような場合、縦方向のｐｎ接合の耐圧は、ドレイン−ソース間の耐圧と同程度となる。
また、従来、横型のパワーＭＯＳＦＥＴや横型のダイオードにおいて、チャネル活性領域の幅方向にチャネル活性領域の端部が設けられていない素子構造が公知である（例えば、下記特許文献３〜７参照。）。特許文献５，６には、チャネル活性領域の端部を形成しない素子構造として、例えば、双方向ＴＬＰＭ（Ｔｒｅｎｃｈ Ｌａｔｔｅｒｎ Ｐｏｗｅｒ ＭＯＳＦＥＴ）において、トレンチなどが環状に形成された構造が挙げられている。
ここで、特許文献４には、例えば、端部を形成しない目的として、横型のダイオードにおいて、残留キャリアを効率的に排出することが挙げられている。また、特許文献５には、例えば、端部を形成しない目的として、ＴＬＰＭにおいて、高信頼化を図ることが挙げられている。また、特許文献６には、例えば、端部を形成しない目的として、横型のパワーＭＯＳＦＥＴにおいて、オン抵抗の低減を図ること、またはオン抵抗を変えない場合に耐圧を高めることが挙げられている。また、特許文献７には、例えば、端部を形成しない目的として、横型のパワーＭＯＳＦＥＴにおいて、オン電圧を高くすることなく、高い降伏電圧特性を得ることが挙げられている。
特許第３４１３５６９号明細書 特許第５４１００５５号明細書 国際公開第２００３／０７５３５３号 特開２０１５−９０９５２号公報 特許第５０７０７５１号明細書 特許第５１５７１６４号明細書 特許第３６４７８０２号明細書
木内伸，西尾実，小濱孝徳著、「自動車用スマートＭＯＳＦＥＴ」、富士時報、Ｖｏｌ．７６ Ｎｏ．１０、２００３年
上述した従来のパワーＩＣ半導体装置に搭載される横型のｐチャネルＭＯＳＦＥＴ（図８参照）では、ソース端子１１４およびゲート端子１１２の電位が電源電位よりも低い場合がある。このような場合、バックゲート端子１１６への電源電圧の印加により横型のｐチャネルＭＯＳＦＥＴの電流駆動能力が低下してもよいという制約、バックゲート−ソース間の電圧が縦方向のｐｎ接合の設計耐圧以下となる程度までの低電圧をソース端子１１４に印加するという制約が必要となる。
また、上述したように、横型のｐチャネルＭＯＳＦＥＴを車載用パワーＩＣに搭載させる場合、バックゲート端子１１６には、バッテリの電源が接続されるため、縦方向のｐｎ接合には、サージ電圧が入力されることを想定してバッテリの電圧よりも高い４０［Ｖ］、６０［Ｖ］程度の電圧以上の高い耐圧が必要となる。
しかしながら、縦方向のｐｎ接合は、設計耐圧よりも低い電圧においてブレイクダウンする場合がある。ここで、図９を用いて設計耐圧よりも低い電圧において、縦方向のｐｎ接合がブレイクダウンする理由を説明する。
図９は、従来のパワーＩＣ半導体装置に搭載される横型のｐチャネルＭＯＳＦＥＴにおいて電界が集中する箇所の一例を示す説明図である。図９（ａ）および図９（ｂ）には、横型のｐチャネルＭＯＳＦＥＴ８００において、電界が集中する箇所を×印で示す。図９（ｂ）には、横型のｐチャネルＭＯＳＦＥＴ８００の構造の平面図を示す。図９（ａ）には、横型のｐチャネルＭＯＳＦＥＴの構造の断面図を示し、図９（ｂ）の切断線Ｂ−Ｂ’における断面構造を示す。なお、図９（ａ）に示す断面構造と図８（ａ）に示す断面構造とは同じであり、図９（ａ）には、さらに、ｐチャネルＭＯＳＦＥＴ８００の各端子に印加される電圧および電界集中箇所を示す。
図９（ａ）に示すように、ゲート端子１１２、ドレイン端子１１３およびソース端子１１４には、グラウンドに接地されるまたは低電圧が印加される。また、バックゲート端子１１６と半導体基板１２０とには、バッテリの電源が接続される。ゲート端子１１２およびソース端子１１４の電位が低電位であり、半導体基板１２０の電位が高電位である場合、ｐチャネルＭＯＳＦＥＴのチャネル活性領域のＹ軸方向の端部（×印の箇所）にはＬＯＣＯＳ膜１１１の端部があり、この端部に電界が集中する。このため、この端部において縦方向のｐｎ接合は、ドレイン−ソース間の設計耐圧よりも低い電圧でブレイクダウンする。
また、ソース端子１１４およびゲート端子１１２を低電位にするようなバイアス条件下では、横型のｐチャネルＭＯＳＦＥＴ８００の縦方向（Ｚ軸方向）の耐圧はチャネル長Ｌ（図８参照。）に依存する。ｐ-型拡散領域１０４およびｐ-型拡散領域１０３の曲率によって横型のｐチャネルＭＯＳＦＥＴ８００の縦方向の耐圧が低くなる。そして、チャネル長Ｌが長くなるほど、この曲率の影響により縦方向の耐圧が低くなる（後述する図７参照。）。このため、ソース端子１１４およびゲート端子１１２の電位を低くし、バックゲート端子１１６の電位を高くしたようなバイアス条件下において横型のｐチャネルＭＯＳＦＥＴ８００の縦方向の要求耐圧に対する耐圧マージンが低下し、この耐圧マージンを確保するためにチャネル長Ｌを過度に長くすることはできない。このように、上述したソース端子１１４およびゲート端子１１２の電位を低くし、バックゲート端子１１６の電位を高くしたようなバイアス条件下において縦方向のｐｎ接合の耐圧が低下するという問題点がある。
本発明は、横型の半導体素子における縦方向のｐｎ接合の耐圧の向上を図る半導体装置を提供することを目的とする。
本発明の目的を達成するため、本発明にかかる半導体装置は、つぎの特徴を有する。まず、半導体装置には、第１導電型の半導体基板上に、横型の半導体素子と、縦型の半導体素子とが設けられている。横型の半導体素子には、前記半導体基板の一方の主面側の表面層に、第２導電型の第１拡散領域が選択的に設けられている。横型の半導体素子には、前記半導体基板の一方の主面側の表面層に、前記第２導電型の第２拡散領域が前記第１拡散領域から離して選択的に設けられている。横型の半導体素子には、前記第１拡散領域よりも不純物濃度が高い前記第２導電型の第３拡散領域が前記第１拡散領域の内部に選択的に設けられている。横型の半導体素子には、前記第２拡散領域よりも不純物濃度が高い前記第２導電型の第３拡散領域が前記第２拡散領域の内部に選択的に設けられている。横型の半導体素子には、局部絶縁膜が、前記半導体基板の一方の主面の前記横型の半導体素子の終端部分に選択的に設けられ、かつ前記半導体基板の一方の主面の、前記第３拡散領域と前記第４拡散領域とに挟まれた部分に、選択的に設けられている。横型の半導体素子には、ゲート電極が、前記半導体基板の一方の主面の、前記第１拡散領域と前記第２拡散領域とに挟まれた部分に、ゲート絶縁膜を介して設けられ、前記局部絶縁膜の表面の一部に前記ゲート絶縁膜を介して設けられている。横型の半導体素子では、前記半導体基板の他方の主面側の電位が、前記ゲート電極、前記第３拡散領域、および前記第４拡散領域の電位より所定値以上高く設定されている。横型の半導体素子では、前記第１拡散領域および前記第３拡散領域と、前記ゲート電極と、前記局部絶縁膜とは、平面パターンにおいて、前記第４拡散領域を囲うように、環状に設けられている。前記第３拡散領域は、ドレイン拡散領域であり、前記第４拡散領域は、ソース拡散領域であり、前記局部絶縁膜は、前記半導体基板の一方の主面の、前記第３拡散領域と前記第４拡散領域とに挟まれた部分のうち、前記第１拡散領域の前記第３拡散領域以外の部分に選択的に形成される。
本発明にかかる半導体装置は、上述した発明において、前記局部絶縁膜が、前記半導体基板の一方の主面の前記第１拡散領域の部分のうち、前記第３拡散領域以外であり、かつ前記第４拡散領域側の第１部分と、前記半導体基板の一方の主面の前記第２拡散領域の部分のうち、前記第４拡散領域以外であり、かつ前記第３拡散領域側の第２部分と、に選択的に設けられる。前記ゲート電極は、前記半導体基板の一方の主面の、前記第１部分の一部と前記半導体基板の一方の主面の前記第２部分とに挟まれた部分に前記ゲート絶縁膜を介して設けられる。前記第３拡散領域と、前記ゲート電極と、前記局部絶縁膜とが、平面パターンにおいて、前記第４拡散領域を中心に対称になっていることを特徴とする。
本発明にかかる半導体装置は、上述した発明において、第３拡散領域が、ドレイン拡散領域であり、前記第４拡散領域は、ソース拡散領域である場合において、前記横型の半導体素子には、前記第１拡散領域および前記第２拡散領域から離して、前記第１導電型の第５拡散領域が設けられている。前記第５拡散領域に接するバックゲート電極は、前記半導体基板の他方の主面側の電位と同電位となる。前記第２拡散領域および前記第４拡散領域は、平面パターンにおいて、前記第５拡散領域を囲うように、環状に設けられていることを特徴とする。
また、本発明にかかる半導体装置は、つぎの特徴を有する。まず、半導体装置には、第１導電型の半導体基板上に、横型の半導体素子と、縦型の半導体素子とが設けられている。横型の半導体素子には、前記半導体基板の一方の主面側の表面層に、第２導電型の第１拡散領域が選択的に設けられている。横型の半導体素子には、前記半導体基板の一方の主面側の表面層に、前記第２導電型の第２拡散領域が前記第１拡散領域から離して選択的に設けられている。横型の半導体素子には、前記第１拡散領域よりも不純物濃度が高い前記第２導電型の第３拡散領域が前記第１拡散領域の内部に選択的に設けられている。横型の半導体素子には、前記第２拡散領域よりも不純物濃度が高い前記第２導電型の第３拡散領域が前記第２拡散領域の内部に選択的に設けられている。横型の半導体素子には、局部絶縁膜が、前記半導体基板の一方の主面の前記横型の半導体素子の終端部分に選択的に設けられ、かつ前記半導体基板の一方の主面の、前記第３拡散領域と前記第４拡散領域とに挟まれた部分に、選択的に設けられている。横型の半導体素子には、ゲート電極が、前記半導体基板の一方の主面の、前記第１拡散領域と前記第２拡散領域とに挟まれた部分に、ゲート絶縁膜を介して設けられ、前記局部絶縁膜の表面の一部に前記ゲート絶縁膜を介して設けられている。横型の半導体素子では、前記半導体基板の他方の主面側の電位が、前記ゲート電極、前記第３拡散領域、および前記第４拡散領域の電位より所定値以上高く設定されている。横型の半導体素子では、前記第１拡散領域および前記第３拡散領域と、前記ゲート電極と、前記局部絶縁膜とは、平面パターンにおいて、前記第４拡散領域を囲うように、環状に設けられている。前記第３拡散領域は、ソース拡散領域であり、前記第４拡散領域は、ドレイン拡散領域であり、前記局部絶縁膜は、前記半導体基板の一方の主面の、前記第３拡散領域と前記第４拡散領域とに挟まれた部分のうち、前記第２拡散領域の前記第４拡散領域以外の部分に選択的に形成され、前記半導体基板の一方の主面の前記第１拡散領域の部分のうち、前記第３拡散領域以外であり、かつ前記第４拡散領域側の第１部分と、前記半導体基板の一方の主面の前記第２拡散領域の部分のうち、前記第４拡散領域以外であり、かつ前記第３拡散領域側の第２部分と、に選択的に設けられている。前記ゲート電極は、前記半導体基板の一方の主面の、前記第１部分の一部と前記半導体基板の一方の主面の前記第２部分とに挟まれた部分に前記ゲート絶縁膜を介して設けられている。前記第３拡散領域と、前記ゲート電極と、前記局部絶縁膜とは、平面パターンにおいて、前記第４拡散領域を中心に対称になっている。
また、本発明にかかる半導体装置は、つぎの特徴を有する。まず、半導体装置には、第１導電型の半導体基板上に、横型の半導体素子と、縦型の半導体素子とが設けられている。横型の半導体素子には、前記半導体基板の一方の主面側の表面層に、第２導電型の第１拡散領域が選択的に設けられている。横型の半導体素子には、前記半導体基板の一方の主面側の表面層に、前記第２導電型の第２拡散領域が前記第１拡散領域から離して選択的に設けられている。横型の半導体素子には、前記第１拡散領域よりも不純物濃度が高い前記第２導電型の第３拡散領域が前記第１拡散領域の内部に選択的に設けられている。横型の半導体素子には、前記第２拡散領域よりも不純物濃度が高い前記第２導電型の第３拡散領域が前記第２拡散領域の内部に選択的に設けられている。横型の半導体素子には、局部絶縁膜が、前記半導体基板の一方の主面の前記横型の半導体素子の終端部分に選択的に設けられ、かつ前記半導体基板の一方の主面の、前記第３拡散領域と前記第４拡散領域とに挟まれた部分に、選択的に設けられている。横型の半導体素子には、ゲート電極が、前記半導体基板の一方の主面の、前記第１拡散領域と前記第２拡散領域とに挟まれた部分に、ゲート絶縁膜を介して設けられ、前記局部絶縁膜の表面の一部に前記ゲート絶縁膜を介して設けられている。横型の半導体素子では、前記半導体基板の他方の主面側の電位が、前記ゲート電極、前記第３拡散領域、および前記第４拡散領域の電位より所定値以上高く設定されている。横型の半導体素子では、前記第１拡散領域および前記第３拡散領域と、前記ゲート電極と、前記局部絶縁膜とは、平面パターンにおいて、前記第４拡散領域を囲うように、環状に設けられている。前記第３拡散領域は、ソース拡散領域であり、前記第４拡散領域は、ドレイン拡散領域であり、前記局部絶縁膜は、前記半導体基板の一方の主面の、前記第３拡散領域と前記第４拡散領域とに挟まれた部分のうち、前記第２拡散領域の前記第４拡散領域以外の部分に選択的に形成されている。前記横型の半導体素子は、前記第１拡散領域および前記第２拡散領域から離して設けられた前記第１導電型の第５拡散領域と、前記半導体基板の他方の主面側の電位と同電位となり、前記第５拡散領域に接するバックゲート電極と、を有する。前記第２拡散領域および前記第４拡散領域は、平面パターンにおいて、前記第５拡散領域を囲うように、環状に設けられている。
また、本発明にかかる半導体装置は、つぎの特徴を有する。まず、半導体装置には、第１導電型の半導体基板上に、横型の半導体素子と、縦型の半導体素子とが設けられている。横型の半導体素子には、前記半導体基板の一方の主面側の表面層に、第２導電型の第１拡散領域が選択的に設けられている。横型の半導体素子には、前記半導体基板の一方の主面側の表面層に、前記第２導電型の第２拡散領域が前記第１拡散領域から離して選択的に設けられている。横型の半導体素子には、前記第１拡散領域よりも不純物濃度が高い前記第２導電型の第３拡散領域が前記第１拡散領域の内部に選択的に設けられている。横型の半導体素子には、前記第２拡散領域よりも不純物濃度が高い前記第２導電型の第３拡散領域が前記第２拡散領域の内部に選択的に設けられている。横型の半導体素子には、局部絶縁膜が、前記半導体基板の一方の主面の前記横型の半導体素子の終端部分に選択的に設けられ、かつ前記半導体基板の一方の主面の、前記第３拡散領域と前記第４拡散領域とに挟まれた部分に、選択的に設けられている。横型の半導体素子には、ゲート電極が、前記半導体基板の一方の主面の、前記第１拡散領域と前記第２拡散領域とに挟まれた部分に、ゲート絶縁膜を介して設けられ、前記局部絶縁膜の表面の一部に前記ゲート絶縁膜を介して設けられている。横型の半導体素子では、前記半導体基板の他方の主面側の電位が、前記ゲート電極、前記第３拡散領域、および前記第４拡散領域の電位より所定値以上高く設定されている。横型の半導体素子では、前記第１拡散領域および前記第３拡散領域と、前記ゲート電極と、前記局部絶縁膜とは、平面パターンにおいて、前記第４拡散領域を囲うように、環状に設けられている。前記半導体基板上にオペアンプが形成され、前記横型の半導体素子は、前記オペアンプに含まれる入力差動段を構成するｐ型のＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。
本発明にかかる半導体装置は、上述した発明において、前記第１導電型が、ｎ型であり、前記第２導電型が、ｐ型であることを特徴とする。
本発明にかかる半導体装置は、上述した発明において、前記所定値が、４０［Ｖ］以上であることを特徴とする。
本発明にかかる半導体装置によれば、横型の半導体素子における縦方向のｐｎ接合の耐圧の向上を図るという効果を奏する。
図１は、実施の形態１にかかる横型パワーＭＯＳＦＥＴの構造例を示す説明図である。 図２は、横型パワーＭＯＳＦＥＴを適用するオペアンプの入力差動段例を示す説明図である。 図３は、実施の形態２にかかる横型パワーＭＯＳＦＥＴの構造例を示す説明図である。 図４は、実施の形態３にかかる横型パワーＭＯＳＦＥＴの構造例を示す説明図である。 図５は、実施の形態４にかかる横型パワーＭＯＳＦＥＴの構造例を示す説明図である。 図６は、本実施の形態にかかる半導体装置の構造を示す断面図である。 図７は、本実施の形態にかかる半導体装置と従来の半導体装置における縦方向耐圧とチャネル長Ｌとの関係を示す説明図である。 図８は、従来のパワーＩＣ半導体装置に搭載される横型のｐチャネルＭＯＳＦＥＴの構造の一例を示す説明図である。 図９は、従来のパワーＩＣ半導体装置に搭載される横型のｐチャネルＭＯＳＦＥＴにおいて電界が集中する箇所の一例を示す説明図である。
以下に添付図面を参照して、本発明にかかる半導体装置の実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
ここで、図１，３〜５には、本実施の形態にかかる横型パワーＭＯＳＦＥＴについて実施の形態１〜４に分けてそれぞれ異なる構造例を示す。また、図２には、本実施の形態にかかる横型パワーＭＯＳＦＥＴを用いるオペアンプの入力差動段の例を示す。また、図６には、本実施の形態にかかる横型パワーＭＯＳＦＥＴと縦型パワーＭＯＳＦＥＴとが同一半導体基板に搭載された例を示す。図７には、従来の横型パワーＭＯＳＦＥＴと実施の形態にかかる横型パワーＭＯＳＦＥＴとのそれぞれについて横型パワーＭＯＳＦＥＴの縦方向の耐圧とチャネル長との関係を示す。
（実施の形態１）
図１は、実施の形態１にかかる横型パワーＭＯＳＦＥＴの構造例を示す説明図である。図１（ａ）には、横型のｐチャネルＭＯＳＦＥＴ１００の構造の断面図を示す。図１（ｂ）には、横型のｐチャネルＭＯＳＦＥＴ１００の構造の平面図を示す。図１（ａ）には、図１（ｂ）の切断線Ａ−Ａ’における断面構造を示す。従来技術で説明したように、Ｘ軸方向は、横型のｐチャネルＭＯＳＦＥＴ１００の断面構造における横方向であり、Ｚ軸方向は、横型のｐチャネルＭＯＳＦＥＴ１００の断面構造における深さ方向であり、横型のｐチャネルＭＯＳＦＥＴ１００のＹ軸方向は、断面構造における奥行き方向である。ここで、半導体基板２０は、ｐチャネルＭＯＳＦＥＴ１００と、図示省略した縦型の半導体素子と、を有する。
半導体基板２０は、第１導電型の支持基板１の一方の主面上に第１導電型のエピタキシャル層２をエピタキシャル成長してなる。本実施の形態では、ｐチャネルＭＯＳＦＥＴ１００を例に挙げて説明するため、第１導電型をｎ型とし、第２導電型をｐ型として以降説明する。
半導体基板２０のおもて面（ｎ-型エピタキシャル層２の、ｎ+型支持基板１の反対側）の表面層上に、ドレイン側のｐ-型拡散領域３と、ソース側のｐ-型拡散領域４とが互いに離して選択的に設けられている。実施の形態１では、ドレイン側のｐ-型拡散領域３は、第２導電型の第１拡散領域であり、ソース側のｐ-型拡散領域４は、第２導電型の第２拡散領域である。ドレイン側のｐ-型拡散領域３とソース側のｐ-型拡散領域４の不純物濃度は、それぞれ後述するｐ+型ドレイン拡散領域５とｐ+型ソース拡散領域６の不純物濃度と比較して低い。
ｐ+型ドレイン拡散領域５は、ドレイン側のｐ-型拡散領域３の半導体基板２０のおもて面側の表面層に選択的に設けられている。ｐ+型ソース拡散領域６は、ソース側のｐ-型拡散領域４の半導体基板２０のおもて面側の表面層に、選択的に設けられている。実施の形態１では、ｐ+型ドレイン拡散領域５は、第３拡散領域であり、ｐ+型ソース拡散領域６は、第４拡散領域である。ｐ+型ドレイン拡散領域５の不純物濃度は、ドレイン側のｐ-型拡散領域３の不純物濃度よりも高い。ｐ+型ソース拡散領域６の不純物濃度は、ソース側のｐ-型拡散領域４の不純物濃度よりも高い。
ここで、従来技術と同様に、ｎ-型エピタキシャル層２のうち、ドレイン側のｐ-型拡散領域３およびソース側のｐ-型拡散領域４以外の領域をドリフト領域と称する。また、従来技術と同様に、ドリフト領域とソース側のｐ-型拡散領域４とのｐｎ接合は、縦方向のｐｎ接合とも称する。そして、縦方向のｐｎ接合の耐圧は、縦方向の耐圧とも称する。
また、ドレイン電極９は、ｐ+型ドレイン拡散領域５の半導体基板２０のおもて面側の表面上に設けられている。ｐ+型ドレイン拡散領域５にはドレイン電極９のドレイン端子１３を介して電圧が印加される。ソース電極１０は、ｐ+型ソース拡散領域６の半導体基板２０のおもて面側の表面上に設けられている。ｐ+型ソース拡散領域６にはソース電極１０のソース端子１４を介して電圧が印加される。
また、厚い絶縁膜であるＬＯＣＯＳ膜（局部絶縁膜）１１は、半導体基板２０のおもて面の素子間を電気的に分離するために、ｐチャネルＭＯＳＦＥＴ１００の終端部分に設けられている。図１（ａ）に示すように、例えば、ＬＯＣＯＳ膜１１は、Ｘ軸方向において、半導体基板２０のおもて面の、ドレイン側のｐ-型拡散領域３の部分のうちｐ+型ドレイン拡散領域５以外の部分であって、ソース側のｐ-型拡散領域４と反対側の部分に設けられている。
また、ＬＯＣＯＳ膜１１は、横方向耐圧を向上させるために、半導体基板２０のおもて面のソース側のｐ-型拡散領域４およびｐ+型ドレイン拡散領域５以外の部分に、選択的に設けられている。Ｘ軸方向において、半導体基板２０のおもて面の、ドレイン側のｐ-型拡散領域３の部分のうちｐ+型ドレイン拡散領域５以外の部分であって、ソース側のｐ-型拡散領域４側の部分に選択的に設けられている。また、図１に示す実施の形態１にかかる構造例では、半導体基板２０のおもて面のソース側のｐ-型拡散領域４の表面上にはＬＯＣＯＳ膜１１が設けられていなくてもよい。
半導体基板１２０のおもて面にはポリシリコン（ｐｏｌｙ−Ｓｉ）からなるゲート電極８がゲート絶縁膜７を介して選択的に設けられている。また、ゲート電極８は、エピタキシャル層２の、ソース側のｐ-型拡散領域４とｐ+型ドレイン拡散領域５に挟まれた部分の表面上にゲート絶縁膜７を介して設けられている。
ここで、ゲート電極８のドレイン側の端部は、ＬＯＣＯＳ膜１１の周縁部などの電界集中箇所で終端しないようにする。このため、ゲート電極８のドレイン側の周縁部が、半導体基板２０のおもて面のドレイン側のｐ-型拡散領域３の部分のうちソース側のｐ-型拡散領域４側の部分に設けられたＬＯＣＯＳ膜１１の上部に位置するように、ゲート電極８がゲート絶縁膜７を介して設けられている。また、ゲート端子１２を介してゲート電極８に電圧が印加される。
また、ｐチャネルＭＯＳＦＥＴ１００では、例えば、以下の３点の構成を有する構造としてゲート電極８の下の部分（半導体基板２０、ゲート絶縁膜７を挟んでゲート電極８と対向する部分）の電界を緩和させることにより所定の横方向の耐圧を決定している。まず、１点目は、ＬＯＣＯＳ膜１１が、Ｘ軸方向において、ドレイン側のｐ-型拡散領域３の表面のｐ+型ドレイン拡散領域５以外の部分であって、ｐ+型ドレイン拡散領域５とｐ+型ソース拡散領域６との間の部分に設けられる点である。２点目は、ｐ+型ドレイン拡散領域５を囲うようにドレイン側のｐ-型拡散領域３が設けられている点である。３点目は、ゲート電極８が、ＬＯＣＯＳ膜１１の上部に設けられていることにより、ゲート電極８のドレイン側の端部の位置をＬＯＣＯＳ膜１１の上部の位置とすることである。これら３点の構成は、各々、横方向におけるゲート電極８の下の部分の等電位線を広げて、電界集中を緩和させる機能を有する。このため、ｐチャネルＭＯＳＦＥＴ１００では、上記３点の構成それぞれで横方向の耐圧を向上させることができ、所定の横方向の耐圧を確保することができる。
また、バックゲート電極１５は、半導体基板２０の裏面（ｎ型支持基板１のｎ型エピタキシャル層２の反対側）に設けられている。バックゲート電極１５のバックゲート端子１６を介して半導体基板２０に電圧が印加される。
また、図１（ａ）に示すように、Ｘ軸方向において、ドレイン側のｐ-型拡散領域３と、ｐ+型ドレイン拡散領域５と、ドレイン電極９と、ゲート酸化膜７と、ゲート電極８と、ＬＯＣＯＳ膜１１とは、ソース側のｐ-型拡散領域４を挟んで対称に設けられている。そして、図１（ｂ）に示すように、ドレイン側のｐ-型拡散領域３と、ｐ+型ドレイン拡散領域５と、ドレイン電極９と、ゲート酸化膜７と、ゲート電極８と、ＬＯＣＯＳ膜１１とは、平面パターンにおいて、ｐ+型ソース拡散領域６を中心にして、環状に設けられている。
ここで、環状とは、例えば、めぐって端のない形状を示し、閉曲線状のことを示す。環状としては、図１（ｂ）の例のように大きな四角形を小さな四角形で型抜きしたような閉じた四角形の形状に限らず、大きな円形を小さな円形で型抜きしたような閉じた円形の形状、トラック型の閉じた形状などが挙げられる。四角形の形状やトラック型の閉じた形状と比較して円形の形状は、四角形の頂点に相当する角部がなく、かつ対称性がよいため、チャネル活性領域内において電界をより均一に分散させることが可能である。
図１（ｂ）に示すように、平面パターンにおいて、ソース電極１０は、直線状に延びている。また、平面パターンにおいて、ｐ+型ソース拡散領域６およびソース側のｐ-型拡散領域４（図示省略）は、略四角形である。平面パターンにおいて、ゲート電極８およびゲート酸化膜７は、閉じた平面形状をしており、ｐ+型ソース拡散領域６を囲うように設けられている。図示省略するが、平面パターンにおいて、ＬＯＣＯＳ膜１１のそれぞれは、閉じた平面形状をしている。また、平面パターンにおいて、ドレイン電極９は、閉じた平面形状をしており、ゲート電極８を囲うように設けられている。また、図示省略するが、ｐ+型ドレイン拡散領域５やドレイン側のｐ-型拡散領域３は、閉じた平面形状をしており、ｐ+型ソース拡散領域６およびソース側のｐ-型拡散領域４を囲うように設けられている。
また、ｐチャネルＭＯＳＦＥＴ１００のチャネル活性領域は、Ｘ軸方向において、半導体基板２０のおもて面のソース側のｐ-型拡散領域４と、ドレイン側のｐ-型拡散領域３と、の間の領域である。チャネル活性領域のチャネル長Ｌは、Ｘ軸方向において、半導体基板２０のおもて面のソース側のｐ-型拡散領域４のドレイン側のｐ-型拡散領域３側の端から、半導体基板２０のおもて面のドレイン側のｐ-型拡散領域３のソース側のｐ-型拡散領域４側の端までの距離である。
ここで、図１（ｂ）では、電界集中箇所を示す点線と異なる線種の点線は、ＬＯＣＯＳ膜１１の周縁部を示す。平面パターンにおいて、ＬＯＣＯＳ膜１１の周縁部を示す点線のうち最外周の点線は、ドレイン側のｐ-型拡散領域３の上部のうち、Ｘ軸方向においてゲート電極８と反対側の上部に設けられたＬＯＣＯＳ膜１１のドレイン電極９側の端を示す。平面パターンにおいて、ＬＯＣＯＳ膜１１の周縁部を示す点線のうち真ん中の点線は、ドレイン側のｐ-型拡散領域３の上部のうち、Ｘ軸方向においてゲート電極８側に設けられたＬＯＣＯＳ膜１１のドレイン電極９側の端を示す。平面パターンにおいて、ＬＯＣＯＳ膜１１の周縁部を示す点線のうち最内周の点線は、ドレイン側のｐ-型拡散領域３の上部のうち、Ｘ軸方向においてゲート電極８側に設けられたＬＯＣＯＳ膜１１のドレイン電極９と反対側の端を示す。
ドレイン側のｐ-型拡散領域３とソース側のｐ-型拡散領域４とに挟まれたチャネル活性領域は、平面パターンにおいて、閉じた平面形状をしている。また、ゲート電極８の下に設けられているＬＯＣＯＳ膜１１の周縁部は、チャネル活性領域から離れた位置にあり、このＬＯＣＯＳ膜１１の周縁部は、平面パターンにおいて環状になっている。
このため、バックゲート端子１６の電位が、ゲート端子１２とソース端子１４の電位よりも所定値以上高くなった場合において、チャネル活性領域では、従来のようにＬＯＣＯＳ膜１１の端部が存在しないため、チャネル活性領域内に点線で示すように、チャネル活性領域の中心線に沿って電界集中箇所が発生する。所定値とは、例えば、半導体装置が車載用であれば、４０［Ｖ］、６０［Ｖ］以上の値である。このように、チャネル活性領域では、電界集中箇所が分散され、従来技術の図８，９ようにチャネル活性領域のＹ軸方向の端部に電界が集中しない。これにより、縦方向の耐圧の向上を図ることができる。また、後述する図７に示すように、チャネル長Ｌを伸ばした場合であっても、縦方向の耐圧が設計耐圧（４０［Ｖ］、６０［Ｖ］以上程度。）から低下するのを抑制することができる。
図２は、横型パワーＭＯＳＦＥＴを適用するオペアンプの入力差動段例を示す説明図である。本実施の形態にかかる横型パワーＭＯＳＦＥＴは、例えば、図２に示すようにオペアンプ２００に含まれる入力差動段２０１の２つのｐチャネルＭＯＳＦＥＴ２１１，２１２のそれぞれに用いられてもよい。図２に示すオペアンプ２００の入力差動段２０１は、バッテリ電源−グラウンド（ＧＮＤ）間の電圧で動作する。
オペアンプ２００は、入力差動段２０１と、ｐチャネルＭＯＳＦＥＴ２０２と、ｎチャネルＭＯＳＦＥＴ２０３と、を有する。入力差動段２０１は、ｐチャネルＭＯＳＦＥＴ２１１とｐチャネルＭＯＳＦＥＴ２１２とを有する。
ｐチャネルＭＯＳＦＥＴ２０２のソース端子およびバックゲート端子は、バッテリ電源に接続される。ｐチャネルＭＯＳＦＥＴ２０２のドレイン端子は、入力差動段２０１に含まれるｐチャネルＭＯＳＦＥＴ２１１およびｐチャネルＭＯＳＦＥＴ２１２のソース端子に接続される。ｐチャネルＭＯＳＦＥＴのゲート端子には、信号ｂｉａｓが入力される。ｐチャネルＭＯＳＦＥＴ２０２では、バックゲートとソースが接続されているため、バックゲートとソースが同電位になる。このため、ｐチャネルＭＯＳＦＥＴ２０２には、従来構造のｐチャネルＭＯＳＦＥＴが用いられてもよい。
また、入力差動段２０１に含まれるｐチャネルＭＯＳＦＥＴ２１１とｐチャネルＭＯＳＦＥＴ２１２とは、ソース端子同士、ドレイン端子同士、バックゲート端子同士がそれぞれ接続されている。ｐチャネルＭＯＳＦＥＴ２１１およびｐチャネルＭＯＳＦＥＴ２１２のバックゲート端子は、バッテリ電源に接続されている。また、ｐチャネルＭＯＳＦＥＴ２１１およびｐチャネルＭＯＳＦＥＴ２１２のソース端子は、ｐチャネルＭＯＳＦＥＴ２０２のドレイン端子に接続されている。ｐチャネルＭＯＳＦＥＴ２１１およびｐチャネルＭＯＳＦＥＴ２１２では、ソース端子およびゲート端子が１０［Ｖ］以上、２０［Ｖ］以下程度の低電位となり、バックゲート端子にバッテリ電源が接続されてバックゲート端子が高電位となる。このため、上述したように、ｐチャネルＭＯＳＦＥＴ２１１とｐチャネルＭＯＳＦＥＴ２１２とには、それぞれ本実施の形態にかかる構造の横型のｐチャネルＭＯＳＦＥＴが用いられる。
また、ｎチャネルＭＯＳＦＥＴ２０３のソース端子およびバックゲート端子は、グラウンドに接地されている。ｎチャネルＭＯＳＦＥＴ２０３のドレイン端子は、入力差動段２０１に含まれるｐチャネルＭＯＳＦＥＴ２１１およびｐチャネルＭＯＳＦＥＴ２１２のドレイン端子に接続される。ｎチャネルＭＯＳＦＥＴ２０３のゲート端子は、ｐチャネルＭＯＳＦＥＴ２０２のゲート端子と同様に、信号ｂｉａｓが入力される。ｎチャネルＭＯＳＦＥＴ２０３では、バックゲートとソースが接続されているため、バックゲートとソースが同電位になる。このため、ｎチャネルＭＯＳＦＥＴ２０３は、従来構造のｎチャネルＭＯＳＦＥＴが用いられてもよい。
また、縦型パワーＭＯＳＦＥＴについては、図示省略するが、オペアンプ２００と同一基板上に設けられる。
（実施の形態２）
つぎに、実施の形態２にかかる横型パワーＭＯＳＦＥＴの構造例について図３を用いて説明する。図３は、実施の形態２にかかる横型パワーＭＯＳＦＥＴの構造例を示す説明図である。図３（ａ）には、横型のｐチャネルＭＯＳＦＥＴ３００の構造の断面図を示す。図３（ｂ）には、横型のｐチャネルＭＯＳＦＥＴ３００の構造の平面図を示す。図３（ａ）には、図３（ｂ）の切断線ＡＡ−ＡＡ’における断面構造を示す。
図３に示す実施の形態２にかかる構造例と図１に示す実施の形態１にかかる構造例との違いは、ｐ+型ソース拡散領域６とソース側のｐ-型拡散領域４とソース電極１０とゲート電極８とＬＯＣＯＳ膜１１とが、平面パターンにおいて、ｐ+型ドレイン拡散領域５を挟むように対称に設けられ、ｐ+型ドレイン拡散領域５を中心にして環状に設けられている点である。
このため、実施の形態２では、ソース側のｐ-型拡散領域４は、第２導電型の第１拡散領域であり、ドレイン側のｐ-型拡散領域３は、第２導電型の第２拡散領域である。また、実施の形態２では、ｐ+型ソース拡散領域６は、第３拡散領域であり、ｐ+型ドレイン拡散領域５は、第４拡散領域である。ソース側のｐ-型拡散領域４が横型のｐチャネルＭＯＳＦＥＴ３００において端に設けられ、ＬＯＣＯＳ膜１１は、素子間を電気的に分離するために、半導体基板２０のおもて面のソース側のｐ-型拡散領域４の部分のうち、ｐ+型ソース拡散領域６以外であり、かつドレイン側のｐ-型拡散領域３と反対側の部分に、設けられている。
図３（ｂ）に示すように、平面パターンにおいて、ドレイン電極９は、直線状に延びている。また、平面パターンにおいて、ｐ+型ドレイン拡散領域５およびドレイン側のｐ-型拡散領域３（図示省略）は、略四角形である。
実施の形態２にかかる構造例では、ｐ+型ソース拡散領域６およびソース側のｐ-型拡散領域４などのソースの周囲に耐圧構造を設けてもよい。
図１の実施の形態１にかかる構造例と同様に、図３の実施の形態２にかかる構造例において、ドレイン側のｐ-型拡散領域３とソース側のｐ-型拡散領域４との間のチャネル活性領域は、平面パターンにおいて、閉じた平面形状をしている。また、図３（ｂ）に点線で示すように、平面パターンにおいて、ＬＯＣＯＳ膜１１の周縁部は、環状になっている。このため、ゲート端子１２とソース端子１４とに低電圧が印加され、バックゲート端子１６に高電圧が印加された場合、チャネル活性領域では、電界集中箇所が環状に分散されるため、従来技術の図８，９ようにチャネル活性領域のＹ軸方向の端部に電界が集中しない。これにより、図１の実施の形態１にかかる構造例と同様に、図３の実施の形態２にかかる構造例において、横型の半導体素子の縦方向の耐圧の向上を図ることができる。
また、図３に示すｐチャネルＭＯＳＦＥＴ３００は、図１に示すｐチャネルＭＯＳＦＥＴ１００と同様に、例えば、図２に示すオペアンプ２００の入力差動段２０１のｐチャネルＭＯＳＦＥＴとして用いられてもよい。
（実施の形態３）
つぎに、実施の形態３にかかる横型パワーＭＯＳＦＥＴの構造例について図４を用いて説明する。図４は、実施の形態３にかかる横型パワーＭＯＳＦＥＴの構造例を示す説明図である。図４（ａ）には、横型のｐチャネルＭＯＳＦＥＴ４００の構造の断面図を示す。図４（ｂ）には、横型のｐチャネルＭＯＳＦＥＴ４００の構造の平面図を示す。図４（ａ）には、図４（ｂ）の切断線ＡＡＡ−ＡＡＡ’における断面構造を示す。
図４に示す実施の形態３にかかる構造例と図１に示す実施の形態１にかかる構造例との違いは、半導体基板２０のおもて面のソース側のｐ-型拡散領域４にＬＯＣＯＳ膜１１が設けられ、ゲート電極８およびゲート酸化膜７と、ドレイン側のｐ-型拡散領域３とｐ+型ドレイン拡散領域５とドレイン電極８と、ＬＯＣＯＳ膜１１とが、ｐ+型ソース拡散領域６を中心にして、対称になっている点である。実施の形態３では、ドレイン側のｐ-型拡散領域３は第２導電型の第１拡散領域であり、ソース側のｐ-型拡散領域４は、第２導電型の第２拡散領域である。また、実施の形態３では、ｐ+型ドレイン拡散領域５は、第３拡散領域であり、ｐ+型ソース拡散領域６は、第４拡散領域である。
また、図４（ａ）に示すように、ＬＯＣＯＳ膜１１は、半導体基板２０のおもて面のドレイン側のｐ-型拡散領域３の部分のうち、ｐ+型ドレイン拡散領域５以外であり、ｐ+型ソース拡散領域６側の第１部分に設けられている。このＬＯＣＯＳ膜１１により、実施の形態１と同様に、横方向の耐圧の向上を図る。
また、ＬＯＣＯＳ膜１１は、半導体基板２０のおもて面の、ソース側のｐ-型拡散領域４の部分のうち、ｐ+型ソース拡散領域６以外であり、かつｐ-型拡散領域３側の第２部分に選択的に設けられている。図４（ａ）の例では、ＬＯＣＯＳ膜１１は、半導体基板２０のおもて面の、ソース側のｐ-型拡散領域４の部分のうち、ｐ+型ソース拡散領域６を挟むように設けられている。
また、ゲート電極８は、半導体基板２０のおもて面の第１部分の一部から第２部分の一部までにゲート絶縁膜７を介して設けられている。すなわち、ゲート電極８およびゲート絶縁膜７は、ドレイン側のｐ-型拡散領域３とソース側のｐ-型拡散領域４との両方の表面まで延伸されて設けられ、ゲート電極８およびゲート酸化膜７の一部が、ＬＯＣＯＳ膜１１の一部を覆うように設けられている。
図１の実施の形態１にかかる構造と同様に、図４の実施の形態３にかかる構造において、ゲート端子１２とソース端子１４には低い電圧が印加され、バックゲート端子１６には高い電圧が印加された場合、チャネル活性領域は、平面パターンにおいて、閉じた平面形状をしている。また、図４（ｂ）に示すように、ＬＯＣＯＳ膜１１の周縁部は、平面パターンにおいて環状になっている。そして、ゲート電極８の下に設けられたＬＯＣＯＳ膜１１の周縁部は、チャネル活性領域から離れた位置にある。このように、チャネル活性領域には、従来のようにＬＯＣＯＳ膜１１の端部と接する箇所がなく、電界の集中する箇所（図４のチャネル活性領域内の点線箇所）が環状に分散される。これにより、図１の実施の形態１にかかる構造と同様に、図４の実施の形態３にかかる構造において、縦方向の耐圧の向上を図ることができる。また、ｐチャネルＭＯＳＦＥＴ４００では、ドレインとソースとゲートとがすべて対称の構造となっているため、製造時のばらつきによる縦方向の耐圧のばらつきの低減を図ることができる。
また、図４に示すｐチャネルＭＯＳＦＥＴ４００において、実施の形態２のようにドレインとソースとの位置関係が反対であってもよい。ドレインとソースとの位置関係が反対の場合とは、ドレイン電極９が中心に設けられ、ソース電極１０がゲート電極８のドレイン電極９と反対側に設けられている場合である。ドレインとソースとの位置関係が反対である場合、ソース側のｐ-型拡散領域４は、第２導電型の第１拡散領域であり、ドレイン側のｐ-型拡散領域３は、第２導電型の第２拡散領域である。また、ｐ+型ソース拡散領域６は、第３拡散領域であり、ｐ+型ドレイン拡散領域５は、第４拡散領域である。図４において（ ）内の符号が、ドレイン電極９が中心に設けられている場合における符号である。（ ）が付されていない符号については、ドレイン電極９が中心であってもソース電極１０が中心であっても同じであることを示す。ドレイン電極９が中心の場合、ｐチャネルＭＯＳＦＥＴ４００では、Ｘ軸方向およびＹ軸方向において、ドレイン電極９を中心にして、ゲートとソースとドレインとがすべて対称になる。
図４に示すｐチャネルＭＯＳＦＥＴ４００は、図１および図３に示すｐチャネルＭＯＳＦＥＴ１００，３００と同様に、例えば、図２に示すオペアンプ２００の入力差動段２０１のｐチャネルＭＯＳＦＥＴ２１１，２１２として用いられてもよい。また、図４に示すｐチャネルＭＯＳＦＥＴ４００を、図２の入力差動段２０１に含まれるｐチャネルＭＯＳＦＥＴ２１１およびｐチャネルＭＯＳＦＥＴ２１２に用いることは、さらに有用である。オペアンプ２００の回路特性の向上には、ｐチャネルＭＯＳＦＥＴ２１１とｐチャネルＭＯＳＦＥＴ２１２のマッチング性が重要である。ここで、マッチング性とはデバイス間の相対精度のことであり、ｐチャネルＭＯＳＦＥＴ２１１とｐチャネルＭＯＳＦＥＴ２１２との特性ずれがどの程度あるかという指標である。入力差動段に使用されるｐチャネルＭＯＳＦＥＴ２１１とｐチャネルＭＯＳＦＥＴ２１２とのマッチング性が悪いと両ＭＯＳＦＥＴ２１１，２１２の特性の違いによってオペアンプ２００のオフセット電圧が大きくなり、回路特性の悪化につながる。２個のｐチャネルＭＯＳＦＥＴ２１１，２１２のマッチング性を良くする手法として、ｐチャネルＭＯＳＦＥＴ２１１，２１２を対称的に複数配置し、製造ばらつきによる寸法誤差等の影響を低減する方法が知られている(コモンセントロイド配置等)。ｐチャネルＭＯＳＦＥＴ４００はドレインとソースとゲートとがすべて対称の構造となっているため、対称性のよいレイアウトを実施する点で有利であり、入力差動段２０１への使用は有用である。
（実施の形態４）
つぎに、実施の形態４にかかる横型パワーＭＯＳＦＥＴの構造例について図５を用いて説明する。図５は、実施の形態４にかかる横型パワーＭＯＳＦＥＴの構造例を示す説明図である。図５（ａ）には、横型のｐチャネルＭＯＳＦＥＴ５００の構造の断面図を示す。図５（ｂ）には、横型のｐチャネルＭＯＳＦＥＴ５００の構造の平面図を示す。図５（ａ）には、図５（ｂ）の切断線ＡＡＡＡ−ＡＡＡＡ’における断面構造を示す。
図５に示す実施の形態４にかかる構造例と図１に示す実施の形態１にかかる構造例との違いは、次の２点である。１つ目の相違点は、図５（ａ）に示すように、バックゲート電極１５が半導体基板２０のおもて面に設けられている点である。バックゲート電極１５をおもて面に設けるためにｎ+型バックゲート拡散領域１７が半導体基板２０のおもて面に設けられている。
２つ目の相違点は、ゲート電極８とゲート絶縁膜７と、ｐ+型ソース拡散領域６とソース側のｐ-型拡散領域４とソース電極１０と、ｐ+型ドレイン拡散領域５とドレイン側のｐ-型拡散領域３とドレイン電極９とが、ｎ+型バックゲート拡散領域１７を囲うように、ｎ+型バックゲート拡散領域１７を中心にして対称になっているという点である。
実施の形態４では、ドレイン側のｐ-型拡散領域３は、第２導電型の第１拡散領域であり、ソース側のｐ-型拡散領域４は、第２導電型の第２拡散領域である。また、実施の形態４では、ｐ+型ドレイン拡散領域５は、第２導電型の第３拡散領域であり、ｐ+型ソース拡散領域６は、第２導電型の第４拡散領域である。ｎ+型バックゲート拡散領域１７は、第１導電型の第５拡散領域である。また、ソースとバックゲートとを電気的に分離するために、半導体基板２０のおもて面のｎ+型バックゲート拡散領域１７とｐ+型ソース拡散領域６との間の部分に、ＬＯＣＯＳ膜１１が設けられている。
図５（ｂ）に示すように、平面パターンにおいて、バックゲート電極１５は、直線状に延びている。また、平面パターンにおいて、ｎ+型バックゲート拡散領域１７は、略四角形である。また、平面パターンにおいて、ソース電極１０、ｐ+型ソース拡散領域６（図示省略）およびソース側のｐ-型拡散領域４（図示省略）は、閉じた平面形状をしており、バックゲート電極１５およびｎ+型バックゲート拡散領域１７を囲うように配置されている。また、平面パターンにおいて、ゲート電極８およびゲート酸化膜７（図示省略）は、閉じた平面形状をしており、ソース電極１０およびｐ+型ソース拡散領域６を囲うように配置されている。また、平面パターンにおいて、ドレイン電極９、ｐ+型ドレイン拡散領域５（図示省略）およびドレイン側のｐ-型拡散領域３（図示省略）は、閉じた平面形状をしており、ドレイン側のｐ-型拡散領域３は、ソース側のｐ-型拡散領域４（図示省略）を囲うように配置されている。ドレイン電極９およびｐ+型ドレイン拡散領域５は、ゲート電極８（図示省略）を囲うように配置されている。
図１の実施の形態１にかかる構造例と同様に、図５の実施の形態４にかかる構造例において、ドレイン側のｐ-型拡散領域３とソース側のｐ-型拡散領域４とに挟まれたチャネル活性領域は、平面パターンにおいて、閉じた平面形状をしている。また、ＬＯＣＯＳ膜１１の周縁部は、平面パターンにおいて環状になっている。そして、ゲート電極８の下に設けられているＬＯＣＯＳ膜１１の周縁部は、チャネル活性領域から離れた位置にある。このため、チャネル活性領域には、チャネル活性領域内に点線で示すように電界集中箇所が環状に発生する。このため、ゲート端子１２とソース端子１４に低電圧が印加され、バックゲート端子１６に高電圧が印加された場合において、チャネル活性領域では、電界がチャネル活性領域全体に分散され、従来技術の図８，９ようにチャネル活性領域のＹ軸方向の端部に電界が集中しない。これにより、横型の半導体素子において縦方向の耐圧の向上を図ることができる。また、実施の形態４にかかる構造例のｐチャネルＭＯＳＦＥＴ５００は、バックゲート端子１６とソース端子１４とを共通電位とするようなｐチャネルＭＯＳＦＥＴ５００に適用させることができる。そして、ｐチャネルＭＯＳＦＥＴ５００に使用する素子をすべて共通構造とし、素子間の特性ずれを抑制することができる。
また、バックゲート端子１６は、半導体基板２０のおもて面に設けられているため、バックゲート端子１６と、半導体基板２０上に設けられた他の素子や半導体基板２０上にない他の回路などと接続させることが容易である。
また、実施の形態４では、実施の形態２のようにドレインとソースの位置とが反対であってもよい。具体的には、図５の例では、ｐ+型ドレイン拡散領域５およびｐ-型拡散領域３は、ｐ+型ソース拡散領域６およびｐ-型拡散領域４を囲うように環状に設けられているが、実施の形態２のように、ｐ+型ソース拡散領域６およびｐ-型拡散領域４が、ｐ+型ドレイン拡散領域５およびｐ-型拡散領域３を囲うように環状に設けられていてもよい。
また、実施の形態４では、実施の形態３のように、ゲート電極８の終端部の位置が、ｐ-型拡散領域４の表面に設けられたＬＯＣＯＳ膜１１の上部の位置となるように設けられてもよい。具体的には、半導体基板２０のおもて面のｐ-型拡散領域４の部分のうち、ソース拡散領域６以外であり、ドレイン側のｐ-型拡散領域側の部分に、ＬＯＣＯＳ膜１１が設けられ、ゲート電極８が、ｐ-型拡散領域４の表面に設けられたＬＯＣＯＳ膜１１の上部に設けられていてもよい。
また、実施の形態１〜３にかかるｐチャネルＭＯＳＦＥＴでは、バックゲート端子１６を半導体基板２０の裏面に設けているが、これに限らず、実施の形態４にかかる構造のようにバックゲート端子１６を半導体基板２０のおもて面に設けていてもよい。実施の形態１〜３にかかるｐチャネルＭＯＳＦＥＴにおいて、バックゲート端子１６を半導体基板２０のおもて面に設ける場合、例えば、半導体基板２０のおもて面の、ソースまたはドレインから離してｐチャネルＭＯＳＦＥＴの終端部分に、バックゲート端子１６およびｎ+型バックゲート拡散領域１７を設ける。さらに、ソース、ドレインおよびゲートとＬＯＣＯＳ膜１１とで電気的に分離するようにＬＯＣＯＳ膜１１が設けられる。
（半導体装置）
つぎに、本実施の形態にかかる横型の半導体素子と縦型の半導体素子とが同一基板上に形成された半導体装置の一例について図６を用いて説明する。
図６は、本実施の形態にかかる半導体装置の構造を示す断面図である。ここで、半導体装置６００は、横型の半導体素子として横型のｐチャネルＭＯＳＦＥＴ１００と、出力段用の縦型パワー半導体素子としてトレンチゲート構造の縦型のｎチャネルＭＯＳＦＥＴ６０１と、を有する。横型のｐチャネルＭＯＳＦＥＴ１００は、ｎチャネルＭＯＳＦＥＴ６０１を制御および保護する。
半導体装置６００に含まれる横型の半導体素子として、図１に示す実施の形態１にかかる構造例のｐチャネルＭＯＳＦＥＴ１００を例に挙げているが、これに限らず、他の構造例のｐチャネルＭＯＳＦＥＴであってもよい。また、トレンチゲート構造のｎチャネルＭＯＳＦＥＴ６０１は、半導体基板２０の裏面側から半導体基板２０のおもて面側に向って電流を流す。
図６に示すように、横型のｐチャネルＭＯＳＦＥＴ１００のバックゲート電極１５およびバックゲート端子１６は、ｎチャネルＭＯＳＦＥＴ６０１のドレイン電極４０およびドレイン端子４１と共通である。図６に示すような半導体装置としては、例えば、ハイサイドスイッチ機能とオペアンプ機能とを両立したような高機能なパワー半導体装置などが挙げられる。
半導体装置６００では、横型のｐチャネルＭＯＳＦＥＴ１００を動作させる際に、横型のｐチャネルＭＯＳＦＥＴ１００のバックゲート端子１６に高電圧が印加され、ソース端子１４に低電圧が印加されるため、バックゲート−ソース間の電圧は高くなる。
ｎチャネルＭＯＳＦＥＴ６０１は、例えば、トレンチ３５、ゲート絶縁膜３６、ゲート電極３７、ｐ-型ベース領域３１、ｎ+型ソース領域３４、ｐ+型拡散領域３３、ドレイン側のｐ-型拡散領域３２からなるトレンチゲート型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を有する。
ドレイン側のｐ-型拡散領域３２は、半導体基板２０のおもて面側の表面層に、横型のｐチャネルＭＯＳＦＥＴ１００のドレイン側のｐ-型拡散領域３から離して選択的に設けられている。また、ｐ-型ベース領域３１は、半導体基板２０のおもて面側の表面層には、ドレイン側のｐ-型拡散領域３２から離して、選択的に設けられている。ｐ+型拡散領域３３は、ｐ-型ベース領域３１の内部に選択的に設けられている。ｐ+型拡散領域３３は、ドレイン側のｐ-型拡散領域３２やｐ-型ベース領域３１よりも不純物濃度が高い。
ｎ+型ソース領域３４は、ｐ-型ベース領域３１の内部に、ｐ+型拡散領域３３を挟むように選択的に設けられる。
トレンチ３５は、Ｚ軸方向において、ｎ+型ソース領域３４およびｐ-型ベース領域３１およびエピタキシャル層２と接する。また、トレンチ３５は、Ｘ軸方向において、ｎ+型ソース領域３４およびｐ-型ベース領域３１を挟むように設けられている。ゲート電極３７は、トレンチ３５の内部にゲート絶縁膜３６を介して設けられている。ゲート電極３７は、ゲート端子３８を介して電圧が印加される。
ｎ+型ソース領域３４およびｐ+型拡散領域３３は、ソース電極（おもて面電極：不図示）に接する。ｎ+型ソース領域３４およびｐ+型拡散領域３３は、ソース端子３９を介して電圧が印加される。
図７は、本実施の形態にかかる半導体装置と従来の半導体装置における縦方向耐圧とチャネル長Ｌとの関係を示す説明図である。グラフ７００には、縦軸にｐチャネルＭＯＳＦＥＴの縦方向耐圧を示し、横軸にチャネル長Ｌを示す。基準となるチャネル長Ｌにおける縦方向耐圧を１００［％］とした場合に、チャネル長が長くなった際にどの程度の縦方向耐圧が下がったかを示す。
ここで、ソース側のｐ-型拡散領域およびドレイン側のｐ-型拡散領域の各端部の曲率によって縦方向の耐圧が落ちる。チャネル長Ｌを長くすると、ソース側のｐ-型拡散領域およびドレイン側のｐ-型拡散領域の各端部の曲率によって、縦方向のｐｎ接合（ソース側のｐ-型拡散領域およびドレイン側のｐ-型拡散領域とドリフト領域との間のｐｎ接合）の平坦性が低下するため、縦方向の耐圧が下がる。一方、チャネル長Ｌを短くすると、縦方向のｐｎ接合が理想的に平坦なｐｎ接合に近づくため、縦方向の耐圧が上がる。
また、図７に示すように、従来の半導体装置と本実施の形態にかかる半導体装置では、いずれもチャネル長が長くなると、縦方向耐圧がある一定の割合まで下がり、ある一定の割合以降は同じ耐圧となる。従来の半導体装置は、本実施の形態にかかる半導体装置における縦方向耐圧の下がる割合よりも縦方向耐圧が下がる割合が大きい。このように、本実施の形態にかかる半導体装置によれば、従来の半導体装置と比較して、横型の半導体素子において縦方向の耐圧の向上を図ることができる。
以上実施の形態で説明したように、本実施の形態にかかる半導体装置は、横型のＭＯＳＦＥＴにおいて、ドレイン側の拡散領域およびドレイン拡散領域と、ゲート絶縁膜およびゲート電極と、ＬＯＣＯＳ膜とが、ソース拡散領域を囲うように環状に設けられている。これにより、ドレイン拡散領域とソース拡散領域との間のチャネル活性領域と、ＬＯＣＯＳ膜の端部とが環状になる。したがって、ソース端子およびゲート端子の電位を低くし、バックゲート端子の電位を高くした場合において、チャネル活性領域の電界が環状に分散されるため、縦方向の耐圧の向上を図ることができる。
また、本実施の形態にかかる半導体装置は、横型のＭＯＳＦＥＴにおいて、ソース側の拡散領域およびソース拡散領域と、ゲート絶縁膜と、ゲート電極と、ＬＯＣＯＳ膜とが、ドレイン拡散領域を中心として環状に設けられている。これにより、ドレイン拡散領域とソース拡散領域との間のチャネル活性領域と、ＬＯＣＯＳ膜の端部とが環状になる。したがって、ソース端子およびゲート端子の電位を低くし、バックゲート端子の電位を高くした場合において、チャネル活性領域の電界が環状に分散されるため、縦方向の耐圧の向上を図ることができる。
また、本実施の形態にかかる半導体装置は、横型のＭＯＳＦＥＴにおいて、ソース側の拡散領域およびソース拡散領域と、ドレイン側の拡散領域およびドレイン拡散領域と、ゲート絶縁膜と、ゲート電極と、ドレイン電極と、ＬＯＣＯＳ膜とが、半導体基板のおもて面に設けられたバックゲート電極を中心として環状に設けられている。これにより、ドレイン拡散領域とソース拡散領域との間のチャネル活性領域と、ＬＯＣＯＳ膜の端部とが環状になる。したがって、ソース端子およびゲート端子の電位を低くし、バックゲート端子の電位を高くした場合において、チャネル活性領域の電界が環状に分散されるため、縦方向の耐圧の向上を図ることができる。
また、本実施の形態にかかる各ｐチャネルＭＯＳＦＥＴにおける環状構造の形状は、例えば、四角型の形状に限らず、円形の形状やトラック型の形状であってもよい。
また、本実施の形態にかかるｐチャネルＭＯＳＦＥＴは、上述した縦型パワー半導体素子と同一の半導体基板に形成されるｐチャネルＭＯＳＦＥＴに限らず、バックゲートに高い電圧が印加され、ソースに低い電圧が印加されるような回路に含まれるｐチャネルＭＯＳＦＥＴに対して適用させることができる。
また、本実施の形態にかかる半導体装置は、ｐチャネルＭＯＳＦＥＴを例に挙げているが、これに限らず、ｎチャネルＭＯＳＦＥＴであってもよい。
以上のように、本発明にかかる半導体装置は、オペアンプを搭載した装置などに有用である。特に、本発明にかかる半導体装置は、ハイサイドスイッチとオペアンプとを搭載したような高機能なパワー半導体装置などに有用である。
１ ｎ+型支持基板
２ ｎ-型エピタキシャル層
３ ドレイン側のｐ-型拡散領域
４ ソース側のｐ-型拡散領域
５ ｐ+型ドレイン拡散領域
６ ｐ+型ソース拡散領域
７ ゲート酸化膜
８ ゲート電極
９ ドレイン電極
１０ ソース電極
１１ ＬＯＣＯＳ膜（局部酸化膜）
１２ ゲート端子
１３ ドレイン端子
１４ ソース端子
１５ バックゲート電極
１６ バックゲート端子
１７ ｎ+型バックゲート拡散領域
２０ 半導体基板
１００，３００，４００，５００ ｐチャネルＭＯＳＦＥＴ
２００ オペアンプ
２０１ 入力差動段
６００ 半導体装置
６０１ トレンチゲート構造のｎチャネルＭＯＳＦＥＴ

Claims (8)

  1. 第１導電型の半導体基板上に、横型の半導体素子と、縦型の半導体素子とが設けられた半導体装置であって、
    前記横型の半導体素子は、
    前記半導体基板の一方の主面側の表面層に、選択的に設けられた第２導電型の第１拡散領域と、
    前記半導体基板の一方の主面側の表面層に、前記第１拡散領域から離して選択的に設けられた前記第２導電型の第２拡散領域と、
    前記第１拡散領域の内部に選択的に設けられた、前記第１拡散領域よりも不純物濃度が高い前記第２導電型の第３拡散領域と、
    前記第２拡散領域の内部に選択的に設けられた、前記第２拡散領域よりも不純物濃度が高い前記第２導電型の第４拡散領域と、
    前記半導体基板の一方の主面の前記横型の半導体素子の終端部分に選択的に設けられ、かつ前記半導体基板の一方の主面の、前記第３拡散領域と前記第４拡散領域とに挟まれた部分に、選択的に設けられた局部絶縁膜と、
    前記半導体基板の一方の主面の、前記第１拡散領域と前記第２拡散領域とに挟まれた部分に、ゲート絶縁膜を介して設けられ、前記局部絶縁膜の表面の一部に前記ゲート絶縁膜を介して設けられたゲート電極と、
    を有し、
    前記半導体基板の他方の主面側の電位が、前記ゲート電極、前記第３拡散領域、および前記第４拡散領域の電位より所定値以上高く設定され、
    前記第１拡散領域および前記第３拡散領域と、前記ゲート電極と、前記局部絶縁膜とは、平面パターンにおいて、前記第４拡散領域を囲うように、環状に設けられ、
    前記第３拡散領域は、ドレイン拡散領域であり、
    前記第４拡散領域は、ソース拡散領域であり、
    前記局部絶縁膜は、前記半導体基板の一方の主面の、前記第３拡散領域と前記第４拡散領域とに挟まれた部分のうち、前記第１拡散領域の前記第３拡散領域以外の部分に選択的に形成されることを特徴とする半導体装置。
  2. 前記局部絶縁膜は、前記半導体基板の一方の主面の前記第１拡散領域の部分のうち、前記第３拡散領域以外であり、かつ前記第４拡散領域側の第１部分と、前記半導体基板の一方の主面の前記第２拡散領域の部分のうち、前記第４拡散領域以外であり、かつ前記第３拡散領域側の第２部分と、に選択的に設けられ、
    前記ゲート電極は、前記半導体基板の一方の主面の、前記第１部分の一部と前記半導体基板の一方の主面の前記第２部分とに挟まれた部分に前記ゲート絶縁膜を介して設けられ、
    前記第３拡散領域と、前記ゲート電極と、前記局部絶縁膜とは、平面パターンにおいて、前記第４拡散領域を中心に対称になっていることを特徴とする請求項１に記載の半導体装置。
  3. 前記横型の半導体素子は、
    前記第１拡散領域および前記第２拡散領域から離して設けられた前記第１導電型の第５拡散領域と、
    前記半導体基板の他方の主面側の電位と同電位となり、前記第５拡散領域に接するバックゲート電極と、
    を有し、
    前記第２拡散領域および前記第４拡散領域は、平面パターンにおいて、前記第５拡散領域を囲うように、環状に設けられたことを特徴とする請求項１に記載の半導体装置。
  4. 第１導電型の半導体基板上に、横型の半導体素子と、縦型の半導体素子とが設けられた半導体装置であって、
    前記横型の半導体素子は、
    前記半導体基板の一方の主面側の表面層に、選択的に設けられた第２導電型の第１拡散領域と、
    前記半導体基板の一方の主面側の表面層に、前記第１拡散領域から離して選択的に設けられた前記第２導電型の第２拡散領域と、
    前記第１拡散領域の内部に選択的に設けられた、前記第１拡散領域よりも不純物濃度が高い前記第２導電型の第３拡散領域と、
    前記第２拡散領域の内部に選択的に設けられた、前記第２拡散領域よりも不純物濃度が高い前記第２導電型の第４拡散領域と、
    前記半導体基板の一方の主面の前記横型の半導体素子の終端部分に選択的に設けられ、かつ前記半導体基板の一方の主面の、前記第３拡散領域と前記第４拡散領域とに挟まれた部分に、選択的に設けられた局部絶縁膜と、
    前記半導体基板の一方の主面の、前記第１拡散領域と前記第２拡散領域とに挟まれた部分に、ゲート絶縁膜を介して設けられ、前記局部絶縁膜の表面の一部に前記ゲート絶縁膜を介して設けられたゲート電極と、
    を有し、
    前記半導体基板の他方の主面側の電位が、前記ゲート電極、前記第３拡散領域、および前記第４拡散領域の電位より所定値以上高く設定され、
    前記第１拡散領域および前記第３拡散領域と、前記ゲート電極と、前記局部絶縁膜とは、平面パターンにおいて、前記第４拡散領域を囲うように、環状に設けられ、
    前記第３拡散領域は、ソース拡散領域であり、
    前記第４拡散領域は、ドレイン拡散領域であり、
    前記局部絶縁膜は、前記半導体基板の一方の主面の、前記第３拡散領域と前記第４拡散領域とに挟まれた部分のうち、前記第２拡散領域の前記第４拡散領域以外の部分に選択的に形成され、前記半導体基板の一方の主面の前記第１拡散領域の部分のうち、前記第３拡散領域以外であり、かつ前記第４拡散領域側の第１部分と、前記半導体基板の一方の主面の前記第２拡散領域の部分のうち、前記第４拡散領域以外であり、かつ前記第３拡散領域側の第２部分と、に選択的に設けられ、
    前記ゲート電極は、前記半導体基板の一方の主面の、前記第１部分の一部と前記半導体基板の一方の主面の前記第２部分とに挟まれた部分に前記ゲート絶縁膜を介して設けられ、
    前記第３拡散領域と、前記ゲート電極と、前記局部絶縁膜とは、平面パターンにおいて、前記第４拡散領域を中心に対称になっていることを特徴とする半導体装置。
  5. 第１導電型の半導体基板上に、横型の半導体素子と、縦型の半導体素子とが設けられた半導体装置であって、
    前記横型の半導体素子は、
    前記半導体基板の一方の主面側の表面層に、選択的に設けられた第２導電型の第１拡散領域と、
    前記半導体基板の一方の主面側の表面層に、前記第１拡散領域から離して選択的に設けられた前記第２導電型の第２拡散領域と、
    前記第１拡散領域の内部に選択的に設けられた、前記第１拡散領域よりも不純物濃度が高い前記第２導電型の第３拡散領域と、
    前記第２拡散領域の内部に選択的に設けられた、前記第２拡散領域よりも不純物濃度が高い前記第２導電型の第４拡散領域と、
    前記半導体基板の一方の主面の前記横型の半導体素子の終端部分に選択的に設けられ、かつ前記半導体基板の一方の主面の、前記第３拡散領域と前記第４拡散領域とに挟まれた部分に、選択的に設けられた局部絶縁膜と、
    前記半導体基板の一方の主面の、前記第１拡散領域と前記第２拡散領域とに挟まれた部分に、ゲート絶縁膜を介して設けられ、前記局部絶縁膜の表面の一部に前記ゲート絶縁膜を介して設けられたゲート電極と、
    を有し、
    前記半導体基板の他方の主面側の電位が、前記ゲート電極、前記第３拡散領域、および前記第４拡散領域の電位より所定値以上高く設定され、
    前記第１拡散領域および前記第３拡散領域と、前記ゲート電極と、前記局部絶縁膜とは、平面パターンにおいて、前記第４拡散領域を囲うように、環状に設けられ、
    前記第３拡散領域は、ソース拡散領域であり、
    前記第４拡散領域は、ドレイン拡散領域であり、
    前記局部絶縁膜は、前記半導体基板の一方の主面の、前記第３拡散領域と前記第４拡散領域とに挟まれた部分のうち、前記第２拡散領域の前記第４拡散領域以外の部分に選択的に形成され、
    前記横型の半導体素子は、
    前記第１拡散領域および前記第２拡散領域から離して設けられた前記第１導電型の第５拡散領域と、
    前記半導体基板の他方の主面側の電位と同電位となり、前記第５拡散領域に接するバックゲート電極と、
    を有し、
    前記第２拡散領域および前記第４拡散領域は、平面パターンにおいて、前記第５拡散領域を囲うように、環状に設けられたことを特徴とする半導体装置。
  6. 第１導電型の半導体基板上に、横型の半導体素子と、縦型の半導体素子とが設けられた半導体装置であって、
    前記横型の半導体素子は、
    前記半導体基板の一方の主面側の表面層に、選択的に設けられた第２導電型の第１拡散領域と、
    前記半導体基板の一方の主面側の表面層に、前記第１拡散領域から離して選択的に設けられた前記第２導電型の第２拡散領域と、
    前記第１拡散領域の内部に選択的に設けられた、前記第１拡散領域よりも不純物濃度が高い前記第２導電型の第３拡散領域と、
    前記第２拡散領域の内部に選択的に設けられた、前記第２拡散領域よりも不純物濃度が高い前記第２導電型の第４拡散領域と、
    前記半導体基板の一方の主面の前記横型の半導体素子の終端部分に選択的に設けられ、かつ前記半導体基板の一方の主面の、前記第３拡散領域と前記第４拡散領域とに挟まれた部分に、選択的に設けられた局部絶縁膜と、
    前記半導体基板の一方の主面の、前記第１拡散領域と前記第２拡散領域とに挟まれた部分に、ゲート絶縁膜を介して設けられ、前記局部絶縁膜の表面の一部に前記ゲート絶縁膜を介して設けられたゲート電極と、
    を有し、
    前記半導体基板の他方の主面側の電位が、前記ゲート電極、前記第３拡散領域、および前記第４拡散領域の電位より所定値以上高く設定され、
    前記第１拡散領域および前記第３拡散領域と、前記ゲート電極と、前記局部絶縁膜とは、平面パターンにおいて、前記第４拡散領域を囲うように、環状に設けられ、
    前記半導体基板上にオペアンプが形成され、
    前記横型の半導体素子は、前記オペアンプに含まれる入力差動段を構成するｐ型のＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であることを特徴とする半導体装置。
  7. 前記第１導電型は、ｎ型であり、
    前記第２導電型は、ｐ型であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  8. 前記所定値は、４０［Ｖ］以上であることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
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