JP7102934B2 - 半導体装置 - Google Patents

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Description

本発明は、ＬＤＭＯＳ（Lateral double Diffused MOSFETの略）が形成された半導体装置に関するものである。
従来より、ＬＤＭＯＳが形成された半導体装置が提案されている（例えば、特許文献１参照）。例えば、この半導体装置では、トレンチ分離部によって素子領域が区画されている。そして、この半導体装置では、素子領域に形成されたソース領域やドレイン領域によってｎチャネル型のＬＤＭＯＳが形成されている。なお、トレンチ分離部は、溝部に絶縁膜が配置されることで構成される。そして、素子領域には、ｎチャネル型のＬＤＭＯＳを構成するドレイン領域およびソース領域等が形成されていると共に、ドレイン領域とトレンチ分離部との間にｐ型のバッファ層が形成されている。
このような半導体装置では、ドレイン領域に高電界が印加された際、バッファ層によってトレンチ分離部の絶縁膜に電界集中が発生することを抑制できる。
特開２０１１－９６９６７号公報
しかしながら、上記半導体装置では、トレンチ分離部の絶縁膜に電界集中が発生することを抑制できるものの、バッファ層を形成する必要があり、製造工程が増加したりする等の懸念がある。そして、現状では、バッファ層を形成することなく、トレンチ分離部の絶縁膜に電界集中が発生することを抑制することが望まれている。
また、上記半導体装置では、ドレイン領域、ソース領域、バッファ層、トレンチ分離部の並び方（すなわち、位置関係）が規定されている。このため、上記半導体装置では、電流能力を高くしようとすると、ドレイン領域、ソース領域、バッファ層、トレンチ分離部の並び方向と交差する一方向にのみ面積を増加させることになる。このため、素子領域のレイアウトが一方向に沿って長くなり易く、レイアウトの自由度が低くなり易い。
本発明は上記点に鑑み、バッファ層を形成することなくトレンチ分離部の絶縁膜に電界集中が発生することを抑制でき、さらにレイアウトの自由度の低下も抑制できる半導体装置を提供することを目的とする。
上記目的を達成するための請求項１では、ＬＤＭＯＳが形成された半導体装置であって、活性層（１３）を有し、活性層にトレンチ分離部（２０）によって素子領域（１４）が区画形成され、主面（１０ａ）が活性層の表面（１３ａ）を有する構成とされている半導体基板（１０）と、素子領域における活性層の表層部に形成された第１導電型のボディ層（３１）と、ボディ層の表層部に形成された第２導電型のソース領域（３２）と、素子領域における活性層の表層部に形成された第２導電型のドリフト層（３３）と、ドリフト層の表層部に形成された第２導電型のドレイン領域（３４）と、ボディ層の表面に配置されたゲート絶縁膜（６１ａ）と、ゲート絶縁膜上に配置されたゲート電極（６２ａ）と、を備え、ソース領域およびドレイン領域は、高電位となる一方の高電位領域が低電位となる他方の低電位領域に囲まれている。
そして、第１導電型は、ｐ型とされ、第２導電型は、ｎ型とされており、ボディ層は、トレンチ分離部に接するように形成されている。
これによれば、高電位領域が低電位領域で囲まれているため、高電位領域に起因する高電界がトレンチ分離部まで達し難くなる。つまり、活性層にバッファ層を形成しなくても、高電界がトレンチ分離部に達することを抑制できる。また、高電位領域が低電位領域で囲まれるため、電流能力を高くする場合には、全体的に素子領域を大きくすればよい。このため、素子領域が一方向に極端に長くなることを抑制でき、レイアウトの自由度が低下することも抑制できる。
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態における半導体装置の断面図である。 図１に示すトレンチ分離部、下層配線部、および第１～第３配線部の位置関係を示す平面図である。 第２実施形態における半導体装置の断面図である。 第３実施形態における半導体装置の断面図である。 第４実施形態における半導体装置の断面図である。 第５実施形態における半導体装置の断面図である。 第６実施形態における半導体装置の断面図である。 第７実施形態における半導体装置の断面図である。 図８に示すトレンチ分離部、下層配線部、および第１～第３配線部の位置関係を示す平面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。本実施形態では、ｐチャネル型のＬＤＭＯＳが形成された半導体装置について説明する。
本実施形態の半導体装置は、図１に示されるように、支持基板１１上に埋込絶縁膜１２を介して活性層１３が積層されたＳＯＩ（Silicon On Insulatorの略）基板１０を用いて構成される。なお、支持基板１１は、シリコン等の半導体基板で構成され、埋込絶縁膜１２は、酸化膜等で構成されている。活性層１３は、所定の不純物濃度とされたｎ－型のシリコン基板を用いて構成されている。以下では、活性層１３における埋込絶縁膜１２側と反対側の面を活性層１３の表面１３ａともいう。また、ＳＯＩ基板１０における活性層１３の表面１３ａを含む面をＳＯＩ基板１０の主面１０ａともいう。
活性層１３は、トレンチ分離部２０によって素子領域１４とフィールドグランド領域１５とに区画形成されることで素子分離されている。本実施形態では、活性層１３は、素子領域１４がフィールドグランド領域１５に囲まれるように、トレンチ分離部２０によって素子分離されている。
トレンチ分離部２０は、活性層１３の表面１３ａから埋込絶縁膜１２に達するように形成された溝部２１に、当該溝部２１を埋め込むように絶縁膜２２が配置されることで構成されている。なお、絶縁膜２２は、熱酸化、またはデポジションによる絶縁材料の埋め込みによって溝部２１に配置される。
素子領域１４では、活性層１３の表層部における中央部に、活性層１３よりも高不純物濃度とされたｎ型のボディ層３１が形成されている。そして、ボディ層３１の表層部には、活性層１３の表面１３ａから露出するように、ｐ＋型のソース領域３２が形成されている。なお、ソース領域３２は、ボディ層３１内で終端させられている。
また、活性層１３の表層部には、ボディ層３１およびトレンチ分離部２０と接するように、ｐ－型のドリフト層３３が形成されている。具体的には、ドリフト層３３は、活性層１３の表面１３ａに対する法線方向から視た（以下では、単に法線方向から視たともいう）とき、ボディ層３１を囲むように枠状に形成されている。なお、活性層１３の表面１３ａに対する法線方向とは、言い換えると、ＳＯＩ基板１０の主面１０ａに対する法線方向のことである。また、本実施形態では、ドリフト層３３は、ボディ層３１とほぼ等しい深さまで形成されている。
そして、ドリフト層３３の表層部には、活性層１３の表面１３ａから露出するように、ドリフト層３３よりも高不純物濃度とされたｐ＋型のドレイン領域３４が形成されている。本実施形態では、ドレイン領域３４は、ドリフト層３３のうちのボディ層３１側と反対側のトレンチ分離部２０側に形成されている。そして、ドレイン領域３４は、ドリフト層３３と同様に、ボディ層３１を囲むように形成されている。つまり、ドレイン領域３４は、ソース領域３２を囲むように形成されている。すなわち、本実施形態では、後述するように、ソース－ドレイン間に電流が流れないオフ状態では、ソース領域３２がドレイン領域３４よりも高電位となる高電位領域となる。このため、法線方向から視たとき、半導体装置は、高電位領域となるソース領域３２が低電位領域となるドレイン領域３４で囲まれた構成とされている。
さらに、活性層１３の表層部には、ＳＴＩ（Shallow Trench Isolationの略）分離部４０が形成されている。ＳＴＩ分離部４０は、活性層１３の表層部に所定深さのトレンチ４１を形成してトレンチ４１内を絶縁膜４２で埋め込んだ後、ＣＭＰ（Chemical Mechanical Polishingの略）法等で平坦化することによって形成される。
そして、ＳＴＩ分離部４０には、第１開口部４０ａおよび第２開口部４０ｂが形成されている。具体的には、第１開口部４０ａは、活性層１３の表面１３ａにおける中央部を露出させるように形成されている。本実施形態では、第１開口部４０ａは、ソース領域３２、ボディ層３１、ドリフト層３３のうちのボディ層３１側の部分を露出させるように形成されている。第２開口部４０ｂは、活性層１３の表面１３ａにおける外縁部を露出させるように形成されている。本実施形態では、ドレイン領域３４を露出させるように形成されている。なお、第２開口部４０ｂは、ドレイン領域３４に沿って枠状に形成されていてもよいし、ドレイン領域３４の１箇所、または複数個所を露出させるように形成されていてもよい。本実施形態では、第２開口部４０ｂは、ドレイン領域３４の複数個所を露出させるように形成されている。
そして、本実施形態では、上記ボディ層３１、ソース領域３２、ドリフト層３３、ドレイン領域３４は、活性層１３の中心を通り、表面１３ａと交差する方向に沿って延びる軸Ａに対して略回転対称に形成されている。
ＳＯＩ基板１０の主面１０ａには、配線層５０が形成されている。本実施形態では、配線層５０は、下層絶縁膜６１、下層配線部６２、第１～第３層間絶縁膜７１～７３、第１～第３配線部８１～８３を有する構成とされている。なお、本実施形態では、第１～第３層間絶縁膜７１～７３が上層配線部に相当し、第１～第３配線部８１～８３が上層絶縁膜に相当している。
下層絶縁膜６１は、活性層１３の表面１３ａ上において、ＳＴＩ分離部４０における第１開口部４０ａ側の部分上からボディ層３１上に渡って形成されたゲート絶縁膜６１ａを有する構成とされている。下層配線部６２は、ゲート絶縁膜６１ａ上に配置されたゲート電極６２ａを有する構成とされている。本実施形態では、ゲート絶縁膜６１ａ（すなわち、下層絶縁膜６１）は、酸化膜等で構成され、ゲート電極６２ａ（すなわち、下層配線部６２）は、ドープトポリシリコン等によって構成されている。
第１層間絶縁膜７１は、ゲート絶縁膜６１ａおよびゲート電極６２ａを覆うようにＳＯＩ基板１０の主面１０ａ上に形成され、第１配線部８１は、第１層間絶縁膜７１上に形成されている。第２層間絶縁膜７２は、第１配線部８１を覆うように第１層間絶縁膜７１上に形成され、第２配線部８２は、第２層間絶縁膜７２上に形成されている。第３層間絶縁膜７３は、第２配線部８２を覆うように第２層間絶縁膜７２上に形成され、第３配線部８３は、第３層間絶縁膜７３上に形成されている。なお、第１～第３層間絶縁膜７１～７３は、テトラエトキシシラン（Tetra EthylOrthoSilicate）膜等で構成される。第１～第３配線部８１～８３は、アルミニウム等で構成される。
ここで、本実施形態の第１～第３配線部８３の構成について、図１および図２を参照しつつ具体的に説明する。なお、図１におけるトレンチ分離部２０、下層配線部６２、第１～第３配線部８１～８３は、図２中のI－I線に沿った断面図に相当している。
第１配線部８１は、ソース領域３２上に位置する第１ソース用配線部８１ａと、ドレイン領域３４上に位置する第１ドレイン用配線部８１ｂとを有している。第２配線部８２は、ソース領域３２上に位置する第２ソース用配線部８２ａと、ドレイン領域３４上に位置する第２ドレイン用配線部８２ｂとを有している。第３配線部８３は、ソース領域３２上に位置する第３ソース用配線部８３ａと、ドレイン領域３４上に位置する第３ドレイン用配線部８３ｂとを有している。
なお、第１～第３ドレイン用配線部８１ｂ～８３ｂは、ドレイン領域３４に沿った枠状に形成されている。つまり、法線方向から視たとき、ソース領域３２上に形成された第１～第３ソース用配線部８１ａ～８３ａは、ドレイン領域３４上に形成された第１～第３ドレイン用配線部８１ｂ～８３ｂに囲まれた状態となっている。
第１ソース用配線部８１ａは、第１層間絶縁膜７１に形成された第１ソース用ビア７１ａを通じてソース領域３２と電気的に接続されている。第１ドレイン用配線部８１ｂは、第１層間絶縁膜７１に形成された第１ドレイン用ビア７１ｂを通じてドレイン領域３４と電気的に接続されている。
第２ソース用配線部８２ａは、第２層間絶縁膜７２に形成された第２ソース用ビア７２ａを通じて第１ソース用配線部８１ａと接続されている。第３ソース用配線部８３ａは、第３層間絶縁膜７３に形成された第３ソース用ビア７３ａを通じて第２ソース用配線部８２ａと接続されている。
同様に、第２ドレイン用配線部８２ｂは、第２層間絶縁膜７２に形成された第２ドレイン用ビア７２ｂを通じて第１ドレイン用配線部８１ｂと接続されている。第３ドレイン用配線部８３ｂは、第３層間絶縁膜７３に形成された第３ドレイン用ビア７３ｂを通じて第２ドレイン用配線部８２ｂと接続されている。
なお、本実施形態では、第１～第３ソース用配線部８１ａ～８３ａが高電位配線部に相当し、第１～第３ドレイン用配線部８１ｂ～８３ｂが低電位配線部に相当している。また、各ビア７１ａ、７１ｂ～７３ａ、７３ｂは、それぞれ各層間絶縁膜７１～７３に形成されたコンタクトホールにタングステンが埋め込まれることで構成されている。
そして、本実施形態では、第１ソース用配線部８１ａは、第２ソース用配線部８２ａおよび第３ソース用配線部８３ａよりも外縁側に突出した形状とされている。具体的には、第１ソース用配線部８１ａは、法線方向から視たとき、第２ソース用配線部８２ａおよび第３ソース用配線部８３ａよりもトレンチ分離部２０側に突出した形状となっている。本実施形態では、第２ソース用配線部８２ａおよび第３ソース用配線部８３ａは、法線方向から視たとき、ゲート電極６２ａよりも内側に位置する形状とされている。一方、第１ソース用配線部８１ａは、法線方向から視たとき、ゲート電極６２ａよりもトレンチ分離部２０側に向かって突出した形状とされている。このため、第１ソース用配線部８１ａと第１ドレイン用配線部８１ｂとの間隔は、第２ソース用配線部８２ａと第２ドレイン用配線部８２ｂとの間隔、および第３ソース用配線部８３ａと第３ドレイン用配線部８３ｂとの間隔より狭くされている。
また、本実施形態では、第１ソース用配線部８１ａは、軸Ａと交差する部分から主面１０ａの一方向に沿った長さにおいて、第１～第３ドレイン用配線部８１ｂ～８３ｂよりも長くされている。例えば、第１ソース用配線部８１ａにおいて、図２中の紙面左右方向に沿った長さを第１ソース用長さＬ１ａとし、図２中の紙面上下方向に沿った長さを第２ソース用長さＬ２ａとする。また、第１ドレイン用配線部８１ｂにおいて、図２中の紙面左右方向に沿った長さを第１ドレイン用長さＬ１ｂとし、図２中の紙面上下方向に沿った長さを第２ドレイン長さ用Ｌ２ｂとする。この場合、第１ソース用配線部８１ａにおける第１ソース用長さＬ１ａは、第１ドレイン用配線部８１ｂにおける第１ドレイン用長さＬ１ｂより長くされている。また、第１ソース用配線部８１ａにおける第２ソース用長さＬ２ａは、第１ドレイン用配線部８１ｂにおける第２ドレイン用長さＬ２ｂより長くされている。
なお、第１ソース用長さＬ１ａと第２ソース用長さＬ２ａとは、等しくされており、第１ドレイン用長さＬ１ｂと第２ドレイン用長さＬ２ｂとは等しくされている。また、第１～第３配線部８１～８３は、図１とは別断面において、それぞれ他の領域と接続される接続配線部等も有している。但し、本実施形態では、各ソース用配線部８１ａ～８３ａと各ドレイン用配線部８１ｂ～８３ｂとの間には、接続配線部等を配置しないようにしている。特に、本実施形態では、第１ソース用配線部８１ａと第１ドレイン用配線部８１ｂとの間に接続配線部等を配置しないようにしている。
以上が本実施形態における半導体装置の構成である。なお、本実施形態では、ｎ型が第１導電型に相当し、ｐ型が第２導電型に相当している。次に、上記半導体装置の作動について説明する。
上記半導体装置は、ゲート電極６２ａに対して負電圧が印加されると、ゲート絶縁膜６１ａを挟んでゲート電極６２ａと反対側に位置するボディ層３１において、ホールが引き寄せられて反転層が形成される。これにより、ソース－ドレイン間において電流が流れるオン状態となる。
そして、ゲート電極６２ａへの電圧の印加が停止されると、反転層が消滅してソース－ドレイン間に電流が流れないオフ状態となり、ソース領域３２の電位がドレイン領域３４よりも高くなる。例えば、ソース－ドレイン間の電圧が１５０Ｖとなる。この際、本実施形態では、高電位領域となるソース領域３２が低電位領域となるドレイン領域３４で囲まれている。このため、ソース領域３２に起因する高電界がトレンチ分離部２０まで達し難くなる。
また、上記半導体装置では、配線部６２、８１～８３のうち、ＳＴＩ分離部４０における絶縁膜４２と対向する部分であって、オフ状態である際にソース領域３２またはドレイン領域３４と同電位となる部分がフィールドプレートとして機能する。本実施形態では、ゲート電極６２ａ、第１ソース用配線部８１ａのうちのゲート電極６２ａから突出した部分、第１ドレイン用配線部８１ｂがフィールドプレートとして機能する。このため、第１ソース用配線部８１ａがゲート電極６２ａよりも突出していない場合と比較して、フィールドプレートとして機能する領域が大きくなり、ソース－ドレイン間で電界集中が発生することも抑制できる。つまり、本実施形態の配線層５０は、各領域と接続される機能を発揮すると共に、半導体装置の耐圧を規定する機能も発揮する。なお、第１ソース用配線部８１ａのうちのゲート電極６２ａから突出した部分とは、法線方向から視たときのゲート電極６２ａから突出した部分のことである。
以上説明したように、本実施形態では、ｐチャネル型のＬＤＭＯＳが形成されており、高電位領域となるソース領域３２が低電位領域となるドレイン領域３４で囲まれている。このため、ソース領域３２に起因する高電界がトレンチ分離部２０まで達し難くなる。つまり、本実施形態によれば、活性層１３にバッファ層を形成しなくても、高電界がトレンチ分離部２０に達することを抑制できる。
また、本実施形態では、ソース領域３２をドレイン領域３４で囲むことによって高電界がトレンチ分離部２０に達することを抑制しているため、電流能力を高くする場合には、全体的に素子領域１４を大きくすればよい。つまり、本実施形態では、電流能力を高くする場合には、素子領域１４を異なる２方向以上の方向に大きくすればよい。このため、電流能力を高くする場合に素子領域１４が極端に一方向に大きくなることを抑制でき、レイアウトの自由度が低下することを抑制できる。
そして、上記半導体装置では、配線部６２、８１～８３のうち、ＳＴＩ分離部４０における絶縁膜４２と対向する部分であって、オフ状態である際にソース領域３２またはドレイン領域３４と同電位となる部分がフィールドプレートとして機能する。具体的には、ゲート電極６２ａ、第１ソース用配線部８１ａのうちのゲート電極６２ａから突出した部分、第１ドレイン用配線部８１ｂがフィールドプレートとして機能する。このため、第１ソース用配線部８１ａがゲート電極６２ａよりも突出していない場合と比較して、フィールドプレートとして機能する領域が大きくなり、ソース－ドレイン間で電界集中が発生することも抑制できる。
さらに、フィールドプレートとして機能する第１ソース用配線部８１ａと第１ドレイン用配線部８１ｂとの間には、他の接続配線部を配置しない構成としている。このため、第１ソース用配線部８１ａと第１ドレイン用配線部８１ｂの形状によって半導体装置の耐圧を規定できる。したがって、第１ソース用配線部８１ａと第１ドレイン用配線部８１ｂとの間に接続配線部を配置する場合と比較して、耐圧設計を容易にできる。
また、本実施形態では、高電位領域であるソース領域３２と接続される第１ソース用配線部８１ａをトレンチ分離部２０側に突出した構成としている。つまり、第１ソース用配線部８１ａの第１、第２ソース用長さＬ１ａ、Ｌ２ａが第１ドレイン用配線部８１ｂの第１、第２ドレイン用長さＬ１ｂ、Ｌ２ｂより長くなるようにしている。このため、例えば、フィールドプレートとして機能する全体の領域が同じになるように、第１ドレイン用配線部８１ｂを第１ソース用配線部８１ａ側に突出させた場合と比較して、高電界領域であるソース領域３２近傍の電界を緩和し易くできる。
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、配線層５０の上方に引回し配線層９０を配置したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図３に示されるように、配線層５０上に引回し配線層９０が配置されている。本実施形態では、引回し配線層９０は、第３層間絶縁膜７３上に配置されて第３配線部８３を覆うように形成された表層絶縁膜９１と、表層絶縁膜９１上に配置された引回し配線部９２とを有している。なお、表層絶縁膜９１は、第１～第３層間絶縁膜７１～７３と同様に、テトラエトキシシランで構成されている。引回し配線部９２は、第１～第３配線部８１～８３と同様にアルミニウムで構成されている。
そして、引回し配線部９２は、法線方向から視たとき、第１～第３配線部８１～８３の少なくとも１つの配線部と重複する部分を有するように形成されている。具体的には、引回し配線部９２は、法線方向から視たとき、フィールドプレートとして機能する部分と重複するように形成されている。本実施形態では、引回し配線部９２は、フィールドプレートとして機能する第１ソース用配線部８１ａおよび第１ドレイン用配線部８１ｂと重複する部分を有するように形成されている。そして、引回し配線部９２は、表層絶縁膜９１に形成されたビア９１ａを通じて第３ソース用配線部８３ａと接続されている。なお、ビア９１ａは、表層絶縁膜９１に形成されたコンタクトホールにタングステンが埋め込まれることで構成されている。
以上説明したように、配線層５０上に引回し配線層９０を配置した半導体装置とすることもできる。そして、引回し配線部９２は、法線方向から視たとき、フィールドプレートとして機能する部分と重複するように形成されている。このため、引回し配線部９２のうちのフィールドプレートとして機能する部分と重複する部分は、引回しの仕方によって耐圧が変化しないため、自由にレイアウトを変更できる。したがって、汎用性の向上を図ることができる。
なお、上記では、引回し配線部９２がソース領域３２と接続される例を説明したが、引回し配線部９２は、ドレイン領域３４と接続されるようにしてもよいし、ソース領域３２よりもさらに高電位となり得る領域と接続されるようにしてもよい。つまり、引回し配線部９２は、フィールドプレートとして機能する部分と重複するように形成されていれば、接続される箇所は適宜変更可能である。
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対し、第１～第３ソース用配線部８１ａ～８３ａの形状を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図４に示されるように、第２ソース用配線部８２ａが第１ソース用配線部８１ａおよび第３ソース用配線部８３ａよりも外縁側に突出した形状とされている。具体的には、第２ソース用配線部８２ａは、法線方向から視たとき、第１、第３ソース用配線部８１ａ、８３ａよりもトレンチ分離部２０側に突出した形状とされている。
なお、本実施形態では、第１ソース用配線部８１ａは、第３ソース用配線部８３ａと同じ大きさとされている。また、このような半導体装置では、ゲート電極６２ａ、第２ソース用配線部８２ａのうちのゲート電極６２ａから突出した部分、第１ドレイン用配線部８１ｂがフィールドプレートとして機能する。
以上説明したように、ゲート電極６２ａ、第２ソース用配線部８２ａ、第１ドレイン用配線部８１ｂがフィールドプレートとして機能するようにしても、上記第１実施形態と同様の効果を得ることができる。
また、本実施形態では、第２ソース用配線部８２ａの一部もフィールドプレートとして機能する。この場合、フィールドプレートとして機能する第２ソース用配線部８２ａとＳＴＩ分離部４０との間隔は、第１ソース用配線部８１ａをフィールドプレートとして機能させた場合の第１ソース用配線部８１ａとＳＴＩ分離部４０との間隔より広くなる。このため、フィールドプレートとして機能する第２ソース用配線部８２ａとＳＴＩ分離部４０との間の電界強度は、第１ソース用配線部８１ａをフィールドプレートとして機能させた場合の第１ソース用配線部８１ａとＳＴＩ分離部４０との間の電界強度より低くなる。したがって、第１ソース用配線部８１ａのみをフィールドプレートとして機能させる場合と比較して、フィールドプレートとして機能する第２ソース用配線部８２ａとＳＴＩ分離部４０との間に位置する第１、第２層間絶縁膜７１、７２が劣化することを抑制できる。これにより、第１、第２層間絶縁膜７１、７２の破壊寿命を長くできる。
（第４実施形態）
第４実施形態について説明する。本実施形態は、第１実施形態に対し、第１ソース用配線部８１ａを分離したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図５に示されるように、第１ソース用配線部８１ａは、内縁配線部８１１と、外縁配線部８１２とに分離されている。本実施形態では、内縁配線部８１１は、第３ソース用配線部８３ａと同じ大きさとされている。外縁配線部８１２は、内縁配線部８１１を囲む枠状に形成されている。また、第２ソース用配線部８２ａは、内縁配線部８１１および外縁配線部８１２と対向する部分を有する大きさに形成されている。
そして、内縁配線部８１１および外縁配線部８１２は、それぞれ第２ソース用配線部８２ａと第２ソース用ビア７２ａを通じて電気的に接続されている。これにより、内縁配線部８１１および外縁配線部８１２が電気的に接続されている。
このため、上記半導体装置では、ゲート電極６２ａ、第１ソース用配線部８１ａのうちの外縁配線部８１２がフィールドプレートとして機能する。また、このような半導体装置では、法線方向から視たとき、第２ソース用配線部８２ａのうちのゲート電極６２ａから突出した部分であって、内縁配線部８１１と外縁配線部８１２との間に位置する部分がフィールドプレートとして機能する。
以上説明したように、第１ソース用配線部８１ａを分離させて第１ソース用配線部８１ａおよび第２ソース用配線部８２ａがフィールドプレートとして機能するようにしても、上記第１実施形態と同様の効果を得ることができる。また、本実施形態では、第２ソース用配線部８２ａもフィールドプレートとして機能するため、上記第３実施形態と同様の効果を得ることもできる。
（第５実施形態）
第５実施形態について説明する。本実施形態は、第１実施形態に対し、第１～第３ソース用配線部８１ａ～８３ａが順に突出するようにしたものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図６に示されるように、第１～第３ソース用配線部８１ａ～８３ａは、第３ソース用配線部８３ａ、第２ソース用配線部８２ａ、第１ソース用配線部８１ａの順に、外縁側に突出した形状とされている。具体的には、第１～第３ソース用配線部８１ａ～８３ａは、法線方向から視たとき、第３ソース用配線部８３ａ、第２ソース用配線部８２ａ、第１ソース用配線部８１ａの順にトレンチ分離部２０側に突出した形状となっている。なお、第１ソース用配線部８１ａは、法線方向から視たとき、ゲート電極６２ａよりも内側に位置する形状とされている。
このため、上記半導体装置では、ゲート電極６２ａ、第２ソース用配線部８２ａのうちの第１ソース用配線部８１ａよりも突出した部分がフィールドプレートとして機能する。また、上記半導体装置では、第３ソース用配線部８３ａのうちの第２ソース用配線部８２ａよりも突出した部分がフィールドプレートとして機能する。
以上説明したように、ゲート電極６２ａ、第２、第３ソース用配線部８２ａ、８３ａがそれぞれフィールドプレートとして機能するようにしても、上記第１実施形態と同様の効果を得ることができる。
（第６実施形態）
第６実施形態について説明する。本実施形態は、第１実施形態に対し、第１ドレイン用配線部８１ｂの形状を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図７に示されるように、第１ドレイン用配線部８１ｂは、第２、第３ドレイン用配線部８２ｂ、８３ｂよりも内縁側に突出した形状とされている。具体的には、第１ドレイン用配線部８１ｂは、法線方向から視たとき、第２、第３ドレイン用配線部８２ｂ、８３ｂよりも第１ソース用配線部８１ａ側に突出した形状とされている。
以上説明したように、本実施形態では、第１ドレイン用配線部８１ｂが突出した形状とされている。このため、フィールドプレートとして機能する領域をさらに大きくでき、さらに電界集中が発生することを抑制できる。
（第７実施形態）
第７実施形態について説明する。本実施形態は、第１実施形態に対し、ｎチャネル型のＬＤＭＯＳを形成したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態の半導体装置について、図８および図９を参照しつつ説明する。なお、図８におけるトレンチ分離部２０、下層配線部６２、第１～第３配線部８１～８３は、図９中のVIII－VIII線に沿った断面図に相当している。
本実施形態では、図８および図９に示されるように、ｎチャネル型のＬＤＭＯＳが形成されている。具体的には、ドリフト層３３は、ｎ－型とされており、活性層１３の表層部における中央部に形成されている。そして、ドレイン領域３４は、ｎ＋型とされており、活性層１３の表面１３ａから露出するように、ドリフト層３３の表層部に形成されている。
ボディ層３１は、ｐ型とされており、活性層１３の表層部において、ドリフト層３３から離れた位置に形成されている。詳しくは、ボディ層３１は、トレンチ分離部２０と接するように枠状に形成されている。つまり、ボディ層３１は、法線方向から視たとき、ドリフト層３３を囲むように形成されている。ソース領域３２は、ｎ＋型とされており、活性層１３の表面１３ａから露出するように、ボディ層３１の表層部に形成されている。なお、本実施形態では、ソース領域３２は、法線方向から視たとき、ドレイン領域３４を囲むように枠状に形成されている。
つまり、本実施形態では、第１実施形態に対し、ソース領域３２およびボディ層３１と、ドレイン領域３４およびドリフト層３３の位置関係が反対とされている。
また、ＳＴＩ分離部４０は、第１開口部４０ａからドレイン領域３４が露出すると共に、第２開口部４０ｂからソース領域３２、ボディ層３１、活性層１３が露出するように形成されている。
配線層５０は、上記第１実施形態と同様に、下層絶縁膜６１、下層配線部６２、第１～第３層間絶縁膜７１～７３、第１～第３配線部８１～８３を有する構成とされている。
ゲート絶縁膜６１ａは、ＳＴＩ分離部４０におけるボディ層３１側の部分上からボディ層３１上に渡って形成され、ゲート電極６２ａは、当該ゲート絶縁膜６１ａ上に形成されている。
また、本実施形態では、ドレイン領域３４が活性層１３の中央部に形成され、ソース領域３２がドレイン領域３４を囲むように枠状に形成されている。このため、第１～第３ソース用配線部８１ａ～８３が第１～第３ドレイン用配線部８１ｂ～８３ｂを囲むように枠状に形成されている。
そして、本実施形態では、後述するように、オフ状態ではドレイン領域３４が高電位領域となるため、第１ドレイン用配線部８１ｂが第２、第３ドレイン用配線部８２ｂ、８３ｂよりも突出した状態となっている。すなわち、第１ドレイン用配線部８１ｂは、法線方向から視たとき、第２ソース用配線部８２ａおよび第３ソース用配線部８３ａよりもトレンチ分離部２０側に突出した形状とされている。なお、本実施形態では、第１～第３ドレイン用配線部８１ｂ～８３ｂが高電位配線部に相当し、第１～第３ソース用配線部８１ａ～８３ａが低電位配線部に相当している。
また、本実施形態では、第１ドレイン用配線部８１ｂは、軸Ａと交差する部分から主面１０ａの一方向に沿った長さにおいて、第１～第３ソース用配線部８１ａ～８３ａよりも長くされている。具体的には、第１ドレイン用配線部８１ｂにおける第１ドレイン用長さＬ１ｂは、第１ソース用配線部８１ａにおける第１ソース用長さＬ１ａより長くされている。また、第１ドレイン用配線部８１ｂにおける第２ドレイン用長さＬ２ｂは、第１ソース用配線部８１ａにおける第２ソース用長さＬ２ａより長くされている。なお、第１ドレイン用長さＬ１ｂと第２ドレイン用長さＬ１ｂとは等しくされており、第１ソース用長さＬ１ａと第２ソース用長さＬ１ｂとは等しくされている。
そして、本実施形態では、第１～第３ソース用配線部８１ａ～８３ａは、法線方向から視たとき、ゲート電極６２ａよりも第１～第３ドレイン用配線部８１ｂ～８３ｂ側に突出した形状とされている。
以上が本実施形態における半導体装置の構成である。なお、本実施形態では、ｐ型が第１導電型に相当し、ｎ型が第２導電型に相当している。次に、上記半導体装置の作動について説明する。
本実施形態では、ゲート電極６２ａに対して正電圧が印加されると、ゲート絶縁膜６１ａを挟んでゲート電極６２ａと反対側に位置する活性層１３およびボディ層３１において、電子が引き寄せられて反転層が形成される。これにより、ソース－ドレイン間において電流が流れるオン状態となる。
そして、ゲート電極６２ａへの電圧の印加が停止されると、反転層が消滅してソース－ドレイン間に電流が流れないオフ状態となり、ドレイン領域３４の電位がソース領域３２より高くなる。この際、本実施形態では、高電位領域となるドレイン領域３４が低電位領域となるソース領域３２で囲まれている。このため、ドレイン領域３４に起因する高電界がトレンチ分離部２０まで達し難くなる。
以上説明したように、ｎチャネル型のＬＤＭＯＳが形成された半導体装置としても、高電界領域となるドレイン領域３４がソース領域３２で囲まれているため、高電界がトレンチ分離部２０に達することを抑制できる。
また、上記半導体装置では、第１ドレイン用配線部８１ｂが第２、第３ドレイン用配線部８２ｂ、８３ｂよりも突出した形状とされている。そして、上記半導体装置では、ゲート電極６２ａ、第１ドレイン用配線部８１ｂ、第１ソース用配線部８１ａのうちのゲート電極６２ａから突出した部分がフィールドプレートとして機能する。このため、第１ドレイン用配線部８１ｂが第２、第３ドレイン用配線部８２ｂ、８３ｂと同じ大きさとされている場合と比較して、フィールドプレートとして機能する領域が大きくなり、ソース－ドレイン間で電界集中が発生することも抑制できる。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記各実施形態において、配線層５０は、第１～第３配線部８１～８３を有するのではなく、第１配線部８１のみを有する構成としてもよいし、第１配線部８１および第２配線部８２のみを有する構成としてもよい。また、配線層５０は、第１～第３配線部８１～８３に加え、別の配線部を備えるようにしてもよい。
また、上記第１実施形態において、第１～第３ソース用配線部８１ａ～８３ａは、外縁側に突出した形状とされていなくてもよい。このような半導体装置としても、高電界領域となるソース領域３２が低電位領域となるドレイン領域３４で囲まれるため、高電界がトレンチ分離部２０に達することを抑制できる。同様に、上記第２～第６実施形態において、第１～第３ソース用配線部８１ａ～８３ａは、外縁側に突出した形状とされていなくてもよい。また、上記第７実施形態において、第１ドレイン用配線部８１ｂは、外縁側に突出した形状とされていなくてもよい。
そして、上記第３実施形態において、第３ソース用配線部８３ａが第１、第２ソース用配線部８１ａ、８２ａよりもトレンチ分離部２０側に突出した形状とされていてもよい。つまり、フィールドプレートとして機能する領域が大きくなるのであれば、第１～第３ソース用配線部８１ａ～８３ａのうちの突出する部分は、適宜変更可能である。この場合、活性層１３に形成されるソース領域３２やドレイン領域３４の不純物濃度等を考慮し、突出する部分の場所や大きさを適宜変更することが好ましい。また、第１～第３ソース用配線部８１ａ～８３ａは、ゲート電極６２ａよりも突出した形状であれば、同じ大きさとされていてもよい。
そして、上記第４実施形態において、第１ソース用配線部８１ａは、内縁配線部８１１および外縁配線部８１２の他に、さらに別の配線部に分離されていてもよい。
さらに、上記第７実施形態において、第１～第３ドレイン用配線部８１ｂ～８３ｂは、法線方向から視たとき、ゲート電極６２ａよりも第１～第３ソース用配線部８１ａ～８３ａ側に突出した形状とされていなくてもよい。このような半導体装置とした場合には、第１ソース用配線部８１ａおよびゲート電極６２ａがフィールドプレートとして機能する。
そして、上記各実施形態を組み合わせることもできる。例えば、上記第７実施形態のｎチャネル型の半導体装置は、上記第２～第７実施形態のそれぞれ組み合わせることができる。また、上記第２実施形態を第３～第６実施形態に組み合わせ、引回し配線層９０を有する構成としてもよい。そして、上記第６実施形態を第２～第７実施形態に組み合わせ、第１～第３ソース用配線部８１ａ～８３ａと第１～第３ドレイン用配線部８１ｂ～８３ｂとがそれぞれ突出するようにしてもよい。さらに、上記各実施形態を組み合わせたもの同士を適宜組み合わせてもよい。
１０ 半導体基板
１０ａ 主面
１３ 活性層
１３ａ 表面
１４ 素子領域
３１ ボディ層
３２ ソース領域
３３ ドリフト領域
３４ ドレイン領域
６１ａ ゲート絶縁膜
６２ａ ゲート電極

Claims (3)

  1. ＬＤＭＯＳが形成された半導体装置であって、
    活性層（１３）を有し、前記活性層にトレンチ分離部（２０）によって素子領域（１４）が区画形成され、主面（１０ａ）が前記活性層の表面（１３ａ）を有する構成とされている半導体基板（１０）と、
    前記素子領域における活性層の表層部に形成された第１導電型のボディ層（３１）と、前記ボディ層の表層部に形成された第２導電型のソース領域（３２）と、
    前記素子領域における活性層の表層部に形成された第２導電型のドリフト層（３３）と、
    前記ドリフト層の表層部に形成された第２導電型のドレイン領域（３４）と、
    前記ボディ層の表面に配置されたゲート絶縁膜（６１ａ）と、
    前記ゲート絶縁膜上に配置されたゲート電極（６２ａ）と、を備え、
    前記ソース領域および前記ドレイン領域は、高電位となる一方の高電位領域が低電位となる他方の低電位領域に囲まれており、
    前記第１導電型は、ｐ型とされ、
    前記第２導電型は、ｎ型とされており、
    前記ボディ層は、前記トレンチ分離部に接するように形成されている半導体装置。
  2. 前記半導体基板上には、下層絶縁膜（６１）および下層配線部（６２）と、上層絶縁膜（７１～７３）および上層配線部（８１～８３）とを有する配線層（５０）が形成されており、
    前記ゲート絶縁膜は、前記下層絶縁膜にて構成され、
    前記ゲート電極は、前記下層配線部にて構成されており、
    前記上層配線部は、前記ソース領域上に位置するソース用配線部（８１ａ～８３ａ）と、前記ドレイン領域上に位置するドレイン用配線部（８１ｂ～８３ｂ）と、を有し、
    前記ドレイン用配線部および前記ソース用配線部は、前記高電位領域と接続される一方が高電位配線部とされ、前記低電位領域と接続される他方が低電位配線部とされており、
    前記低電位配線部は、前記主面に対する法線方向から視たとき、前記高電位配線部を囲んでおり、
    前記高電位配線部および前記低電位配線部は、前記高電位領域を通り、前記主面と交差する方向に延びる軸（Ａ）から前記主面の一方向に沿った方向の長さ（Ｌ１ａ、Ｌ１ｂ、Ｌ２ａ、Ｌ２ｂ）において、前記高電位配線部の長さが前記低電位配線部の長さより長くされている請求項１に記載の半導体装置。
  3. 前記配線部上には、前記法線方向から視たとき、前記上層配線部と重複する部分を有する引回し配線部（９２）を備えた引回し配線層（９０）が配置されている請求項２に記載の半導体装置。
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