JP2015135950A - 半導体装置 - Google Patents
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Abstract
Description
本発明の第1実施形態にかかる横型MOSFETを備えた半導体装置について、図1および図2を参照して説明する。なお、図1および図2は、横型MOSFETの1セル分を図示したものであるが、実際にはこのセルが複数個配列され、必要に応じて他の素子、例えばCMOSなどが形成されることで半導体装置が構成されている。
まず、p型シリコンなどによって構成された支持基板1aの上に、埋込酸化膜1bを介してn型シリコンからなる活性層1cが形成され、活性層1cのうちの埋込酸化膜1b側にn+型埋込高濃度層1dが形成されたSOI基板1を用意する。
一般的なトレンチ分離工程を行うことで、活性層1cに対して横型MOSFETとCMOSを構成する各素子とを分離するためのトレンチ分離構造30を形成する。例えば、図示しないエッチングマスクを用いて素子分離用のトレンチ31を形成したのち、熱酸化を行うことでトレンチ31の内壁面に熱酸化膜32を形成する。次いで、Poly−Si層33を成膜することでトレンチ31内を埋め込む。そして、CMP(Chemical Mechanical Polishing)などによって表面の平坦化を行う。このようにして、横型MOSFET形成領域およびCMOS形成領域を分離すると共に、CMOS形成領域におけるNchMOSFET形成領域とPchMOSFET形成領域とを分離するようにトレンチ分離構造30を形成することができる。
n型バッファ層5の形成領域が開口した図示しないマスクを配置した後、n型不純物(例えばリン)をイオン注入する。また、n型不純物のイオン注入時に用いたマスクを除去したのち、改めてp+型ディープ層9の形成領域が開口した図示しないマスクを配置し、p型不純物(例えばボロン)をイオン注入する。そして、熱処理によって注入された不純物を熱拡散させることでn型バッファ層5およびp+型ディープ層9を形成する。
LOCOS酸化工程を行う。例えば、基板表面全面に酸化膜と窒化膜を順に形成したのち、窒化膜のうちのLOCOS酸化膜形成領域を開口させる。さらに、熱酸化を行ったのち、シリコン酸化膜およびLOCOS酸化膜形成領域以外の部分の酸化膜を除去する。これにより、LOCOS酸化膜3が形成される。
CMOS形成領域におけるNchMOSFET形成領域が開口した図示しないマスクを配置した後、p型不純物をイオン注入する。また、p型不純物のイオン注入時に用いたマスクを除去したのち、改めてPchMOSFET形成領域が開口した図示しないマスクを配置し、n型不純物をイオン注入する。そして、熱処理によって注入された不純物を熱拡散させることでp型ウェル層40およびn型ウェル層50を形成する。
Poly−Si層を成膜したのち、これをパターニングする。これにより、横型MOSFET形成領域にゲート電極11およびフィールドプレート14を同時に形成すると共に、NchMOSFET形成領域にゲート電極42を形成し、PchMOSFET形成領域にゲート電極52を形成する。
チャネルp型ウェル層6の形成領域が開口した図示しないマスクを配置した後、p型不純物をイオン注入する。そして、熱処理によって注入されたp型不純物を熱拡散させることでチャネルp型ウェル層6を形成する。
横型MOSFET形成領域およびNchMOSFET形成領域における各種n+型不純物層の形成領域が開口した図示しないマスクを配置した後、n型不純物をイオン注入する。そして、熱処理によって注入されたn型不純物を熱拡散させることで横型MOSFET形成領域にn+型ソース領域7およびn+型ドレイン領域4を形成すると共に、NchMOSFET形成領域にn+型ソース領域43およびn+型ドレイン領域44を形成する。
横型MOSFET形成領域およびPchMOSFET形成領域における各種p+型不純物層の形成領域が開口した図示しないマスクを配置した後、p型不純物をイオン注入する。そして、熱処理によって注入されたp型不純物を熱拡散させることで横型MOSFET形成領域にp+型コンタクト層8を形成すると共に、PchMOSFET形成領域にp+型ソース領域53およびp+型ドレイン領域54を形成する。
基板表面全面に、BPSG膜17aをデポジションする。また、ここでは図示していないが、BPSG膜17aの表面にシリコン窒化膜17bもデポジションすることによって第1層間絶縁膜17を形成する。
各種コンタクトホールの形成位置が開口する図示しないマスクを配置した後、第1層間絶縁膜17をエッチングすることで各種コンタクトホールを形成する。
1stAl層16を成膜したのち、これをパターニングする。これにより、横型MOSFET形成領域では、ドレイン電極12、ソース電極13、コンタクト配線15、ドレイン配線層16aおよびソース配線層16bを形成する。また、NchMOSFET形成領域では、ゲート配線45、ソース電極46およびドレイン電極47を形成し、PchMOSFET形成領域では、ゲート配線55、ソース電極56およびドレイン電極57を形成する。
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対して防湿膜の形成位置を変更したものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第3実施形態について説明する。本実施形態は、第1実施形態に対して防湿膜の形成位置を変更したものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
4 p+型ドレイン領域
6 チャネルp型ウェル層
7 n+型ソース領域
11 ゲート電極
12 ドレイン電極
13 ソース電極
14 フィールドプレート
16a ドレイン配線層
17、18、21 第1〜第3層間絶縁膜
17b シリコン窒化膜
Claims (7)
- 第1導電型のドリフト層(2)を有する半導体基板(1)と、
前記ドリフト層の内における該ドリフト層の表層部に形成された第1導電型または第2導電型の第1不純物層(4)と、
前記ドリフト層の内における該ドリフト層の表層部に形成された第2導電型のチャネル層(6)と、
前記チャネル層内における該チャネル層の表層部において、該チャネル層の終端部よりも内側で終端するように形成された第1導電型の第2不純物層(7)と、
前記チャネル層と前記第1不純物層との間における前記ドリフト層の上に形成された分離用絶縁膜(3)と、
前記チャネル層の表面のうち、前記第2不純物層と前記ドリフト層との間に挟まれた部分をチャネル領域として、該チャネル領域の表面に形成されると共に前記分離用絶縁膜に繋げて形成されたゲート絶縁膜(10)と、
前記ゲート絶縁膜の表面に形成されると共に、前記ゲート絶縁膜上から前記分離用絶縁膜上に至るように形成されたゲート電極(11)と、
前記第1不純物層と電気的に接続された第1電極(12)と、
前記第2不純物層および前記チャネル層と電気的に接続された第2電極(13)と、
前記ゲート電極と前記第1電極との間における前記分離用絶縁膜の上に、前記第1電極に電気的に接続されることで前記第1電極の電位に固定されるフィールドプレート(14)と、を有する横型トランジスタが備えられ、
前記フィールドプレートの方が前記ゲート電極よりも、前記第1電極と前記第2電極との間に流される電流の方向における寸法が大きくされていることを特徴とする半導体装置。 - 前記第1電極を中心として前記フィールドプレート、前記ゲート電極および前記第2電極が前記第1電極の周囲を囲んだレイアウトとされており、
前記第1電極の中心をセル中心として、該セル中心に対する径方向において、前記フィールドプレートの方が前記ゲート電極よりも寸法が大きくされていることを特徴とする請求項1に記載の半導体装置。 - 前記ゲート電極と前記フィールドプレートとの間の上において、前記横型トランジスタ側への水分の浸入を防止する防湿機能を有する防湿膜(17b、18a、20b)が備えられていることを特徴とする請求項1または2に記載の半導体装置。
- 前記第1不純物層、前記第2不純物層、前記チャネル層、前記ゲート電極および前記分離用絶縁膜の上には層間絶縁膜(17)が形成されており、該層間絶縁膜に、前記防湿膜が備えられていることを特徴とする請求項3に記載の半導体装置。
- 前記防湿膜はシリコン窒化膜であることを特徴とする請求項4に記載の半導体装置。
- 前記第1不純物層、前記第2不純物層、前記チャネル層、前記ゲート電極および前記分離用絶縁膜の上に備えられた第1層間絶縁膜(17)と、
前記層間絶縁膜の上に形成された第1金属配線層(16)と、
前記第1金属配線層の上に形成された第2層間絶縁膜(18)と、
前記層間絶縁膜の上に形成された第2金属配線層(20)と、を有し、
前記防湿膜は、前記第2金属配線層の一部(20b)によって構成されていることを特徴とする請求項3に記載の半導体装置。 - 前記第1不純物層、前記第2不純物層、前記チャネル層、前記ゲート電極および前記分離用絶縁膜の上に備えられた第1層間絶縁膜(17)と、
前記層間絶縁膜の上に形成された第1金属配線層(16)と、
前記第1金属配線層の上に形成された第2層間絶縁膜(18)と、を有し、
前記第2層間絶縁膜に、前記防湿膜が備えられていることを特徴とする請求項3に記載の半導体装置。
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