JP4561247B2 - 半導体装置およびその製造方法 - Google Patents

Description

この発明は、半導体装置に関し、詳しくは、例えば横型拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタとして採用して好適な、半導体基板内の素子領域にソース層とドレイン層とが交互に形成され、それら交互に形成されたソース層とドレイン層との間にそれぞれチャネルが形成される構造をもつ半導体装置およびその製造方法に関する。

周知のように、この種の半導体装置は、例えば車載装置の駆動に供される集積回路等に高耐圧素子として用いられ、こうした半導体装置としては、例えば特許文献１に記載されるものがある。

この半導体装置においては、半導体基板内の素子領域にソース層とドレイン層とが交互に形成され、それら交互に形成されたソース層とドレイン層との間にはそれぞれチャネルが形成されている。そして、それらチャネルの上にそれぞれゲート絶縁膜を介して配設されたゲート電極へ印加される駆動電圧に基づいて、上記ソース層とドレイン層との間に流れる電流の量を調節するようになっている。また、この半導体装置では、上記ドレイン層や同ドレイン層を囲繞するかたちで形成されているドリフト層の不純物濃度を調節することで、例えば当該半導体装置へのＥＳＤ（静電気放電）の印加時に、上記ドレイン層やドリフト層の空乏層の広がり幅が適当な幅になるようにしている。これにより、この半導体装置の電流電圧特性が、いわゆる負特性、すなわち電流が増加しているにもかかわらず電圧が減少するような特性となることは抑制され、ひいては当該半導体装置のＥＳＤ耐量が高められることとなる。
特開２００１−３５２０７０号公報

このような半導体装置によれば、ドレイン層やドリフト層の不純物濃度を調節することで、より高いＥＳＤ耐量を確保することが確かに可能となる。しかし、こうした半導体装置によっても、例えば大量生産する場合には、同一ウェハ内やウェハ間でのＥＳＤ耐量等にばらつきが生じて、製品毎のＥＳＤ耐量等のばらつきが大きくなり、十分な歩留まりを確保することが困難であることが発明者らによって確認されている。このように、上記従来の半導体装置においても、安定して高いサージ耐性が得られるには至っていない。

この発明は、こうした実情に鑑みてなされたものであり、ＥＳＤ（静電気放電）等のサージに対する耐性をより安定して高く確保することのできる構造を有し、大量生産した場合にもより高い信頼性をもって製造することのできる半導体装置およびその製造方法を提供することを目的とする。

こうした目的を達成すべく、請求項１に記載の発明では、半導体基板内の素子領域にソース層とドレイン層とが交互に形成されるとともに、それら交互に形成されたソース層とドレイン層との間にはそれぞれチャネルが形成され、それらチャネルの上にそれぞれゲート絶縁膜を介して配設されたゲート電極へ印加される駆動電圧に基づいて前記ソース層と前記ドレイン層との間に流れる電流の量を調節する半導体装置として、前記素子領域の最も外側に配置されるドレイン層やソース層の占める面積の割合が、同素子領域の内部に配
置されるドレイン層やソース層の占める面積の割合よりも小さくなっている条件の下、前記素子領域の内部に配置されるソース層とドレイン層との間の電流電圧特性の最大電圧値をＶ１、前記素子領域の最も外側に配置されるドレイン層に隣接するソース層と該素子領域の最も外側に配置されるドレイン層との間の電流電圧特性の最大電圧値をＶ２とするとき、これら電圧値が「Ｖ１＜Ｖ２」なる関係式を満足するような構造とする。

この発明にあたって、発明者らは種々の実験等を通じて次のようなことを新たに見出した。すなわち、例えばＥＳＤ（静電気放電）が印加されると、上記素子領域の内部に配置されるソース層の電流電圧特性（サステイン特性）の最大電圧値（Ｖ１）と、上記素子領域の最も外側に配置されるドレイン層に隣接するソース層の電流電圧特性（サステイン特性）の最大電圧値（Ｖ２）とのうち、より小さいほうの電圧値に、当該半導体装置の電圧が維持（サステイン）されることとなる。ここで、素子領域の外周部に配置されるドレイン層やソース層の占める面積の割合は、同素子領域の内部に配置されるドレイン層やソース層の占める面積の割合よりも小さくなっている。このため、当該ソース層での許容電流量、すなわち局所的な電流の集中なく安定して流せる最大電流量は、前記素子領域の内部に配置されるソース層のほうが、同素子領域の最も外側に配置されるドレイン層に隣接するソース層よりも大きくなる。すなわち、上記構造のように、「Ｖ１＜Ｖ２」の関係式を満足するような構造とすれば、例えばＥＳＤ（静電気放電）の印加時に、上記許容電流量のより大きな、素子領域の内部に配置されるソース層に係る上記最大電圧値Ｖ１に、当該半導体装置の電圧が維持（サステイン）されることとなり、いわゆる負特性、すなわち電流が増加しているにもかかわらず電圧が減少するような特性となることも抑制され、ひいては当該半導体装置のＥＳＤ耐量が高められることとなる。しかも、こうした構造によれば、高いサージ耐性を安定して得ることが容易となるため、たとえ大量生産した場合であっても、同一ウェハ内やウェハ間でのＥＳＤ耐量等のばらつきは大きく抑制されるようになり、より高い信頼性をもって製造することができるようになる。

またこの場合、請求項２に記載の発明によるように、前記半導体基板は、所定の導電型からなるとともに内部に前記素子領域が形成される半導体層と、当該半導体層の表面に形成され同半導体層の導電型と同一の導電型からなって前記半導体層よりも不純物濃度が高いソース層およびドレイン層と、前記ソース層によって周囲を囲繞されるかたちで前記半導体層の表面に形成され前記半導体層の導電型とは異なる導電型からなるコンタクト層と、前記コンタクト層の導電型と同一の導電型からなって前記コンタクト層よりも不純物濃度が低くかつ前記ソース層および前記コンタクト層を囲繞するかたちで前記半導体層内に形成されるチャネル層とを有する横型拡散ＭＯＳトランジスタとして構成されてなり、前記素子領域の内部に配置される前記ドレイン層を含めたこれよりも下方の抵抗をＲ１、前記素子領域の最も外側に配置される前記ドレイン層を含めたこれよりも下方の抵抗をＲ２とするとき、これら抵抗値の間に、「Ｒ１＜Ｒ２」なる関係式を満足するような抵抗差がつけられてなることが有効である。

このような構造でも、例えばＥＳＤ等の印加時にソース層とこれに隣接するドレイン層との間での電流電圧特性の最大電圧値よりも小さな電圧にて前記素子領域内の各ソース層の下方に形成されるダイオードが降伏（ブレーク）する場合であれ、前記素子領域の最も外側に配置されるドレイン層と前記素子領域の内部に配置されるドレイン層との間には、両者の抵抗値Ｒ１およびＲ２の差異に応じて上記降伏（ブレーク）によるプルアップ量（
プルアップ電圧）にも差が生じることとなり、上述の「Ｖ１＜Ｖ２」なる関係式が好適に満足されるようになる。しかも、こうした抵抗差をつけることによって、前記素子領域の外周部への電流集中の緩和も期待できるようになる。

また、請求項３に記載の発明によるように、請求項２に記載の半導体装置において、半導体基板は、前記半導体層と、該半導体層の前記ソース層およびドレイン層が形成された面の裏面側に同半導体層と同一の導電型からなって不純物濃度が半導体層よりも高い層として設けられた埋め込み層との積層構造からなるものである場合に、前記素子領域内の各ソース層とドレイン層との間に埋め込み層を介して形成されるダイオードの降伏電圧をＶ３、同じく前記素子領域内のソース層とこれに隣接するドレイン層との間で埋め込み層を介さずに形成されるダイオードの電流電圧特性の最大電圧値をＶ４とするとき、これら電圧値が「Ｖ３＞Ｖ４」なる関係式を満足するような構造とすることが有効である。

発明者らがさらに種々の実験やシミュレーション解析等を重ねた結果、前記素子領域内の各ソース層の下方に形成されるダイオードの降伏電圧（耐圧）Ｖ３と、同ソース層とこれに隣接するドレイン層との間での電流電圧特性の最大電圧値Ｖ４とが、上記関係式「Ｖ３＞Ｖ４」を満足するとき、上述の「Ｖ１＜Ｖ２」なる関係式がより確実に満足されるようになることが分かった。詳しくは、上記関係式「Ｖ３＞Ｖ４」を満足しない場合、素子領域内の各ソース層とこれに隣接するドレイン層との間での電流電圧特性の最大電圧値（Ｖ４）よりも小さな電圧にて、そのソース層の下方に形成されるダイオードが降伏（ブレーク）することになる。このとき、前記素子領域の最も外側に配置されるドレイン層に隣接するソース層の数（より正確には、同ドレイン層とこれに隣接するソース層との接触面積）が少ないことに基づいて、同素子領域の最も外側に配置されるドレイン層における電流密度は、前記素子領域の内部に配置されるドレイン層での電流密度よりも低くなる。そして、これら電流密度に対応した電圧に、上記素子領域の最も外側に配置されるドレイン層に隣接するソース層と上記素子領域の内部に配置されるソース層とがそれぞれクランプ（固定）されることとなる。このためこの場合は、上記関係式「Ｖ１＜Ｖ２」とは逆に、「Ｖ１＞Ｖ２」となる傾向が強くなる。この点、上記各抵抗値の間に、「Ｒ１＜Ｒ２」なる関係式を満足するような抵抗差がつけられた構造とするとともに、上記関係式「Ｖ３＞Ｖ４」を満足させることとすれば、上記降伏（ブレーク）が抑制され、上述の「Ｖ１＜Ｖ２」なる関係式がより確実に満足されるようになる。

またこのような原理に基づき、発明者らは、前記ソース層の下方における前記半導体層の深さ方向の幅と前記電圧値Ｖ１およびＶ２の各々との関係の解析をさらに行って、前記ソース層の下方における前記半導体層の深さ方向の幅を大きくしていったとき、ある幅を
境として、前記電圧値Ｖ１およびＶ２の関係が「Ｖ１＞Ｖ２」から「Ｖ１＜Ｖ２」に変わることを見出した。すなわち、上記請求項３に記載の構造に関しては、具体的には、例えば請求項４に記載のように、前記半導体基板が、所定の導電型からなる半導体層を有して構成され、前記ソース層および前記ドレイン層が、該半導体層よりも高濃度な同一の導電型からなって当該半導体層内に形成されるとするときには、前記素子領域の内部に配置されるソース層の下方における前記半導体層の深さ方向の幅を、前記電圧値Ｖ１およびＶ２の関係が「Ｖ１＞Ｖ２」から「Ｖ１＜Ｖ２」に変わる境目となる所定の幅よりも大きな幅に設定した構造とすることで、例えば前記半導体基板として十分に厚い基板を採用する等してより容易にこれを実現することができるようになり、ひいては上述の「Ｖ１＜Ｖ２」なる関係式もより容易に満足することができるようになる。

また、請求項２〜４のいずれか一項に記載のドリフト層を備える半導体装置に関しては、請求項５に記載の発明によるように、前記ドレイン層が、同ドレイン層および前記半導体層と同一の導電型からなって前記ドレイン層よりは不純物濃度が低く、前記半導体層よりは不純物濃度が高いドリフト層によって周囲を囲繞されるかたちで前記半導体層内に形成されるとするときに、前記素子領域の最も外側に配置されるドレイン層を囲繞するドリフト層の幅を、前記素子領域の内部に配置されるドレイン層を囲繞するドリフト層の幅よりも小さな幅に設定した構造とすることとすれば、たとえ上記関係式「Ｖ３＞Ｖ４」を満足しない場合であれ、すなわち例えばＥＳＤ等の印加時にソース層とこれに隣接するドレイン層との間での電流電圧特性の最大電圧値（Ｖ４）よりも小さな電圧にて前記素子領域内の各ソース層の下方に形成されるダイオードが降伏（ブレーク）する場合であれ、前記素子領域の最も外側に配置されるドレイン層と前記素子領域の内部に配置されるドレイン層との間には、両者のドリフト層の幅の差異に応じて上記降伏（ブレーク）によるプルアップ量（プルアップ電圧）にも差が生じることとなり、上述の「Ｖ１＜Ｖ２」なる関係式がより確実に満足されるようになる。

さらに、請求項２〜４のいずれか一項に記載のドリフト層を備える半導体装置に関しては、請求項６に記載の発明によるように、
・前記ドレイン層は、同ドレイン層および前記半導体層と同一の導電型からなって前記ドレイン層よりは不純物濃度が低く、前記半導体層よりは不純物濃度が高いドリフト層によって周囲を囲繞されるかたちで前記半導体層内に形成されるとするときに、前記素子領域の最も外側に配置されるドレイン層を囲繞するドリフト層の有する導電型不純物の濃度を、前記素子領域の内部に配置されるドレイン層を囲繞するドリフト層の有する導電型不純物の濃度よりも低濃度に設定した構造。
あるいは、請求項７に記載の発明によるように、
・前記ドレイン層が、同ドレイン層および前記半導体層と同一の導電型からなって前記ドレイン層よりは不純物濃度が低く、前記半導体層よりは不純物濃度が高いドリフト層によって周囲を囲繞されるかたちで前記半導体層内に形成されるとするときに、前記素子領域の最も外側に配置されるドレイン層を囲繞するドリフト層の深さ方向の幅を、前記素子領域の内部に配置されるドレイン層を囲繞するドリフト層の深さ方向の幅よりも小さな幅に
設定した構造。
等々の構造や、これらを適宜組み合わせた構造を採用することで、より容易且つ好適に上記構造が実現されることとなる。

そして、請求項２〜７のいずれか一項に記載の半導体装置に関しては、請求項８に記載の発明によるように、前記素子領域の最も外側に配置されるドレイン層の下方における前記半導体層およびドリフト層の深さ方向の幅を、前記素子領域の内部に配置されるドレイン層の下方における前記半導体層およびドリフト層の深さ方向の幅よりも大きな幅に設定した構造を採用することで、より容易に上記構造が実現されることとなる。
またこの場合、具体的には、例えば請求項９に記載の発明によるように、前記半導体層の表面に、前記素子領域の最も外側に配置されるドレイン層と前記素子領域の内部に配置されるドレイン層との間に段差がつけられた構造を採用することで、より容易且つ好適に上記構造が実現されることとなる。
さらに、上記請求項８に記載の構造は、例えば請求項１０に記載の発明によるように、前記半導体層の下地に、前記素子領域の最も外側に配置されるドレイン層と前記素子領域の内部に配置されるドレイン層との間に段差がつけられた構造を採用することで、より容易且つ好適に上記構造が実現されることとなる。

一方、請求項２〜４のいずれか一項に記載のドリフト層のない半導体装置に関しては、請求項１１に記載の発明によるように、
・前記素子領域の最も外側に配置されるドレイン層の前記半導体層の表面における面積が、前記素子領域の内部に配置されるドレイン層の前記半導体層の表面における面積よりも小さく設定される構造。
あるいは、請求項１２に記載の発明によるように、
・前記素子領域の最も外側に配置されるドレイン層の有する導電型不純物の濃度を、前記素子領域の内部に配置されるドレイン層の有する導電型不純物の濃度よりも低濃度に設定した構造。
あるいは、請求項１３に記載の発明によるように、
・前記素子領域の最も外側に配置されるドレイン層の深さ方向の幅を、前記素子領域の内部に配置されるドレイン層の深さ方向の幅よりも小さな幅に設定した構造。
等々の構造や、これらを適宜組み合わせた構造を採用することとしても、より容易且つ好適に上記構造が実現されることとなる。

また、上記請求項１〜１３のいずれか一項に記載の発明は、例えば請求項１４に記載の発明によるように、前記素子領域の最も外側に配置されるドレイン層とこれに電気的に接
続される配線とのコンタクト面積を、前記素子領域の内部に配置されるドレイン層とこれに電気的に接続される配線とのコンタクト面積よりも小さな面積に設定した構造とすることによっても同様に、前記素子領域の最も外側に配置されるドレイン層と前記素子領域の内部に配置されるドレイン層との間には、前記素子領域内の各ソース層の下方に形成されるダイオードの降伏（ブレーク）によるプルアップ量（プルアップ電圧）に差が生じることとなり、上述の「Ｖ１＜Ｖ２」なる関係式がより確実に満足されるようになる。

また、上記請求項１〜１４のいずれか一項に記載の発明は、例えば請求項１５に記載のように、
・前記ソース層および前記ドレイン層についてこれらを、それらの一方が多角形状もしくは円形状の平面構造を有し、その各々が、メッシュ形状の平面構造を有する他方に囲繞されるようにした構造。
あるいは請求項１６に記載の発明によるように、
・前記ソース層および前記ドレイン層についてこれらを、それぞれストライプ形状の平面構造を有して交互に並設されるようにした構造。
あるいは請求項１７に記載の発明によるように、
・前記素子領域が格子状に区画され、それら格子状に区画された各領域に、前記ソース層を形成するための領域であるソースセルと前記ドレイン層を形成するための領域であるドレインセルとが、当該格子の縦列および横列についてそれぞれ交互に割り当てられた構造。
等々の構造を有する半導体装置に対して適用することができる。

さらに、上記請求項１７に記載の半導体装置に関しては、請求項１８に記載の発明によるように、前記素子領域の外周部に、前記格子状に区画された領域の１つとして、前記ソース層および前記ドレイン層のいずれも形成されない領域である空セルが設けられた構造とすることが特に有効である。

こうした構造を有する半導体装置では、前記素子領域の内部に配置されるドレイン層やソース層に対し、前記素子領域の外周部に配置されるドレイン層やソース層の占める面積の割合がより小さな割合となる。そしてこれにより、上述の許容電流量はより確実に、前記素子領域の最も外側に配置されるドレイン層に隣接するソース層よりも同素子領域の内部に配置されるソース層のほうが大きくなる。すなわち、上記発明はこうした構造に適用して特に有効である。

また、上記請求項１〜１８のいずれか一項に記載の発明に関しては、請求項１９に記載の発明によるように、前記半導体基板としてＳＯＩ基板を採用する場合に適用して特に有効である。

そして、上記半導体装置を製造する方法としては、請求項２０に記載の発明によるように、シリコン系半導体からなる半導体基板内の素子領域にソース層とドレイン層とが交互に形成されるとともに、それら交互に形成されたソース層とドレイン層との間にはそれぞれチャネルが形成されてなり、それらチャネルの上にそれぞれゲート絶縁膜を介して配設されたゲート電極へ印加される駆動電圧に基づいて前記ソース層と前記ドレイン層との間に流れる電流の量を調節する半導体装置の製造方法として、前記半導体装置を構成する半導体基板として、所定の導電型からなるとともに内部に前記素子領域が形成される半導体層と、当該半導体層の表面に形成され同半導体層の導電型と同一の導電型からなって前記半導体層よりも不純物濃度が高いソース層およびドレイン層と、前記ソース層によって周囲を囲繞されるかたちで前記半導体層の表面に形成され前記半導体層の導電型とは異なる導電型からなるコンタクト層と、前記コンタクト層の導電型と同一の導電型からなって前記コンタクト層よりも不純物濃度が低くかつ前記ソース層および前記コンタクト層を囲繞するかたちで前記半導体層内に形成されるチャネル層とを有する横型拡散ＭＯＳトランジスタが形成された基板を対象とし、前記半導体層、すなわちシリコンやシリコン化合物からなる半導体層の表面を選択的に酸化させてＬＯＣＯＳ膜を形成した後、このＬＯＣＯＳ膜を除去することによって、前記素子領域の最も外側に配置されるドレイン層の配設領域が前記半導体層の表面にて凸部をなす態様で段差をつけ、前記素子領域の最も外側に配置されるドレイン層やソース層の占める面積の割合が、同素子領域の内部に配置されるドレイン層やソース層の占める面積の割合よりも小さくなっている条件の下、前記素子領域の内部に配置されるソース層とドレイン層との間の電流電圧特性の最大電圧値をＶ１、前記素子領域の最も外側に配置されるドレイン層に隣接するソース層と該素子領域の最も外側
に配置されるドレイン層との間の電流電圧特性の最大電圧値をＶ２とするとき、これら電圧値が「Ｖ１＜Ｖ２」なる関係式を満たすようにする方法を採用することが有効である。

例えば上記請求項９もしくは１０に記載の構造を実現する場合、こうした製造方法を採用することで、前記半導体層の表面や前記半導体層の下地につけられる段差が緩やかに形成されるようになり、ひいてはこの段差に起因する当該半導体装置の特性への悪影響は好適に抑制されることとなる。

（第１の実施の形態）
以下、この発明に係る半導体装置およびその製造方法についてその第１の実施の形態を示す。

この実施の形態に係る半導体装置も、先の特許文献１に記載された半導体装置と同様、半導体基板内の素子領域に交互に配置されたソース層とドレイン層との間に形成された各ゲート電極へ印加される駆動電圧に基づいて、それらソース層とドレイン層との間に流れる電流の量を調節するものである。まず、図１に、この実施の形態に係る半導体装置を適用した回路の一例を示す。

同図１に示されるように、この回路は、基本的に、この実施の形態に係る半導体装置、すなわち横型拡散ＭＯＳ（ＬＤＭＯＳ：Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１００と、ツェナーダイオードＴＤとを有して構成されている。ここで、横型拡散ＭＯＳトランジスタ１００は、そのソース端子が接地されており、ゲート端子とドレイン端子との間に上記ツェナーダイオードＴＤが配設されることにより、外部からのサージに対する耐性が高められている。

図２および図３は、この実施の形態に係る半導体装置、すなわち上記横型拡散ＭＯＳトランジスタ１００について、その平面構造を模式的に示す平面図である。なお、図２はこの半導体装置の全体的な平面構造を模式的に示す平面図、図３は図２中に二点鎖線で示される領域Ａを拡大して示す平面図である。

同図２および図３に示すように、この半導体装置は、素子領域としての内部領域ＥＡおよび外周領域ＴＡを有し、同素子領域の周囲には、適宜の絶縁膜が埋設されたトレンチＴＮが形成されている。この半導体装置は、同トレンチＴＮによりその周囲の他の素子と素子分離されている。

またここで、上記素子領域は格子状に区画され、それら格子状に区画された各領域には、ソース層を形成するための領域であるソースセルＳＣとドレイン層を形成するための領域であるドレインセルＤＣとが、当該格子の縦列および横列についてそれぞれ交互に割り当てられている。また、同素子領域の外周部、すなわち上記外周領域ＴＡには、上記格子状に区画された領域の１つとして、ソース層およびドレイン層のいずれも形成されない領域である空セルＦＣが設けられている。そしてこれにより、上記素子領域内のいずれのソースセルＳＣにも四方に１つずつ上記ドレインセルＤＣが隣接されるようになっており、例えばＥＳＤ（静電気放電）等のサージが印加された時にあっても、上記素子領域内の各ソース層についてその電流（キャリア）密度の均一化が図られることとなる。さらに、上記空きセルＦＣを有効活用することによって、半導体基板のスペースをより効率的に利用することも可能になる。

次に、図４に、この実施の形態に係る半導体装置の詳細構造を模式的に示す。なお、図４（ａ）は図３中に二点鎖線で示される領域Ｂを拡大して示す平面図、図４（ｂ）は図４（ａ）のＣ−Ｃ線に沿った断面図である。

同図４（ａ）および（ｂ）に示すように、この半導体装置は、基本的に、例えばシリコンからなる半導体１１、例えば酸化シリコンからなる絶縁層１２、例えばＮ型のシリコンからなる埋込層１３、およびこの埋込層１３よりも低濃度な例えばＮ型のシリコンからなる半導体層１４が順に積層されて構成されている。すなわち、通常のＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を利用しての加工が可能な構造となっている。

また、上記半導体層１４に対し適宜の導電型不純物が添加されるかたちで、同半導体層１４よりも高濃度なＮ型のドリフト層Ｎ１１およびＮ２１、並びにＰ型のチャネル層Ｐ１１が形成されている。さらに、上記ドリフト層Ｎ１１およびＮ２１、並びにチャネル層Ｐ１１に対し適宜の導電型不純物が添加されるかたちで、各ドリフト層よりも高濃度なＮ型のドレイン層Ｎ１２およびＮ２２、並びにこれらドレイン層と同程度の濃度をもつＮ型のソース層Ｎ１３、およびチャネル層Ｐ１１よりも高濃度なＰ型のコンタクト層Ｐ１２が形成されている。そして、この半導体装置においては、上記素子領域内に形成されるソース層およびドレイン層が、それぞれ適宜の配線を通じて電気的に並列に接続されている。なお、コンタクト層Ｐ１２は、上記チャネル層Ｐ１１の電位をとるためのものであり、これによって、上記ソース層およびチャネル層およびドレイン層等により形成される寄生トランジスタの動作抑制が図られている。

またさらに、半導体層１４の表面には、素子領域の最も外側に配置されるドレイン層Ｎ２２と素子領域の内部に配置されるドレイン層Ｎ１２との間に段差がつけられている。こうすることで、上記ドレイン層Ｎ２２の下方における半導体層１４の深さ方向の幅ｄ２が、上記ドレイン層Ｎ１２の下方における半導体層１４の深さ方向の幅ｄ１よりも大きな幅に設定されることとなる。そしてこれにより、素子領域の内部に配置されるドレイン層Ｎ１２を含めたこれよりも下方の抵抗Ｒ１と素子領域の最も外側に配置されるドレイン層Ｎ２２を含めたこれよりも下方の抵抗Ｒ２との間に、「Ｒ１＜Ｒ２」なる関係式を満たすような抵抗差がつけられることとなる。また、同半導体層１４の表面には、上記ソース層Ｎ１３やドレイン層Ｎ１２およびＮ２２等を互いに素子分離する態様で、ＬＯＣＯＳ構造をとるフィールド酸化膜（ＬＯＣＯＳ膜）３１が設けられている。なお、このＬＯＣＯＳ膜３１に代えて、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造をとる絶縁膜を用いることもできる。

このように、半導体基板内の素子領域にはソース層Ｎ１３とドレイン層Ｎ１２およびＮ２２とが交互に形成され、それら交互に形成されたソース層Ｎ１３とドレイン層Ｎ１２およびＮ２２との間にはそれぞれチャネルが形成されている。そして、それらチャネルの上には、それぞれ例えば酸化シリコンからなるゲート絶縁膜３２を介して例えば多結晶シリコンからなるゲート電極４１が配設され、このゲート電極４１へ印加される駆動電圧に基づいて上記素子領域に形成されたソース層とドレイン層との間に各々流れる電流の量が調節されるようになっている。なお、上記ゲート電極４１は、それぞれ例えばＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等からなる絶縁膜５１に覆われて周囲と絶縁されている。

次に、図５に、この実施の形態に係る半導体装置の電流電圧特性（サステイン特性）を、従来の半導体装置の電流電圧特性（サステイン特性）と対比して示す。なお、図５（ａ）は従来の半導体装置の電流電圧特性を示すグラフ、図５（ｂ）はこの半導体装置の電流電圧特性を示すグラフである。また、これら図５（ａ）および（ｂ）において、特性線Ｌ１は素子領域の内部に配置されるソース層の電流電圧特性を、特性線Ｌ２は素子領域の最も外側に配置されるドレイン層に隣接するソース層の電流電圧特性をそれぞれ示している。

図５（ａ）に示されるように、従来の半導体装置では、上記特性線Ｌ１の最大電圧値Ｖ_max１と上記特性線Ｌ２の最大電圧値Ｖ_max２とが「Ｖ_max１＞Ｖ_max２」なる関係式を満足している。このため、例えばＥＳＤ等のサージが印加されると、その印加された電圧の上昇とともにそこに流れる電流も上昇していき、その電流が、上記特性線Ｌ２の最大電圧値Ｖ_max２に対応する電流値Ｉ_max２以上になったとき、その一部の電流は、上記素子領域の外周部、すなわち外周領域ＴＡ（図３）に配置されるドレインセルＤＣに集中することとなる。なお、この電流の集中は、外周領域ＴＡのドレインセルＤＣに隣接するソースセルＳＣの数が内部領域ＥＡ（図３）に比べて少ない（内部領域ＥＡでは４つ、外周領域ＴＡでは１つ）ことによる。すなわち、こうした電流の集中なく安定して流せる電流量の上限は、上記電流値Ｉ_max２で決まることとなる。このため、こうした半導体装置では、例えば大量生産する場合に、同一ウェハ内やウェハ間でのＥＳＤ耐量等にばらつきが生じ、製品毎のＥＳＤ耐量等のばらつきが大きくなり、十分な歩留まりを確保することが困難である。

一方、この実施の形態に係る半導体装置では、図５（ｂ）に示されるように、「Ｖ_max１＜Ｖ_max２」なる関係式を満足している。このため、例えばＥＳＤ等のサージが印加されると、上記特性線Ｌ２の最大電圧値Ｖ_max２と上記特性線Ｌ１の最大電圧値Ｖ_max１とのうち、より小さいほうの電圧値「Ｖ_max１」に、当該半導体装置の電圧が維持（サステイン）されることとなる。ここで、素子領域の外周部に配置されるドレイン層やソース層の占める面積の割合は、同素子領域の内部に配置されるドレイン層やソース層の占める面積の割合よりも小さくなっている（例えば１：１０）。このため、特性線Ｌ１の最大電圧値Ｖ_max１に対応する電流値Ｉ_max１は、上記特性線Ｌ２の最大電圧値Ｖ_max２に対応する電流値Ｉ_max２よりも大きくなる。すなわち、当該ソース層での許容電流量、換言すれば局所的な電流の集中なく安定して流せる最大電流量は、素子領域の内部に配置されるソース層のほうが、同素子領域の最も外側に配置されるドレイン層に隣接するソース層よりも大きくなる。このように、この実施の形態に係る半導体装置によれば、いわゆる負特性、すなわち電流が増加しているにもかかわらず電圧が減少するような特性となることも抑制されるようになり、ひいては当該半導体装置のＥＳＤ耐量が高められることとなる。しかも、こうした半導体装置によれば、高いサージ耐性を安定して得ることが容易となるため、たとえ大量生産した場合であっても、同一ウェハ内やウェハ間でのＥＳＤ耐量等のばらつきは大きく抑制されるようになり、より高い信頼性をもって製造することができるようになる。

そして上述のように、この実施の形態に係る半導体装置においては、素子領域の内部に配置されるドレイン層Ｎ１２を含めたこれよりも下方の抵抗Ｒ１と素子領域の最も外側に配置されるドレイン層Ｎ２２を含めたこれよりも下方の抵抗Ｒ２との間に、「Ｒ１＜Ｒ２」なる関係式を満たすような抵抗差がつけられている。このため、例えばＥＳＤ等の印加時に素子領域内の各ソース層の下方に形成されるダイオードが降伏（ブレーク）した場合にあっても、上記内部のドレイン層Ｎ１２と上記外周部のドレイン層Ｎ２２との間には、それら両者の抵抗値Ｒ１およびＲ２の差異に応じて上記降伏によるプルアップ量（プルアップ電圧）にも差が生じることとなる。すなわち、この半導体装置においては、こうした降伏（ブレーク）が生じた場合であれ、上述の「Ｖ_max１＜Ｖ_max２」なる関係式がより確実に満足されることとなる。しかも、こうした抵抗差をつけることによって、素子領域の外周部への電流集中の緩和も期待できるようになる。

次に、図６〜図１０を参照して、この実施の形態に係る半導体装置の製造方法について詳述する。なお、これら各図は、先の図４（ｂ）の断面図に対応した断面図であり、先の図４（ｂ）に示した要素と同一の要素には各々同一の符号を付して示している。

この製造に際しては、まず、図６（ａ）に示すように、半導体１１、絶縁層１２、埋込層１３、および半導体層１４が順に積層されて構成されるＳＯＩ基板を用意する。そして、図６（ｂ）に示すように、半導体層１４の表面に、酸化シリコン膜ＭＫ１と窒化シリコン（Ｓｉ₃Ｎ₄）膜ＭＫ２とを順に成膜した後、例えばフォトリソグラフィを通じて窒化シリコン膜ＭＫ２をパターニングする。次いで、図６（ｃ）に示すように、この窒化シリコン膜ＭＫ２をマスクとして例えば「９５０℃」程度の熱処理を施すことにより半導体層１４の表面を選択的に酸化させ、上記酸化シリコン膜ＭＫ１を例えば膜厚「１μｍ」程度のＬＯＣＯＳ膜とする。その後、図７（ａ）に示すように、上記酸化シリコン膜ＭＫ１および窒化シリコン膜ＭＫ２を除去する。これにより、上記半導体層１４の表面に段差がつけられることとなる。そして、この段差は緩やかなものとなるため、この段差に起因する当該半導体装置の特性への悪影響は抑制されることとなる。また、この一連の段差形成処理を繰り返すことによって、より大きな段差を形成することもできる。

次に、図７（ｂ）に示すように、この段差のつけられた半導体層１４の表面に酸化シリコン膜ＭＫ３を成膜する。そして、この酸化シリコン膜ＭＫ３をスルー膜として、図７（ｃ）に示すように、半導体層１４の所望の箇所に例えばリン等からなるＮ型の導電型不純物をイオン注入するとともに、これに適宜の熱処理を施してドリフト層Ｎ１１およびＮ２１を形成する。

次に、図８（ａ）に示すように、酸化シリコン膜ＭＫ３の上に窒化シリコン（Ｓｉ₃Ｎ₄）膜ＭＫ４を成膜するとともに、例えばフォトリソグラフィにより、素子分離用のＬＯＣＯＳ膜を形成すべくその窒化シリコン膜ＭＫ４の所望の箇所に開口部を形成する。そして、図８（ｂ）に示すように、適宜の熱処理を施すことにより、半導体層１４の表面を選択的に酸化させてＬＯＣＯＳ膜３１を形成する。さらに、適宜の酸化処理により例えば酸化シリコンからなる絶縁膜を成膜するとともに、その絶縁膜の上に例えば多結晶シリコンからなる電極材を成膜し、図８（ｃ）に示すように、例えばフォトリソグラフィを通じてこれら膜材をパターニングすることにより、ゲート絶縁膜３２およびゲート電極４１を形成する。

次に、このパターニングされたゲート電極４１をマスクとして、図９（ａ）に示すように、上記半導体層１４に対し例えば硼素（ボロン）等からなるＰ型の導電型不純物をイオン注入するとともに、これに適宜の熱処理を施してチャネル層Ｐ１１を形成する。次いで、図９（ｂ）に示すように、例えばフォトリソグラフィを通じてパターニングしたマスクを用いて適宜のイオン注入を行うことにより、ドレイン層Ｎ１２およびＮ２２、ソース層Ｎ１３、並びにコンタクト層Ｐ１２を形成する。その後、図９（ｃ）に示すように、例えばＢＰＳＧからなる絶縁膜５１を成膜するとともに、これに上記各層とのコンタクトをとるためのコンタクトホールを形成する。そして、図１０に示すように、それらコンタクトホールを埋め込むかたちで、例えばアルミニウムからなる配線材を成膜した後、例えばフォトリソグラフィを通じてこれを適宜パターニングすることにより、素子領域内のソース層およびドレイン層をそれぞれ電気的に並列に接続するような配線６１を形成する。こうして、先の図４に例示したような半導体装置が完成することとなる。

以上説明したように、この実施の形態に係る半導体装置およびその製造方法によれば、以下のような優れた効果が得られるようになる。
（１）半導体基板内の素子領域の内部に配置されるソース層の電流電圧特性の最大電圧値Ｖ_max１と、同素子領域の最も外側に配置されるドレイン層に隣接するソース層の電流電圧特性の最大電圧値Ｖ_max２とが、「Ｖ_max１＜Ｖ_max２」なる関係式を満足するような構造とした。これにより、いわゆる負特性、すなわち電流が増加しているにもかかわらず電圧が減少するような特性となることも抑制されるようになり、ひいては当該半導体装置のＥＳＤ耐量が高められることとなる。しかも、こうした構造によれば、高いサージ耐性を安定して得ることが容易となるため、たとえ大量生産した場合であっても、同一ウェハ内やウェハ間でのＥＳＤ耐量等のばらつきは大きく抑制されるようになり、より高い信頼性をもって製造することができるようになる。

（２）また、このようにサージ耐性を強化することによって、半導体装置の歩留りも向上するようになり、ひいては低コスト化や省エネルギー化が図られるようにもなる。
（３）素子領域の内部に配置されるドレイン層Ｎ１２を含めたこれよりも下方の抵抗をＲ１、素子領域の最も外側に配置されるドレイン層Ｎ２２を含めたこれよりも下方の抵抗をＲ２とするとき、これら抵抗値の間に「Ｒ１＜Ｒ２」なる関係式を満たすような抵抗差がつけられた構造とした。これにより、上記「Ｖ_max１＜Ｖ_max２」なる関係式がより確実に満足されるようになる。しかも、こうした抵抗差をつけることによって、素子領域の外周部への電流集中の緩和も期待できるようになる。

（４）半導体層１４の表面の、素子領域の最も外側に配置されるドレイン層Ｎ２２と素子領域の内部に配置されるドレイン層Ｎ１２との間に段差をつけて、上記ドレイン層Ｎ２２の下方における半導体層１４の深さ方向の幅ｄ２が、上記ドレイン層Ｎ１２の下方における半導体層１４の深さ方向の幅ｄ１よりも大きな幅に設定される構造とした。こうした構造とすることで、より容易に上記抵抗差のつけられた構造が実現されることとなる。

（５）上記素子領域が格子状に区画され、それら格子状に区画された各領域に、ソース層を形成するための領域であるソースセルＳＣとドレイン層を形成するための領域であるドレインセルＤＣとが、当該格子の縦列および横列についてそれぞれ交互に割り当てられた構造とした。さらに、素子領域の外周部に、上記格子状に区画された領域の１つとして、ソース層およびドレイン層のいずれも形成されない領域である空セルＦＣを設けるようにした。こうした構造では、素子領域の内部に配置されるドレイン層やソース層に対し、同素子領域の外周部に配置されるドレイン層やソース層の占める面積の割合がより小さな割合となるため、上記電流値Ｉ_max１およびＩ_max２が「Ｉ_max１＞Ｉ_max２」なる関係式をより確実に満足するようになる。すなわち、この発明はこのような構造に適用して特に有効である。

（６）また、こうした半導体装置を製造する方法として、シリコンからなる半導体層１４の表面を選択的に酸化させてＬＯＣＯＳ膜を形成した後、このＬＯＣＯＳ膜を除去することによって、半導体層１４の表面に段差をつける方法を採用することとした。こうした製造方法を採用することで、半導体層１４の表面に緩やかな段差が形成されるようになり、ひいてはこの段差に起因する当該半導体装置の特性への悪影響は好適に抑制されることとなる。

（第２の実施の形態）
以下、この発明に係る半導体装置の第２の実施の形態を示す。
はじめに、図１１を参照しつつ、先の第１の実施の形態との相違点を中心に、この実施の形態に係る半導体装置の構造について説明する。なお、この図１１の断面図は先の図４（ｂ）の断面図に対応するものであり、同図４（ｂ）に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。

同図１１に示されるように、この半導体装置も、基本的には、図４に例示した先の第１の実施の形態の半導体装置と略同様の構造を有しており、その動作態様も前述したとおりである。ただし、この実施の形態においては、半導体層１４の表面に前述したような段差はつけられていない。また、図１１中に示す幅ｄ３の十分大きい半導体基板（ＳＯＩ基板）を採用することにより、素子領域内の各ソース層の下方における半導体層１４の深さ方向の幅ｄ４として十分大きな幅を確保して、上述の「Ｖ_max１＜Ｖ_max２」なる関係式をより確実に満足するようにしている。

具体的には、素子領域内の各ソース層の下方における半導体層１４の深さ方向の幅ｄ４を大きくすることによって、それら素子領域内の各ソース層の下方に形成されるダイオード（縦方向ダイオード）の降伏電圧（耐圧）も大きくなる。このため、素子領域内の各ソース層の下方に形成されるダイオードの降伏電圧をＶ３、同ソース層とこれに隣接するドレイン層との間での電流電圧特性の最大電圧値をＶ４とするとき、これら電圧値は「Ｖ３＞Ｖ４」なる関係式を満足するようになる。また、図１２のグラフに示すように、半導体基板の厚さを大きくしていったとき、より正確には上記幅ｄ４（図１１）を大きくしていったとき、ある幅を境として、前記最大電圧値（最大サステイン電圧）Ｖ_max１およびＶ_max２の関係が「Ｖ_max１＞Ｖ_max２」から「Ｖ_max１＜Ｖ_max２」に変わることを、発明者らが初めて見出した。ちなみに、この図１２のグラフでは、上記境目となる基板厚（上記幅ｄ３）は「１２μｍ」程度となっている。そしてこれを裏付けるべく、素子領域内の各ソース層の下方に形成されるダイオード（縦方向ダイオード）の耐圧が大きくなるほど半導体装置のＥＳＤ耐量が向上することも発明者らの実験から分かっている（図１３のグラフ参照）。この実施の形態に係る半導体装置では、半導体基板として十分に厚い基板を採用することで、上記幅ｄ４（図１１）を、前記電圧値Ｖ_max１およびＶ_max２の関係が「Ｖ_max１＞Ｖ_max２」から「Ｖ_max１＜Ｖ_max２」に変わる境目となる所定の幅よりも大きな幅に設定するようにしている。こうすることで、上述の「Ｖ_max１＜Ｖ_max２」なる関係式をより確実に満足させ、ひいては半導体装置のＥＳＤ耐量をより確実に高めるようにしている。

以下、図１４〜図１６を参照して、半導体装置のＥＳＤ耐量が向上する原理についてさらに詳しく説明する。
まず、図１４（ａ）および（ｂ）に、幅ｄ３（図１１）を「１３μｍ」とする半導体基板（ＳＯＩ基板）を採用した半導体装置の電流電圧特性（サステイン特性）と、幅ｄ３（図１１）を「１０μｍ」とする半導体基板（ＳＯＩ基板）を採用した半導体装置の電流電圧特性（サステイン特性）とについて、両者を対比して示す。なお、これら図１４（ａ）および（ｂ）において、特性線Ｌ１は素子領域の内部に配置されるソース層の電流電圧特性を、特性線Ｌ２は素子領域の最も外側に配置されるドレイン層に隣接するソース層の電流電圧特性をそれぞれ示している。

同図１４（ａ）に示されるように、幅ｄ３を「１０μｍ」とする半導体基板を採用した半導体装置では、上記特性線Ｌ１の最大電圧値をＶ_max１、上記特性線Ｌ２の最大電圧値をＶ_max２とするとき、これら電圧値が「Ｖ_max１＞Ｖ_max２」なる関係式を満足している。一方、図１４（ｂ）に示されるように、幅ｄ３を「１３μｍ」とする半導体基板を採用した半導体装置では、これら電圧値が「Ｖ_max１＜Ｖ_max２」なる関係式を満足している。

次に、図１５および図１６に、これら半導体装置についてそれぞれその内部電位を解析した結果を等電位線（３Ｖステップ）にて示す。なお、図１５（ａ）および（ｂ）は、上記幅ｄ３を「１０μｍ」とする半導体基板を採用した半導体装置について、先の図１４（ａ）のグラフ中にＡ２もしくはＡ１にて示すサステイン状態での素子領域の外周部および内部における電位分布を示す断面図である。また、図１６（ａ）および（ｂ）は、上記幅ｄ３を「１３μｍ」とする半導体基板を採用した半導体装置について、先の図１４（ｂ）のグラフ中にＢ２もしくはＢ１にて示すサステイン状態での素子領域の外周部および内部における電位分布を示す断面図である。

ここで、上記幅ｄ３を「１０μｍ」とする半導体基板を採用した半導体装置においては、素子領域内の各ソース層の下方における半導体層の深さ方向の幅として十分大きな幅が確保されないため、上述の「Ｖ３＞Ｖ４」なる関係式も満たされない。このため、素子領域内の各ソース層とこれに隣接するドレイン層との間での電流電圧特性の最大電圧値よりも小さな電圧にて、そのソース層の下方に形成されるダイオードが降伏（ブレーク）することになる。これにより、図１５（ａ）および（ｂ）に示されるように、半導体層の下地にあたる埋込層の電位が略同等（「６７Ｖ」および「６４Ｖ」）になる。またこのとき、素子領域の最も外側に配置されるドレイン層に隣接するソース層の数（より正確には、同ドレイン層とこれに隣接するソース層との接触面積）が少ないことに基づき、同素子領域の最も外側に配置されるドレイン層における電流密度は、素子領域の内部に配置されるドレイン層での電流密度よりも低くなる。そして、これら電流密度に対応した電圧に、上記素子領域の最も外側に配置されるドレイン層に隣接するソース層と上記素子領域の内部に配置されるソース層とがそれぞれクランプ（固定）されることとなる。これにより、ドレイン層の電位は、素子領域の外周部で「７３Ｖ」、素子領域の内部で「７９Ｖ」となり、図１４（ａ）に示したように、上述の関係式「Ｖ_max１＞Ｖ_max２」が満たされることとなる。

一方、上記幅ｄ３を「１３μｍ」とする半導体基板を採用した半導体装置においては、素子領域内の各ソース層の下方における半導体層の深さ方向の幅として十分大きな幅が確保されるようになるため、上述の「Ｖ３＞Ｖ４」なる関係式が満足される。このため、素子領域内の各ソース層とこれに隣接するドレイン層との間での電流電圧特性の最大電圧値に電圧が達しても、そのソース層の下方に形成されるダイオードは降伏（ブレーク）することなく維持される。これにより、図１６（ａ）および（ｂ）に示されるように、半導体層の下地にあたる埋込層の電位には、素子領域の外周部と内部とで大きな差異（「８３Ｖ」および「６３Ｖ」）が生じるようになる。そして、ドレイン層の電位は、素子領域の外周部で「９０Ｖ」、素子領域の内部で「８４Ｖ」となり、図１４（ｂ）に示したように、上述の関係式「Ｖ_max１＜Ｖ_max２」が満たされることとなる。すなわち、幅ｄ３（図１１）の十分大きい半導体基板を採用することにより、より正確に言えば、素子領域内の各ソース層の下方における半導体層１４の深さ方向の幅ｄ４として十分大きな幅を確保することにより、上述の「Ｖ_max１＜Ｖ_max２」なる関係式がより確実に満足されるようになる。

以上説明したように、この実施の形態に係る半導体装置によれば、先の第１の実施の形態による前記（１）および（２）および（５）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。

（７）素子領域内の各ソース層の下方に形成されるダイオードの降伏電圧をＶ３、同ソース層とこれに隣接するドレイン層との間での電流電圧特性の最大電圧値をＶ４とするとき、これら電圧値が「Ｖ３＞Ｖ４」なる関係式を満足するような構造とした。これにより、上述の「Ｖ_max１＜Ｖ_max２」なる関係式がより確実に満足されるようになる。

（８）さらに、半導体基板として十分に厚い基板を採用することにより、素子領域内の各ソース層の下方における半導体層１４の深さ方向の幅ｄ４を、前記電圧値Ｖ_max１およびＶ_max２の関係が「Ｖ_max１＞Ｖ_max２」から「Ｖ_max１＜Ｖ_max２」に変わる境目となる所定の幅よりも大きな幅に設定するようにした。こうすることで、上述の「Ｖ_max１＜Ｖ_max２」なる関係式をより確実に満足することができるようになる。

（第３の実施の形態）
以下、この発明に係る半導体装置の第３の実施の形態を示す。
はじめに、図１７を参照しつつ、先の第２の実施の形態との相違点を中心に、この実施の形態に係る半導体装置の構造について説明する。なお、この図１７の断面図も先の図４（ｂ）の断面図に対応するものであり、同図４（ｂ）に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。

同図１７に示されるように、この半導体装置も、基本的には、図１１に例示した先の第２の実施の形態の半導体装置と略同様の構造を有しており、その動作態様も前述したとおりである。ただし、この実施の形態においては、素子領域の最も外側に配置されるドレイン層Ｎ２２の周囲を囲繞するドリフト層Ｎ２１の幅（より正確には、基板表面に平行な方向の幅）ｄ５が、素子領域の内部に配置されるドレイン層Ｎ１２を囲繞するドリフト層Ｎ１１の幅ｄ６よりも小さな幅に設定されている。こうした構造とすることで、たとえ上述の関係式「Ｖ３＞Ｖ４」を満足しない場合であれ、上述の「Ｖ_max１＜Ｖ_max２」なる関係式がより確実に満足されるようになる。すなわち、上記関係式「Ｖ３＞Ｖ４」を満足しない場合には、前述したように、例えばＥＳＤ等の印加時に素子領域内の各ソース層とこれに隣接するドレイン層との間での電流電圧特性の最大電圧値（Ｖ４）よりも小さな電圧にて、そのソース層の下方に形成されるダイオードが降伏（ブレーク）することがある。この実施の形態に係る半導体装置によれば、こうした場合であれ、素子領域の最も外側に配置されるドレイン層と素子領域の内部に配置されるドレイン層との間にはそれら両者のドリフト層の幅の差異「ｄ６−ｄ５」に応じて上記降伏（ブレーク）によるプルアップ量（プルアップ電圧）にも差が生じることとなる。そして、上述の「Ｖ_max１＜Ｖ_max２」なる関係式がより確実に満足されるようになる。

また、図１８は、この実施の形態に係る半導体装置について、半導体基板の厚さ（基板厚）、より正確には上記幅ｄ３（図１１）と、前記内部および外周部についての各最大電圧値（最大サステイン電圧）Ｖ_max１およびＶ_max２との関係を示すグラフである。

先の図１２のグラフとこの図１８のグラフとの比較から明らかなように、この実施の形態に係る半導体装置によれば、前記電圧値Ｖ_max１およびＶ_max２の関係が「Ｖ_max１＞Ｖ_max２」から「Ｖ_max１＜Ｖ_max２」に変わる境目となる上記幅ｄ３（より正確には上記幅ｄ４）の値（幅）が、より小さな値（狭い幅）とされるようになる。このため、半導体基板としてより薄い基板も採用することができるようになり、設計自由度が高められるとともに、低コスト化等も図られるようになる。

以上説明したように、この実施の形態に係る半導体装置によれば、先の第１の実施の形態による前記（１）および（２）および（５）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。

（９）素子領域の最も外側に配置されるドレイン層Ｎ２２を囲繞するドリフト層Ｎ２１の幅ｄ５を、素子領域の内部に配置されるドレイン層Ｎ１２を囲繞するドリフト層Ｎ１１の幅ｄ６よりも小さな幅に設定するようにした。こうした構造とすることで、たとえ上述の関係式「Ｖ３＞Ｖ４」を満足しない場合であれ、上述の「Ｖ_max１＜Ｖ_max２」なる関係式がより確実に満足されるようになる。

（１０）また、前記電圧値Ｖ_max１およびＶ_max２の関係が「Ｖ_max１＞Ｖ_max２」から「Ｖ_max１＜Ｖ_max２」に変わる境目となる上記幅ｄ４（図１１）の値（幅）が、より小さな値（狭い幅）とされるようになる。このため、半導体基板としてより薄い基板も採用することができるようになり、設計自由度が高められるとともに、低コスト化等も図られるようになる。

（他の実施の形態）
なお、上記各実施の形態は、以下の態様をもって実施することもできる。
・上記第１の実施の形態においては、半導体層１４の表面の、素子領域の最も外側に配置されるドレイン層Ｎ２２と素子領域の内部に配置されるドレイン層Ｎ１２との間に段差をつけることとした。そしてこれにより、上記ドレイン層Ｎ２２の下方における半導体層１４の深さ方向の幅ｄ２が、上記ドレイン層Ｎ１２の下方における半導体層１４の深さ方向の幅ｄ１よりも大きな幅に設定されるようにした。しかし、これに限られることなく、例えば図１９〜図２２に示すように、半導体層１４の下地の、素子領域の最も外側に配置されるドレイン層Ｎ２２と素子領域の内部に配置されるドレイン層Ｎ１２との間に段差をつけることで、上記幅ｄ２が上記幅ｄ１よりも大きな幅に設定される構造としてもよい。詳しくは、例えば図１９に示す半導体装置では、半導体層１４の下地にあたる埋込層１３に段差をつけるようにしている。また、図２０に示す半導体装置では、埋込層１３の下地にあたる絶縁層１２にも段差をつけるようにしている。また、図２１に示す半導体装置では、絶縁層１２の下地にあたる半導体１１にもさらに段差をつけるようにしている。またさらに、図２２に示す半導体装置では、半導体層１４の下地にあたる埋込層１３に段差がつけられて、素子領域の最も外側に配置されるドレイン層Ｎ２２の下方においては、同埋込層１３が形成されず半導体層１４が絶縁層１２の上に直に形成されるようになっている。また、例えば図２３に示すように、素子領域の最も外側に配置されるドレイン層Ｎ２２を囲繞するドリフト層Ｎ２１の深さ方向の幅ｄ７を、素子領域の内部に配置されるドレイン層Ｎ１２を囲繞するドリフト層Ｎ１１の深さ方向の幅ｄ８よりも小さな幅に設定することにより、上記幅ｄ２が上記幅ｄ１よりも大きな幅に設定される構造としてもよい。また、ここでは図示を割愛しているが、例えば上記ドリフト層を有していない構造の半導体装置等においては、素子領域の最も外側に配置されるドレイン層の深さ方向の幅を、素子領域の内部に配置されるドレイン層の深さ方向の幅よりも小さな幅に設定することにより、上記幅ｄ２が上記幅ｄ１よりも大きな幅に設定される構造としてもよい。さらには、これらを適宜組み合わせた構造、例えば半導体層１４の表面と半導体層１４の下地との双方に段差のつけられた構造等も適宜採用することができる。

・上記第１の実施の形態においては、素子領域の最も外側に配置されるドレイン層Ｎ２２の下方における半導体層１４の深さ方向の幅ｄ２を、素子領域の内部に配置されるドレイン層Ｎ１２の下方における半導体層１４の深さ方向の幅ｄ１よりも大きな幅に設定するようにした。そしてこうすることで、上記ドレイン層Ｎ１２を含めたこれよりも下方の抵抗をＲ１、上記ドレイン層Ｎ２２を含めたこれよりも下方の抵抗をＲ２とするとき、これら抵抗値の間に「Ｒ１＜Ｒ２」なる関係式を満たすような抵抗差がつけられた構造とした。しかし、この構造に限られることなく、例えば図２４に示すように、素子領域の最も外側に配置されるドレイン層Ｎ２２を囲繞するドリフト層Ｎ２１の有する導電型不純物の濃度を、素子領域の内部に配置されるドレイン層Ｎ１２を囲繞するドリフト層Ｎ１１の有する導電型不純物の濃度よりも低濃度に設定した構造としてもよい。また、ここでは図示を割愛しているが、例えば上記ドリフト層を有していない構造の半導体装置等においては、素子領域の最も外側に配置されるドレイン層の有する導電型不純物の濃度を、素子領域の内部に配置されるドレイン層の有する導電型不純物の濃度よりも低濃度に設定した構造としてもよい。要は、上記「Ｒ１＜Ｒ２」なる関係式を満たす構造であれば足りる。すなわち、これらを適宜組み合わせた構造、例えば上記幅ｄ２を上記幅ｄ１よりも大きな幅に設定するとともに、上記ドレイン層Ｎ２２の有する導電型不純物の濃度を上記ドレイン層Ｎ１２の有する導電型不純物の濃度よりも低濃度に設定するようにした構造等も適宜採用することができる。

・上記第１の実施の形態においては、半導体装置を製造するに際して、半導体層１４の材料としてシリコンを採用することとし、この半導体層１４の表面を選択的に酸化させてＬＯＣＯＳ膜を形成するようにした。しかし、これに限られることなく、例えば半導体層１４の材料としてシリコン化合物を採用した場合も、第１の実施の形態による前記（６）の効果と同様もしくはそれに準じた効果を得ることはできる。要は、半導体層１４の材料としてシリコン系半導体が用いられていれば足りる。

・上記第２の実施の形態では、半導体基板として十分に厚い基板を採用することで、素子領域内の各ソース層の下方における半導体層１４の深さ方向の幅ｄ４を、前記電圧値Ｖ_max１およびＶ_max２の関係が「Ｖ_max１＞Ｖ_max２」から「Ｖ_max１＜Ｖ_max２」に変わる境目となる所定の幅よりも大きな幅に設定するようにした。しかし、この設定は必須ではなく、素子領域内の各ソース層の下方に形成されるダイオードの降伏電圧をＶ３、同ソース層とこれに隣接するドレイン層との間での電流電圧特性の最大電圧値をＶ４とするとき、これら電圧値が「Ｖ３＞Ｖ４」なる関係式を満足しさえすれば、第２の実施の形態による前記（７）の効果と同様の効果を得ることはできる。

・上記第３の実施の形態においては、ドリフト層の幅ｄ５およびｄ６として基板表面に平行な方向の幅を想定し、素子領域の最も外側に配置されるドレイン層Ｎ２２を囲繞するドリフト層Ｎ２１の幅ｄ５を、素子領域の内部に配置されるドレイン層Ｎ１２を囲繞するドリフト層Ｎ１１の幅ｄ６よりも小さな幅に設定するようにした。しかし、このドリフト層の幅としては任意の方向の幅を用いることができ、いずれの場合も、第３の実施の形態による前記（９）および（１０）の効果と同様もしくはそれに準じた効果を得ることはできる。

・上記第３の実施の形態においては、素子領域の最も外側に配置されるドレイン層Ｎ２２を囲繞するドリフト層Ｎ２１の幅を、素子領域の内部に配置されるドレイン層Ｎ１２を囲繞するドリフト層Ｎ１１の幅よりも小さな幅に設定するようにした。しかし、これに限られることなく、例えば上記ドリフト層を有していない構造の半導体装置等においては、素子領域の最も外側に配置されるドレイン層の幅を、素子領域の内部に配置されるドレイン層の幅よりも小さな幅に設定することで、第３の実施の形態による前記（９）および（１０）の効果と同様もしくはそれに準じた効果を得ることはできる。

・上記各実施の形態において、素子領域の最も外側に配置されるドレイン層Ｎ２２とこれに電気的に接続される配線（図１０中の配線６１に相当）とのコンタクト面積を、素子領域の内部に配置されるドレイン層Ｎ１２とこれに電気的に接続される配線（同じく配線６１に相当）とのコンタクト面積よりも小さな面積に設定した構造とすることもできる。こうした構造によっても、上記ドレイン層Ｎ２２とドレイン層Ｎ１２との間には、素子領域内の各ソース層の下方に形成されるダイオードの降伏（ブレーク）によるプルアップ量（プルアップ電圧）について差が生じることとなり、第３の実施の形態による前記（９）および（１０）の効果と同様もしくはそれに準じた効果を得ることはできる。

・上記各実施の形態では、上記素子領域の外周部にあたる外周領域ＴＡ（図３）に、ソース層およびドレイン層のいずれも形成されない領域である空セルＦＣが設けられた構造を想定することとした。しかし、こうした構造に限られることなく、例えば図２５に示すように、先の図３中の空セルＦＣの部分にドレインセルＤＣを設けるようにした構造の半導体装置に対しても、この発明は同様に適用することができる。

・また、上記各実施の形態では、上記素子領域が格子状に区画され、それら格子状に区画された各領域に、ソース層を形成するための領域であるソースセルＳＣとドレイン層を形成するための領域であるドレインセルＤＣとが、当該格子の縦列および横列についてそれぞれ交互に割り当てられた構造とした。しかし、これに限られることなく、例えば図２６に示すように、ソース層Ｓが六角形状の平面構造を有し、その各々が、メッシュ形状の平面構造を有するドレイン層Ｄに囲繞されるようにした構造であってもよい。またこれを、上記ソース層Ｓおよびドレイン層Ｄについて、それらの一方が多角形状もしくは円形状の平面構造を有し、その各々が、メッシュ形状の平面構造を有する他方に囲繞される構造である範囲で適宜変更することも可能である。またさらには、例えば図２７あるいは図２８に示すように、ソース層Ｓおよびドレイン層Ｄが、それぞれストライプ形状の平面構造を有して、直線上あるいは同心円状に交互に並設される構造としてもよい。

・上記各実施の形態においては、半導体基板としてＳＯＩ基板を採用することとしたが、これに限られることなく、例えば通常のエピタキシャル基板や、単一の導電型（Ｎ型もしくはＰ型）からなる基板等も適宜採用することができる。なお、上記埋込層１３も必須の構成ではない。

・さらに、この半導体基板の材料も、上記シリコンに限られることなく任意である。例えば、ＳｉＣやＧａＡｓ等も適宜採用可能である。
・また、この発明の所期の目的は、ＥＳＤ（静電気放電）等のサージに対する耐性をより安定して高く確保することのできる構造を有し、大量生産した場合にもより高い信頼性をもって製造することのできる半導体装置を提供するということにある。この目的を達成するという意味では、半導体基板内の素子領域の内部に配置されるソース層の電流電圧特性の最大電圧値Ｖ１と、同素子領域の最も外側に配置されるドレイン層に隣接するソース層の電流電圧特性の最大電圧値Ｖ２とが、「Ｖ１＜Ｖ２」なる関係式を満足するような構造であれば足りる。

この発明に係る半導体装置の第１の実施の形態についてその半導体装置が適用される回路の一例を示す回路図。 同第１の実施の形態に係る半導体装置についてその半導体装置の全体的な平面構造を模式的に示す平面図。 同第１の実施の形態に係る半導体装置についてその半導体装置の平面構造の一部を拡大して模式的に示す平面図。 同第１の実施の形態に係る半導体装置について、（ａ）はその半導体装置の平面構造を模式的に示す平面図、（ｂ）は（ａ）のＣ−Ｃ線に沿った断面図。 （ａ）および（ｂ）は、同第１の実施の形態に係る半導体装置と従来の半導体装置とについて、それら両者の電流電圧特性（サステイン特性）を対比して示すグラフ。 同第１の実施の形態に係る半導体装置の製造方法について、（ａ）〜（ｃ）はその製造プロセスを示す断面図。 同第１の実施の形態に係る半導体装置の製造方法について、（ａ）〜（ｃ）はその製造プロセスを示す断面図。 同第１の実施の形態に係る半導体装置の製造方法について、（ａ）〜（ｃ）はその製造プロセスを示す断面図。 同第１の実施の形態に係る半導体装置の製造方法について、（ａ）〜（ｃ）はその製造プロセスを示す断面図。 同第１の実施の形態に係る半導体装置の製造方法についてその製造プロセスを示す断面図。 この発明に係る半導体装置の第２の実施の形態についてその半導体装置の断面構造を模式的に示す断面図。 半導体基板の厚さ（基板厚）と電流電圧特性の最大電圧値（最大サステイン電圧）との関係を、素子領域の外周部および内部について対比して示すグラフ。 半導体装置のＥＳＤ耐量と素子領域内の各ソース層の下方に形成されるダイオード（縦方向ダイオード）の耐圧との関係を示すグラフ。 （ａ）および（ｂ）は、基板厚「１０μｍ」の半導体基板を採用した半導体装置と基板厚「１３μｍ」の半導体基板を採用した半導体装置とについて、それら両者の電流電圧特性（サステイン特性）を対比して示すグラフ。 （ａ）および（ｂ）は、基板厚「１０μｍ」の半導体基板を採用した半導体装置の電位分布を、素子領域の外周部および内部について対比して示す断面図。 （ａ）および（ｂ）は、基板厚「１３μｍ」の半導体基板を採用した半導体装置の電位分布を、素子領域の外周部および内部について対比して示す断面図。 この発明に係る半導体装置の第３の実施の形態についてその半導体装置の断面構造を模式的に示す断面図。 同第３の実施の形態に係る半導体装置に関して、半導体基板の厚さ（基板厚）と電流電圧特性の最大電圧値（最大サステイン電圧）との関係を、素子領域の外周部および内部について対比して示すグラフ。 上記第１の実施の形態の変形例についてその半導体装置の断面構造を模式的に示す断面図。 上記第１の実施の形態の別の変形例についてその半導体装置の断面構造を模式的に示す断面図。 上記第１の実施の形態の別の変形例についてその半導体装置の断面構造を模式的に示す断面図。 上記第１の実施の形態の別の変形例についてその半導体装置の断面構造を模式的に示す断面図。 上記第１の実施の形態の別の変形例についてその半導体装置の断面構造を模式的に示す断面図。 上記第１の実施の形態の別の変形例についてその半導体装置の断面構造を模式的に示す断面図。 ソース層とドレイン層のレイアウトの変形例を示す平面図。 ソース層とドレイン層のレイアウトの別の変形例を示す平面図。 ソース層とドレイン層のレイアウトの別の変形例を示す平面図。 ソース層とドレイン層のレイアウトの別の変形例を示す平面図。

符号の説明

１１…半導体、１２…絶縁層、１３…埋込層、１４…半導体層、３１…ＬＯＣＯＳ膜、３２…ゲート絶縁膜、４１…ゲート電極、５１…絶縁膜、６１…配線、Ｄ、Ｎ１２、Ｎ２２…ドレイン層、ＤＣ…ドレインセル、ＥＡ…内部領域、ＦＣ…空セル、Ｎ１１、Ｎ２１…ドリフト層、Ｎ１３、Ｓ…ソース層、Ｐ１１…チャネル層、Ｐ１２…コンタクト層、ＳＣ…ソースセル、ＴＡ…外周領域。

Claims (20)

1. 半導体基板内の素子領域にソース層とドレイン層とが交互に形成されるとともに、それら交互に形成されたソース層とドレイン層との間にはそれぞれチャネルが形成されてなり、それらチャネルの上にそれぞれゲート絶縁膜を介して配設されたゲート電極へ印加される駆動電圧に基づいて前記ソース層と前記ドレイン層との間に流れる電流の量を調節する半導体装置において、
   前記素子領域の最も外側に配置されるドレイン層やソース層の占める面積の割合が、同素子領域の内部に配置されるドレイン層やソース層の占める面積の割合よりも小さくなっている条件の下、前記素子領域の内部に配置されるソース層とドレイン層との間の電流電圧特性の最大電圧値をＶ１、前記素子領域の最も外側に配置されるドレイン層に隣接するソース層と該素子領域の最も外側に配置されるドレイン層との間の電流電圧特性の最大電圧値をＶ２とするとき、これら電圧値が
   Ｖ１＜Ｖ２
   なる関係式を満足する
   ことを特徴とする半導体装置。
2. 前記半導体基板は、所定の導電型からなるとともに内部に前記素子領域が形成される半導体層（１４）と、当該半導体層（１４）の表面に形成され同半導体層（１４）の導電型と同一の導電型からなって前記半導体層（１４）よりも不純物濃度が高いソース層（Ｎ１３）およびドレイン層（Ｎ１２，Ｎ２２）と、前記ソース層によって周囲を囲繞されるかたちで前記半導体層（１４）の表面に形成され前記半導体層（１４）の導電型とは異なる導電型からなるコンタクト層（Ｐ１２）と、前記コンタクト層の導電型と同一の導電型からなって前記コンタクト層よりも不純物濃度が低くかつ前記ソース層および前記コンタクト層を囲繞するかたちで前記半導体層（１４）内に形成されるチャネル層（Ｐ１１）とを有する横型拡散ＭＯＳトランジスタとして構成されてなり、
   前記素子領域の内部に配置されるドレイン層（Ｎ１２）を含めたこれよりも下方の抵抗
   をＲ１、前記素子領域の最も外側に配置されるドレイン層（Ｎ２２）を含めたこれよりも下方の抵抗をＲ２とするとき、これら抵抗値の間には、
   Ｒ１＜Ｒ２
   なる関係式を満たすような抵抗差がつけられてなる
   請求項１に記載の半導体装置。
3. 前記半導体基板は、前記半導体層（１４）と、該半導体層（１４）の前記ソース層およびドレイン層が形成された面の裏面側に同半導体層（１４）と同一の導電型からなって不純物濃度が半導体層（１４）よりも高い層として設けられた埋め込み層（１３）との積層構造からなるものであり、
   前記素子領域内の各ソース層とドレイン層との間に前記埋め込み層（１３）を介して形成されるダイオードの降伏電圧をＶ３、同じく前記素子領域内のソース層とこれに隣接す
   るドレイン層との間で前記埋め込み層（１３）を介さずに形成されるダイオードの電流電圧特性の最大電圧値をＶ４とするとき、これら電圧値が
   Ｖ３＞Ｖ４
   なる関係式を満足する
   請求項２に記載の半導体装置。
4. 前記素子領域の内部に配置されるソース層（Ｎ１３）の下方における前記半導体層（１４）の深さ方向の幅は、前記電圧値Ｖ１およびＶ２の関係がＶ１＞Ｖ２からＶ１＜Ｖ２に変わる境目となる所定の幅よりも大きな幅に設定されてなる
   請求項２または３に記載の半導体装置。
5. 前記ドレイン層（Ｎ１２、Ｎ２２）は、同ドレイン層（Ｎ１２、Ｎ２２）および前記半導体層（１４）と同一の導電型からなって前記ドレイン層（Ｎ１２、Ｎ２２）よりは不純物濃度が低く、前記半導体層（１４）よりは不純物濃度が高いドリフト層（Ｎ１１、Ｎ２１）によって周囲を囲繞されるかたちで前記半導体層（１４）内に形成されてなり、前記素子領域の最も外側に配置されるドレイン層（Ｎ２２）を囲繞するドリフト層（Ｎ２１）の幅は、前記素子領域の内部に配置されるドレイン層（Ｎ１２）を囲繞するドリフト層（Ｎ１１）の幅よりも小さな幅に設定されてなる
   請求項２〜４のいずれか一項に記載の半導体装置。
6. 前記ドレイン層（Ｎ１２、Ｎ２２）は、同ドレイン層（Ｎ１２、Ｎ２２）および前記半導体層（１４）と同一の導電型からなって前記ドレイン層（Ｎ１２、Ｎ２２）よりは不純物濃度が低く、前記半導体層（１４）よりは不純物濃度が高いドリフト層（Ｎ１１、Ｎ２１）によって周囲を囲繞されるかたちで前記半導体層（１４）内に形成されてなり、前記素子領域の最も外側に配置されるドレイン層（Ｎ２２）を囲繞するドリフト層（Ｎ２１）の有する導電型不純物の濃度は、前記素子領域の内部に配置されるドレイン層（Ｎ１２）を囲繞するドリフト層（Ｎ１１）の有する導電型不純物の濃度よりも低濃度に設定されてなる
   請求項２〜４のいずれか一項に記載の半導体装置。
7. 前記ドレイン層（Ｎ１２、Ｎ２２）は、同ドレイン層（Ｎ１２、Ｎ２２）および前記半導体層（１４）と同一の導電型からなって前記ドレイン層（Ｎ１２、Ｎ２２）よりは不純物濃度が低く、前記半導体層（１４）よりは不純物濃度が高いドリフト層（Ｎ１１、Ｎ２１）によって周囲を囲繞されるかたちで前記半導体層（１４）内に形成されてなり、前記素子領域の最も外側に配置されるドレイン層（Ｎ２２）を囲繞するドリフト層（Ｎ２１）の深さ方向の幅は、前記素子領域の内部に配置されるドレイン層（Ｎ１２）を囲繞するドリフト層（Ｎ１１）の深さ方向の幅よりも小さな幅に設定されてなる
   請求項２〜４のいずれか一項に記載の半導体装置。
8. 前記素子領域の最も外側に配置されるドレイン層（Ｎ２２）の下方における前記半導体層（１４）およびドリフト層（Ｎ２１）の深さ方向の幅が前記素子領域の内部に配置されるドレイン層（Ｎ１２）の下方における前記半導体層（１４）およびドリフト層（Ｎ１１）の深さ方向の幅よりも大きな幅に設定されてなる
   請求項２〜７のいずれか一項に記載の半導体装置。
9. 前記半導体層（１４）の表面には、前記素子領域の最も外側に配置されるドレイン層（Ｎ２２）と前記素子領域の内部に配置されるドレイン層（Ｎ１２）との間に段差がつけられてなる
   請求項８に記載の半導体装置。
10. 前記半導体層（１４）の下地には、前記素子領域の最も外側に配置されるドレイン層（Ｎ２２）と前記素子領域の内部に配置されるドレイン層（Ｎ１２）との間に段差がつけられてなる
    請求項８に記載の半導体装置。
11. 前記素子領域の最も外側に配置されるドレイン層（Ｎ２２）の前記半導体層（１４）の表面における面積は、前記素子領域の内部に配置されるドレイン層（Ｎ１２）の前記半導体層（１４）の表面における面積よりも小さく設定されてなる
    請求項２〜４のいずれか一項に記載の半導体装置。
12. 前記素子領域の最も外側に配置されるドレイン層（Ｎ２２）の有する導電型不純物の濃度は、前記素子領域の内部に配置されるドレイン層（Ｎ１２）の有する導電型不純物の濃度よりも低濃度に設定されてなる
    請求項２〜４のいずれか一項に記載の半導体装置。
13. 前記素子領域の最も外側に配置されるドレイン層（Ｎ２２）の深さ方向の幅は、前記素子領域の内部に配置されるドレイン層（Ｎ１２）の深さ方向の幅よりも小さな幅に設定されてなる
    請求項２〜４のいずれか一項に記載の半導体装置。
14. 前記素子領域の最も外側に配置されるドレイン層（Ｎ２２）とこれに電気的に接続される配線とのコンタクト面積は、前記素子領域の内部に配置されるドレイン層（Ｎ１２）とこれに電気的に接続される配線とのコンタクト面積よりも小さな面積に設定されてなる
    請求項１〜１３のいずれか一項に記載の半導体装置。
15. 前記ソース層および前記ドレイン層は、それらの一方が多角形状もしくは円形状の平面構造を有し、その各々が、メッシュ形状の平面構造を有する他方に囲繞されてなる
    請求項１〜１４のいずれか一項に記載の半導体装置。
16. 前記ソース層および前記ドレイン層は、それぞれストライプ形状の平面構造を有して交互に並設されてなる
    請求項１〜１４のいずれか一項に記載の半導体装置。
17. 前記素子領域が格子状に区画され、それら格子状に区画された各領域には、前記ソース層を形成するための領域であるソースセルと前記ドレイン層を形成するための領域であるドレインセルとが、当該格子の縦列および横列についてそれぞれ交互に割り当てられてなる
    請求項１〜１４のいずれか一項に記載の半導体装置。
18. 前記素子領域の外周部には、前記格子状に区画された領域の１つとして、前記ソース層および前記ドレイン層のいずれも形成されない領域である空セルが設けられてなる
    請求項１７に記載の半導体装置。
19. 前記半導体基板は、ＳＯＩ基板からなる
    請求項１〜１８のいずれか一項に記載の半導体装置。
20. シリコン系半導体からなる半導体基板内の素子領域にソース層とドレイン層とが交互に形成されるとともに、それら交互に形成されたソース層とドレイン層との間にはそれぞれチャネルが形成されてなり、それらチャネルの上にそれぞれゲート絶縁膜を介して配設されたゲート電極へ印加される駆動電圧に基づいて前記ソース層と前記ドレイン層との間に流れる電流の量を調節する半導体装置の製造方法であって、
    前記半導体装置を構成する半導体基板として、所定の導電型からなるとともに内部に前記素子領域が形成される半導体層（１４）と、当該半導体層（１４）の表面に形成され同半導体層（１４）の導電型と同一の導電型からなって前記半導体層（１４）よりも不純物濃度が高いソース層（Ｎ１３）およびドレイン層（Ｎ１２，Ｎ２２）と、前記ソース層によって周囲を囲繞されるかたちで前記半導体層（１４）の表面に形成され前記半導体層（１４）の導電型とは異なる導電型からなるコンタクト層（Ｐ１２）と、前記コンタクト層の導電型と同一の導電型からなって前記コンタクト層よりも不純物濃度が低くかつ前記ソース層および前記コンタクト層を囲繞するかたちで前記半導体層（１４）内に形成されるチャネル層（Ｐ１１）とを有する横型拡散ＭＯＳトランジスタが形成された基板を対象とし、
    前記半導体層の表面を選択的に酸化させてＬＯＣＯＳ膜を形成した後、このＬＯＣＯＳ膜を除去することによって、前記素子領域の最も外側に配置されるドレイン層の配設領域が前記半導体層の表面にて凸部をなす態様で段差をつけ、
    前記素子領域の最も外側に配置されるドレイン層やソース層の占める面積の割合が、同素子領域の内部に配置されるドレイン層やソース層の占める面積の割合よりも小さくなっている条件の下、前記素子領域の内部に配置されるソース層とドレイン層との間の電流電圧特性の最大電圧値をＶ１、前記素子領域の最も外側に配置されるドレイン層に隣接するソース層と該素子領域の最も外側に配置されるドレイン層との間の電流電圧特性の最大電圧値をＶ２とするとき、これら電圧値が
    Ｖ１＜Ｖ２
    なる関係式を満たすようにする
    ことを特徴とする半導体装置の製造方法。

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