JP5186729B2 - 半導体装置 - Google Patents
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Description
第2ドレイン領域の間隔を適宜設定して、低オン抵抗で、且つ高耐圧の半導体装置とすることができる。
すなわち、上記半導体装置におけるESD耐量は、基板断面の横方向において形成される、第1導電型のソース領域/第2導電型の第1ベース領域/第1導電型の第3ドレイン領域(第2ドレイン領域、第1ドレイン領域)からなる寄生バイポーラトランジスタに関連する。
このため、上記半導体装置においては、前記第2ドレイン領域端面と前記第3ドレイン領域端面の間の前記チャネル領域方向における最短間隔を、基板面内への投影状態において、1μm以上、6μm以下に設定する。
さらに、上記半導体装置においては、第2導電型で前記第2半導体層より高濃度の第4半導体層が、基板断面において前記埋め込み酸化膜と前記第2半導体層の間に配置されている。
これによって、上記した基板断面の横方向において形成される寄生バイポーラトランジスタの動作を抑制し、ESD耐量の目安となるスナップバック発生電流を十分に大きな値に制限して、高いESD耐量を確保することができる。
これによっても、上記寄生バイポーラトランジスタが形成されない構成のため、その悪影響を排除することができる。この場合には、前記第2半導体層と第1ベース領域が、前記第1半導体層より高濃度に形成されてなるように上記半導体装置を構成する。
尚、この場合も、請求項3に記載のように、前記第1半導体層が、基板断面において前記埋め込み酸化膜と前記第2半導体層の間に残存配置されていてもよい。
上記半導体装置においては、特に請求項4に記載のように、前記第2ドレイン領域端面と前記第3ドレイン領域端面の間の前記チャネル領域方向における最短間隔を、基板面内への投影状態において、2μm以上、4μm以下に設定することが好ましい。
これによって、ESD耐量の目安となるスナップバック発生電流をより大きな値に制限して、高いESD耐量を確保することができる。
1 SOI層
1a 第1半導体層(n−)
1b 第3半導体層(n+)
1c 第1半導体層(p−)
1d 第4半導体層(p+)
2 第2半導体層(p)
3 埋め込み酸化膜
4 LOCOS
5 (第3)ドレイン領域(n+)
6 第2ドレイン領域(n)
6a 第1ドレイン領域(n)
7 第1ベース領域(p)
7a 第2ベース領域(p)
8 ソース領域(n+)
9 領域(p+)
10 ゲート絶縁膜
11 ゲート電極
Claims (7)
- 埋め込み酸化膜を有するSOI基板と、
前記埋め込み酸化膜上のSOI層の主体である第1導電型の第1半導体層と、
前記SOI層中に埋め込み形成された第2導電型の第2半導体層と、
前記第1半導体層の表層部に形成された第2導電型の第1ベース領域と、
前記第1半導体層の表層部において、基板面内で前記第1ベース領域内に含まれるように配置され、基板断面において先端が前記第2半導体層に達するように形成された、第2導電型で第1ベース領域より高濃度の第2ベース領域と、
前記第1ベース領域の表層部に形成された第1導電型のソース領域と、
前記第1半導体層の表層部において、基板面内で前記第1ベース領域に交わるように配置され、基板断面において先端が前記第2半導体層に達するように形成された、第1導電型で前記第1半導体層より高濃度の第1ドレイン領域と、
前記第1ドレイン領域の表層部に形成され、基板面内で前記第1ベース領域から離間するように配置された、第1導電型で第1ドレイン領域より高濃度の第2ドレイン領域と、
前記第2ドレイン領域の表層部に形成された、第1導電型で第2ドレイン領域より高濃度の第3ドレイン領域と、
前記ソース領域と前記第3ドレイン領域との間に位置する前記第1ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース領域に接続されたソース電極と、
前記第3ドレイン領域に接続されたドレイン電極とを備えてなり、
前記第1ドレイン領域と前記第2半導体層の界面が、基板面内への投影状態において、前記第2ドレイン領域を内部に含み、前記第1ベース領域に交わるように形成されてなり、
前記第2ドレイン領域が、前記第3ドレイン領域に近づくほど高濃度となるように形成されてなり、
前記第2ドレイン領域端面と前記第3ドレイン領域端面の間の前記チャネル領域方向における最短間隔が、基板面内への投影状態において、1μm以上、6μm以下に設定されてなり、
第2導電型で前記第2半導体層より高濃度の第4半導体層が、基板断面において前記埋め込み酸化膜と前記第2半導体層の間に配置されてなることを特徴とする半導体装置。 - 埋め込み酸化膜を有するSOI基板と、
前記埋め込み酸化膜上のSOI層の主体である第2導電型の第1半導体層と、
前記SOI層中に埋め込み形成された第2導電型で前記第1半導体層より高濃度の第2半導体層と、
前記第1半導体層の表層部に形成された第2導電型で第1半導体層より高濃度の第1ベース領域と、
前記第1半導体層の表層部において、基板面内で前記第1ベース領域内に含まれるように配置され、基板断面において先端が前記第2半導体層に達するように形成された、第2導電型で第1ベース領域より高濃度の第2ベース領域と、
前記第1ベース領域の表層部に形成された第1導電型のソース領域と、
前記第1半導体層の表層部において、基板面内で前記第1ベース領域に交わるように配置され、基板断面において先端が前記第2半導体層に達するように形成された、第1導電型の第1ドレイン領域と、
前記第1ドレイン領域の表層部に形成され、基板面内で前記第1ベース領域から離間するように配置された、第1導電型で第1ドレイン領域より高濃度の第2ドレイン領域と、
前記第2ドレイン領域の表層部に形成された、第1導電型で第2ドレイン領域より高濃度の第3ドレイン領域と、
前記ソース領域と前記第3ドレイン領域との間に位置する前記第1ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース領域に接続されたソース電極と、
前記第3ドレイン領域に接続されたドレイン電極とを備えてなり、
前記第1ドレイン領域と前記第2半導体層の界面が、基板面内への投影状態において、前記第2ドレイン領域を内部に含み、前記第1ベース領域に交わるように形成されてなり、
前記第2ドレイン領域が、前記第3ドレイン領域に近づくほど高濃度となるように形成されてなり、
前記第2ドレイン領域端面と前記第3ドレイン領域端面の間の前記チャネル領域方向における最短間隔が、基板面内への投影状態において、1μm以上、6μm以下に設定されてなることを特徴とする半導体装置。 - 前記第1半導体層が、基板断面において前記埋め込み酸化膜と前記第2半導体層の間に残存配置されてなることを特徴とする請求項2に記載の半導体装置。
- 前記第2ドレイン領域端面と前記第3ドレイン領域端面の間の前記チャネル領域方向における最短間隔が、基板面内への投影状態において、2μm以上、4μm以下に設定されてなることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
- 前記第1導電型がN導電型であり、前記第2導電型がP導電型であることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。
- 前記ソース領域と前記第1ドレイン領域、第2ドレイン領域および第3ドレイン領域とが、基板面内においてストライプ状に配置されてなることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。
- 前記ソース領域と前記第1ドレイン領域、第2ドレイン領域および第3ドレイン領域とが、基板面内において市松模様の格子状に配置されてなることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。
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