JPH11330383A

JPH11330383A - 半導体装置

Info

Publication number: JPH11330383A
Application number: JP10138322A
Authority: JP
Inventors: Ryuichiro Abe; 竜一郎阿部; Kunihiro Onoda; 邦広小野田; Toshio Sakakibara; 利夫榊原
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1998-05-20
Filing date: 1998-05-20
Publication date: 1999-11-30

Abstract

(57)【要約】【課題】素子密度の低下を伴うことがない簡単な構成
により耐圧の向上を実現すること。【解決手段】ＳＯＩ基板２１上には絶縁分離用トレン
チ２５によって囲まれた島状シリコン層２４ａが形成さ
れ、この外周囲部分に、バッファ領域電極４２を備えた
バッファ領域２８が設けられる。島状シリコン層２４ａ
には、Ｐチャネル型ＬＤＭＯＳ４３の構成要素として、
ドレインコンタクト層３５並びにその周囲に同心状にレ
イアウトされたリング状のソース拡散層３２、３３、ド
リフト層３０などが形成される。ソース拡散層３２、３
３のためのソース電極３９とバッファ領域電極４２との
間は接続線４４により接続されており、これにより、バ
ッファ領域２８には、ソース拡散層３２、３３の印加電
圧と同一レベルの電圧が印加される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板上に絶
縁分離用トレンチにより囲まれた島状領域を形成し、こ
の島状領域内に横型ＭＯＳＦＥＴを形成する構成とした
半導体装置に関する。

【０００２】

【従来の技術】従来より、高耐圧化を図ったＭＯＳＦＥ
Ｔの例として、ＬＤＭＯＳ（LateralDouble-diffused M
OS ：横型二重拡散ＭＯＳＦＥＴ）が知られているが、
このような高耐圧ＬＤＭＯＳを半導体基板上に複数個形
成する場合、或いは高耐圧ＬＤＭＯＳと論理回路素子と
を同一の半導体基板上に混載してモノリシック化する場
合などには、それらの間での電気的な干渉を防止するた
めのバッファ領域を設けることが行われている。図１４
には、このようなバッファ領域を設けた半導体装置の一
例が模式的な断面図により示されている。

【０００３】即ち、図１４に示されたものは、Ｐチャネ
ル型のＬＤＭＯＳの例であり、単結晶シリコン層１は、
例えばシリコン基板より成る支持基板２上にシリコン酸
化膜３（絶縁分離膜）を介して配置されたＳＯＩ構造と
なっており、この単結晶シリコン層１には、絶縁分離用
トレンチ４によって他の素子形成領域から分離された状
態の島状シリコン層１ａが形成されている。尚、上記ト
レンチ４は、符号を付して示していないが、絶縁分離用
のシリコン酸化膜及びポリシリコンによって埋め戻され
ている。上記島状シリコン層１ａのうち、シリコン酸化
膜３に接する領域には、低不純物濃度の電界緩和層５が
形成されている。この電界緩和層５は、実質的に真性半
導体層として機能するように不純物濃度が極めて低い状
態とされている。

【０００４】島状シリコン層１ａの上部にはＰ⁻層より
成るドリフト層６が形成されている。このドリフト層６
は低不純物濃度層として設けられるものであるが、上記
電界緩和層５よりは高い不純物濃度に設定されている。
ドリフト層６の表面側には、高濃度のＰ^＋層より成るド
レインコンタクト層７が形成されており、このドレイン
コンタクト層７上にはドレイン電極７ａが設けられてい
る。

【０００５】島状シリコン層１ａには、電界緩和層５に
到達するリング形状のＮウェル８ａ、並びにリング形状
とされたゲートポリシリコン９に対し自己整合的な位置
に存する同じくリング形状のチャンネルＮウェル８ｂ
が、それぞれ前記ドレインコンタクト層７の周囲に同心
状にレイアウトされており、そのＮウェル８ｂ内にはソ
ース領域となるリング形状のソース拡散層１０（Ｐ
^＋層）、並びに当該Ｎウェル８ｂの電位を取るためのリ
ング形状のソース拡散層１１（Ｎ^＋層）が形成されてい
る。そして、上記ゲートポリシリコン９上にはゲート電
極９ａが設けられ、ソース拡散層１０及び１１上にはソ
ース電極１０ａが設けられている。

【０００６】また、単結晶シリコン層１上の所定部位に
は、電界緩和のためのＬＯＣＯＳ酸化膜１２が形成され
ている。さらに、島状シリコン層１ａの周囲には、単結
晶シリコン層１上の他の横型ＭＯＳＦＥＴ或いは論理回
路素子との間での電気的な干渉を防止するためのバッフ
ァ領域１３が、当該島状シリコン層１ａを包囲した状態
で形成されている。このバッファ領域１３は、単結晶シ
リコン層１に例えばＮ型の不純物を所定の深さまで導入
した構造となっており、その電位を取るためのＮ^＋拡散
層１４が形成されている。また、上記Ｎ^＋拡散層１４上
にはバッファ領域電極１３ａが設けられている。

【０００７】この場合、一般的な使用状態では、例え
ば、支持基板２並びにドレイン電極７ａはグランドされ
て同電位となるように設定されるものであり、ソース電
極１０ａには、プラス極性の高電圧が印加されることに
なる。また、バッファ領域電極１３ａは、一般的にグラ
ンド電位状態とされる。

【０００８】このような構成においては、電界緩和層５
は不純物濃度が極めて低い半導体層であるため、ドリフ
ト層６及びドレインコンタクト層７（Ｐ型層）、電界緩
和層５（実質的なＩ層：真性半導体層）、Ｎウェル８ａ
及び８ｂ（Ｎ型層）により、それらが実質的にＰＩＮ構
造を構成している。このような素子構造によれば、Ｐチ
ャネルＭＯＳＦＥＴのソース側にプラス極性の高電圧が
印加された場合には、その印加電圧が、電界緩和層５中
に生ずる空乏層とシリコン酸化膜３とで有効に分担され
るようになり、これによって高耐圧が達成されることに
なる。

【０００９】

【発明が解決しようとする課題】図１５には、上記構成
の半導体装置において、支持基板２、ドレイン電極７ａ
及びバッファ領域電極１３ａをグランド電位とした状態
でソース電極１０ａにプラス極性の高電圧を印加したと
きの等電位分布曲線をシミュレーションにより求めた特
性図を示す。この特性図から明らかなように、ソース拡
散層１０及び１１と絶縁分離用トレンチ４との間の表面
領域では、電界が集中する現象が発生するものであり、
ソース電極１０ａに２１０Ｖ程度以上の電圧が印加され
た状態で、上記表面領域でアバランシェ降伏が生ずるこ
とが判明した。このため、本来、上述したように電界緩
和層５中に生ずる空乏層及びシリコン酸化膜３による分
担電圧、或いはソース拡散層１０、１１とドレインコン
タクト層７と間のドリフト層６表面の耐圧によって規定
されるべき耐圧が、上記ソース拡散層１０及び１１と絶
縁分離用トレンチ４との間の表面領域での耐圧により規
定されてしまうものであり、結果的に、半導体装置の耐
圧低下を来たすという問題点があった。尚、このような
問題点を回避するためには、絶縁分離用トレンチ４とソ
ース拡散層１０、１１との間の距離を大きく設定して空
乏層が伸びる余裕を確保するという構成が考えられる
が、このような構成では素子密度が低下するという新た
な問題点が出てくる本発明は上記のような問題点を解決
するためになされたものであり、その目的は、素子密度
の低下を伴うことがない簡単な構成により耐圧の向上を
実現できるようになる半導体装置を提供することにあ
る。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に請求項１に記載した構成を採用できる。この構成によ
れば、他の素子形成領域との間の電気的な干渉を防止す
るために、横型ＭＯＳＦＥＴ（４３、４９′）が設けら
れる島状領域（２４ａ）の外周囲部位にバッファ領域
（２８）を形成する場合に、そのバッファ領域（２８）
に対して、上記ＭＯＳＦＥＴ（４３、４９′）の周囲部
に位置されたソース拡散層（３２、３３、５２、５３）
との間の電位勾配が小さくなるようなレベルの電圧が接
続手段（４４）を通じて印加されることになるから、半
導体基板（２１）における上記ソース拡散層（３２、３
３、５２、５３）及びバッファ領域（２８）間の表面領
域部分に電界が集中する現象が緩和されるようになる。
このため、ソース及びドレイン用の各電極間に高電圧が
印加された状態においても、上記表面領域でアバランシ
ェ降伏が発生しにくくなって耐圧が向上するものであ
る。これにより、バッファ領域（２８）に対して上記ソ
ース拡散層（３２、３３、５２、５３）との間の電位勾
配が小さくなるようなレベルの電圧を印加する接続手段
を設けるだけの簡単な構成によって、耐圧の向上を実現
できるようになる。また、空乏層が伸びる余裕を確保す
るために、絶縁分離用トレンチ（２５）とソース拡散層
（３２、３３、５２、５３）との間の距離を大きく設定
する必要がないから、素子密度の低下を来たすことがな
くなる。

【００１１】また、請求項２に記載した構成によっても
上記目的を達成できる。この構成によれば、他の素子形
成領域との間の電気的な干渉を防止するために、横型Ｍ
ＯＳＦＥＴ（４３）が設けられる島状領域（２４ａ）の
外周囲部位にバッファ領域（２８）を形成する場合に、
上記島状領域（２４ａ）を画定するための絶縁分離用ト
レンチ（２５）内に形成したトレンチ用半導体層（４
６）に対して、上記ＭＯＳＦＥＴ（４３）の周囲部に位
置されたソース拡散層（３２、３３）との間の電位勾配
が小さくなるようなレベルの電圧が接続手段（４８）を
通じて印加されることになる。従って、上記バッファ領
域（２８）が例えばグランド電位状態とされる場合であ
っても、半導体基板（２１）における上記ソース拡散層
（３２、３３）及び絶縁分離用トレンチ（２５）間の表
面領域部分に電界が集中する現象が抑制されるようにな
る。このため、ソース及びドレイン用の各電極間に高電
圧が印加された状態において上記表面領域でアバランシ
ェ降伏が発生しにくくなって耐圧が向上するものであ
る。これにより、トレンチ用半導体層（４６）に対して
上記ソース拡散層（３２、３３）との間の電位勾配が小
さくなるようなレベルの電圧を印加する接続手段（４
８）を設けるだけの簡単な構成によって、素子密度の低
下を来たすことなく耐圧の向上を実現できるようにな
る。

【００１２】さらに、請求項６に記載した構成によって
も上記目的を達成できる。この構成によれば、半導体製
の支持基板（２２）上に絶縁分離膜（２３）を介して半
導体層（２４）を形成すると共に、この半導体層（２
４）に絶縁分離用トレンチ（２５）により囲まれた複数
の島状領域（２４ａ）を形成し、各島状領域（２４ａ）
内に、ドレインコンタクト層（３５、５５）並びにこの
ドレインコンタクト層（３５、５５）の周囲に同心状に
レイアウトされたリング形状のソース拡散層（３２、３
３、５２、５３）を備えた横型ＭＯＳＦＥＴ（４３′４
９）を形成した場合に、前記支持基板（２２）に対し
て、前記横型ＭＯＳＦＥＴ（４３′４９）のソース拡散
層（３２、３３、５２、５３）との間の電位勾配が小さ
くなるようなレベルの電圧が接続手段（４５）を通じて
印加されることになる。

【００１３】このような電圧印加状態では、その印加電
圧が、主にソース拡散層（３２、３３、５２、５３）と
ドレインコンタクト層（３５、５５）との間の領域で分
担されるようになって、半導体基板（２１）におけるソ
ース拡散層（３２、３３、５２、５３）及びバッファ領
域（２８）間の表面領域部分に電界が集中する現象が抑
制されるようになる。このため、ソース及びドレイン用
の各電極間に高電圧が印加された状態において上記表面
領域でアバランシェ降伏が発生しにくくなって耐圧が向
上するものである。これにより、支持基板（２２）に対
して上記ソース拡散層（３２、３３、５２、５３）との
間の電位勾配が小さくなるようなレベルの電圧を印加す
る接続手段を設けるだけの簡単な構成によって、素子密
度の低下を来たすことなく耐圧の向上を実現できるよう
になる。

【００１４】

【発明の実施の形態】（第１の実施の形態）図１ないし
図５には本発明の第１実施例が示されており、以下これ
について説明する。図１にはＳＯＩ基板上に形成された
高耐圧ＬＤＭＯＳ（横型二重拡散ＭＯＳＦＥＴ）の模式
的な縦断面構造が示され、図２には複数個の高耐圧ＬＤ
ＭＯＳの同一のＳＯＩ基板上に配置する場合の概略的な
平面レイアウト例が示されている。尚、本発明をＬＤＭ
ＯＳに適用する場合、Ｎチャネル型及びＰチャネル型の
何れでも成立するが、この実施例ではＰチャネル型を例
にして説明する。

【００１５】図１おいて、ＳＯＩ基板２１（本発明でい
う半導体基板に相当）は、例えば単結晶シリコン基板よ
り成る支持基板２２上に、シリコン酸化膜２３（本発明
でいう絶縁分離膜に相当）を介して単結晶シリコン層２
４（本発明でいう半導体層に相当）を設けた構造となっ
ており、この単結晶シリコン層２４には、リング形状を
なす絶縁分離用トレンチ２５によって他の素子形成領域
から分離された状態の複数の島状シリコン層２４ａ（本
発明でいう島状領域に相当）が形成されている。尚、上
記単結晶シリコン層２４の膜厚は１０μｍ程度に設定さ
れる。また、上記トレンチ２５は、絶縁分離用のシリコ
ン酸化膜２６及びポリシリコン２７により埋め戻された
状態となっている。

【００１６】この場合、上記単結晶シリコン層２４にお
ける各島状シリコン層２４ａの外周囲部分、つまり絶縁
分離用トレンチ２５に隣接する外周囲部分は、バッファ
領域２８として機能するように構成されている。

【００１７】上記島状シリコン層２４ａのうち、シリコ
ン酸化膜２３に接する領域には、低不純物濃度の電界緩
和層２９が形成されている。この電界緩和層２９は、ボ
ロン或いはリン、砒素、アンチモンなどの不純物濃度が
極めて低い状態（１×１０^１ ^４／cm^３程度以下）の単結
晶シリコン層で、実質的に真性半導体層として機能する
ものであり、その厚さは少なくとも１μｍ以上となるよ
うに設定される。

【００１８】島状シリコン層２４ａの上部は、Ｐ⁻拡散
層より成るドリフト層３０となっている。このドリフト
層３０は、比較的高い抵抗が必要であるため低不純物濃
度層として設けられるものであるが、前記電界緩和層２
９より高い不純物濃度（例えば２．５×１０^１５／cm^３
前後）に設定されている。

【００１９】島状シリコン層２４ａには、ドリフト層３
０の表面側からＮ型の不純物を拡散することによって、
平面形状がリング形状（例えば長円形状）をなす二重ウ
ェル３１が形成されている。この二重ウェル３１は、前
記電界緩和層２９内に達するＮウェル３１ａ及び表面側
部位に上記Ｎウェル３１ａと連続するように位置された
チャネル形成用のＮウェル３１ｂとにより構成されてい
る。この場合、Ｎウェル３１ａは、不純物濃度（表面濃
度）が３．９×１０^１６／cm^３前後に設定され、Ｎウェ
ル３１ｂは、不純物濃度（表面濃度）が４．５×１０
^１６／cm^３前後に設定される。尚、Ｎウェル３１ｂは、
Ｐ^＋拡散層より成るソース拡散層３２と共に周知の二重
拡散技術により形成されるものであり、これにより、そ
のＮウェル３１ｂの表面部にＰチャネル領域が形成され
る構成となっている。

【００２０】また、尚、Ｎウェル３１ｂの表面側には、
当該Ｎウェル３１ｂの電位を取るためのＮ^＋拡散層より
成るソース拡散層３３が形成されている。この場合、上
記Ｎウェル３１ａ、３１ｂ並びにソース拡散層３２、３
３は、その平面形状がリング形状に形成されているか
ら、上記Ｐチャネル領域の平面形状も同様のリング形状
に形成されることになる。このようにＰチャネル領域を
リング形状にレイアウトした場合には、電界の集中を緩
和して大電流を流し得るようになるＦＥＴ構造を実現で
きることになる。

【００２１】島状シリコン層２４ａには、リング形状を
なす前記ソース拡散層３２、３３の中心部に位置するよ
うにしてＰ型不純物を拡散したディープドレイン領域と
してのＰウェル３４が形成されている。このＰウェル３
４は、前記Ｎウェル３１ａの接合深さと同程度の深さ
（本実施例では若干深い状態）に形成されている。ま
た、Ｐウェル３４の表面部には、Ｐ^＋拡散層より成るド
レインコンタクト層３５が形成されている。

【００２２】この場合、Ｐウェル３４の不純物濃度は、
ドリフト層３０の不純物濃度及びドレインコンタクト層
３５の不純物濃度の中間レベルに設定されるものであ
る。具体的には、ドリフト層３０の不純物濃度（表面濃
度）が２．５×１０^１６／cm^３前後、ドレインコンタク
ト層３５の不純物濃度（表面濃度）が１．０×１０^１９
／cm^３程度以上に設定されている場合、Ｐウェル３４の
不純物濃度（表面濃度）は、１．１×１０^１７／cm^３前
後に設定される。

【００２３】また、バッファ領域２８には、Ｎ型不純物
を前記Ｎウェル３１ａと同じ接合深さに拡散した不純物
拡散層２８ａが形成されており、その表面部にはＮ^＋拡
散層より成るバッファ領域用コンタクト層３６が形成さ
れている。

【００２４】Ｎウェル３１ｂとドレインコンタクト層３
５との間、並びにＮウェル３１ｂとバッファ領域２８と
の間などには、電界緩和のためのＬＯＣＯＳ酸化膜３７
が形成されている。また、前記Ｐチャネル領域と対応し
た部分には、ゲート用ポリシリコン膜３８が図示しない
ゲート酸化膜（シリコン酸化膜）を介して形成されてい
る。

【００２５】さらに、ソース拡散層３２、３３上にソー
ス電極３９が形成されると共に、ドレインコンタクト層
３５及びゲート用ポリシリコン膜３８上にそれぞれドレ
イン電極４０及びゲート電極４１が形成され、さらにバ
ッファ領域用コンタクト層３６上にバッファ領域電極４
２が形成される。

【００２６】以上述べたような構成によって、Ｎウェル
３１ｂの表面部にＰチャネル領域を備え、且つドリフト
層３０の表面側の所定領域（実際にはＰウェル３４の表
面側の所定領域）にドレインコンタクト層３５を備えた
状態のＰチャネル型のＬＤＭＯＳ４３（本発明でいう横
型ＭＯＳＦＥＴに相当）の基本構造が形成されることに
なる。この場合、上記ＬＤＭＯＳ４３にあっては、ドリ
フト層３０、Ｐウェル３４及びドレインコンタクト層３
５（Ｐ型層）と、二重ウェル３１（Ｎ型層）と、電界緩
和層２９（実質的なＩ層）とにより、それらが実質的に
ＰＩＮ構造を構成するようになっている。そして、ＳＯ
Ｉ基板２１上には、図２に示すように、複数の島状シリ
コン層２４ａが形成されるものであり、各島状シリコン
層２４ａ内にそれぞれＬＤＭＯＳ４３が形成される構成
となっている。尚、図２においては、ＬＤＭＯＳ４３及
び絶縁分離用トレンチ２５の形成領域に斜線帯を施した
状態となっている。

【００２７】特に、本実施例においては、図１に示すよ
うに、ソース電極３９及びバッファ領域電極４２間を、
例えば、それらと同一材質の配線膜より成る接続線４４
（本発明でいう接続手段に相当）により接続する構成と
している。これにより、実際の使用状態では、バッファ
領域２８に対して、ソース拡散層３２、３３の印加電圧
と同一レベルの電圧が印加されることになる。尚、上記
使用状態においては、ソース電極３９にプラス極性の電
圧が印加されると共に、ドレイン電極４０にグランド電
位レベルの電圧が印加されるものであり、ゲート電極４
１には所定のゲートバイアス電圧が印加される。また、
支持基板２２は、例えばグランド電位レベルとなるよう
に接続される。

【００２８】図４及び図５には、上記ＬＤＭＯＳ４３の
製造方法が模式的な断面図により示されており、以下こ
れについて説明する。まず、図４（ａ）に示すように、
高抵抗ＦＺ基板、若しくはボロン或いはリン、砒素、ア
ンチモンなどの不純物濃度が極めて低い状態（１×１０
^１４／cm^３程度以下）のＣＺ基板で、表面の面方位が
（１００）の単結晶シリコン基板４４を用意し、その表
面に熱酸化により膜厚が０．５μｍ程度以上のシリコン
酸化膜２３を形成する。

【００２９】次いで、貼り合わせ工程及び研磨工程を順
次実行することにより、図４（ｂ）に示すようなＳＯＩ
基板２１を形成する。具体的には、貼り合わせ工程で
は、まず、Ｐ型或いはＮ型で表面が鏡面化された支持基
板２２を用意し、この支持基板２２の表面と前記単結晶
シリコン基板４４側のシリコン酸化膜２３の表面に親水
化処理を施す。具体的には、例えば、９０〜１２０℃程
度に保温された硫酸と過酸化水素水との混合溶液（Ｈ2
ＳＯ4 ：Ｈ2 Ｏ2 ＝４：１）による洗浄及び純水洗浄を
順次行った後に、スピン乾燥により各基板２２及び４４
の表面に吸着する水分量を制御する。そして、この後
に、支持基板２２及び単結晶シリコン基板４４を上記親
水化処理面で密着させて貼り合わせた後に、熱処理を施
すことにより一体化する。また、上記研磨工程では、単
結晶シリコン基板４４を貼り合わせ面と反対側の面から
研削・研磨する加工を、その膜厚を１０μｍ程度になる
まで実行して単結晶シリコン層２４を形成し、これによ
りＳＯＩ基板２１を形成する。尚、ここでは、単結晶シ
リコン基板４４側にシリコン酸化膜２３を形成する構成
としたが、支持基板２２側、或いは双方の基板２２及び
４４にシリコン酸化膜を形成する構成としても良い。

【００３０】続いて、図４（ｃ）に示すような状態まで
加工する。具体的には、単結晶シリコン層２４の表面に
例えばＣＶＤ法によりシリコン酸化膜（図示せず）を形
成し、この後にフォトリソグラフィ技術及びドライエッ
チング技術によって絶縁分離用トレンチ２５を形成す
る。次に、トレンチ２５の内壁に熱酸化法などにより膜
厚０．５μｍ程度以上のシリコン酸化膜２６を形成した
後に、そのトレンチ２５をポリシリコン２７により埋め
戻し、この状態から研削・研磨加工或いはエッチバック
法などにより上記図示しないシリコン酸化膜などを除去
すると共に表面を平坦化し、以てトレンチ２５によって
分離された状態の島状シリコン層２４ａと、その周囲に
位置したバッファ領域２８を形成する。

【００３１】この後には、図４（ｄ）に示した状態まで
加工する。具体的には、まず、Ｎウェル３１ａ並びにバ
ッファ領域２８にそれぞれ対応した位置に開口部を有し
たマスクを施した状態で、Ｎ型不純物のイオン注入及び
熱拡散を行うことにより、Ｎウェル３１ａ及び不純物拡
散層２８ａを形成し、その後に上記マスクを除去する。
このような工程が行われる結果、上記Ｎウェル３１ａ及
び不純物拡散層２８ａの各接合深さが同一に設定される
ことになる。

【００３２】次いで、図５（ｅ）に示した状態まで加工
する。具体的には、まず、Ｐウェル３４に対応した位置
に開口部を有したマスクを施した状態で、Ｐ型不純物の
イオン注入及び熱拡散を行うことにより、Ｐウェル３４
を形成し、その後に上記マスクを除去する。さらに、Ｐ
型不純物のイオン注入及び熱拡散を行うことによりドリ
フト層３０を形成する。尚、島状シリコン層２４ａにお
ける上記ドリフト層３０以外の部分が、それぞれ電界緩
和層２９となるものである。

【００３３】そして、図５（ｆ）に示すように、公知の
手法を用いて、ＬＯＣＯＳ酸化膜３７、図示しないゲー
ト酸化膜用のシリコン酸化膜、ゲート用ポリシリコン膜
３８を形成した後に、図５（ｇ）に示すように、同じく
公知の二重拡散技術などの手法を用いて、チャネル形成
用のＮウェル３１ｂ、ソース拡散層３２及び３３、ドレ
インコンタクト層３５、バッファ領域用コンタクト層３
６を形成する。

【００３４】この後に、ソース電極３９、ドレイン電極
４０、ゲート電極４１、バッファ領域電極４２、接続線
４４、並びに図示しない表面保護膜及び配線膜などを形
成し、図１に示すようなＬＤＭＯＳ４３を形成する。

【００３５】上記した本実施例によれば、ソース拡散層
３２、３３に対しソース電極３９を通じてプラス極性の
高電圧を印加した状態で、ゲート電極４１にゲートバイ
アス電圧を印加することによって、当該ゲートバイアス
電圧に応じたレベルの電流をソース拡散層３２、３３及
びドレインコンタクト層３５間に流すことができる。こ
の場合、バッファ領域２８にはソース拡散層３２、３３
の印加電圧と同一レベルの電圧が接続線４４及びバッフ
ァ領域電極４２を通じて印加されるため、当該バッファ
領域２８とソース拡散層３２、３３との間の電位勾配が
小さくなる。

【００３６】このようにバッファ領域２８とソース拡散
層３２、３３との間の電位勾配が小さくなる結果、以下
に述べるような作用・効果が得られるようになる。即
ち、図３には、支持基板２２及びドレイン電極４０をグ
ランド電位とした状態でソース電極３９及びバッファ領
域電極４２にプラス極性の高電圧（この例では２１０
Ｖ）を印加したときの等電位分布曲線をシミュレーショ
ンによって求めた特性図を示す。この特性図からは、単
結晶シリコン層２４におけるソース拡散層３２、３３と
絶縁分離用トレンチ２５との間の表面領域において電界
が集中する現象が、従来構成（図１４及び図１５参照）
に比べて大幅に緩和されることが分かる。

【００３７】この結果、ソース電極３９及びドレイン電
極４０間に高電圧が印加された状態においても、上記単
結晶シリコン層２４の表面領域でアバランシェ降伏が発
生しにくくなって耐圧が向上するものである。つまり、
ＬＤＭＯＳ４３の耐圧は、電界緩和層２９中に生ずる空
乏層及びシリコン酸化膜２３による分担電圧、或いはソ
ース拡散層３２、３３とドレインコンタクト層３５と間
のドリフト層３０表面（つまり、本来の耐圧を規定する
部分）の耐圧で決まることになり、これにより、バッフ
ァ領域２８に対してソース拡散層３２、３３の印加電圧
と同一レベルの電圧を印加するための接続線４４を設け
るだけの極めて簡単な構成によって、耐圧の向上を実現
できるようになる。

【００３８】勿論、本実施例のように、ドリフト層３０
とこれの下方のシリコン酸化膜２３との間に不純物濃度
が極めて低い状態の電界緩和層２９を設けることによっ
て、実質的なＰＩＮ構造を形成する構成とした場合に
は、ＬＤＭＯＳ４３のソース拡散層３２及び３３にプラ
ス極性の高電圧が印加されたときに、その印加電圧が、
電界緩和層２９中に生ずる空乏層とシリコン酸化膜２３
とで有効に分担されるものであり、以て高耐圧化を図り
得るようになる。

【００３９】尚、上記第１実施例では、接続手段として
接続線４４を設けることによって、バッファ領域２８に
対してソース拡散層３２、３３の印加電圧と同一レベル
の電圧を印加する構成としたが、バッファ領域２８とソ
ース拡散層３２、３３との間の電位勾配が小さくなるよ
うなレベルの電圧を印加するための接続手段を別途に設
ける構成としても良いものである。

【００４０】（第２の実施の形態）図６及び図７には本
発明の第２実施例が示されており、以下これについて前
記第１実施例と異なる部分のみ説明する。即ち、第１実
施例では、ソース電極３９及びバッファ領域電極４２間
を接続線４４により接続することによって、バッファ領
域２８に対しソース拡散層３２、３３の印加電圧と同一
レベルの電圧が印加されるように構成したが、本実施例
では、このような接続線４４に代えて、支持基板２２と
プラス極性の電源端子＋Ｖｐとの間を電気的に接続する
接続線４５（本発明でいう接続手段に相当）を設ける構
成としたものである。

【００４１】この場合、本実施例では、支持基板２２に
対して、上記接続線４５を通じてソース拡散層３２、３
３に対する印加電圧と同一レベルの電圧がプラス極性の
電源端子Ｖｐから印加される構成としている。但し、こ
のように支持基板２２に対しソース拡散層３２、３３と
同一レベルの電圧を印加する必要はなく、支持基板２２
とソース拡散層３２、３３との間の電位勾配が小さくな
るようなレベルの電圧が印加される構成とすれば良いも
のである。

【００４２】このような構成とした本実施例によれば、
以下に述べるような作用・効果が得られるようになる。
即ち、図７には、バッファ領域２８及びドレイン電極４
０をグランド電位とした状態でソース電極３９及び支持
基板２２にプラス極性の高電圧（この例では２１０Ｖ）
を印加したときの等電位分布曲線をシミュレーションに
よって求めた特性図を示す。この図７から理解できるよ
うに、印加電圧は、主にソース拡散層３２、３３とドレ
インコンタクト層３５との間の領域（電界緩和層２９、
ドリフト層３０、シリコン酸化膜２３などを含む領
域）、並びに絶縁分離用トレンチ２５で分担されるよう
になる。従って、上記第２実施例の構成によっても、単
結晶シリコン層２４におけるソース拡散層３２、３３と
絶縁分離用トレンチ２５との間との表面領域において電
界が集中する現象が、従来構成（図１４及び図１５参
照）に比べて大幅に緩和されることになる。

【００４３】この結果、ソース電極３９及びドレイン電
極４０間に高電圧が印加された状態においても、上記単
結晶シリコン層２４の表面領域でアバランシェ降伏が発
生しにくくなって耐圧が向上するものである。これによ
り、本実施例においても、支持基板２２に対してソース
拡散層３２、３３の印加電圧と同一レベルの電圧を印加
するための接続線４５を設けるだけの極めて簡単な構成
によって、耐圧の向上を実現できるようになる。

【００４４】（第３の実施の形態）図８には本発明の第
３実施例が示されており、以下これについて前記第１実
施例と異なる部分のみ説明する。即ち、この実施例で
は、絶縁分離用トレンチ２５を若干幅広に形成すると共
に、そのトレンチ２５内のポリシリコン２７の表面側
に、例えばＮ型不純物を高濃度（１．０×１０^１９／cm
^３程度以上）に導入することによりシリコン酸化膜２６
（絶縁膜）により囲まれた状態のトレンチ用拡散層４６
（本発明でいうトレンチ用半導体層に相当）を形成する
と共に、そのトレンチ用拡散層４６上にトレンチ用電極
４７を形成している。さらに、ソース電極３９及び上記
トレンチ用電極４７間を、例えば、それらと同一材質の
配線膜より成る接続線４８（本発明でいう接続手段に相
当）により接続する構成としている。これにより、実際
の使用状態では、トレンチ用拡散層４６に対して、ソー
ス拡散層３２、３３の印加電圧と同一レベルの電圧が印
加されることになる。尚、本実施例において、ポリシリ
コン２７に対し不純物を導入することにより、その抵抗
率を下げておくこともできる。

【００４５】そして、本実施例の場合、実際の使用状態
においては、ソース電極３９にプラス極性の電圧が印加
されると共に、ドレイン電極４０にグランド電位レベル
の電圧が印加されるものであり、ゲート電極４１には所
定のゲートバイアス電圧が印加される。また、支持基板
２２及びバッファ領域電極４２は、例えばグランド電位
レベルとなるように接続される。このような接続状態と
される結果、トレンチ用拡散層４６にはソース拡散層３
２、３３の印加電圧と同一レベルの電圧が接続線４８及
びトレンチ用電極４７を通じて印加されるため、当該ト
レンチ用拡散層４６とソース拡散層３２、３３との間の
電位勾配が小さくなる。

【００４６】従って、本実施例の構成によれば、単結晶
シリコン層２４におけるソース拡散層３２、３３と絶縁
分離用トレンチ２５の間の表面領域において電界が集中
する現象が、前記第１実施例と同様の理由により緩和さ
れるようになる。この結果、ソース電極３９及びドレイ
ン電極４０間に高電圧が印加された状態においても、上
記単結晶シリコン層２４の表面領域でアバランシェ降伏
が発生しにくくなって耐圧が向上するものである。これ
により、トレンチ用拡散層４６及びトレンチ用電極４７
を形成すると共に、当該トレンチ用拡散層４６に対して
ソース拡散層３２、３３の印加電圧と同一レベルの電圧
を印加するための接続線４８を設けるだけの極めて簡単
な構成によって、耐圧の向上を実現できるようになる。

【００４７】尚、上記第３実施例では、接続手段として
接続線４８を設けることによって、トレンチ用拡散層４
６に対してソース拡散層３２、３３の印加電圧と同一レ
ベルの電圧を印加する構成としたが、トレンチ用拡散層
４６とソース拡散層３２、３３との間の電位勾配が小さ
くなるようなレベルの電圧を印加するための接続手段を
別途に設ける構成としても良いものである。

【００４８】（第４の実施の形態）図９には、本発明の
第４実施例が示されており、以下これについて前記第１
及び第２実施例と異なる部分のみ説明する。即ち、この
第４実施例には、ＳＯＩ基板２１上に、Ｐチャネル型の
ＬＤＭＯＳ４３の他に、同じくＰチャネル型のＬＤＭＯ
Ｓ４３′（各部の構造はＬＤＭＯＳ４３と同じであるか
ら、同一部分に同一符号を付すことにより説明を省略す
る）を設け、プラス極性の電源端子から一方のＬＤＭＯ
Ｓ４３を通じて負荷に給電すると共に、マイナス極性の
電源端子から他方のＬＤＭＯＳ４３′を通じて上記負荷
に給電する構成を採用するときの構成例が示されてい
る。

【００４９】この場合、ＬＤＭＯＳ４３においては、ソ
ース電極３９及びバッファ領域電極４２間が第１実施例
と同様の接続線４４によって接続されるものであり、実
際の使用状態では、ソース電極３９にプラス極性の電圧
が印加されると共に、ドレイン電極４０にグランド電位
レベルの電圧が印加されるものである。また、ＬＤＭＯ
Ｓ４３′においては、支持基板２２に対して、ソース拡
散層３２、３３に対する印加電圧と同一レベルの電圧を
印加するための接続線４５が第２実施例と同様に設けら
れるものであり、実際の使用状態では、ソース電極３９
にグランド電位レベルの電圧が印加されると共に、ドレ
イン電極４０がマイナス極性の電圧が印加されるもので
ある。

【００５０】上記した本実施例によれば、一方のＬＤＭ
ＯＳ４３においては、ソース拡散層３２、３３にソース
電極３９を通じてプラス極性の電圧が印加され、且つド
レインコンタクト層３５にドレイン電極４０を通じてグ
ランド電位レベルの電圧が印加された状態で、ゲート電
極４１にゲートバイアス電圧が印加された場合に、当該
ゲートバイアス電圧に応じたレベルの電流がソース拡散
層３２、３３及びドレインコンタクト層３５間に流れる
ことになる。この場合、バッファ領域２８にはソース拡
散層３２、３３の印加電圧と同一レベルの電圧が接続線
４４及びバッファ領域電極４２を通じて印加されるた
め、当該バッファ領域２８とソース拡散層３２、３３と
の間の電位勾配が小さくなり、結果的に前記第１実施例
と同様に簡単な構成によって耐圧の向上を図ることがで
きるようになる。

【００５１】また、他方のＬＤＭＯＳ４３′において
は、ソース拡散層３２、３３にソース電極３９を通じて
グランド電位レベルの電圧が印加され、且つドレインコ
ンタクト層３５にドレイン電極４０を通じてマイナス極
性の電圧が印加された状態で、ゲート電極４１にゲート
バイアス電圧が印加された場合に、当該ゲートバイアス
電圧に応じたレベルの電流がソース拡散層３２、３３及
びドレインコンタクト層３５間に流れることになる。こ
の場合、支持基板２２にはソース拡散層３２、３３の印
加電圧と同一レベル（グランド電位レベル）の電圧が接
続線４５を通じて印加されるため、当該支持基板２２と
ソース拡散層３２、３３との間の電位勾配が小さくな
り、結果的に前記第２実施例と同様に簡単な構成によっ
て耐圧の向上を図ることができるようになる。

【００５２】尚、上記のようにプラス極性及びマイナス
極性の電源端子を使用する場合には、ドレイン電極４０
及び支持基板２２間の電位差が電源電圧の２倍にならな
いように設定する必要があり、支持基板２２に印加する
電圧はこのような事情を考慮して決定することになる。

【００５３】（第５の実施の形態）図１０には、本発明
の第５実施例が示されており、以下これについて前記第
１及び第２実施例と異なる部分のみ説明する。即ち、こ
の第５実施例には、同一のＳＯＩ基板２１上にＮチャネ
ル型のＬＤＭＯＳ４９及び４９′（本発明でいう横型Ｌ
ＤＭＯＳに相当）を設け、プラス極性の電源端子から一
方のＬＤＭＯＳ４９を通じて負荷に給電すると共に、マ
イナス極性の電源端子から他方のＬＤＭＯＳ４９′を通
じて上記負荷に給電する構成を採用するときの構成例が
示されている。

【００５４】上記ＬＤＭＯＳ４９及び４９′は、ドレイ
ン、ソースなどを構成する各部の導電型が前述したＬＤ
ＭＯＳ４３と逆になっているが、全体のレイアウトは当
該ＬＤＭＯＳ４３と基本的に同じ状態となっている。具
体的には、ＬＤＭＯＳ４９及び４９′は、絶縁分離用ト
レンチ２５により画定された島状シリコン層２４ａに、
Ｎ⁻拡散層より成るドリフト層５０、Ｐ型の二重ウェル
５１、Ｎ^＋拡散層より成るソース拡散層５２及びＰ^＋拡
散層より成るソース拡散層５３、ディープドレイン領域
としてのＮウェル５４、Ｎ^＋拡散層より成るドレインコ
ンタクト層５５を形成した構成のもので、この他の構成
要素は前記ＬＤＭＯＳ４３と同様になっている。

【００５５】この場合、ＬＤＭＯＳ４９においては、支
持基板２２に対して、ソース拡散層３２、３３に対する
印加電圧と同一レベルの電圧を印加するための接続線４
５が第２実施例と同様に設けられるものであり、実際の
使用状態では、ソース電極３９にグランド電位レベルの
電圧が印加されると共に、ドレイン電極４０にプラス極
性の電圧が印加されるものである。また、ＬＤＭＯＳ４
９′においては、ソース電極３９及びバッファ領域電極
４２間が第１実施例と同様の接続線４４によって接続さ
れるものであり、実際の使用状態では、例えば、ソース
電極３９にマイナス極性の電圧が印加されると共に、ド
レイン電極４０にグランド電位レベルの電圧が印加され
るものである。

【００５６】上記した本実施例によれば、一方のＬＤＭ
ＯＳ４９においては、ソース拡散層５２、５３にソース
電極３９を通じてグランド電位レベルの電圧が印加さ
れ、且つドレインコンタクト層５５にドレイン電極４０
を通じてプラス極性の電圧が印加された状態で、ゲート
電極４１にゲートバイアス電圧が印加された場合に、当
該ゲートバイアス電圧に応じたレベルの電流がドレイン
コンタクト層５５及びソース拡散層５２、５３間に流れ
ることになる。この場合、支持基板２２にはソース拡散
層５２、５３の印加電圧と同一レベル（グランド電位レ
ベル）の電圧が接続線４５を通じて印加されるため、当
該支持基板２２とソース拡散層５２、５３との間の電位
勾配が小さくなり、結果的に前記第２実施例と同様に簡
単な構成によって耐圧の向上を図ることができるように
なる。

【００５７】また、他方のＬＤＭＯＳ４９′において
は、ソース拡散層５２、５３にソース電極３９を通じて
マイナス極性の電圧が印加され、且つドレインコンタク
ト層５５にドレイン電極４０を通じてグランド電位レベ
ルの電圧が印加された状態で、ゲート電極４１にゲート
バイアス電圧が印加された場合に、当該ゲートバイアス
電圧に応じたレベルの電流がドレインコンタクト層５５
及びソース拡散層５２、５３間に流れることになる。こ
の場合、バッファ領域２８にはソース拡散層５２、５３
の印加電圧と同一レベルの電圧が接続線４４及びバッフ
ァ領域電極４２を通じて印加されるため、当該バッファ
領域２８とソース拡散層５２、５３との間の電位勾配が
小さくなり、結果的に前記第１実施例と同様に簡単な構
成によって耐圧の向上を図ることができるようになる。

【００５８】（第６の実施の形態）図１１には、本発明
の第６実施例が示されており、以下これについて上記し
た各実施例と異なる部分のみ説明する。即ち、この第６
実施例には、同一のＳＯＩ基板２１上にＰチャネル型の
ＬＤＭＯＳ４３及びＮチャネル型のＬＤＭＯＳ４９を設
けるときの構成例が示されている。

【００５９】この場合、一方のＬＤＭＯＳ４３において
は、ソース電極３９及びバッファ領域電極４２間が第１
実施例と同様の接続線４４によって接続されるものであ
り、また、他方のＬＤＭＯＳ４９においては、支持基板
２２に対して、ソース拡散層３２、３３に対する印加電
圧と同一レベルの電圧を印加するための接続線４５が第
２実施例と同様に設けられるものである。そして、実際
の使用状態では、ＬＤＭＯＳ４３のソース電極３９にプ
ラス極性の電圧が印加されると共に、ドレイン電極４０
にグランド電位レベルの電圧が印加されるものである。
また、ＬＤＭＯＳ４９のソース電極３９にグランド電位
レベルの電圧が印加されると共に、ドレイン電極４０に
プラス極性の電圧が印加されるものである。さらに、支
持基板２２には、接続線４５を通じてグランド電位レベ
ルの電圧が印加されるように接続される。

【００６０】上記した本実施例によれば、一方のＬＤＭ
ＯＳ４３においては、ソース拡散層３２、３３にソース
電極３９を通じてプラス極性の電圧が印加され、且つド
レインコンタクト層３５にドレイン電極４０を通じてグ
ランド電位レベルの電圧が印加された状態で、ゲート電
極４１にゲートバイアス電圧が印加された場合に、当該
ゲートバイアス電圧に応じたレベルの電流がソース拡散
層３２、３３及びドレインコンタクト層３５間に流れる
ことになる。この場合、バッファ領域２８にはソース拡
散層３２、３３の印加電圧と同一レベルの電圧が接続線
４４及びバッファ領域電極４２を通じて印加されるた
め、当該バッファ領域２８とソース拡散層３２、３３と
の間の電位勾配が小さくなり、結果的に前記第１実施例
と同様に簡単な構成によって耐圧の向上を図ることがで
きるようになる。

【００６１】また、他方のＬＤＭＯＳ４９においては、
ソース拡散層５２、５３にソース電極３９を通じてグラ
ンド電位レベルの電圧が印加され、且つドレインコンタ
クト層５５にドレイン電極４０を通じてプラス極性の電
圧が印加された状態で、ゲート電極４１にゲートバイア
ス電圧が印加された場合に、当該ゲートバイアス電圧に
応じたレベルの電流がドレインコンタクト層５５及びソ
ース拡散層５２、５３間に流れることになる。この場
合、支持基板２２にはソース拡散層５２、５３の印加電
圧と同一レベル（グランド電位レベル）の電圧が接続線
４５を通じて印加されるため、当該支持基板２２とソー
ス拡散層５２、５３との間の電位勾配が小さくなり、結
果的に前記第２実施例と同様に簡単な構成によって耐圧
の向上を図ることができるようになる。

【００６２】（第７の実施の形態）図１２には、上記第
６実施例に変更を加えた本発明の第７実施例が示されて
おり、このような構成とした場合でも第６実施例と同様
の効果を奏し得るものである。即ち、この実施例では、
一方のＬＤＭＯＳ４３′においては、支持基板２２に対
して、ソース拡散層３２、３３に対する印加電圧と同一
レベルの電圧を印加するための接続線４５が第２実施例
と同様に設けられるものであり、また、他方のＬＤＭＯ
Ｓ４９′においては、ソース電極３９及びバッファ領域
電極４２間が第１実施例と同様の接続線４４によって接
続されるものである。実際の使用状態では、例えば、Ｌ
ＤＭＯＳ４３′のソース電極３９にプラス極性の電圧が
印加されると共に、ドレイン電極４０にグランド電位レ
ベルの電圧が印加されるものである。また、ＬＤＭＯＳ
４９′のソース電極３９及びバッファ領域電極４２にグ
ランド電位レベルの電圧が印加されると共に、ドレイン
電極４０にプラス極性の電圧が印加されるものである。
さらに、支持基板２２には、接続線４５を通じてプラス
極性の電圧が印加されるように接続される。

【００６３】（第８の実施の形態）図１３には、本発明
の第８実施例が示されており、以下これについて上記各
実施例と異なる部分のみ説明する。即ち、この第８実施
例は、前記第４実施例におけるＬＤＭＯＳ４３及び４
３′と、前記第５実施例におけるＬＤＭＯＳ４９及び４
９′とを同一のＳＯＩ基板２１上に形成する場合の例を
示したものである。この場合には、ＰチャネルＬＤＭＯ
Ｓ４３及び４３′の外周囲部位に第１のバッファ領域５
６を形成すると共に、ＮチャネルＬＤＭＯＳ４９及び４
９′の外周囲部位に第２のバッファ領域５７を形成する
構成としている。上記第１のバッファ領域５６には、バ
ッファ領域用コンタクト層５６ａ及びバッファ領域電極
５６ｂが形成されており、このバッファ領域電極５６ｂ
は、ＬＤＭＯＳ４３のソース電極３９に接続線４４を介
して接続されている。また、第２のバッファ領域５７に
は、バッファ領域用コンタクト層５７ａ及びバッファ領
域電極５７ｂが形成されており、このバッファ領域電極
５７ｂは、ＬＤＭＯＳ４９′のソース電極３９に接続線
４４を介して接続されている。尚、支持基板２２には、
ＬＤＭＯＳ４３′のソース拡散層３２、３３並びにＬＤ
ＭＯＳ４９のソース拡散層５２、５３に対する印加電圧
と同一レベル（グランド電位レベル）の電圧を印加する
ための接続線４５が接続されている。

【００６４】この構成の場合、ＬＤＭＯＳ４３及び４
３′側においては、第１のバッファ領域５６に対して、
ソース拡散層３２、３３の印加電圧（プラス極性の電
圧）と同一レベルの電圧が接続線４４を通じて印加され
る。また、ＬＤＭＯＳ４９及び４９′側においては、第
２のバッファ領域５７に対して、ソース拡散層３２、３
３の印加電圧（マイナス極性の電圧）と同一レベルの電
圧が接続線４４を通じて印加される。さらに、支持基板
２２には、グランド電位レベルの電圧が接続線４５を通
じて印加される。

【００６５】このような構成とした本実施例によって
も、第４及び第５実施例と同様に、全てのＬＤＭＯＳ４
３、４３′及び４９、４９′について、その耐圧の向上
を実現できるようになる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示すＬＤＭＯＳの模式的
断面図

【図２】ＬＤＭＯＳの配置例を概略的に示す平面レイア
ウト図

【図３】ＬＤＭＯＳ内の電位分布をシミュレーションに
より求めた特性図

【図４】ＬＤＭＯＳの製造方法を説明するための模式的
断面図その１

【図５】ＬＤＭＯＳの製造方法を説明するための模式的
断面図その２

【図６】本発明の第２実施例を示す図１相当図

【図７】図３相当図

【図８】本発明の第３実施例を示す図１相当図

【図９】本発明の第４実施例を示す図１相当図

【図１０】本発明の第５実施例を示す図１相当図

【図１１】本発明の第６実施例を示す図１相当図

【図１２】本発明の第７実施例を示す図１相当図

【図１３】本発明の第８実施例を示す図１相当図

【図１４】従来構成を説明するための図１相当図

【図１５】図３相当図

【符号の説明】

２１はＳＯＩ基板（半導体基板）、２２は支持基板、２
３はシリコン酸化膜（絶縁分離膜）、２４は単結晶シリ
コン層（半導体層）、２４ａは島状シリコン層（島状領
域）、２５は絶縁分離用トレンチ、２６はシリコン酸化
膜（絶縁膜）、２８はバッファ領域、２９は電界緩和
層、３０はドリフト層、３２、３３はソース拡散層、３
５はドレインコンタクト層、３６はバッファ領域用コン
タクト層、３９はソース電極、４０はドレイン電極、４
１はゲート電極、４２はバッファ領域電極、４３、４
３′はＬＤＭＯＳ（横型ＭＯＳＦＥＴ）、４４は接続線
（接続手段）、４５は接続線（接続手段）、４６はトレ
ンチ用拡散層（トレンチ用半導体層）、４７はトレンチ
用電極、４８は接続線（接続手段）、４９、４９′はＬ
ＤＭＯＳ（横型ＭＯＳＦＥＴ）、５０はドリフト層、５
２、５３はソース拡散層、５５はドレインコンタクト
層、５６は第１のバッファ領域、５６ａはバッファ領域
用コンタクト層、５６ｂはバッファ領域電極、５７は第
２のバッファ領域、５７ａはバッファ領域用コンタクト
層、５７ｂはバッファ領域電極を示す。

Claims

【特許請求の範囲】

【請求項１】半導体基板（２１）上に絶縁分離用トレ
ンチ（２５）により囲まれた複数の島状領域（２４ａ）
を形成し、各島状領域（２４ａ）内に、ドレインコンタ
クト層（３５、５５）並びにこのドレインコンタクト層
（３５、５５）の周囲に同心状にレイアウトされたリン
グ形状のソース拡散層（３２、３３、５２、５３）を備
えた横型ＭＯＳＦＥＴ（４３、４９′）を形成すると共
に、前記半導体基板（２１）上における前記各島状領域
（２４ａ）の外周囲に部位に他の素子形成領域との間の
電気的な干渉を防止するためのバッファ領域（２８）を
形成して成る半導体装置において、前記バッファ領域（２８）に対して、前記横型ＭＯＳＦ
ＥＴ（４３、４９′）のソース拡散層（３２、３３、５
２、５３）との間の電位勾配が小さくなるようなレベル
の電圧を印加する接続手段（４４）を設けたことを特徴
とする半導体装置。
【請求項２】半導体基板（２１）上に絶縁分離用トレ
ンチ（２５）により囲まれた複数の島状領域（２４ａ）
を形成し、各島状領域（２４ａ）内に、ドレインコンタ
クト層（３５、５５）並びにこのドレインコンタクト層
（３５、５５）の周囲に同心状にレイアウトされたリン
グ形状のソース拡散層（３２、３３）を備えた横型ＭＯ
ＳＦＥＴ（４３）を形成すると共に、前記半導体基板
（２１）上における前記各島状領域（２４ａ）の外周囲
部位に他の素子形成領域との間の電気的な干渉を防止す
るためのバッファ領域（２８）を形成して成る半導体装
置において、前記絶縁分離用トレンチ（２５）内に絶縁膜（２６）に
より囲まれた形態のトレンチ用半導体層（４６）を形成
し、このトレンチ用半導体層（４６）に対して、前記横型Ｍ
ＯＳＦＥＴ（４３）のソース拡散層（３２、３３）との
間の電位勾配が小さくなるようなレベルの電圧を印加す
る接続手段（４８）を設けたことを特徴とする半導体装
置。
【請求項３】請求項２記載の半導体装置において、前記バッファ領域（２８）は、グランド電位状態とされ
ることを特徴とする半導体装置。
【請求項４】請求項１ないし３の何れかに記載の半導
体装置において、前記半導体基板（２１）は、半導体製の支持基板（２
２）上に絶縁分離膜８２３）を介して半導体層（２４）
を形成して成るＳＯＩ構造のものであることを特徴とす
る半導体装置。
【請求項５】請求項４記載の半導体装置において、前記支持基板（２２）に対して、前記横型ＭＯＳＦＥＴ
（４３、４９′）のソース拡散層（３２、３３、５２、
５３）との間の電位勾配が小さくなるようなレベルの電
圧を印加する接続手段（４５）を設けたことを特徴とす
る半導体装置。
【請求項６】半導体製の支持基板（２２）上に絶縁分
離膜（２３）を介して半導体層（２４）を形成して成る
ＳＯＩ構造の半導体基板（２１）を備え、前記半導体層
（２４）に絶縁分離用トレンチ（２５）により囲まれた
複数の島状領域（２４ａ）を形成し、各島状領域（２４
ａ）内に、ドレインコンタクト層（３５、５５）並びに
このドレインコンタクト層（３５、５５）の周囲に同心
状にレイアウトされたリング形状のソース拡散層（３
２、３３、５２、５３）を備えた横型ＭＯＳＦＥＴ（４
３′、４９）を形成して成る半導体装置において、前記支持基板（２２）に対して、前記横型ＭＯＳＦＥＴ
（４３′、４９）のソース拡散層（３２、３３、５２、
５３）との間の電位勾配が小さくなるようなレベルの電
圧を印加する接続手段（４５）を設けたことを特徴とす
る半導体装置。
【請求項７】請求項６記載の半導体装置において、前
記半導体層（２４）における前記各島状領域（２４ａ）
の外周囲部位に他の素子形成領域との電気的な干渉を防
止するためのバッファ領域（２８）を形成し、前記バッファ領域（２８）に対して、前記横型ＭＯＳＦ
ＥＴ（４３′、４９）のソース拡散層（３２、３３、５
２、５３）との間の電位勾配が小さくなるようなレベル
の電圧を印加する接続手段（４４）を設けたことを特徴
とする半導体装置。
【請求項８】請求項１ないし７の何れかに記載の半導
体装置において、前記半導体基板上に、Ｐチャネル横型ＭＯＳＦＥＴ（４
３、４３′）及びＮチャネル横型ＭＯＳＦＥＴ（４９、
４９′）を形成する場合に、Ｐチャネル横型ＭＯＳＦＥＴ（４３、４３′）の外周囲
部位に第１のバッファ領域（５６）を形成すると共に、
Ｎチャネル横型ＭＯＳＦＥＴ（４９、４９′）の外周囲
部位に第２のバッファ領域（５７）を形成する構成とし
たことを特徴とする半導体装置。