DE19919955A1 - Halbleitervorrichtung mit hoher Spannungsfestigkeit - Google Patents
Halbleitervorrichtung mit hoher SpannungsfestigkeitInfo
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Abstract
Gemäß der vorliegenden Erfindung ist ein von einem Graben (25) umgebener Inselbereich in einem SOI-Substrat vorgesehen. Der Inselbereich (25) ist weiterhin von einem Pufferbereich (28) mit einer Pufferbereichskontaktschicht (36) umgeben. In dem Inselbereich ist ein Sourcebereich (32, 33) ringförmig um einen Drainbereich (35) vorgesehen und Source- und Drainelektroden (40, 42) sind auf den Source- bzw. den Drainbereichen (32, 33, 35) vorgesehen. Eine ringförmige Hilfselektrode (41) ist derart mit der Sourceelektrode (40) ausgebildet, daß sie sich über dem Graben (25) ausdehnt. Demgemäß kann eine Spannung, die an die Sourceelektrode (40) angelegt ist, an die Hilfselektrode (41) angelegt werden, so daß eine Konzentration eines elektrischen Felds zwischen dem Pufferbereich (28) und der Sourceelektrode (40) abgeschwächt wird.
Description
Die vorliegende Erfindung betrifft eine Halbleitervor
richtung, die ein Halbleitersubstrat, einen Inselbereich,
der von einem Graben zur Isolation auf dem Halbleiter
substrat umgeben ist, einen in dem Inselbereich ausgebil
deten lateralen MOSFET und einen Pufferbereich beinhaltet,
der um den Inselbereich zum Verhindern einer elektrischen
Interferenz zwischen dem MOSFET und anderen Elementen ange
ordnet ist.
Ein LDMOS bzw. lateraler doppelt diffundierter MOSFET
ist als ein MOSFET mit einer hohen Spannungsfestigkeit be
kannt. Wenn mehrere LDMOSs mit einer hohen Spannungsfestig
keit auf dem gleichen Halbleitersubstrat vorgesehen sind
oder wenn ein LDMOS und ein logisches Schaltungselement auf
dem gleichen Halbleitersubstrat als ein monolithisches IC
ausgebildet sind, wird ein Pufferbereich im allgemeinen an
einem Umfang des LDMOS ausgebildet, um eine elektrische In
terferenz von anderen Elementen zu verhindern. Zum Beispiel
zeigen die Fig. 1 und 2 eine Halbleitervorrichtung, die
einen derartigen Pufferbereich beinhaltet.
Die in den Fig. 1 und 2 gezeigte Halbleitervorrich
tung ist ein P-Kanal-LDMOS und weist eine SOI-Struktur auf,
die aus einer Siliziumschicht 1 besteht, die über einem Si
liziumoxidfilm 3 als einen Isolationsfilm auf einem Sili
ziumträgersubstrat 2 ausgebildet ist. Die Siliziumschicht 1
beinhaltet eine Siliziuminselschicht 1a, die durch einen
Graben 4 von anderen Elementausbildungsbereichen isoliert
ist. Der Graben 4 ist mit einem Siliziumoxidfilm und Poly
silizium zur Isolation gefüllt. Eine Schicht 5 zum Abschwä
chen eines elektrischen Felds mit einer niedrigen Störstel
lenkonzentration ist in einem unteren Teil der Silizium
inselschicht 1a ausgebildet, der den Siliziumoxidfilm 3 be
rührt. Die Störstellenkonzentration der Schicht 5 zum
Abschwächen eines elektrischen Felds wird derart gesteuert,
daß sie äußerst klein ist, so daß die Schicht 5 zum Ab
schwächen im wesentlichen als ein eigenleitender Halbleiter
wirkt.
Eine aus einer P⁻-Schicht bestehende Driftschicht 6 ist
in einem oberen Teil der Siliziuminselschicht 1a mit einer
niedrigen Störstellenkonzentration ausgebildet, welche hö
her als diejenige der Schicht 5 zum Abschwächen eines elek
trischen Felds ist. Eine aus einer P⁺-Schicht bestehende
Drainkontaktschicht 7 ist in einem Oberflächenabschnitt der
Driftschicht 6 ausgebildet und eine Drainelektrode 7a ist
auf der Drainkontaktschicht 7 ausgebildet.
Eine ringförmige N-Mulde 8a, die sich in die Schicht 5
zum Abschwächen eines elektrischen Felds ausdehnt, und eine
ringförmige Kanal-N-Mulde 8b sind konzentrisch um die
Drainkontaktschicht 7 in der Siliziuminselschicht 1a ausge
bildet. Die N-Mulde 8b ist bezüglich eines Gatepolysili
ziums 9 selbstjustiert. Eine ringförmige Sourcediffusions
schicht 10 (P⁺-Schicht) als ein sourcebereich und eine
ringförmige Sourcediffusionsschicht 11 (N⁺-Schicht) zum
Festlegen eines elektrischen Potentials sind in der N-Mulde
8b ausgebildet. Weiterhin ist eine Gateelektrode 9a auf dem
Gatepolysilizium 9 angeordnet und ist eine Sourceelektrode
10a auf den Sourcediffusionsschichten 10, 11 angeordnet.
Die Drainelektrode 7a, die Gateelektrode 9a und die Source
elektrode 10a bestehen aus einem ersten Aluminiummaterial.
Wie es in Fig. 2 gezeigt ist, ist ein Teil der Sourceelek
trode 10a offen und ist die Gateelektrode 9a durch den of
fenen Abschnitt elektrisch nach außen geführt.
Weiterhin ist ein LOCOS-Oxidfilm 12 auf bestimmten Ab
schnitten der einkristallinen Siliziumschicht 1 ausgebil
det, um ein elektrisches Feld abzuschwächen und ist ein
Pufferbereich 13 derart ausgebildet, daß er die Siliziumin
selschicht 1a über den Graben 4 zum Verhindern einer elek
trischen Interferenz mit einem anderen lateralen MOSFET
oder einem logischen Schaltungselement, die auf der glei
chen Siliziumschicht 1 vorgesehen sind, umgibt. Der Puffer
bereich 13 ist durch Einbringen von Störstellen eines
N-Typs in die Siliziumschicht 1 bis zu einer bestimmten Tiefe
ausgebildet. Eine N⁺-Diffusionsschicht 14 ist in dem Puf
ferbereich 13 zum Festlegen eines elektrischen Potentials
ausgebildet und eine Pufferbereichselektrode 13a ist auf
der N⁺-Diffusionsschicht 14 ausgebildet.
In einem normalen Betriebszustand sind zum Beispiel das
Trägersubstrat 2 und die Drainelektrode 7a an Masse gelegt,
damit sie das gleiche elektrische Potential aufweisen, und
ist eine hohe positive Spannung an die Sourceelektrode 10a
angelegt. Die Pufferbereichselektrode 13a ist auf einen
Massepotentialzustand festgelegt.
Bei dem zuvor beschriebenen Aufbau bilden, da die
Schicht 5 zum Abschwächen eines elektrischen Felds aus ei
ner Halbleiterschicht mit einer äußerst niedrigen Störstel
lenkonzentration besteht, die Driftschicht 6 und die Drain
kontaktschicht 7 (Schicht eines P-Typs), die Schicht 5 zum
Abschwächen eines elektrischen Felds (im wesentlichen eine
Schicht eines I-Typs bzw. eigenleitende Halbleiterschicht)
und die N-Mulden 8a, 8b (Schicht eines N-Typs) im wesent
lichen eine PIN-Struktur. Gemäß der Elementstruktur wird,
wenn eine hohe Spannung über die Sourceelektrode 10a und
die Drainelektrode 7a des P-Kanal-MOSFET angelegt wird, die
angelegte Spannung wirkungsvoll durch eine Verarmungs
schicht geteilt, die in der Schicht 5 zum Abschwächen eines
elektrischen Felds und der Siliziumoxidschicht 3 ausgebil
det wird, wodurch eine hohe Spannungsfestigkeit erzielt
wird.
Als ein Ergebnis von Untersuchungen an dem LDMOS des
P-Typs haben die Erfinder der vorliegenden Erfindung jedoch
das folgende Problem festgestellt. Und zwar, daß es wahr
scheinlich ist, daß sich ein elektrisches Feld in einem
Oberflächenabschnitt der Siliziuminselschicht 1a zwischen
den Sourcediffusionsschichten 10, 11 und dem Graben 4 auf
grund einer Potentialdifferenz zwischen den Sourcediffu
sionsschichten 10, 11 und dem Pufferbereich 13 konzen
triert. Dies kann einen Lawinendurchbruch verursachen und
führt zu einer Verschlechterung der Spannungsfestigkeit. Um
dieses Problem zu lösen, ist es denkbar, einen Abstand zwi
schen dem Graben 4 und den Sourcediffusionsschichten 10, 11
zu erhöhen; jedoch verringert dieser Aufbau eine Element
dichte.
Die vorliegende Erfindung ist im Hinblick auf die vor
hergehenden Probleme geschaffen worden. Es ist eine Aufgabe
der vorliegenden Erfindung, eine Halbleitervorrichtung mit
einer einfachen Struktur zu schaffen, die dazu geeignet
ist, eine Spannungsfestigkeit zu verbessern, ohne eine Ele
mentdichte zu verringern.
Diese Aufgabe wird erfindungsgemäß mit den in den An
sprüchen 1, 9 und 19 angegebenen Maßnahmen gelöst.
Gemäß der vorliegenden Erfindung sind bei einer Halb
leitervorrichtung ein erster Elementausbildungsbereich und
ein zweiter Elementausbildungsbereich als ein Inselbereich
in einer Halbleiterschichtvorgesehen. Der Inselbereich ist
von einem Grabenbereich umgeben und ist weiterhin von einem
Pufferbereich zum Verhindern einer elektrischen Interferenz
zwischen dem Inselbereich und dem ersten Elementausbil
dungsbereich umgeben. In dem Inselbereich sind Source- und
Drainbereiche derart vorgesehen, daß ein Bereich des
Source- und Drainbereichs derart eine Schleife bildet, daß
er um den anderen Bereich des Source- und Drainbereichs
vorgesehen ist. Eine Source- und Drainelektrode sind auf
dem Source- bzw. Drainbereich vorgesehen und eine Gateelek
trode ist über einem Abschnitt des Inselbereichs zwischen
den Source- und Drainbereichen vorgesehen.
In der Halbleitervorrichtung ist, wenn eine erste Span
nung, die eine bestimmte Polarität aufweist, über eine ent
sprechende Elektrode der Source- und Drainelektrode an den
einen Bereich des Source- und Drainbereichs angelegt ist,
eine zweite Spannung, die die gleiche Polarität wie die der
ersten Spannung aufweist, an entweder einen bestimmten Ab
schnitt des Inselbereichs, den Grabenbereich oder das Trä
gersubstrat angelegt. Der bestimmte Abschnitt des Inselbe
reichs ist ein Abschnitt zwischen dem Grabenbereich und der
entsprechenden Elektrode der Source- und Drainelektrode.
Zum Beispiel ist, wenn die erste Spannung positiv ist,
die zweite Spannung ebenso positiv. Wenn die erste Spannung
ein Massepegel ist, ist zweite Spannung ebenso ein Massepe
gel. Demgemäß wird unterdrückt, daß sich ein elektrisches
Feld auf einem Abschnitt zwischen dem Grabenbereich und dem
einen Bereich des Source- und Drainbereichs konzentriert,
was zu einer Verbesserung einer Spannungsfestigkeit führt.
Es ist nicht notwendig, einen Abstand zwischen dem Graben
bereich und dem einen Bereichs des Source- und Drainbe
reichs zu erhöhen. Das heißt, es ist nicht notwendig, eine
Elementdichte zu verringern, um die Spannungsfestigkeit zu
verbessern.
Vorzugsweise ist eine Hilfselektrode auf dem bestimmten
Abschnitt zum Aufnehmen der zweiten Spannung vorgesehen.
Bevorzugter ist die Hilfselektrode elektrisch mit der ent
sprechenden Elektrode der Source- und Drainelektrode ver
bunden. Wenn der Grabenbereich mindestens an seinem Ober
flächenabschnitt mit einer Grabenbereichshalbleiterschicht
gefüllt ist, kann die Hilfselektrode elektrisch mit der
Grabenbereichshalbleiterschicht verbunden sein. Die Halb
leitervorrichtung kann eine Trägersubstratverbindungsein
richtung aufweisen, die zum Anlegen der zweiten Spannung an
das Trägersubstrat elektrisch mit dem Trägersubstrat ver
bunden ist.
Weitere vorteilhafte Ausgestaltungen der vorliegenden
Erfindung sind Gegenstand der Unteransprüche.
Die vorliegende Erfindung wird nachstehend anhand von
Ausführungsbeispielen unter Bezugnahme auf die beiliegende
Zeichnung näher erläutert.
Es zeigen:
Fig. 1 eine Querschnittsansicht eines LDMOS im
Stand der Technik;
Fig. 2 eine Draufsicht eines Verdrahtungsmusters
in dem in Fig. 1 gezeigten LDMOS;
Fig. 3 eine Querschnittsansicht eines LDMOS bzw.
lateral doppelt diffundierten MOSFET ge
mäß einem ersten Ausführungsbeispiel der
vorliegenden Erfindung;
Fig. 4 eine Draufsicht eines aus einem ersten
Aluminiummaterial bestehenden Verdrah
tungsmusters in dem in Fig. 3 gezeigten
LDMOS;
Fig. 5 eine Draufsicht des aus dem ersten Alu
miniummaterial bestehenden Verdrahtungs
musters und eines aus einem zweiten Alu
miniummaterial bestehenden Verdrahtungs
musters in dem in Fig. 3 gezeigten LDMOS;
Fig. 6 eine Draufsicht einer Anordnung von
LDMOSs auf einem SOI-Substrat gemäß dem
ersten Ausführungsbeispiel der vorliegen
den Erfindung;
Fig. 7A bis 7G Querschnittsansichten eines Herstellungs
verfahrens des LDMOS auf eine schrittar
tige Weise gemäß dem ersten Ausführungs
beispiel der vorliegenden Erfindung;
Fig. 8 eine charakteristische Ansicht einer
Äquipotentialverteilung des LDMOS gemäß
dem ersten Ausführungsbeispiel der vor
liegenden Erfindung;
Fig. 9 eine charakteristische Ansicht einer
Äquipotentialpotentialverteilung des in
Fig. 1 gezeigten LDMOS;
Fig. 10 einen Graph von Spannungsfestigkeitscha
rakteristiken des LDMOS gemäß dem ersten
Ausführungsbeispiel der vorliegenden Er
findung;
Fig. 11 eine Querschnittsansicht eines LDMOS ge
mäß einem zweiten Ausführungsbeispiel der
vorliegenden Erfindung;
Fig. 12 eine Querschnittsansicht eines LDMOS ge
mäß einem dritten Ausführungsbeispiel der
vorliegenden Erfindung;
Fig. 13 eine Draufsicht eines aus einem ersten
Aluminiummaterial bestehenden Verdrah
tungsmusters in dem in Fig. 12 gezeigten
LDMOS;
Fig. 14 eine Querschnittsansicht eines LDMOS ge
mäß einem vierten Ausführungsbeispiel der
vorliegenden Erfindung;
Fig. 15 eine charakteristische Ansicht einer
Äquipotentialverteilung in dem in Fig. 14
gezeigten LDMOS;
Fig. 16 eine Querschnittsansicht eines LDMOS ge
mäß einem fünften Ausführungsbeispiel der
vorliegenden Erfindung;
Fig. 17 eine Querschnittsansicht von LDMOSs gemäß
einem sechsten Ausführungsbeispiel der
vorliegenden Erfindung;
Fig. 18 eine Querschnittsansicht von LDMOSs gemäß
einem siebten Ausführungsbeispiel der
vorliegenden Erfindung;
Fig. 19 eine Querschnittsansicht von LDMOSs gemäß
einem achten Ausführungsbeispiel der vor
liegenden Erfindung; und
Fig. 20 eine Querschnittsansicht von LDMOSs gemäß
einem neunten Ausführungsbeispiel der
vorliegenden Erfindung.
Nachstehend erfolgt die Beschreibung eines ersten Aus
führungsbeispiels der vorliegenden Erfindung.
Das erste Ausführungsbeispiel der vorliegenden Erfin
dung wird unter Bezugnahme auf die Fig. 3 bis 10 be
schrieben. Es wird auf Fig. 3 verwiesen. Ein LDMOS 45 mit
einer hohen Spannungsfestigkeit gemäß dem ersten Ausfüh
rungsbeispiel der vorliegenden Erfindung beinhaltet ein
SOI-Substrat 21, welches aus einem aus einem einkristalli
nen Siliziumsubstrat bestehenden Trägersubstrat 22 und ei
ner über einem Siliziumoxidfilm 23 auf dem Trägersubstrat
22 vorgesehenen einkristallinen Siliziumschicht 24 besteht.
Eine Siliziuminselschicht 24a ist derart in der einkri
stallinen Siliziumschicht 24 ausgebildet, daß sie durch ei
nen ringförmigen Graben 25 zur Isolation von anderen Ele
mentausbildungsbereichen isoliert ist. Die Dicke der ein
kristallinen Siliziumschicht 24 beträgt ungefähr 10 µm. Der
Graben ist mit einem Siliziumoxidfilm 26 und Polysilizium
27 zur Isolation gefüllt.
Ein Pufferbereich 28 ist an einem Außenumfangsabschnitt
der Siliziuminselschicht 24a in der einkristallinen Sili
ziumschicht 24, das heißt, an einer Außenseite des Grabens
25, ausgebildet. Eine Schicht 29 zum Abschwächen eines
elektrischen Felds ist derart in einem Teil der Silizium
inselschicht 24a ausgebildet, daß sie den Siliziumoxidfilm
23 berührt. Die Schicht 29 zum Abschwächen eines elektri
schen Felds ist eine einkristalline Siliziumschicht, in
welche Störstellen, wie zum Beispiel Bor, Phosphor, Arsen
oder Antimon, mit einer äußerst niedrigen Störstellenkon
zentration (weniger als ungefähr 1 × 1014/cm3) dotiert
sind, und dient daher als eine eigenleitende Halbleiter
schicht. Die Dicke der Schicht 29 zum Abschwächen eines
elektrischen Felds wird derart gesteuert, daß sie ungefähr
oder mehr als 1 µm beträgt.
Eine aus einer P⁻-Schicht bestehende Driftschicht 30
ist in einem oberen Abschnitt der Siliziuminselschicht 24a
ausgebildet. Die Driftschicht 30 ist als eine Schicht mit
einer niedrigen Störstellenkonzentration ausgebildet, damit
sie einen verhältnismäßig hohen Widerstand aufweist; jedoch
ist die Störstellenkonzentration (z. B. ungefähr 2,5 ×
1015/cm3) höher als diejenige der Schicht 29 zum Abschwä
chen eines elektrischen Felds.
Eine Doppelmulde 31 ist durch derartiges Diffundieren
von Störstellen eines N-Typs von der Oberfläche der Drift
schicht 30, daß sie eine ringförmige (z. B. elliptische)
ebene Form aufweist, in der Siliziuminselschicht 24a ausge
bildet. Die Doppelmulde 31 besteht aus einer N-Mulde 31a,
die sich in die Schicht 29 zum Abschwächen eines elektri
schen Felds ausdehnt, und einer N-Mulde 31b, die derart
kontinuierlich mit der N-Mulde 31a ausgebildet ist, daß sie
sich in einem Oberflächenabschnitt der N-Mulde 31a befin
det. In diesem Fall ist die Störstellenkonzentration
(Oberflächenkonzentration) der N-Mulde 31a auf zum Beispiel
ungefähr 4,0 × 1016/cm3 festgelegt und ist die Störstellen
konzentration (Oberflächenkonzentration) der N-Mulde 31b
auf zum Beispiel ungefähr 4,5 × 1016/cm3 festgelegt. Die
N-Mulde 31b ist durch bekannte Doppeldiffusionsverfahren zu
sammen mit einer aus einer P⁺-Diffusionsschicht bestehenden
Sourcediffusionsschicht 32 ausgebildet. Demgemäß kann ein
P-Kanalbereich in dem Oberflächenabschnitt der N-Mulde 31b
ausgebildet werden.
Eine aus einer N⁺-Diffusionsschicht bestehende Source
diffusionsschicht 33 ist weiterhin in einem Oberflächenab
schnitt der N-Mulde 31 zum Festlegen eines elektrischen Po
tentials ausgebildet. In diesem Fall ist, da die N-Mulden
31a, 31b und die Sourcediffusionsschichten 32, 33 jeweils
ringförmige ebene Formen aufweisen, der P-Kanalbereich un
vermeidbar derart ausgebildet, daß er eine ringförmige
ebene Form aufweist. Der ringförmig geformte P-Kanalbereich
schwächt eine Konzentration eines elektrischen Felds ab,
wodurch es ermöglicht wird, daß ein hoher Strom in der
FET-Struktur fließt.
Eine P-Mulde 34 ist derart in der Siliziuminselschicht
24a als ein tiefer Drainbereich ausgebildet, daß sie sich
an dem Mittenabschnitt der ringförmigen Sourcediffusions
schichten 32, 33 befindet. Die P-Mulde 34 dehnt sich bis zu
der Tiefe aus, die ungefähr die gleiche wie oder geringfü
gig tiefer als die Sperrschichtdicke der N-Mulde 31a ist.
Eine aus einer P⁺-Diffusionsschicht bestehende Drainkon
taktschicht 35 ist in einem Oberflächenabschnitt der
P-Mulde 34 angeordnet. Die Störstellenkonzentration der
P-Mulde 34 ist auf einen Zwischenwert zwischen der Störstel
lenkonzentration der Driftschicht 30 und der Störstellen
konzentration der Drainkontaktschicht 35 festgelegt. Zum
Beispiel beträgt die Störstellenkonzentration
(Oberflächenkonzentration) der Driftschicht 30 ungefähr
2,5 × 1016/cm3, beträgt die Störstellenkonzentration
(Oberflächenkonzentration) der Drainkontaktschicht 35 mehr
als ungefähr 1,0 × 1019/cm3 und beträgt die Störstellenkon
zentration (Oberflächenkonzentration) der P-Mulde 34 unge
fähr 1,1 × 1017/cm3.
In dem Pufferbereich 28 ist eine Störstellendiffusions
schicht 28a derart ausgebildet, daß sie eine Sperrschicht
dicke aufweist, die ungefähr die gleiche wie die der
N-Mulde 31a ist und eine aus einer N⁺-Diffusionsschicht be
stehende Pufferbereichskontaktschicht 36 ist in einem Ober
flächenabschnitt der Störstellendiffusionsschicht 28a vor
gesehen.
Ein LOCOS-Oxidfilm 37 ist auf der einkristallinen Sili
ziumschicht 24 an Abschnitten zwischen der N-Mulde 31b und
der Drainkontaktschicht 35, zwischen der N-Mulde 31b und
dem Pufferbereich 28 und dergleichen angeordnet, um ein
elektrisches Feld abzuschwächen. Ein Gatepolysiliziumfilm
38 ist auf dem zuvor beschriebenen P-Kanalbereich über ei
nem nicht gezeigten Gateoxidfilm (Siliziumoxidfilm) ausge
bildet. Der Gatepolysiliziumfilm 38 ist ebenso ringförmig
geformt, um dem P-Kanalbereich zu entsprechen. Ein Isola
tionsfilm 39 ist weiterhin auf der einkristallinen Sili
ziumschicht 24 ausgebildet, um die Sourcediffusionsschich
ten 32, 33, die Drainkontaktschicht 35, die Pufferbereichs
kontaktschicht 36, den LOCOS-Oxidfilm 37, den Gatepolysili
ziumfilm 38 und dergleichen zu bedecken.
Elektrodenfilme sind aus einem ersten Aluminiummaterial
auf dem Isolationsfilm 39 ausgebildet. Es wird auf die Fig.
4 und 5 verwiesen. Genauer gesagt ist ein Sourceelek
trodenfilm 40 ringförmig an einer Position ausgebildet, die
den Sourcediffusionsschichten 32, 33 entspricht, um über
Kontaktlöcher elektrisch mit den Sourcediffusionsschichten
32, 33 verbunden zu sein. Ein Hilfselektrodenfilm 41 ist
derart ringförmig ausgebildet, daß er sich einstückig von
dem Sourceelektrodenfilm 40 ausdehnt und sich über dem Gra
ben 25 ausdehnt. Ein stabartiger Drainelektrodenfilm 42 ist
an einer Position ausgebildet, die der Drainkontaktschicht
35 entspricht, um über ein Kontaktloch elektrisch mit der
Drainkontaktschicht 35 verbunden zu sein. Weiterhin ist ein
Gateelektrodenfilm 43 ringförmig an einer Position ausge
bildet, die dem Gatepolysiliziumfilm 38 entspricht, um über
ein Kontaktloch elektrisch mit dem Gatepolysiliziumfilm 38
verbunden zu sein. Wie es in Fig. 6 gezeigt ist, ist ein
Pufferbereichselektrodenfilm 44 mit einem rechteckigen Rah
menmuster ausgebildet, das der Pufferbereichskontaktschicht
36 entspricht, um über ein Kontaktloch elektrisch mit der
Pufferbereichskontaktschicht 36 verbunden zu sein.
Da der Sourceelektrodenfilm 40, der Hilfselektrodenfilm
41 und der Gateelektrodenfilm 43 ringförmig aus dem ersten
Aluminiummaterial ausgebildet sind, wie es in Fig. 5 ge
zeigt ist, werden der Gateelektrodenfilm 43 und der Drain
elektrodenfilm 42 unter Verwendung eines zweiten Aluminium
materials nach außen geführt. Genauer gesagt sind aus dem
zweiten Aluminiummaterial bestehende Gateverdrahtungsseg
mente 43a über Durchgangslöcher 43b mit dem Gateelektroden
film 43 verbunden und sind Drainverdrahtungssegmente 42a
über ein Durchgangsloch 42b mit dem Drainelektrodenfilm 42
verbunden.
Gemäß dem zuvor beschriebenen Aufbau wird der P-Kanal-LDMOS
45 mit einem mittigen Drain mit der Drainkontakt
schicht 35 und den Sourcediffusionsschichten 32, 33, welche
konzentrisch und ringförmig um die Drainkontaktschicht 35
angeordnet sind, versehen. Bei dem LDMOS 45 besteht eine
PIN-Struktur im wesentlichen aus der Driftschicht 30, der
P-Mulde 34, der Drainkontaktschicht (Schicht eines P-Typs)
35, der Doppelmulde (Schicht eines N-Typs) 31 und der
Schicht 29 zum Abschwächen eines elektrischen Felds (im we
sentlichen eine Schicht eines I-Typs).
Weiterhin sind, wie es in Fig. 6 gezeigt ist, mehrere
Siliziuminselschichten 24a und ein Bereich (nicht gezeigt)
zum Ausbilden eines logischen Elements auf dem SOI-Substrat
21 vorgesehen. Der LDMOS 45 ist in jeder der Siliziuminsel
schichten 24a ausgebildet und die logischen Schaltungsele
mente (nicht gezeigt), die ein Betriebssteuer-IC für den
LDMOS 45 bilden, sind in dem Bereich zum Ausbilden eines
logischen Elements ausgebildet. In Fig. 6 sind die Berei
che, an denen die LDMOSs 45 und die Isolationsgräben 25
ausgebildet sind, mit schrägen Linien schraffiert.
Als nächstes wird ein Verfahren zum Herstellen des zu
vor beschriebenen LDMOS 45 unter Bezugnahme auf die Fig.
7A bis 7G erklärt. Zuerst wird, wie es Fig. 7A gezeigt ist,
ein einkristallines Siliziumsubstrat 200, das eine
(100)-Ebenenausrichtung aufweist, vorbereitet. Das einkristalline
Siliziumsubstrat 200 besteht aus entweder einem FZ-Substrat
mit einem hohen Widerstand oder einem CZ-Substrat, in wel
ches Störstellen, wie zum Beispiel Bor, Phosphor, Arsen,
Antimon oder dergleichen, mit einer äußerst niedrigen Kon
zentration (niedriger als ungefähr 1 × 1014/cm3) dotiert
sind. Der Siliziumoxidfilm 23 wird durch thermische Oxida
tion derart auf dem Substrat 200 ausgebildet, daß er eine
Dicke von ungefähr 0,5 µm oder mehr aufweist.
Als nächstes wird, wie es in Fig. 7B gezeigt ist, das
SOI-Substrat 21 durch Durchführen eines Verbindungsschritts
und eines Polierschritts ausgebildet. Genauer gesagt wird
in dem Verbindungsschritt zuerst das hochglanzpolierte Trä
gersubstrat 22 eines P-Typs oder N-Typs vorbereitet. Dann
wird eine wasseranziehende bzw. hydrophile Behandlung an
der Oberfläche des Trägersubstrats 22 und an der Oberfläche
des Siliziumoxidfilms 23 auf dem einkristallinen Silizium
substrat 200 durchgeführt. Die wasseranziehende Behandlung
beinhaltet ein Reinigen unter Verwendung eines Gemischs aus
Schwefelsäure und Wasserstoffperoxid (H2SO4 : H2O2 = 4 : 1),
das in einem Bereich von ungefähr 90°C bis 120°C gehalten
wird, eine Reinwasserreinigung und ein Schleudertrocknen,
welche aufeinanderfolgend in dieser Reihenfolge durchge
führt werden. Wassermengen, die auf den Oberflächen der
Substrate 22, 200 adsorbiert werden, werden durch Schleu
dertrocknen gesteuert. Danach werden die wasseranziehenden
Oberflächen des Trägersubstrats 22 und des einkristallinen
Siliziumsubstrats 200 in engen Kontakt zueinander gebracht
und einer Wärmebehandlung unterzogen, um miteinander inte
griert bzw. verbunden zu werden.
Bei dem zuvor beschriebenen Polierschritt wird das ein
kristalline Siliziumsubstrat 200 von der der Verbindungs
grenzfläche gegenüberliegenden Oberfläche derart geschlif
fen und poliert, daß seine Dicke ungefähr 10 µm wird, wo
durch die einkristalline Siliziumschicht 24 vorgesehen
wird. Als Ergebnis wird das SOI-Substrat 21 vorgesehen. In
dem vorliegenden Ausführungsbeispiel wird der Siliziumoxid
film 23 auf dem einkristallinen Siliziumsubstrat 200 ausge
bildet; jedoch kann er auf dem Trägersubstrat 22 oder auf
beiden Substraten 22, 200 ausgebildet werden.
Es wird auf Fig. 7C verwiesen. Nachdem ein Silizium
oxidfilm (nicht gezeigt) durch zum Beispiel ein CVD-Verfah
ren auf der einkristallinen Siliziumschicht 24 ausgebildet
worden ist, wird nachfolgend der Graben 25 zur Isolation
unter Verwendung eines Photolithographieverfahrens und ei
nes Trockenätzverfahrens ausgebildet. Als nächstes wird,
nachdem der Siliziumoxidfilm 26 durch thermische Oxidation
oder dergleichen derart auf der Innenwand des Grabens aus
gebildet worden ist, daß er eine Dicke von mehr als unge
fähr 0,5 µm aufweist, der Graben mit dem Polysilizium 27
gefüllt. Dann wird der zuvor beschriebene Siliziumoxidfilm
(nicht gezeigt) entfernt und wird die Oberfläche durch eine
Schleif- und Polierverarbeitung oder ein Rückätzverfahren
abgeflacht. Folglich wird die durch den Graben 25 isolierte
Siliziuminselschicht 24a vorgesehen und wird die Puffer
schicht 28 um die Siliziuminselschicht 24a über dem Graben
25 vorgesehen.
Es wird auf Fig. 7D verwiesen. Danach wird in einem Zu
stand, in dem eine Maskenöffnung an Positionen, die der
N-Mulde 31a und dem Pufferbereich 28 entsprechen, angeordnet
ist, eine Ionenimplantation von Störstellen eines N-Typs
durchgeführt. Danach wird die zuvor beschriebene Maske ent
fernt. Demgemäß werden die N-Mulde 31a und die Störstellen
diffusionsschicht 28a mit einer gleichen Sperrschichtdicke
ausgebildet. Danach wird eine thermische Diffusion durchge
führt.
Es wird auf Fig. 7E verwiesen. Nachfolgend wird in ei
nem Zustand, in dem eine Maskenöffnung an einer Position,
die der P-Mulde 34 entspricht, angeordnet ist, eine Ionen
implantation von Störstellen eines P-Typs durchgeführt.
Dann wird die Maske entfernt. Danach wird eine thermische
Diffusion durchgeführt, wodurch die P-Mulde 34 ausgebildet
wird. Eine Ionenimplantation von Störstellen eines P-Typs
und die thermische Diffusion werden weiterhin durchgeführt,
wodurch die Driftschicht 30 ausgebildet wird. Ein anderer
Teil der Siliziuminselschicht 24a als die Driftschicht 30
verbleibt als die Schicht 29 zum Abschwächen eines elektri
schen Felds.
Danach werden, wie es in Fig. 7F gezeigt ist, der
LOCOS-Oxidfilm 37, der Siliziumoxidfilm als der Gateoxid
film, der nicht gezeigt ist, und der Gatepolysiliziumfilm
38 durch bekannte Verfahren ausgebildet. Weiterhin werden,
wie es in Fig. 7G gezeigt ist, die N-Mulde 31b, die Source
diffusionsschichten 32, 33, die Drainkontaktschicht 35 und
die Pufferbereichskontaktschicht 36 durch bekannte Verfah
ren, die ein Doppeldiffusionsverfahren beinhalten, ausge
bildet. Nach einem Ausbilden des Isolationsfilms 39 werden
der Sourceelektrodenfilm 40, der Drainelektrodenfilm 42,
der Gateelektrodenfilm 43, der Pufferbereichselektrodenfilm
44 und die Verdrahtungssegmente 42a, 43a ausgebildet. Folg
lich wird der in Fig. 3 gezeigte LDMOS 45 vorgesehen.
Als nächstes wird eine Funktionsweise des LDMOS 45 ge
mäß dem erste Ausführungsbeispiel der vorliegenden Erfin
dung erklärt. In einem praktischen Betriebszustand ist eine
positive Spannung an den Sourceelektrodenfilm 40 und den
Hilfselektrodenfilm 41 angelegt und ist eine Spannung eines
Massepotentialpegels an den Drainelektrodenfilm 42 und den
Pufferbereichselektrodenfilm 44 angelegt. Weiterhin ist
eine bestimmte Gatevorspannung an den Gateelektrodenfilm 43
angelegt. An das Trägersubstrat 22 ist der Massepotential
pegel angelegt. Demgemäß fließt ein Strom, der eine Höhe
aufweist, die der Gatevorspannung entspricht, zwischen den
Sourcediffusionsschichten 32, 33 und der Drainkontakt
schicht 35.
In dem zuvor beschriebenen Zustand eines Anlegens einer
hohen Spannung ist es wahrscheinlich, daß aufgrund einer
Potentialdifferenz zwischen den Sourcediffusionsschichten
32, 33 und dem Pufferbereich 28 eine Erscheinung einer Kon
zentration eines elektrischen Felds zwischen den Source
diffusionsschichten 32, 33 und dem Isolationsgraben 25 auf
tritt. Jedoch bewegt sich gemäß dem Aufbau in dem ersten
Ausführungsbeispiel der vorliegenden Erfindung, da die hohe
Spannung nicht nur an den Sourceelektrodenfilm 40 sondern
ebenso an den über dem Isolationsgraben 25 angeordneten
Hilfselektrodenfilm 41 angelegt ist, ein Teil einer Konzen
tration eines elektrischen Felds durch einen Feldplatten
effekt des Hilfselektrodenfilms 41 zu der Seite des Isola
tionsgrabens 25.
Diese Erscheinung wird detaillierter unter Bezugnahme
auf die Fig. 8 und 9 erklärt, die Äquipotentialvertei
lungskurven darstellen, welche durch eine Simulation unter
Verwendung von Modellen des in Fig. 3 gezeigten P-Kanal-LDMOS
45 gemäß dem ersten Ausführungsbeispiel der vorlie
genden Erfindung bzw. dem in Fig. 1 gezeigten P-Kanal-LDMOS
im Stand der Technik erzielt wurden. Genauer gesagt zeigen
die Fig. 8 und 9 die Zustände der LDMOSs, als eine posi
tive hohe Spannung (210 V) an den Sourceelektrodenfilm 40
(10a) angelegt wurde, während das Trägersubstrat 22 (2),
der Pufferbereich 28 (13) und der Drainelektrodenfilm 42
(7a) auf das Massepotential festgelegt wurden.
Durch Vergleich von Fig. 8 gemäß dem ersten Ausfüh
rungsbeispiel mit Fig. 9 wird es bestätigt, daß sich der
Teil einer Konzentration eines elektrischen Felds, der in
dem Oberflächenabschnitt der einkristallinen Silizium
substratschicht 24 erzeugt wird, zu der Seite des Isola
tionsgrabens bewegt 25. Genauer gesagt gehen in Fig. 8 sie
ben Äquipotentialkurven durch die Substratoberfläche und
verbleiben im Gegensatz dazu in Fig. 9 zehn Äquipotential
kurven.
Daher wird gemäß dem Aufbau in dem ersten Ausführungs
beispiel der vorliegenden Erfindung die derartige Erschei
nung abgeschwächt, daß sich das elektrische Feld in dem
Oberflächenabschnitt zwischen den Sourcediffusionsschichten
32, 33 und dem Isolationsgraben 25 in der einkristallinen
Siliziumschicht 24 konzentriert. Als Ergebnis wird es auch
dann, wenn eine hohe Spannung über die Sourcediffusions
schichten 32, 33 und die Drainkontaktschicht 35 angelegt
wird, schwierig, einen Lawinendurchbruch in dem Ober
flächenabschnitt zu verursachen, was zu einer Verbesserung
einer Spannungsfestigkeit führt. Das heißt, die Verbesse
rung der Spannungsfestigkeit wird einfach durch Ausbilden
des Hilfselektrodenfilms 41 verwirklicht.
Außerdem kann, da der Hilfselektrodenfilm 41 ringförmig
über dem Isolationsgraben 25 ausgebildet ist, der Hilfs
elektrodenfilm 41 den Feldplatteneffekt als ganzes hervor
bringen. Dies trägt ebenso zu der Verbesserung der Span
nungsfestigkeit bei. Da ein Raum, in welchem sich eine Ver
armungsschicht ausdehnt, zwischen dem Isolationsgraben 25
und den Sourcediffusionsschichten 32, 33 nicht erhöht wer
den muß, wird eine Elementdichte nicht verringert. Weiter
hin erfordert, da der Hilfselektrodenfilm 41 einstückig mit
dem Sourceelektrodenfilm 40 ausgebildet ist, der Hilfselek
trodenfilm 41 kein ausschließlich dafür vorgesehenes Teil
zum Anlegen einer Spannung an ihn, was zu einer Einfachheit
des Aufbaus führt.
Als nächstes wird der Effekt, der durch Ausbilden des
Hilfselektrodenfilms 41 erzielt wird, detaillierter unter
Bezugnahme auf Fig. 10 erklärt, welche Ergebnisse einer
Messung zeigt, die in der Praxis an dem LDMOS 45 durchge
führt wurde, der eine bestimmte Abmessung aufwies. Eine ho
rizontale Achse in Fig. 10 bezeichnet Ausdehnungswerte des
Hilfselektrodenfilms 41 von dem Sourceelektrodenfilm 40 und
vertikale Achsen in Fig. 10 bezeichnen Spannungsfestigkei
ten des LDMOS 45 und Potentialdifferenzen innerhalb des
Grabens 25 zur Isolation. Ein schraffierter Bereich ent
spricht einem Bereich, in dem der Graben 25 ausgebildet
ist. Gemäß Fig. 10 wird es bestätigt, daß, je größer der
Ausdehnungswert des Hilfselektrodenfilms 41 wird, desto
größer die Spannungsfestigkeit wird. Wenn der Hilfselektro
denfilm 41 wie in dem ersten Ausführungsbeispiel der vor
liegenden Erfindung über dem Isolationsgraben 25 angeordnet
ist, wird erwartet, daß die Spannungsfestigkeit ausreichend
verbessert wird.
In dem zuvor beschriebenen ersten Ausführungsbeispiel
der vorliegenden Erfindung ist der Hilfselektrodenfilm 41
über dem Graben 25 zur Isolation angeordnet; jedoch ist es
zum Verbessern der Spannungsfestigkeit ausreichend, daß der
Hilfselektrodenfilm 41 in enger Nähe zu dem Graben 25 ange
ordnet ist. Es ist nicht immer notwendig, den Hilfselektro
denfilm 41 direkt über dem Graben 25 anzuordnen.
Ebenso wird das zuvor beschriebene erste Ausführungs
beispiel der vorliegenden Erfindung an dem P-Kanal-LDMOS 45
mit einem mittigen Drain angewendet, welcher einen Zustand
aufweisen kann, in dem eine Potentialdifferenz zwischen den
Sourcediffusionsschichten 32, 33 und dem Pufferbereich 28
erzeugt wird. Jedoch kann der Aufbau des ersten Ausfüh
rungsbeispiels der vorliegenden Erfindung an einem N-Kanal-LDMOS
mit einem mittigen Drain mit einem Hilfselektroden
film 41, der ähnlich zu dem in dem ersten Ausführungsbei
spiel der vorliegenden Erfindung ist, angewendet werden.
Bei dem N-Kanal-LDMOS ist, da eine große Potentialdifferenz
zwischen Sourcediffusionsschichten und einem Pufferbereich
erzeugt werden kann, wenn eine Spannung eines Massepoten
tialpegels über eine Drainkontaktschicht und einen Puffer
bereich angelegt wird und eine negative hohe Spannung an
einen Sourcediffusionsbereich angelegt wird, der Hilfselek
trodenfilm 41 wirkungsvoll, um eine Konzentration eines
elektrischen Felds abzuschwächen.
Nachstehend erfolgt die Beschreibung eines zweiten Aus
führungsbeispiels der vorliegenden Erfindung.
In dem zweiten Ausführungsbeispiel der vorliegenden Er
findung wird die vorliegende Erfindung an einem in Fig. 11
gezeigten N-Kanal-LDMOS 58 mit einer mittigen Source ange
wendet. Hier im weiteren Verlauf werden lediglich Punkte
erklärt, die zu denjenigen in dem ersten Ausführungsbei
spiel der vorliegenden Erfindung unterschiedlich sind. Die
gleichen Teile wie in Fig. 3 sind mit den gleichen Bezugs
zeichen bezeichnet.
In Fig. 11 ist eine P-Mulde 48 an dem mittigen Ab
schnitt einer Siliziuminselschicht 24a ausgebildet, die
eine Schicht 29 zum Abschwächen eines elektrischen Felds
und eine aus einer N⁻-Diffusionsschicht bestehende Drift
schicht 47 beinhaltet. Eine P-Mulde 48b zum Ausbilden eines
Kanals ist kontinuierlich mit der P-Mulde 48a ausgebildet,
wodurch eine Doppelmulde 48 vorgesehen ist. Die zuvor be
schriebene P-Mulde 48b ist durch ein bekanntes Doppeldiffu
sionsverfahren zusammen mit einer aus einer N⁺-Diffusions
schicht bestehenden ringförmigen Sourcediffusionsschicht 49
ausgebildet. Demgemäß weist der LDMOS 58 einen Aufbau auf,
der dazu geeignet ist, einen ringförmigen N-Kanalbereich in
einem Oberflächenabschnitt der P-Mulde 48b auszubilden.
Eine aus einer P⁺-Diffusionsschicht bestehende Sourcediffu
sionsschicht 50 zum Festlegen eines elektrischen Potentials
der P-Mulde 48b ist in einem Teil des Oberflächenabschnitts
der P-Mulde 48b derart ausgebildet, daß sie von der Source
diffusionsschicht 49 umgeben ist.
Eine N-Mulde 51 ist in der Siliziuminselschicht 24a als
ein tiefer Drainbereich, in welchen Störstellen eines
N-Typs diffundiert sind, derart ausgebildet, daß er die
Sourcediffusionsschichten 49, 50 umgibt. Die Position, an
der die N-Mulde 51 ausgebildet ist, befindet sich in der
Nähe des Grabens 25 zur Isolation. Weiterhin ist eine aus
einer N⁺-Diffusionsschicht bestehende ringförmige Drainkon
taktschicht 52 in einem Oberflächenabschnitt der N-Mulde 51
angeordnet. Ein Gatepolysiliziumfilm 53 ist über einem
nicht gezeigten Gateoxidfilm (Siliziumoxidfilm) an einer
Position ausgebildet, an der der N-Kanalbereich in der
P-Mulde 48b auszubilden ist. Der Gatepolysiliziumfilm 53 ist
ebenso derart in einer ringförmigen Form ausgebildet, daß
derjenigen des N-Kanalbereichs entspricht.
Elektrodenfilme sind aus einem ersten Aluminiummaterial
auf einem Isolationsfilm 39 wie folgt ausgebildet. Das
heißt, ein Drainelektrodenfilm 54 ist ringförmig an einer
Position ausgebildet, die der Drainkontaktschicht 52 ent
spricht, um über ein Kontaktloch elektrisch mit der Drain
kontaktschicht 52 verbunden zu sein. Ein Hilfselektroden
film 55 ist derart ringförmig und einstückig mit dem Drain
elektrodenfilm 54 ausgebildet, daß er sich über dem Graben
25 ausdehnt. Ein Sourceelektrodenfilm 56 ist zum Beispiel
in einer stabartigen Form an einer Position ausgebildet,
die den Sourcediffusionsschichten 49, 50 entspricht, um
über Kontaktlöcher elektrisch mit den Sourcediffusions
schichten 49, 50 verbunden zu sein. Ein Gateelektrodenfilm
57 ist ringförmig an einer Position ausgebildet, die dem
Gatepolysiliziumfilm 53 entspricht, um über ein Kontaktloch
elektrisch mit dem Gatepolysiliziumfilm 53 verbunden zu
sein. Ein Pufferbereichselektrodenfilm 44 ist weiterhin an
einer Position ausgebildet, die der Pufferbereichskontakt
schicht 36 entspricht.
Demgemäß ist der N-Kanal-LDMOS 58 mit einer mittigen
Source mit den Sourcediffusionsschichten 49, 50 und der
ringförmigen Drainkontaktschicht 52 versehen, die konzen
trisch um die Sourcediffusionsschichten 49, 50 angeordnet
ist.
In dem zweiten Ausführungsbeispiel der vorliegenden Er
findung ist in einem praktischen Betriebszustand eine po
sitive Spannung an den Drainelektrodenfilm 54 und den
Hilfselektrodenfilm 55 angelegt und ist eine Spannung eines
Massepotentialpegels an den Sourceelektrodenfilm 56 und an
den Pufferbereichselektrodenfilm 44 angelegt. Weiterhin ist
eine bestimmte Gatevorspannung an den Gateelektrodenfilm 57
angelegt. An das Trägersubstrat 22 ist der Massepotential
pegel angelegt. Demgemäß fließt ein Strom, der der Gatevor
spannung entspricht, zwischen der Drainkontaktschicht 52
und den Sourcediffusionsschichten 49, 50.
In diesem Fall wird, da eine Spannung des gleichen Pe
gels wie derjenige an dem Drainelektrodenfilm 54 an den
Hilfselektrodenfilm 55 angelegt ist, der sich über dem Iso
lationsgraben 25 ausdehnt, ein Teil einer Konzentration ei
nes elektrischen Felds in dem Oberflächenabschnitt der ein
kristallinen Siliziumschicht 24 durch einen Feldplatten
effekt des Hilfselektrodenfilms 55 ähnlich wie in dem er
sten Ausführungsbeispiel der vorliegenden Erfindung zu der
Seite des Isolationsfilms hin verschoben. Als Ergebnis wird
wie in dem ersten Ausführungsbeispiel der vorliegenden Er
findung die Konzentration eines elektrischen Felds in dem
Oberflächenabschnitt der einkristallinen Siliziumschicht 24
zwischen der Drainkontaktschicht 52 und dem Isolationsgra
ben 25 abgeschwächt. Auch dann, wenn eine hohe Spannung
über die Drainkontaktschicht 52 und die Sourcediffusions
schichten 49, 50 angelegt wird, wird es schwierig, einen
Lawinendurchbruch in dem zuvor beschriebenen Oberflächenab
schnitt zu verursachen, was zu einer Verbesserung der Span
nungsfestigkeit führt. Das heißt, die Spannungsfestigkeit
wird durch einen einfachen Aufbau, der lediglich zusätzlich
den Hilfselektrodenfilm 55 vorsieht, verbessert.
Im übrigen ist in dem zweiten Ausführungsbeispiel der
vorliegenden Erfindung der Hilfselektrodenfilm 55 über dem
Isolationsgraben 25 angeordnet; jedoch ist es aus den glei
chen Gründen, wie sie bei dem ersten Ausführungsbeispiel
der vorliegenden Erfindung beschrieben worden sind, nicht
immer notwendig, den Hilfselektrodenfilm 55 über dem Isola
tionsgraben 25 anzuordnen. Es ist ausreichend, den Hilfs
elektrodenfilm 55 in enger Nähe zu dem Isolationsgraben 25
anzuordnen, um die Spannungsfestigkeit zu verbessern.
In dem zweiten Ausführungsbeispiel der vorliegenden Er
findung wird die vorliegende Erfindung ebenso an einem
N-Kanal-LDMOS 58 mit einer mittigen Source angewendet, der
dazu geeignet ist, einen Zustand zu erzeugen, in dem eine
Potentialdifferenz zwischen der Drainkontaktschicht 52 und
dem Pufferbereich 28 erzeugt wird; jedoch kann sie wir
kungsvoll an einem P-Kanal-LDMOS mit einer mittigen Source
mit dem Hilfselektrodenfilm 55 angewendet werden. Dies ist
so, da bei dem P-Kanal-LDMOS eine große Potentialdifferenz
zwischen der Drainkontaktschicht und dem Pufferbereich in
einem Zustand erzeugt werden kann, in dem eine negative
hohe Spannung an die Drainkontaktschicht angelegt wird und
die Massepegelspannung an die Sourcediffusionsschichten und
den Pufferbereich angelegt wird.
Nachstehend erfolgt die Beschreibung eines dritten Aus
führungsbeispiels der vorliegenden Erfindung.
Die Fig. 12 und 13 zeigen das dritte Ausführungsbei
spiel der vorliegenden Erfindung, das die gleichen Wirkun
gen wie bei dem ersten Ausführungsbeispiel der vorliegenden
Erfindung hervorbringt. Im weiteren Verlauf werden ledig
lich Punkte erklärt, die zu denjenigen des ersten Ausfüh
rungsbeispiels der vorliegenden Erfindung unterschiedlich
sind.
In dem dritten Ausführungsbeispiel der vorliegenden Er
findung wird ein P-Kanal-LDMOS 450 mit einem mittigen Drain
mit einer Struktur angewendet, die grundsätzlich die glei
che wie diejenige in dem ersten Ausführungsbeispiel der
vorliegenden Erfindung ist. Ein unterschiedlicher Punkt
ist, daß ein aus dem ersten Aluminiummaterial bestehender
Hilfselektrodenfilm 59 getrennt von dem Sourceelektroden
film 40 vorgesehen ist. Der Hilfselektrodenfilm 59 ist
ringförmig über dem Isolationsgraben 25 angeordnet. Eine
Spannung, die einen Pegel aufweist, der im wesentlichen der
gleiche wie derjenige an dem Sourceelektrodenfilm 40 ist,
wird über ein nicht gezeigtes Verdrahtungsmuster an den
Hilfselektrodenfilm 59 angelegt.
In dem dritten Ausführungsbeispiel der vorliegenden Er
findung sind, da der ringförmige Hilfselektrodenfilm 59 den
Sourceelektrodenfilm 40 und dergleichen umgibt, der Source
elektrodenfilm 40, der Drainelektrodenfilm 42 und der Gate
elektrodenfilm 43 unter Verwendung des zweiten Aluminium
materials elektrisch und jeweils nach geführt, wie es in
Fig. 13 gezeigt ist. Genauer gesagt ist der Sourceelektro
denfilm 40 über Durchgangslöcher 40b elektrisch mit aus dem
zweiten Aluminiummaterial bestehenden Sourceverdrahtungs
segmenten 40a verbunden. Wie in dem ersten Ausführungsbei
spiel der vorliegenden Erfindung ist der Drainelektroden
film 42 über das Durchgangsloch 42b mit dem aus dem zweiten
Aluminiummaterial bestehenden Drainverdrahtungssegment 42a
verbunden und ist der Gateelektrodenfilm 43 über die Durch
gangslöcher 43b mit den aus dem zweiten Aluminiummaterial
bestehenden Gateverdrahtungssegmenten 43a verbunden. Die
anderen Merkmale und Wirkungen sind die gleichen wie dieje
nigen in dem ersten Ausführungsbeispiel der vorliegenden
Erfindung.
In dem dritten Ausführungsbeispiel der vorliegenden Er
findung weist der LDMOS 450 mit einem mittigen Drain den
Hilfselektrodenfilm 59 auf, der getrennt von dem Source
elektrodenfilm 40 ausgebildet ist; jedoch kann der LDMOS 58
mit einer mittigen Source wie in dem zweiten Ausführungs
beispiel der vorliegenden Erfindung den Hilfselektrodenfilm
56 aufweisen, der getrennt von dem Drainelektrodenfilm 54
ausgebildet ist. In diesem Fall wird eine Spannung, die ei
nen Pegel aufweist, der ungefähr gleich zu demjenigen ist,
der an die Drainelektrode angelegt ist, unabhängig an den
Hilfselektrodenfilm 56 angelegt.
Die ersten bis dritten Ausführungsbeispiele der vorlie
genden Erfindung wenden jeweils tiefe Drainstrukturen
(P-Mulde 34, N-Mulde 51) an. Jedoch ist es nicht immer notwen
dig, diese tiefen Drainstrukturen anzuwenden. In dem ersten
und dritten Ausführungsbeispiel der vorliegenden Erfindung
sind der Sourceelektrodenfilm 40 und der Hilfselektroden
film 41 ringförmig geformt und sind in dem zweiten Ausfüh
rungsbeispiel der vorliegenden Erfindung der Drainelektro
denfilm 54 und der Hilfselektrodenfilm 56 ringförmig ge
formt; jedoch sind diese Formen auch dann veränderbar, wenn
die entsprechenden Sourcediffusionsschichten 32, 33 und die
Drainkontaktschicht 52 ringförmig sind. Jeder des Sour
ceelektrodenfilms 40, des Drainelektrodenfilms 42, der
Sourcediffusionsschichten 32, 33 und der Drainkontakt
schicht 52 muß nicht immer ringförmig geformt sein und es
würde ausreichen, wenn sie eine Schleife bilden.
Nachstehend erfolgt die Beschreibung eines vierten Aus
führungsbeispiels der vorliegenden Erfindung.
Die Fig. 14 und 15 zeigen einen P-Kanal-LDMOS 451
mit einem mittigen Drain gemäß dem vierten Ausführungsbei
spiel der vorliegenden Erfindung. In Fig. 14 sind die glei
chen Teile wie diejenigen in Fig. 3 mit den gleichen Be
zugszeichen bezeichnet und es werden lediglich Punkte er
klärt, die zu denjenigen in dieser Figur unterschiedlich
sind.
In dem ersten Ausführungsbeispiel der vorliegenden Er
findung ist der Hilfselektrodenfilm 41, der sich von dem
Sourceelektrodenfilm 40 ausdehnt, über dem Graben 25 vorge
sehen. Im Gegensatz dazu ist in dem vierten Ausführungsbei
spiel der vorliegenden Erfindung das Trägersubstrat 22 an
stelle eines Vorsehens des Hilfselektrodenfilms 41 über ei
nen Verbindungsdraht 60 elektrisch mit einem Energieversor
gungsanschluß +Vp verbunden.
Gemäß dem vierten Ausführungsbeispiel der vorliegenden
Erfindung wird eine positive Spannung, die einen Pegel auf
weist, der im wesentlichen der gleiche wie der an den
Sourcediffusionsschichten 32, 33 ist, über den Verbindungs
draht 60 an das Trägersubstrat 22 angelegt. Die an das Trä
gersubstrat 22 angelegte Spannung muß nicht immer gleich zu
derjenigen sein, die an die Sourcediffusionsschichten 32,
33 angelegt ist, und es ist ausreichend, daß sie einen Pe
gel aufweist, der dazu geeignet ist, einen Potentialgra
dienten zwischen dem Trägersubstrat 22 und den Sourcediffu
sionsschichten 32, 33 zu verringern.
Der Aufbau in dem vierten Ausführungsbeispiel der vor
liegenden Erfindung kann die folgenden Wirkungen und Eigen
schaften vorsehen. Fig. 15 zeigt Äquipotentialverteilungs
kurven, die durch eine Simulation in einem Zustand erzielt
wurden, in dem eine positive hohe Spannung (210 V) an den
Sourceelektrodenfilm 40 und das Trägersubstrat 23 angelegt
wurde und der Pufferbereich 28 und der Drainelektrodenfilm
42 auf das Massepotential festgelegt wurden. Wie es sich
aus Fig. 15 versteht, ist die angelegte Spannung in eine
Komponente, die an einen Bereich zwischen den Sourcediffu
sionsschichten 32, 33 und der Drainkontaktschicht 35
(Bereich, der die Schicht 29 zum Abschwächen eines elektri
schen Felds, die Driftschicht 30, die Siliziumoxidschicht
23 und dergleichen beinhaltet) angelegt ist und eine Kompo
nente geteilt, die an den Graben 25 zur Isolation angelegt
ist.
Als Ergebnis wird verhindert, daß sich das elektrische
Feld auf dem Oberflächenabschnitt der einkristallinen Sili
ziumschicht 24 zwischen den Sourcediffusionsschichten 32,
33 und dem Graben 25 konzentriert. Auch dann, wenn eine
hohe Spannung über den Sourceelektrodenfilm 40 und den
Drainelektrodenfilm 42 angelegt wird, wird es schwierig,
einen Lawinendurchbruch in dem zuvor beschriebenen Oberflä
chenabschnitt der einkristallinen Siliziumschicht 24 zu
verursachen, was zu einer Verbesserung einer Spannungs
festigkeit führt. Das heißt, gemäß dem vierten Ausführungs
beispiel der vorliegenden Erfindung wird die Spannungs
festigkeit ausreichend mit einer einfachen Struktur verbes
sert, die lediglich zusätzlich den Verbindungsdraht 60 zum
Anlegen einer Spannung an das Trägersubstrat 22 vorsieht.
Nachstehend erfolgt die Beschreibung eines fünften Aus
führungsbeispiels der vorliegenden Erfindung.
Fig. 16 zeigt einen P-Kanal-LDMOS 452 mit einem mitti
gen Drain gemäß dem fünften Ausführungsbeispiel der vorlie
genden Erfindung. Lediglich Punkte, die zu denjenigen in
dem ersten Ausführungsbeispiel der vorliegenden Erfindung
unterschiedlich sind, werden erklärt.
In dem fünften Ausführungsbeispiel der vorliegenden Er
findung ist der Graben 25 zur Isolation mit einer erhöhten
Breite ausgebildet und ist eine Grabendiffusionsschicht 61
in einem Oberflächenabschnitt des Polysiliziums 27, das den
Graben 25 füllt, durch Implantieren von Störstellen eines
N-Typs mit einer hohen Konzentration (mehr als ungefähr 1,0
× 1019/cm3) derart ausgebildet, daß sie von dem Silizium
oxidfilm 26 umgeben ist. Ein Grabenelektrodenfilm 62 ist
auf der Grabendiffusionsschicht 61 ausgebildet. Weiterhin
ist der Grabenelektrodenfilm 62 über ein Verbindungsver
drahtungsteil 63, das aus einem Material besteht, das das
gleiche wie das des Grabenelektrodenfilms 62 und des
Sourceelektrodenfilms 40 ist, mit dem Sourceelektrodenfilm
40 verbunden. Demgemäß wird in einem praktischen Betriebs
zustand eine Spannung nicht nur an die Sourcediffusions
schichten 32, 33 sondern ebenso über das Verbindungsver
drahtungsteil 63 und den Grabenelektrodenfilm 62 an die
Grabendiffusionsschicht 61 angelegt.
Demgemäß wird ein Potentialgradient zwischen der Gra
bendiffusionsschicht 61 und den Sourcediffusionsschichten
32, 33 klein, so daß eine Konzentration eines elektrischen
Felds in dem Oberflächenabschnitt der einkristallinen Sili
ziumschicht 24 zwischen den Sourcediffusionsschichten 32,
33 und dem Graben 25 ähnlich zu dem ersten Ausführungsbei
spiel der vorliegenden Erfindung abgeschwächt wird, was zu
einer Verbesserung der Spannungsfestigkeit führt.
Im übrigen können Störstellen in das Polysilizium 27
dotiert werden, um seinen Widerstandswert zu verringern.
Weiterhin wird eine Spannung des gleichen Pegels über den
Sourceelektrodenfilm 40, das Verbindungsverdrahtungsteil 63
und den Grabenelektrodenfilm 62 sowohl an die Grabendiffu
sionsschicht 61 als auch die Sourcediffusionsschichten 32,
33 angelegt; jedoch können der Grabenelektrodenfilm 62 und
der Sourceelektrodenfilm 40 einzelne Verbindungsteile zum
derartigen unabhängigen Anlegen von Spannungen an die Gra
bendiffusionsschicht 63 und die Sourcediffusionsschichten
32, 33 aufweisen, daß der Potentialgradient zwischen diesen
klein wird. Die anderen Eigenschaften und Wirkungen sind
die gleichen wie diejenigen in dem ersten Ausführungsbei
spiel der vorliegenden Erfindung.
Nachstehend erfolgt die Beschreibung eines sechsten
Ausführungsbeispiels der vorliegenden Erfindung.
Fig. 17 zeigt P-Kanal-LDMOSs 453, 451 mit einem mitti
gen Drain gemäß dem sechsten Ausführungsbeispiel der vor
liegenden Erfindung und lediglich Punkte, die zu denjenigen
in den ersten und vierten Ausführungsbeispielen unter
schiedlich sind, werden hauptsächlich erklärt.
In dem sechsten Ausführungsbeispiel der vorliegenden
Erfindung sind die LDMOSs 453, 451 auf dem gleichen
SOI-Substrat 21 vorgesehen. Die gleichen Teile wie diejenigen
in den Fig. 3 und 14 sind mit den gleichen Bezugszeichen
bezeichnet. Der LDMOS 451 weist eine Struktur auf, die im
wesentlichen die gleiche wie diejenige ist, die in Fig. 14
in dem vierten Ausführungsbeispiel der vorliegenden Erfin
dung gezeigt ist. Die LDMOSs 453, 451 können verwendet wer
den, um einer Last Elektrizität zuzuführen. Zum Beispiel
kann der Last Elektrizität von einem positiven Energiever
sorgungsanschluß über den LDMOS 453 zugeführt werden und
kann zu dem gleichen Zeitpunkt der Last Elektrizität von
einem negativen Energieversorgungsanschluß über den LDMOS
451 zugeführt werden.
In dem LDMOS 453 sind der Sourceelektrodenfilm 40 und
der Pufferbereichselektrodenfilm 44 über ein Verbindungs
verdrahtungsteil 64 miteinander verbunden. Demgemäß ist
eine positive Spannung, die an die Sourcediffusionsschich
ten 32, 33 angelegt ist, gleichzeitig an den Pufferbereich
28 angelegt. In dem LDMOS 451 ist ein Verbindungsdraht 60
mit dem Trägersubstrat 22 verbunden, um eine Spannung, die
den gleichen Pegel wie denjenigen aufweist, der an die
Sourcediffusionsschichten 32, 33 angelegt ist, wie in dem
vierten Ausführungsbeispiel der vorliegenden Erfindung an
zulegen.
Gemäß dem zuvor beschriebenen Ausführungsbeispiel ist
bei dem LDMOS 453 in einem Zustand, in dem eine positive
Spannung über den Sourceelektrodenfilm 40 an die Source
diffusionsschichten 32, 33 angelegt ist und eine Spannung
eines Massepotentialpegels über den Drainelektrodenfilm 42
an die Drainkontaktschicht 35 angelegt ist, eine Gatevor
spannung an den Gateelektrodenfilm 43 angelegt. Demgemäß
fließt ein Strom, der eine Höhe aufweist, die der Gatevor
spannung entspricht, zwischen den Sourcediffusionsschichten
32, 33 und der Drainkontaktschicht 35. In diesem Fall wird,
da die Spannung, die an die Sourcediffusionsschichten 32,
33 angelegt ist, über das Verbindungsverdrahtungsteil 64
und den Pufferbereichselektrodenfilm 44 an den Pufferbe
reich 28 angelegt ist, ein Potentialgradient zwischen dem
Pufferbereich 28 und den Sourcediffusionsschichten 32, 33
verringert, was zu einer Verbesserung einer Spannungsfe
stigkeit wie in dem ersten Ausführungsbeispiel der vorlie
genden Erfindung führt.
Andererseits ist bei dem LDMOS 451 in einem Zustand, in
dem die Spannung eines Massepotentialpegels über den
Sourceelektrodenfilm 40 an die Sourcediffusionsschichten
32, 33 angelegt ist und eine negative Spannung über den
Drainelektrodenfilm 42 an die Drainkontaktschicht 35 ange
legt ist, eine Gatevorspannung an den Gateelektrodenfilm 43
angelegt. Demgemäß fließt ein Strom, der eine Höhe auf
weist, die der Gatevorspannung entspricht, zwischen den
Sourcediffusionsschichten 32, 33 und der Drainkontakt
schicht 35. In diesem Fall ist, da eine Spannung, die einen
Pegel aufweist, der gleich zu dem (Massepotentialpegel) der
Spannung ist, die über den Verbindungsdraht 60 an das Trä
gersubstrat 22 angelegt ist, der Potentialgradient zwischen
dem Trägersubstrat 22 und den Sourcediffusionsschichten 32,
33 verringert, was zu einer Verbesserung einer Spannungs
festigkeit wie in dem vierten Ausführungsbeispiel der vor
liegenden Erfindung führt.
Im übrigen sollte, wenn die positiven und negativen
Energieversorgungsanschlüsse wie zuvor beschrieben verwen
det werden, eine Potentialdifferenz zwischen den Drainelek
trodenfilm 42 und dem Trägersubstrat 22 derart gesteuert
werden, daß sie nicht zweimal größer als eine Energiever
sorgungsspannung ist. Deshalb wird die Spannung, die an das
Trägersubstrat 22 angelegt wird, unter Berücksichtigung
dieses Punkts bestimmt.
Nachstehend erfolgt die Beschreibung eines siebten Aus
führungsbeispiels der vorliegenden Erfindung.
Fig. 18 zeigt N-Kanal-LDMOSs 451a, 453a gemäß dem sieb
ten Ausführungsbeispiel der vorliegenden Erfindung und le
diglich Punkte, die zu den zuvor beschriebenen Ausführungs
beispielen unterschiedlich sind, werden hauptsächlich er
klärt.
In dem siebten Ausführungsbeispiel der vorliegenden Er
findung sind N-Kanal-LDMOSs 451a, 453a auf dem gleichen
SOI-Substrat 21 vorgesehen. Demgemäß kann einer Last Elek
trizität von einem positiven Energieversorgungsanschluß
über den LDMOS 451a zugeführt werden und kann zu dem glei
chen Zeitpunkt einer Last von einem negativen Energiever
sorgungsanschluß über den LDMOS 453a Elektrizität zugeführt
werden.
In den LDMOSs 451a, 453a weisen Teile, die den Drain,
die Source und dergleichen bilden, umgekehrte Leitfähig
keitstypen bezüglich denjenigen in den Fig. 14 und 17
auf. Die Anordnungen der LDMOSs 451a, 453a sind im wesent
lichen die gleichen wie diejenigen der LDMOSs 451 bzw. 453,
ausgenommen der Leitfähigkeitstypen. Genauer gesagt besteht
in den LDMOSs 451a, 453a die Driftschicht 30a aus einer
N⁻-Diffusionsschicht und ist die Doppelmulde 31c ein P-Typ.
Die Sourcediffusionsschicht 33a besteht aus einer N⁺-Diffu
sionsschicht, die Sourcediffusionsschicht 33a besteht aus
einer P⁺-Diffusionsschicht, der tiefe Drainbereich 34a be
steht aus einer N-Mulde und die Drainkontaktschicht 35a be
steht aus einer N⁺-Diffusionsschicht. Die anderen Eigen
schaften sind die gleichen wie diejenigen der LDMOSs 451,
453.
Bei dem LDMOS 451a ist der Verbindungsdraht 60 mit dem
Trägersubstrat 22 verbunden, um eine Spannung anzulegen,
die einen Pegel aufweist, der im wesentlichen der gleiche
wie derjenige an den Sourcediffusionsschichten 32, 33 ist.
Bei dem LDMOS 453a verbindet das Verbindungsverdrahtungs
teil 64 den Sourceelektrodenfilm 40 und den Pufferbereichs
elektrodenfilm 44 wie in dem sechsten Ausführungsbeispiel
der vorliegenden Erfindung.
Gemäß dem siebten Ausführungsbeispiel der vorliegenden
Erfindung ist bei dem LDMOS 451a in einem Zustand, in dem
eine Spannung eines Massepotentialpegels über den Source
elektrodenfilm 40 an die Sourcediffusionsschichten 32a, 33a
angelegt ist und eine positive Spannung über den Drainelek
trodenfilm 42 an die Drainkontaktschicht 35a angelegt ist,
eine Gatevorspannung an den Gateelektrodenfilm 43 angelegt.
In diesem Fall ist, da die Spannung, die den gleichen Pegel
(Massepotentialpegel) wie denjenigen aufweist, der an die
Sourcediffusionsschichten 32a, 33a angelegt ist, über den
Verbindungsdraht 30 an das Trägersubstrat angelegt ist, der
Potentialgradient zwischen dem Trägersubstrat 22 und den
Sourcediffusionsschichten 32a, 33a verringert, was zu einer
Verbesserung der Spannungsfestigkeit führt.
Andererseits ist bei dem LDMOS 453a in einem Zustand,
in dem eine negative Spannung über den Sourceelektrodenfilm
40 an die Sourcediffusionsschichten 32a, 33a angelegt ist
und die Spannung eines Massepotentialpegels über den Drain
elektrodenfilm 42 an die Drainkontaktschicht 35a angelegt
ist, eine Gatevorspannung an den Gateelektrodenfilm 43 an
gelegt. In diesem Fall ist, da die Spannung, die an die
Sourcediffusionsschichten 32a, 33a angelegt ist, über das
Verbindungsverdrahtungsteil 64 und den Pufferbereichselek
trodenfilm 44 gleichzeitig an den Pufferbereich 28 angelegt
ist, der Potentialgradient zwischen dem Pufferbereich 28
und den Sourcediffusionsschichten 32a, 33a verringert, was
zu einer Verbesserung der Spannungsfestigkeit führt.
Nachstehend erfolgt die Beschreibung eines achten Aus
führungsbeispiels der vorliegenden Erfindung.
Fig. 19 zeigt LDMOSs 453, 451a gemäß dem achten Ausfüh
rungsbeispiel der vorliegenden Erfindung, welche auf dem
gleichen SOI-Substrat vorgesehen sind. Die Struktur des
LDMOS 453 ist im wesentlichen die gleiche wie diejenige des
LDMOS 453, der in Fig. 17 gezeigt ist, und die Struktur des
LDMOS 451a ist im wesentlichen die gleiche wie diejenige
des LDMOS 451a, der in Fig. 18 gezeigt ist.
Bei dem LDMOS 453 ist in einem Zustand, in dem eine po
sitive Spannung über den Sourceelektrodenfilm 40 an die
Sourcediffusionsschichten 32, 33 angelegt ist und eine
Spannung eines Massepotentialpegels über den Drainelektro
denfilm 42 an die Drainkontaktschicht 35 angelegt ist, eine
Gatevorspannung an den Gateelektrodenfilm 43 angelegt. In
diesem Fall wird die Spannung, die an die Sourcediffusions
schichten 32, 33 angelegt ist, über das Verbindungsverdrah
tungsteil 64 an den Pufferbereich 28 angelegt, was zu einem
verringerten Potentialgradienten zwischen dem Pufferbereich
28 und den Sourcediffusionsschichten 32, 33 führt.
Andererseits ist bei dem LDMOS 451a eine Gatevorspan
nung in einem Zustand, in dem eine Spannung eines Massepo
tentialpegels über den Sourceelektrodenfilm 40 an die
Sourcediffusionsschichten 32a, 33a angelegt ist und eine
positive Spannung über den Drainelektrodenfilm 42 an die
Drainkontaktschicht 35a angelegt ist, eine Gatevorspannung
an den Gateelektrodenfilm 43 angelegt. Gleichzeitig ist
eine Spannung, die einen Pegel aufweist, der im wesent
lichen der gleiche wie derjenige (Massepotentialpegel) ist,
der an die Sourcediffusionsschichten 32a, 33a angelegt ist,
über den Verbindungsdraht 60 an das Trägersubstrat 22 ange
legt. Als Ergebnis wird ein Potentialgradient zwischen dem
Trägersubstrat 22 und den Sourcediffusionsschichten 32a,
33a verringert. Folglich wird die Spannungsfestigkeit ver
bessert.
Nachstehend erfolgt die Beschreibung eines neunten Aus
führungsbeispiels der vorliegenden Erfindung.
Fig. 20 zeigt LDMOSs 451, 453a gemäß dem neunten Aus
führungsbeispiel der vorliegenden Erfindung, welche auf dem
gleichen SOI-Substrat 21 vorgesehen sind. Die Struktur des
LDMOS 451 ist im wesentlichen die gleiche wie diejenige des
LDMOS 451, der in Fig. 14 gezeigt ist, und die Struktur des
LDMOS 453a ist im wesentlichen die gleiche wie diejenige
des LDMOS 453a, der in Fig. 18 gezeigt ist.
In einem Betriebszustand ist zum Beispiel bei dem LDMOS
451 eine positive Spannung an den Sourceelektrodenfilm 40
angelegt, ist eine Spannung eines Massepotentialpegels an
den Drainelektrodenfilm 42 angelegt und ist eine positive
Spannung über den Verbindungsdraht 60 an das Trägersubstrat
22 angelegt. Andererseits ist bei dem LDMOS 453a die Span
nung eines Massepotentialpegels nicht nur an den Source
elektrodenfilm 40 sondern ebenso an den Pufferbereich 28
angelegt und ist eine positive Spannung an den Drainelek
trodenfilm 42 angelegt. In diesem Ausführungsbeispiel der
vorliegenden Erfindung wird ebenso die Spannungsfestigkeit
verbessert.
Gemäß der vorliegenden Erfindung ist ein von einem Gra
ben umgebener Inselbereich in einem SOI-Substrat vorgese
hen. Der Inselbereich ist weiterhin von einem Pufferbereich
mit einer Pufferbereichskontaktschicht umgeben. In dem In
selbereich ist ein Sourcebereich ringförmig um einen Drain
bereich vorgesehen und Source- und Drainelektroden sind auf
den Source- bzw. den Drainbereichen vorgesehen. Eine ring
förmige Hilfselektrode ist derart mit der Sourceelektrode
ausgebildet, daß sie sich über dem Graben ausdehnt. Demge
mäß kann eine Spannung, die an die Sourceelektrode angelegt
ist, an die Hilfselektrode angelegt werden, so daß eine
Konzentration eines elektrischen Felds zwischen dem Puffer
bereich und der Sourceelektrode abgeschwächt wird.
Claims (21)
1. Halbleitervorrichtung, die aufweist:
ein Trägersubstrat (22);
eine Isolationsschicht (23), die auf dem Trägersubstrat (22) vorgesehen ist;
eine Halbleiterschicht (24), die auf der Isolations schicht (23) vorgesehen ist und einen ersten Element ausbildungsbereich und einen zweiten Elementausbil dungsbereich als einen Inselbereich aufweist, der von einem Grabenbereich (25) derart umgeben ist, daß er von dem ersten Elementausbildungsbereich elektrisch iso liert ist;
einen Pufferbereich (28), der den Inselbereich zum Ver hindern einer elektrischen Interferenz zwischen dem In selbereich und dem ersten Elementausbildungsbereich um gibt;
einen Sourcebereich (32, 33; 32a, 33a; 49, 50) und ei nen Drainbereich (35; 35a; 52), die in dem Inselbereich vorgesehen sind, wobei ein Bereich des Sourcebereichs (32, 33; 32a, 33a; 49, 50) und des Drainbereichs (35; 35a; 52) um den anderen Bereich des Sourcebereichs (32, 33; 32a, 33a; 49, 50) und des Drainbereichs (35; 35a; 52) eine Schleife bildet;
eine Sourceelektrode (40; 56) und eine Drainelektrode (42; 54), die auf dem Sourcebereich (32, 33; 32a, 33a; 49, 50) bzw. dem Drainbereich (35; 35a; 52) vorgesehen sind, wobei eine Elektrode der Sourceelektrode (40; 56) und der Drainelektrode (42; 54) mit dem einen Bereich des Sourcebereichs (32, 33; 32a, 33a; 49, 50) und des Drainbereichs (35; 35a; 52) verbunden ist und sich zwi schen dem Grabenbereich (25) und der anderen Elektrode der Sourceelektrode (40; 56) und der Drainelektrode (42; 54) ausdehnt; und
eine Gateelektrode (43; 57), die über einem Abschnitt des Inselbereichs zwischen dem Sourcebereich (32, 33; 32a, 33a; 49, 50) und dem Drainbereich (35; 35a; 52) vorgesehen ist,
wobei, wenn eine erste Spannung, die eine bestimmte Po larität aufweist, an die eine Elektrode der Sourceelek trode (40; 56) und der Drainelektrode (42; 54) angelegt ist, eine zweite Spannung, die die bestimmte Polarität aufweist, an entweder einen bestimmten Abschnitt des Inselbereichs, den Grabenbereich (25) oder das Träger substrat (22) angelegt ist, wobei sich der bestimmte Abschnitt des Inselbereichs zwischen dem Grabenbereich (25) und der einen Elektrode der Sourceelektrode (40; 56) und der Drainelektrode (42; 54) ausdehnt.
ein Trägersubstrat (22);
eine Isolationsschicht (23), die auf dem Trägersubstrat (22) vorgesehen ist;
eine Halbleiterschicht (24), die auf der Isolations schicht (23) vorgesehen ist und einen ersten Element ausbildungsbereich und einen zweiten Elementausbil dungsbereich als einen Inselbereich aufweist, der von einem Grabenbereich (25) derart umgeben ist, daß er von dem ersten Elementausbildungsbereich elektrisch iso liert ist;
einen Pufferbereich (28), der den Inselbereich zum Ver hindern einer elektrischen Interferenz zwischen dem In selbereich und dem ersten Elementausbildungsbereich um gibt;
einen Sourcebereich (32, 33; 32a, 33a; 49, 50) und ei nen Drainbereich (35; 35a; 52), die in dem Inselbereich vorgesehen sind, wobei ein Bereich des Sourcebereichs (32, 33; 32a, 33a; 49, 50) und des Drainbereichs (35; 35a; 52) um den anderen Bereich des Sourcebereichs (32, 33; 32a, 33a; 49, 50) und des Drainbereichs (35; 35a; 52) eine Schleife bildet;
eine Sourceelektrode (40; 56) und eine Drainelektrode (42; 54), die auf dem Sourcebereich (32, 33; 32a, 33a; 49, 50) bzw. dem Drainbereich (35; 35a; 52) vorgesehen sind, wobei eine Elektrode der Sourceelektrode (40; 56) und der Drainelektrode (42; 54) mit dem einen Bereich des Sourcebereichs (32, 33; 32a, 33a; 49, 50) und des Drainbereichs (35; 35a; 52) verbunden ist und sich zwi schen dem Grabenbereich (25) und der anderen Elektrode der Sourceelektrode (40; 56) und der Drainelektrode (42; 54) ausdehnt; und
eine Gateelektrode (43; 57), die über einem Abschnitt des Inselbereichs zwischen dem Sourcebereich (32, 33; 32a, 33a; 49, 50) und dem Drainbereich (35; 35a; 52) vorgesehen ist,
wobei, wenn eine erste Spannung, die eine bestimmte Po larität aufweist, an die eine Elektrode der Sourceelek trode (40; 56) und der Drainelektrode (42; 54) angelegt ist, eine zweite Spannung, die die bestimmte Polarität aufweist, an entweder einen bestimmten Abschnitt des Inselbereichs, den Grabenbereich (25) oder das Träger substrat (22) angelegt ist, wobei sich der bestimmte Abschnitt des Inselbereichs zwischen dem Grabenbereich (25) und der einen Elektrode der Sourceelektrode (40; 56) und der Drainelektrode (42; 54) ausdehnt.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekenn
zeichnet, daß sie weiterhin eine Hilfselektrode (41;
55), die auf dem bestimmten Abschnitt zwischen dem Gra
benbereich (25) und der einen Elektrode der Sourceelek
trode (40; 56) und der Drainelektrode (42; 54) vorgese
hen ist, zum Aufnehmen der zweiten Spannung aufweist.
3. Halbleitervorrichtung nach Anspruch 2, dadurch gekenn
zeichnet, daß die Hilfselektrode (41; 55) elektrisch
mit der einen Elektrode der Sourceelektrode (40; 56)
und der Drainelektrode (42; 54) verbunden ist.
4. Halbleitervorrichtung nach Anspruch 2, dadurch gekenn
zeichnet, daß sich die Hilfselektrode (41; 55) über dem
Grabenbereich (25) ausdehnt.
5. Halbleitervorrichtung nach Anspruch 2, dadurch gekenn
zeichnet, daß:
der Grabenbereich (25) mindestens an seinem Oberflä chenabschnitt mit einer Grabenbereichshalbleiterschicht (61) gefüllt ist, und
die Hilfselektrode (41; 55) elektrisch mit der Graben bereichshalbleiterschicht (61) verbunden ist.
der Grabenbereich (25) mindestens an seinem Oberflä chenabschnitt mit einer Grabenbereichshalbleiterschicht (61) gefüllt ist, und
die Hilfselektrode (41; 55) elektrisch mit der Graben bereichshalbleiterschicht (61) verbunden ist.
6. Halbleitervorrichtung nach Anspruch 2, dadurch gekenn
zeichnet, daß die Hilfselektrode (41; 55) derart eine
Schleife bildet, daß sie einer Form des Grabenbereichs
(25) entspricht.
7. Halbleitervorrichtung nach Anspruch 1, dadurch gekenn
zeichnet, daß die bestimmte Polarität der ersten Span
nung und der zweiten Spannung positiv ist.
8. Halbleitervorrichtung nach Anspruch 1, dadurch gekenn
zeichnet, daß die erste Spannung und die zweite Span
nung ein Massepegel sind.
9. Halbleitervorrichtung, die aufweist:
ein Halbleitersubstrat, das einen ersten Elementausbil dungsbereich und einen zweiten Elementausbildungsbe reich als einen Inselbereich beinhaltet, der von einem Grabenbereich (25) umgeben ist, wobei der Grabenbereich (25) den Inselbereich elektrisch von dem ersten Ele mentausbildungsbereich isoliert;
einen Pufferbereich (28), der den Grabenbereich (25) zum Verhindern einer elektrischen Interferenz zwischen dem Inselbereich und dem ersten Elementausbildungsbe reich umgibt;
einen Sourcebereich (32, 33; 32a, 33a; 49, 50) und ei nen Drainbereich (35; 35a; 52), die in dem inselbereich vorgesehen sind, wobei ein Bereich des Sourcebereichs (32, 33; 32a, 33a; 49, 50) und des Drainbereichs (35; 35a; 52) derart eine Schleife bildet, daß er konzen trisch um den anderen Bereich des Sourcebereichs (32, 33; 32a, 33a; 49, 50) und des Drainbereichs (35; 35a; 52) vorgesehen ist;
eine Sourceelektrode (40; 56) und eine Drainelektrode (42; 54), die auf dem Sourcebereich (32, 33; 32a, 33a; 49, 50) bzw. dem Drainbereich (35, 35a, 52) vorgesehen sind, wobei eine Elektrode der Sourceelektrode (40; 56) und der Drainelektrode (42; 54) mit dem ersten Bereich des Sourcebereichs (32, 33; 32a, 33a; 49, 50) und des Drainbereichs (35; 35a; 52) verbunden ist und sich nä her an dem Grabenbereich (25) als die andere Elektrode der Sourceelektrode (40; 56) und der Drainelektrode (42; 54) ausdehnt;
eine Gateelektrode (43; 57), die über einem Abschnitt des Inselbereichs zwischen dem sourcebereich (32, 33; 32a, 33a; 49, 50) und dem Drainbereich (35; 35a; 52) vorgesehen ist; und
eine Hilfselektrode (41; 55), die zwischen dem Graben bereich (25) und der einen Elektrode der Sourceelek trode (40; 56) und der Drainelektrode (42; 54) vorgese hen ist,
wobei, wenn eine erste Spannung, die eine bestimmte Po larität aufweist, an die eine Elektrode der Sourceelek trode (40; 56) und der Drainelektrode (42; 54) angelegt ist, eine zweite Spannung, die die bestimmte Polarität aufweist, an die Hilfselektrode (41, 55) angelegt ist.
ein Halbleitersubstrat, das einen ersten Elementausbil dungsbereich und einen zweiten Elementausbildungsbe reich als einen Inselbereich beinhaltet, der von einem Grabenbereich (25) umgeben ist, wobei der Grabenbereich (25) den Inselbereich elektrisch von dem ersten Ele mentausbildungsbereich isoliert;
einen Pufferbereich (28), der den Grabenbereich (25) zum Verhindern einer elektrischen Interferenz zwischen dem Inselbereich und dem ersten Elementausbildungsbe reich umgibt;
einen Sourcebereich (32, 33; 32a, 33a; 49, 50) und ei nen Drainbereich (35; 35a; 52), die in dem inselbereich vorgesehen sind, wobei ein Bereich des Sourcebereichs (32, 33; 32a, 33a; 49, 50) und des Drainbereichs (35; 35a; 52) derart eine Schleife bildet, daß er konzen trisch um den anderen Bereich des Sourcebereichs (32, 33; 32a, 33a; 49, 50) und des Drainbereichs (35; 35a; 52) vorgesehen ist;
eine Sourceelektrode (40; 56) und eine Drainelektrode (42; 54), die auf dem Sourcebereich (32, 33; 32a, 33a; 49, 50) bzw. dem Drainbereich (35, 35a, 52) vorgesehen sind, wobei eine Elektrode der Sourceelektrode (40; 56) und der Drainelektrode (42; 54) mit dem ersten Bereich des Sourcebereichs (32, 33; 32a, 33a; 49, 50) und des Drainbereichs (35; 35a; 52) verbunden ist und sich nä her an dem Grabenbereich (25) als die andere Elektrode der Sourceelektrode (40; 56) und der Drainelektrode (42; 54) ausdehnt;
eine Gateelektrode (43; 57), die über einem Abschnitt des Inselbereichs zwischen dem sourcebereich (32, 33; 32a, 33a; 49, 50) und dem Drainbereich (35; 35a; 52) vorgesehen ist; und
eine Hilfselektrode (41; 55), die zwischen dem Graben bereich (25) und der einen Elektrode der Sourceelek trode (40; 56) und der Drainelektrode (42; 54) vorgese hen ist,
wobei, wenn eine erste Spannung, die eine bestimmte Po larität aufweist, an die eine Elektrode der Sourceelek trode (40; 56) und der Drainelektrode (42; 54) angelegt ist, eine zweite Spannung, die die bestimmte Polarität aufweist, an die Hilfselektrode (41, 55) angelegt ist.
10. Halbleitervorrichtung nach Anspruch 9, dadurch gekenn
zeichnet, daß die Hilfselektrode (41; 55) derart eine
Schleife bildet, daß sie einer Form des Grabenbereichs
(25) entspricht.
11. Halbleitervorrichtung nach Anspruch 9, dadurch gekenn
zeichnet, daß die Hilfselektrode (41, 55) elektrisch
mit der einen Elektrode der Sourceelektrode (40; 56)
und der Drainelektrode (42; 54) verbunden ist.
12. Halbleitervorrichtung nach Anspruch 9, dadurch gekenn
zeichnet, daß die eine Elektrode der Sourceelektrode
(40; 56) und der Drainelektrode (42; 54) derart eine
Schleife bildet, daß sie einer Form des einen Bereichs
des Sourcebereichs (32, 33; 32a, 33a; 49, 50) und des
Drainbereichs (35; 35a; 52) entspricht.
13. Halbleitervorrichtung nach Anspruch 9, dadurch gekenn
zeichnet, daß die Hilfselektrode (41; 55) über dem Gra
benbereich (25) angeordnet ist.
14. Halbleitervorrichtung nach Anspruch 9, dadurch gekenn
zeichnet, daß die Hilfselektrode (41; 55) von der einen
Elektrode der Sourceelektrode (40; 56) und der Drain
elektrode (42; 54) unabhängig ist.
15. Halbleitervorrichtung nach Anspruch 9, dadurch gekenn
zeichnet, daß:
der Grabenbereich (25) mindestens an seinem Oberflä chenabschnitt mit einer Grabenbereichshalbleiterschicht (61) gefüllt ist, und
die Sourceelektrode (40; 56) elektrisch mit der Graben bereichshalbleiterschicht (61) verbunden ist.
der Grabenbereich (25) mindestens an seinem Oberflä chenabschnitt mit einer Grabenbereichshalbleiterschicht (61) gefüllt ist, und
die Sourceelektrode (40; 56) elektrisch mit der Graben bereichshalbleiterschicht (61) verbunden ist.
16. Halbleitervorrichtung nach Anspruch 15, dadurch gekenn
zeichnet, daß die Hilfselektrode (41; 55) elektrisch
mit der einen Elektrode der Sourceelektrode (40; 56)
und der Drainelektrode (42; 54) verbunden ist.
17. Halbleitervorrichtung nach Anspruch 9, dadurch gekenn
zeichnet, daß die ersten und zweiten Spannungen positiv
sind und der Pufferbereich (28) an Masse gelegt ist.
18. Halbleitervorrichtung nach Anspruch 9, dadurch gekenn
zeichnet, daß:
das Halbleitersubstrat beinhaltet:
ein Trägersubstrat (22);
eine Isolationsschicht (23), die auf dem Trägersubstrat (22) vorgesehen ist; und
eine Halbleiterschicht (24), die auf der Isolations schicht (23) vorgesehen ist und den ersten Elementaus bildungsbereich und den zweiten Elementausbildungsbe reich aufweist, und
eine dritte Spannung derart an das Trägersubstrat (22) angelegt ist, daß eine Potentialdifferenz zwischen dem Trägersubstrat (22) und dem einen Bereich des Sourcebe reichs (32, 33; 32a, 33a; 49, 50) und des Drainbereichs (35; 35a; 52) verringert ist.
das Halbleitersubstrat beinhaltet:
ein Trägersubstrat (22);
eine Isolationsschicht (23), die auf dem Trägersubstrat (22) vorgesehen ist; und
eine Halbleiterschicht (24), die auf der Isolations schicht (23) vorgesehen ist und den ersten Elementaus bildungsbereich und den zweiten Elementausbildungsbe reich aufweist, und
eine dritte Spannung derart an das Trägersubstrat (22) angelegt ist, daß eine Potentialdifferenz zwischen dem Trägersubstrat (22) und dem einen Bereich des Sourcebe reichs (32, 33; 32a, 33a; 49, 50) und des Drainbereichs (35; 35a; 52) verringert ist.
19. Halbleitervorrichtung, die aufweist:
ein Trägersubstrat (22);
eine Isolationsschicht (23), die auf dem Trägersubstrat (22) vorgesehen ist;
eine Halbleiterschicht (24), die auf der Isolations schicht (23) vorgesehen ist und einen ersten Inselbe reich und einen zweiten Inselbereich beinhaltet, die derart von einem ersten Grabenbereich (25) bzw. einem zweiten Grabenbereich (25) umgeben sind, daß sie elek trisch voneinander isoliert sind;
ein erstes Halbleiterelement, das in dem ersten Insel bereich vorgesehen ist und beinhaltet:
einen ersten Sourcebereich (32, 33; 32a, 33a; 49, 50) und einen ersten Drainbereich (35; 35a; 52), die in dem ersten Inselbereich vorgesehen sind, wobei ein Bereich des ersten Sourcebereichs (32, 33; 32a, 33a; 49, 50) und des ersten Drainbereichs (35; 35a; 52) um den ande ren Bereich des ersten Sourcebereichs (32, 33; 32a, 33a; 49, 50) und des ersten Drainbereichs (35; 35a; 52) eine Schleife bildet;
eine erste Sourceelektrode (40; 56) und eine erste Drainelektrode (42; 54), die auf dem ersten Sourcebe reich (32, 33; 32a, 33a; 49, 50) bzw. dem ersten Drain bereich (35; 35a; 52) vorgesehen sind; und
eine erste Gateelektrode (43; 57), die über einem Ab schnitt des ersten Inselbereichs zwischen dem ersten Sourcebereich (32, 33; 32a, 33a; 49, 50) und dem ersten Drainbereich (35; 35a; 52) vorgesehen ist; und
eine Trägersubstratverbindungseinrichtung (60), die elektrisch mit dem Trägersubstrat (22) verbunden ist, zum derartigen Anlegen einer Spannung an das Träger substrat (22), daß eine Potentialdifferenz zwischen dem Trägersubstrat (22) und dem einen Bereich des ersten Sourcebereichs (32, 33; 32a, 33a; 49, 50) und des er sten Drainbereichs (35; 35a; 52) klein wird.
ein Trägersubstrat (22);
eine Isolationsschicht (23), die auf dem Trägersubstrat (22) vorgesehen ist;
eine Halbleiterschicht (24), die auf der Isolations schicht (23) vorgesehen ist und einen ersten Inselbe reich und einen zweiten Inselbereich beinhaltet, die derart von einem ersten Grabenbereich (25) bzw. einem zweiten Grabenbereich (25) umgeben sind, daß sie elek trisch voneinander isoliert sind;
ein erstes Halbleiterelement, das in dem ersten Insel bereich vorgesehen ist und beinhaltet:
einen ersten Sourcebereich (32, 33; 32a, 33a; 49, 50) und einen ersten Drainbereich (35; 35a; 52), die in dem ersten Inselbereich vorgesehen sind, wobei ein Bereich des ersten Sourcebereichs (32, 33; 32a, 33a; 49, 50) und des ersten Drainbereichs (35; 35a; 52) um den ande ren Bereich des ersten Sourcebereichs (32, 33; 32a, 33a; 49, 50) und des ersten Drainbereichs (35; 35a; 52) eine Schleife bildet;
eine erste Sourceelektrode (40; 56) und eine erste Drainelektrode (42; 54), die auf dem ersten Sourcebe reich (32, 33; 32a, 33a; 49, 50) bzw. dem ersten Drain bereich (35; 35a; 52) vorgesehen sind; und
eine erste Gateelektrode (43; 57), die über einem Ab schnitt des ersten Inselbereichs zwischen dem ersten Sourcebereich (32, 33; 32a, 33a; 49, 50) und dem ersten Drainbereich (35; 35a; 52) vorgesehen ist; und
eine Trägersubstratverbindungseinrichtung (60), die elektrisch mit dem Trägersubstrat (22) verbunden ist, zum derartigen Anlegen einer Spannung an das Träger substrat (22), daß eine Potentialdifferenz zwischen dem Trägersubstrat (22) und dem einen Bereich des ersten Sourcebereichs (32, 33; 32a, 33a; 49, 50) und des er sten Drainbereichs (35; 35a; 52) klein wird.
20. Halbleitervorrichtung nach Anspruch 19, dadurch gekenn
zeichnet, daß sie weiterhin aufweist:
ein zweites Halbleiterelement, das in dem zweiten In selbereich vorgesehen ist und beinhaltet:
einen zweiten Sourcebereich (32, 33; 32a, 33a; 49, 50) und einen zweiten Drainbereich (35; 35a; 52), die in dem zweiten Inselbereich vorgesehen sind, wobei ein Be reich des zweiten Sourcebereichs (32, 33; 32a, 33a; 49, 50) und des zweiten Drainbereichs (35; 35a; 52) um den anderen Bereich des zweiten Sourcebereichs (32, 33; 32a, 33a; 49, 50) und des zweiten Drainbereichs (35, 35a, 52) Schleife bildet;
eine zweite Sourceelektrode (40; 56) und eine zweite Drainelektrode (42, 54), die auf dem zweiten Sourcebe reich (32, 33; 32a, 33a; 49, 50) bzw. dem zweiten Drainbereich (35; 35a; 52) vorgesehen sind; und
eine zweite Gateelektrode (43; 57), die über einem Ab schnitt des zweiten Inselbereichs zwischen dem zweiten Sourcebereich (32, 33; 32a, 33a; 49, 50) und dem zwei ten Drainbereich (35; 35a; 52) vorgesehen ist;
einen Pufferbereich (28), der den zweiten Inselbereich zum Verhindern einer elektrischen Interferenz zwischen dem in dem ersten Inselbereich vorgesehenen ersten Halbleiterelement und dem in dem zweiten Inselbereich vorgesehenen zweiten Halbleiterelement umgibt; und
eine Pufferbereichsverbindungseinrichtung (44), die elektrisch mit dem Pufferbereich (28) verbunden ist, zum derartigen Anlegen einer Spannung an den Pufferbe reich (28), daß eine Potentialdifferenz zwischen dem Pufferbereich (28) und dem einen Bereich des zweiten Sourcebereichs (32, 33; 32a, 33a; 49, 50) und des zwei ten Drainbereichs (35; 35a; 52) klein wird.
ein zweites Halbleiterelement, das in dem zweiten In selbereich vorgesehen ist und beinhaltet:
einen zweiten Sourcebereich (32, 33; 32a, 33a; 49, 50) und einen zweiten Drainbereich (35; 35a; 52), die in dem zweiten Inselbereich vorgesehen sind, wobei ein Be reich des zweiten Sourcebereichs (32, 33; 32a, 33a; 49, 50) und des zweiten Drainbereichs (35; 35a; 52) um den anderen Bereich des zweiten Sourcebereichs (32, 33; 32a, 33a; 49, 50) und des zweiten Drainbereichs (35, 35a, 52) Schleife bildet;
eine zweite Sourceelektrode (40; 56) und eine zweite Drainelektrode (42, 54), die auf dem zweiten Sourcebe reich (32, 33; 32a, 33a; 49, 50) bzw. dem zweiten Drainbereich (35; 35a; 52) vorgesehen sind; und
eine zweite Gateelektrode (43; 57), die über einem Ab schnitt des zweiten Inselbereichs zwischen dem zweiten Sourcebereich (32, 33; 32a, 33a; 49, 50) und dem zwei ten Drainbereich (35; 35a; 52) vorgesehen ist;
einen Pufferbereich (28), der den zweiten Inselbereich zum Verhindern einer elektrischen Interferenz zwischen dem in dem ersten Inselbereich vorgesehenen ersten Halbleiterelement und dem in dem zweiten Inselbereich vorgesehenen zweiten Halbleiterelement umgibt; und
eine Pufferbereichsverbindungseinrichtung (44), die elektrisch mit dem Pufferbereich (28) verbunden ist, zum derartigen Anlegen einer Spannung an den Pufferbe reich (28), daß eine Potentialdifferenz zwischen dem Pufferbereich (28) und dem einen Bereich des zweiten Sourcebereichs (32, 33; 32a, 33a; 49, 50) und des zwei ten Drainbereichs (35; 35a; 52) klein wird.
21. Halbleitervorrichtung nach Anspruch 20, dadurch gekenn
zeichnet, daß ein Element des ersten Halbleiterelements
und des zweiten Halbleiterelements ein P-Kanal-MOSFET
ist und das andere Element des ersten Halbleiterele
ments und des zweiten Halbleiterelements ein N-Kanal-
MOSFET ist.
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