JPH1197689A - 半導体装置 - Google Patents

半導体装置

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JPH1197689A
JPH1197689A JP9269202A JP26920297A JPH1197689A JP H1197689 A JPH1197689 A JP H1197689A JP 9269202 A JP9269202 A JP 9269202A JP 26920297 A JP26920297 A JP 26920297A JP H1197689 A JPH1197689 A JP H1197689A
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conductivity type
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仁 二宮
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Abstract

(57)【要約】 【課題】 溝内にゲート電極を埋め込んだ半導体装置に
おいて、溝の終端部で発生するドレイン−ソース間耐圧
の低下を防止する。 【解決手段】 N型半導体基板上にエピタキシャル成長
させたN-電界緩和領域と、この電界緩和領域の表面か
ら所定の深さに形成されたP型ボディ領域と、P型ボデ
ィ領域の表面から選択的に形成されたN+ソース領域
と、N+ソース領域の表面から前記基板の方向に掘ら
れ、前記N+ソース領域と前記P型ボディ領域を貫通
し、前記N-電界緩和領域に達する溝と、前記溝に溝の
内壁面の絶縁膜を介して設けられたゲート電極とによっ
てMOSFETが構成されている。前記溝は表面にメッ
シュ状に配置され、各溝の終端部同士は、新たな溝80
1によって互いに接続され、終端部の特異構造(尖り)
をなくすことにより、終端部への電界集中を無くして、
ドレイン−ソース間耐圧及びゲート絶縁膜の絶縁性を向
上させている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、比較的高電圧かつ
大電流を制御するパワーMOSFETやIGBT等の半
導体装置に関し、特に基板上に掘られた溝の側壁に沿っ
た縦方向にチャネルが形成される絶縁ゲート型の半導体
装置に関する。
【0002】
【従来の技術】現在、パワーMOSFET、IGBT等
の比較的高電圧かつ大電流を制御するパワーデバイス
は、半導体基板上に主にエピタキシャル成長等で形成さ
れた電界緩和領域、ベース領域(又はボディ領域)と呼
ばれる電界緩和領域と反対の導電型の拡散層、ソース領
域と呼ばれる電界緩和領域と同一の導電型の拡散層から
なる二重拡散型が一般的である。
【0003】図1は、このような構造のパワーMOSF
ETを示したものであり、半導体基板101上に形成さ
れた電界緩和領域102、ベース領域と呼ばれる電界緩
和領域102と反対の導電型の拡散層103、ソース領
域と呼ばれる電界緩和領域102と同一の導電型の拡散
層104、ゲート酸化膜105、ゲート電極106、層
間絶縁膜107及びソース電極108によって構成さ
れ、一般的にプレーナー型と呼ばれている。このプレー
ナー型のようにトランジスタオン時のチャネルが基板表
面の横方向に形成される構造では、集積度を上げるため
にゲート電極106の幅を縮めるには限界があり、高集
積化が不可能であった。
【0004】図2は、上記の欠点を解決するMOSFE
Tの構造を示しており、半導体基板201上に主にエピ
タキシャル成長等で形成された電界緩和領域202、ベ
ース領域(又はボディ領域)と呼ばれる電界緩和領域2
02と反対の導電型の拡散層203、ソース領域と呼ば
れる電界緩和領域と同一の導電型の拡散層204からな
る二重拡散型で、ソース領域204、ベース領域203
を貫通し、電界緩和領域に202に至る溝を形成し、溝
の内側には、ゲート酸化膜205を介したゲート電極2
06が埋め込まれている。
【0005】このような構造にすれば、トランジスタオ
ン時のチャネル領域が溝の側壁に沿って基板表面の縦方
向に形成されるため、ゲート電極206の幅を縮めても
チャネル長を確保することができるので、高集積化が可
能である。この構造を一般にトレンチ型と呼んでいる。
【0006】このように、トレンチ型ではプレーナー型
と比較して高集積化が可能であるが、電界緩和領域20
2、ベース領域203の各拡散層の不純物を等しくして
比較した場合、ドレイン−ソース間耐圧がプレーナー型
と比較して低下するという欠点がある。この原因として
は、トランジスタオフ時にドレイン−ソース間にバイア
スした場合、溝底部に電界が集中してしまうことがあげ
られる。
【0007】特開平6−21468号公報では、このド
レイン−ソース間耐圧の低下を解決するために、図3の
ような構成を提案している。すなわち、ベース領域30
3を溝の底部より深く形成し、溝底部から拡散領域30
9を形成して、NPN(またはPNP)の構造を形成
し、縦型のMOSFETを構成している。この構造で
は、ベース領域303は溝より深いため、溝底部の電界
を緩和することができ、溝底部に電界が集中することが
なく、ドレイン−ソース間耐圧がプレーナー型と比較し
て低下するという欠点を解消することができる。
【0008】
【発明が解決しようとする課題】このトレンチ型の半導
体素子においては、図7に示すように、ゲート電極を埋
め込む溝701を、例えばメッシュ状に形成することに
よって実質的にチャネルの幅を広くして大電流容量化を
図っているが、素子部の最外周にある個々のトランジス
タの溝の終端部は、櫛状に終端されており、かつ、各終
端部には図4に示すような「尖り」が生じている。この
「尖り」部分には特異的に電界が集中してしまうという
問題(図5参照)があるので、このトレンチ型の半導体
素子を構成する場合、図6に示されているように、溝6
01の終端においてベース領域と同一の導電型で、溝6
01より深い拡散領域602を設ける必要がある。
【0009】しかしながら、溝601の終端において、
ベース領域と同一の導電型で溝より深い拡散領域602
を形成した場合であっても、溝601の終端のゲート絶
縁膜はこの部分で最も半導体基板側に突出した形状とな
り、ゲート絶縁膜の破壊耐量が素子部よりも劣化する。
そのため、ゲート絶縁膜厚の等しいプレーナー型の絶縁
ゲート型半導体装置と比較して、酸化膜の絶縁耐量が低
下するという欠点があった。
【0010】本発明の目的は、溝内にゲート電極を埋め
込んだ半導体装置において、この溝の終端部において発
生する電界集中によるドレイン−ソース間耐圧の低下を
防止する手段を提供することにある。
【0011】
【課題を解決するための手段】本発明は、前記溝終端部
の特異構造をなくし、トランジスタ素子部の溝と同様な
構造とすることにより、ゲート絶縁膜の絶縁性の向上を
図るものである。具体的には、図8に示すように、最外
周の各トランジスタの溝の終端部同士を新たな溝801
により接続し、終端部の特異構造をなくすことにより、
図6に示されているような、溝よりも深い拡散領域を形
成することなく、ドレイン−ソース間耐圧を向上させ、
かつ、ゲート絶縁膜の絶縁性を向上させている。
【0012】
【発明の実施の形態】図9は、本発明の第1の実施の形
態を示す断面図である。図9において、第1導電型を持
つ半導体基板901の裏面にはドレイン電極(図示せ
ず)が設けられており、基板901の上部には、第1導
電型を持つ電界緩和領域902と、第1導電型と反対の
第2導電型を有するベース領域903が形成されてい
る。半導体装置の表面、ベース領域903内には、第1
導電型のソース領域904が形成され、また、表面から
ソース領域904及びベース領域903を基板の裏面方
向に貫通し、電界緩和領域902に達する溝が形成され
ており、溝内部はMOSトランジスタのゲート電極90
6となる物質で充填されており、ゲート電極906と溝
内の壁面及び底面は酸化シリコンなどの絶縁物905で
絶縁されている。
【0013】半導体素子のトランジスタ素子の最外周部
における溝は、個々のセルトランジスタの溝の終端部同
士を接続する溝に充填されたゲート電極材909によっ
て接続されている。半導体基板表面のソース領域904
は金属などを材料としたソース電極908に接続されて
おり、ソース電極908はベース領域903は同電位に
なっている。ソース電極908とゲート電極906は層
間絶縁膜907により互いに絶縁されている。以上の構
成で、ゲート、ソース、ドレインの各電極を備えたMO
Sトランジスタを構成している。
【0014】次に、本発明の第1の実施の形態の動作に
ついて、図面を参照して説明する。図9に示すMOSト
ランジスタのドレイン−ソース電極間に電圧を印加した
場合、ゲート−ソース電極間の電位差がMOSトランジ
スタのしきい値電圧を超えれば、このMOSトランジス
タはオン状態となる。また、ドレイン−ソース電極間に
電圧を印加した場合、ゲート−ソース電極間の電位差が
零(同電位)であれば、このMOSトランジスタはオフ
状態である。
【0015】ドレイン−ソース電極間に印加された電圧
は、電界緩和領域902とベース領域903のPN接合
により負担される。すなわち、PN接合から主に電界緩
和領域902方向に空乏層が拡がっていき、空乏化され
た距離により電圧を分担している。溝の終端部はセルト
ランジスタと同様の構造であり、図5、図7において示
されているような終端部で電界集中を起こす点(×印で
示されている点)は存在せず、よって、深い拡散領域を
用いることなくMOSトランジスタのドレイン−ソース
間耐圧を向上することができる。
【0016】また、ドレイン−ソース電極を同電位に
し、ゲート−ソース電極間に電圧を印加した場合、ゲー
ト絶縁膜905が熱酸化膜である場合は、8MV/cm
以上の電界により絶縁破壊する。従来構造では、図5、
図7で示すように終端部に電界が集中することにより、
溝の終端部が最も絶縁破壊しやすいが、本発明による構
造では、電界が集中しやすい部分が無いため、MOSト
ランジスタのゲート−ソース間の絶縁耐量も向上する。
【0017】図10は、ドレイン−ソース間耐圧30V
が必要なNチャネルエンハンスメント型パワーMOSF
ETに対し本発明を適用した場合の製造工程を示したも
のである。
【0018】まず、ヒ素を不純物としてドープした抵抗
率0.001〜0.006ΩcmのN型基板1001に
抵抗率0.3〜0.6ΩcmのN型エピタキシャル層を
5〜10μmの厚さに成長させる。このN型エピタキシ
ャル層は電界緩和領域1002となる(図10
(A))。
【0019】次に、フォトリソグラフィー技術により、
深さ1.0〜2.0μm、幅0.5〜1.5μmの溝を
ゲート電極を設ける部分に選択的に形成する。この時、
溝の各終端部はそれぞれ最外周の溝1009で接続し、
前記の「尖り」の構造をなくす。次に、これらの溝の内
壁に500Åの熱酸化膜を形成する。この500Åの熱
酸化膜はMOSトランジスタのゲート絶縁膜1005と
なる。次に、多結晶シリコンを厚さ8000Åに形成
し、熱拡散によりリンを多結晶シリコン内に拡散し、N
型の多結晶シリコンを形成する。次に、異方性エッチン
グをすることにより、前記溝内にのみN型の多結晶シリ
コンを残し、半導体基板表面のN型の多結晶シリコンは
除去する。前記溝内に残ったN型の多結晶シリコンは、
MOSトランジスタのゲート電極1006となる(図1
0(B))。
【0020】次に半導体基板の表面(電界緩和領域10
02の表面)にボロンをイオン注入し、熱処理をするこ
とにより、ベース領域1003の拡散層を電界緩和領域
の上部に接合の深さ1.0〜1.9μmに形成する。次
にフォトリソグラフィー技術により選択的にBF2をイ
オン注入し、熱処理をすることにより、バックゲートコ
ンタクト領域1010の拡散層をベース領域内に接合の
深さ1.0〜1.9μmで形成する。更にフォトリソグ
ラフィー技術により選択的にヒ素をイオン注入し、熱処
理することによりソース領域1004の拡散層をベース
領域1003内に接合の深さ0.3〜0.6μmで形成
する。(図10(C))。
【0021】次にPSGを厚さ6000〜10000Å
に成長させ、フォトリソグラフィーにより選択的に異方
性エッチングで除去し、半導体基板のバックゲートコン
タクト領域1010、ソース領域1004の表面を露出
させる。残ったPSG膜は、ゲート電極とソース電極と
の層間絶縁膜1007となる(図10(D))。
【0022】次にソース電極1008となるアルミを厚
さ3.0〜5.0μmにスパッタし、フォトリソグラフ
ィー技術により選択的に異方性エッチングで除去し、ソ
ース電極とゲート電極を形成する(図9)。
【0023】このようにして作成されたパワーMOSF
ETのゲート−ソース間を短絡したトランジスタオフ状
態でドレイン−ソース間に電圧を印加すると、ベース領
域903と電界緩和領域902間のPN接合に電圧がか
かり、主に電界緩和領域902へ空乏層が延びて電圧を
分担している。本発明の実施例によるパワーMOSFE
Tは、従来技術によるパワーMOSFETのような溝終
端における「尖り」が無く、セルトランジスタ素子外周
部における電界集中が発生しない。また、ゲート−ソー
ス間に電圧を印加した場合、ゲート酸化膜に電圧がかか
るが、従来技術によるパワーMOSFETのような溝終
端における「尖り」が無く、セルトランジスタ素子外周
部における電界集中が発生しない。
【0024】図11は、本発明の第2の実施の形態を示
す断面図である。図11において、第1導電型を持つ半
導体基板1101の裏面にはドレイン電極(図示せず)
が設けられており、基板1101の上部には、第1導電
型を持つ電界緩和領域1102と、第1導電型と反対の
第2導電型を有するベース領域1103が形成されてい
る。半導体装置の表面、ベース領域1103内には、第
1導電型のソース領域1104が形成され、また、表面
からソース領域1104及びベース領域1103を基板
の裏面方向に貫通し、電界緩和領域1102に達する溝
が形成されており、溝内部はMOSトランジスタのゲー
ト電極1106となる物質で充填されており、ゲート電
極1106と溝内の壁面及び底面は酸化シリコンなどの
絶縁物1105で絶縁されている。溝の内壁は、溝内の
ゲート絶縁膜形成前に1000℃以上の高温の酸化によ
って平滑化されている。
【0025】トランジスタ素子の最外周部における溝
は、個々のセルトランジスタの溝の終端部同士を接続す
る溝1109に充填されたゲート電極材によって接続さ
れている。半導体基板表面のソース領域1104は金属
などを材料としたソース電極1108に接続されてお
り、ソース電極1108はベース領域1103と同電位
になっている。ソース電極1108とゲート電極110
6は層間絶縁膜1107により互いに絶縁されている。
以上の構成で、ゲート、ソース、ドレインの各電極を備
えたMOSトランジスタを構成している。
【0026】次に、本発明の第2の実施の形態の動作に
ついて、図面を参照して説明する。図11に示すMOS
トランジスタのドレイン−ソース電極間に電圧を印加し
た場合、ゲート−ソース電極間の電位差がMOSトラン
ジスタのしきい値電圧を超えれば、このMOSトランジ
スタはオン状態となる。また、ドレイン−ソース電極間
に電圧を印加した場合、ゲート−ソース電極間の電位差
が零(同電位)であれば、このMOSトランジスタはオ
フ状態である。
【0027】ドレイン−ソース電極間に印加された電圧
は、電界緩和領域1102とベース領域1103のPN
接合により負担される。すなわち、PN接合から主に電
界緩和領域1102方向に空乏層が拡がっていき、空乏
化された距離により電圧を分担している。溝の終端部は
セルトランジスタと同様の構造であり、図5、図7にお
いて示されているような終端部で電界集中を起こす点
(×印で示されている点)は存在せず、よって、深い拡
散領域を用いることなくMOSトランジスタのドレイン
−ソース間耐圧を向上することができる。
【0028】また、ドレイン−ソース電極を同電位に
し、ゲート−ソース電極間に電圧を印加した場合、ゲー
ト絶縁膜1105が熱酸化膜である場合は、8MV/c
m以上の電界により絶縁破壊する。従来構造では、図
5、図7で示すように終端部に電界が集中することによ
り、溝の終端部が最も絶縁破壊しやすいが、本発明によ
る構造では、電界が集中しやすい部分が無く、さらにゲ
ート絶縁膜1105の形成前に熱酸化により溝内部を平
滑化しているので、MOSトランジスタのゲート−ソー
ス間の絶縁耐量はさらに向上する。
【0029】実験結果では、プレーナー型MOSFET
で500Åのゲート酸化膜を形成するのと同条件でトレ
ンチ型MOSFETの溝内にゲート酸化膜を形成した場
合、溝内に突起のような特異点があるとプレーナー型M
OSFETに比較してゲート酸化膜の絶縁耐量が約30
%〜50%低下する。本発明による構造では特異点がな
いので、ゲート酸化膜の絶縁耐量はプレーナー型MOS
FETとほぼ同等である。
【0030】図12は、ドレイン−ソース間耐圧30V
が必要なNチャネルエンハンスメント型パワーMOSF
ETに対し本発明を適用した場合の製造工程を示したも
のである。
【0031】まず、ヒ素を不純物としてドープした抵抗
率0.001〜0.006ΩcmのN型半導体基板12
01に抵抗率0.3〜1.0ΩcmのN型エピタキシャ
ル層を5〜10μmの厚さに成長させる。このN型エピ
タキシャル層は電界緩和領域1202となる(図12
(A))。
【0032】次に、フォトリソグラフィー技術により、
溝を深さ1.1〜1.9μm、幅0.5〜1.5μmで
形成する。この時、溝の各終端部はそれぞれ最外周の溝
1209により接続される。次に、1000℃以上の高
温で酸化を行い、溝の内壁を平滑化した後、酸化によっ
て形成された熱酸化膜を除去する。次に500Åの熱酸
化膜を形成する。この500Åの熱酸化膜はMOSトラ
ンジスタのゲート絶縁膜1205となる。次に、多結晶
シリコンを厚さ8000〜12000Åに成長させ、熱
拡散によりリンを多結晶シリコン内に拡散し、N型の多
結晶シリコンを形成する。次に、異方性エッチングをす
ることにより、前記溝内にのみN型の多結晶シリコンを
残し、半導体基板表面のN型の多結晶シリコンは除去す
る。前記溝内に残ったN型の多結晶シリコンは、MOS
トランジスタのゲート電極1206となる(図12
(B))。
【0033】次に半導体基板の表面(電界緩和領域12
02の表面)にボロンをイオン注入し、熱処理をするこ
とにより、ベース領域1203の拡散層を電界緩和領域
の上部に接合の深さ1.1〜1.9μmに形成する。次
にフォトリソグラフィー技術により選択的にBF2をイ
オン注入し、熱処理をすることにより、バックゲートコ
ンタクト領域1210の拡散層をベース領域1203内
に接合の深さ1.0〜1.9μmで形成する。更にフォ
トリソグラフィー技術により選択的にヒ素をイオン注入
し、熱処理することによりソース領域1204の拡散層
をベース領域1203内に接合の深さ0.3〜0.6μ
mで形成する。(図10(C))。
【0034】次に、CVDによりPSGを厚さ6000
〜10000Åに成長させ、フォトリソグラフィー技術
により選択的に異方性エッチングで除去し、半導体基板
のバックゲートコンタクト領域1210、ソース領域1
204の表面を露出させる。残ったPSG膜は、ゲート
電極とソース電極との層間絶縁膜1207となる(図1
2(D))。
【0035】次にソース電極1208となるアルミを厚
さ3.0〜5.0μmにスパッタし、フォトリソグラフ
ィー技術により選択的にRIEを用いた異方性エッチン
グで除去し、ソース電極とゲート電極に分離成する(図
11)。
【0036】このようにして作成されたパワーMOSF
ETのゲート−ソース間を短絡したトランジスタオフ状
態でドレイン−ソース間に電圧を印加した場合、ゲート
酸化膜に電圧がかかるが、従来技術によるパワーMOS
FETのような溝終端における「尖り」が無く、さらに
溝内の高温酸化による平滑化のため、セルトランジスタ
素子外周部の溝終端のゲート酸化膜中における電界集中
が発生しないため、MOSトランジスタのゲート酸化膜
破壊電圧は上昇する。
【0037】
【発明の効果】本発明は、素子最外周の溝終端を溝によ
り接続し、溝終端部の特異構造をなくしているので、溝
よりも深い拡散領域を形成することなく、ドレイン−ソ
ース間耐圧を向上させ、かつ、ゲート絶縁膜の絶縁性を
向上させることができる。
【0038】
【図面の簡単な説明】
【図1】従来のプレーナー型の二重拡散MOSFETの
断面図である。
【図2】従来のトレンチ型の二重拡散MOSFETの断
面図である。
【図3】従来のトレンチ型の二重拡散MOSFETの断
面図である。
【図4】従来のトレンチ型の二重拡散MOSFETの素
子最外周の溝終端形状を示す平面図である。
【図5】従来のトレンチ型の二重拡散MOSFETの素
子最外周の溝終端形状を示す断面図である。
【図6】従来のトレンチ型の二重拡散MOSFETの素
子最外周に深いウェルを設けた溝終端形状を示す断面図
である。
【図7】従来のトレンチ型の二重拡散MOSFETの素
子最外周の溝終端形状を示す平面図である。
【図8】本発明のトレンチ型の二重拡散MOSFETの
素子最外周の溝終端形状を示す平面図である。
【図9】本発明のトレンチ型の二重拡散MOSFETの
素子最外周の溝終端形状の第1の実施の形態を示す断面
図である。
【図10】本発明の第1の実施の形態の工程を示す断面
図である。
【図11】本発明のトレンチ型の二重拡散MOSFET
の素子最外周の溝終端形状の第2の実施の形態を示す断
面図である。
【図12】本発明の第2の実施の形態の工程を示す断面
図である。
【符号の説明】
101、201、301、901、1001、110
1、1201 半導体基板 102、202、302、902、1002、110
2、1202 電界緩和領域 103、203、303、502、902、1002、
1102、1202ベース領域 104、204、304、904、1004、110
4、1204 ソース領域 105、205、305、905、1005、110
5、1205 ゲート酸化膜 106、206、306、906、1006、110
6、1206 ゲート電極 107、207、307、907、1007、110
7、1207 層間絶縁膜 108、208、308、908、1008、110
8、1208 ソース電極 309 拡散領域 401、401、501 溝(ゲート電極) 602 深い拡散領域(ウェル) 701 溝 801 最外周溝 909、1009、1109、1209 最外周溝
(ゲート電極材で充填) 910、1010、1110、1210 バックゲー
トコンタクト領域

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 第1導電型を持つ半導体基板上に第1導
    電型の電界緩和領域を備え、前記電界緩和領域の表面か
    ら所定の深さに形成された第2導電型のボディ領域と、
    前記ボディ領域の表面から選択的に形成された第1導電
    型のソース領域と、前記ソース領域の表面から前記基板
    の方向に掘られ、前記ソース領域と前記ボディ領域を貫
    通し、前記電界緩和領域に達する溝と、前記溝内部に、
    溝の内壁面に形成された絶縁膜を介して設けられたゲー
    ト電極とを具備する絶縁ゲート型の半導体装置におい
    て、前記溝は、溝終端部が互いに連結されることにより
    尖端部を有さない溝構造となっていることを特徴とする
    半導体装置。
  2. 【請求項2】 前記第1導電型はN型であり、前記第2
    導電型はP型であることを特徴とする請求項1記載の半
    導体装置。
  3. 【請求項3】 前記第1導電型はP型であり、前記第2
    導電型はN型であることを特徴とする請求項1記載の半
    導体装置。
  4. 【請求項4】 前記溝は、前記ソース領域を含む表面に
    複数本掘られており、かつ各溝の終端部は、最外周に配
    置された溝によって互いに接続されていることを特徴と
    する請求項1記載の半導体装置。
  5. 【請求項5】 前記溝は、前記ソース領域を含む表面に
    メッシュ状に掘られており、かつ各溝の終端部は、最外
    周に配置された溝によって互いに接続されていることを
    特徴とする請求項1記載の半導体装置。
  6. 【請求項6】 前記溝の内壁面及び底面には、酸化によ
    る平滑化処理が施されていることを特徴とする請求項1
    記載の半導体装置。
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