JP2002026324A - 改良された低電圧パワーｍｏｓｆｅｔ素子およびその製造処理 - Google Patents

改良された低電圧パワーｍｏｓｆｅｔ素子およびその製造処理

Info

Publication number
JP2002026324A
JP2002026324A JP2001105673A JP2001105673A JP2002026324A JP 2002026324 A JP2002026324 A JP 2002026324A JP 2001105673 A JP2001105673 A JP 2001105673A JP 2001105673 A JP2001105673 A JP 2001105673A JP 2002026324 A JP2002026324 A JP 2002026324A
Authority
JP
Japan
Prior art keywords
trench
depth
conductivity type
wafer
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001105673A
Other languages
English (en)
Other versions
JP3699907B2 (ja
Inventor
Naresh Thapar
ナレシュ・タパー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Americas Corp
Original Assignee
Infineon Technologies Americas Corp
International Rectifier Corp USA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Americas Corp, International Rectifier Corp USA filed Critical Infineon Technologies Americas Corp
Publication of JP2002026324A publication Critical patent/JP2002026324A/ja
Application granted granted Critical
Publication of JP3699907B2 publication Critical patent/JP3699907B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Abstract

(57)【要約】 （修正有） 【課題】 ＲＤＳＯＮおよびゲート容量が小さく、か
つ、ゲート絶縁耐圧が大きいトレンチ型パワーＭＯＳＦ
ＥＴ素子を提供する。 【解決手段】 本発明の素子は、その側壁に沿った薄い
垂直ゲート酸化物と丸みをおびたトレンチ底部の厚い酸
化物とを有する。まず、トレンチ壁が窒化物で覆われ、
厚い底部酸化物の成長が可能になる。その後、窒化物が
除去され、薄い酸化物が側壁に再成長する。または、酸
化物成長ステップの間、酸化物が、トレンチ壁よりもト
レンチ底部で早く、かつ、薄く成長できるように、トレ
ンチ底部がアモルファス化され、トレンチ壁が単結晶シ
リコンとして残される。約０．７ミクロンの短いチャネ
ルが未損傷のシリコンに沿うように、ソース拡散部が注
入損傷深さよりも深く作られる。また、かなり少量ドー
プの拡散部がトレンチの底部周囲に形成でき、固有の接
合電圧により常に空乏化される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、パワーＭＯＳＦＥ
Ｔ素子およびその製造方法に関し、より詳細には、Ｒ
ＤＳＯＮおよびゲート容量が小さく、かつ、ゲート絶縁
耐圧が大きいパワーＭＯＳＦＥＴ素子に関する。
【０００２】
【従来の技術】現在のトレンチ型パワーＭＯＳＦＥＴ素
子において、垂直ゲート酸化物は、トレンチの垂直壁内
とトレンチ底部とに同時に形成される。ＲＤＳＯＮを小
さくするために、垂直酸化物は比較的薄いほうがよい。
しかし、ゲート−ドレイン容量は、トレンチ底部のゲー
ト酸化物の厚さによって決まり、ゲート絶縁耐圧ＶＧＳ
ＭＡＸは、トレンチ底部の角における酸化物の曲がりに
よって限定される。従って、小さいＲＤＳＯＮを実現す
るための薄い垂直ゲート酸化物に対する要望は、Ｖ
ＧＳＭＡＸを改良し、かつ、小さいゲート−ドレイン容
量を実現するトレンチ底部の厚い酸化物の必要性と矛盾
する。これらの同時に満たしえない条件を調和させるこ
とが望まれる。
【０００３】現在のトレンチ型パワーＭＯＳＦＥＴにお
いて、従来のチャネルおよびソース拡散層の形成による
さらなる課題が存在する。従って、これらの領域は、大
抵、次に拡散を伴う注入によって形成される。注入は、
処理の変化に依存する特定深さの表面損傷を引き起こす
ことが知られている。それ故、ソースがトレンチ壁に交
わる点からチャネル拡散層の底部までの縦型チャネル
は、初期の注入によって引き起こされる損傷を受けたシ
リコンを含む。従って、これは、閾値電圧を増大させ、
チャネル抵抗を増大させる。素子の伝導チャネルにおけ
る注入損傷の影響を避けることが望まれる。
【０００４】構造の本来のミラー容量が素子のゲート電
荷ＱＧを増大させ、従って、スイッチング損失を増大さ
せるという点で、現在のパワーＭＯＳＦＥＴにおいてさ
らなる課題が存在する。スイッチング損失を減ずるため
に、ミラー容量を減ずることが望まれる。
【０００５】
【発明の概要】本発明の第１の側面によると、トレンチ
底部の厚いゲート酸化物の作製、および、トレンチの垂
直壁に沿った十分に薄いゲート酸化物の作製につながる
新規の構造と処理が提供される。従って、トレンチは、
まず、ソース拡散層およびチャネル拡散層を通して従来
の方法でエッチされ、トレンチの壁および底部が、その
上に堆積された窒化シリコンコーティングを有する。熱
的に成長したパッド酸化物は、その窒化シリコンを堆積
する前に形成されてもよい。トレンチ底部表面の窒化シ
リコンは、反応してエッチ除去される。その後、トレン
チ底部の露出したシリコンの上に、二酸化シリコン層が
成長する。その底部の酸化物層は、従来の素子の側壁ゲ
ート酸化物に使用される通常の約３２０Åの酸化物厚と
比較して、例えば１０００Åから１４００Åの任意の望
まれる厚さに成長させることができる。その成長の間、
トレンチの角の酸化物とシリコンは、丸みがついて滑ら
かになる、すなわち、トレンチの底部のそうでない鋭い
角に丸みがつく。
【０００６】本発明のもう１つの実施の形態において、
トレンチエッチの後、例えばアルゴンのような中性粒子
イオンの多ドーズイオン注入（例えば１×１０１６ａｔ
ｏｍｓ／ｃｍ２）を使用してトレンチ底部をアモルファ
ス化することにより、より厚い底部酸化物が形成され
る。この処理は、アモルファスシリコンが垂直トレンチ
壁に沿った単結晶シリコン表面よりも３倍または４倍早
く酸化するという事実を利用している。
【０００７】その後、トレンチ壁に残留する窒化物シリ
コン層は、厚い底部酸化物層をそのままに保つウェット
エッチによって除去される。その後、露出した側壁に、
薄いゲート酸化物（例えば３２０Å）が成長する。
【０００８】結果として得られる構造は、大きいＶ
ＤＳＭＡＸとＶＧＳＭＡＸを実現する所望の厚い底部酸
化物、丸みをおびたシリコン底部、小さいミラー容量、
および、小さいＲＤＳＯＮを実現するトレンチ壁上の薄
いゲート酸化物を有する。
【０００９】また、新しい素子のチャネル長は、（従来
技術における同じ電圧に対する１．２ミクロンから）約
０．７ミクロンまで減じられる。
【００１０】ソースおよびチャネル拡散部を形成する場
合、トレンチの形成前に、シリコンに不純物原子が注入
されて拡散される。拡散が浅いとき、チャネル長が減じ
られた（例えば、０．５ミクロンの）低電圧素子に関し
て、一部のブロッキング電圧はそのチャネルによるのみ
で防止できる。しかし、そのチャネルは、注入処理の間
に損傷を受けたトレンチ壁に沿ったシリコンを含みう
る。本発明のさらなる特徴によると、短チャネル低電圧
ＭＯＳＦＥＴにおけるソース拡散部は、注入損傷深さよ
りも故意に深く作られる。このように、閾値電圧および
ＲＤＳＯＮ特性がシリコン結晶注入損傷によって影響を
受けないように、チャネル長全体が未損傷のシリコンに
沿っている。
【００１１】本発明の更なる特徴として、ミラー容量を
さらに減じるために、約１０００Åから約２０００Åの
深さのかなり少量ドープのＰ‐‐／Ｎ‐‐拡散部がトレ
ンチの底部周囲に形成される。Ｐ‐‐拡散部は、固有の
接合電圧によって常に空乏化される。従って、ミラー容
量やスイッチング損失を減じる。この概念は、トレンチ
素子と同様にプレーナ素子にも応用できる。
【００１２】 〔発明の詳細な説明〕以下に、添付の図面を参照して、
本発明の実施の形態を説明する。まず、図１Ａを参照す
る。図１Ａは、初期の製造段階におけるトレンチＭＯＳ
ＦＥＴのかなり小さい部分を断面図で示す。従って、ま
ず、単結晶シリコンのＮ ＋チップ１０が準備され、その
上に、エピタキシャル成長されたシリコンのＮ−層１１
が形成される。その後、Ｐ−チャネル拡散部１２を形成
するために層１１の上部に所定の深さまでＰ−ドーパン
トが注入され、拡散される。その後、また所定の深さに
拡散されるソース領域１３のような間隔をおいて配置さ
れたＮ＋ソース領域を形成するために、Ｎ＋ソース不純
物が、適当なマスクを通して注入される。ソース領域１
３は、任意の所望の形状をとることができ、ストライ
プ、セル、または、それに類するものであってよい。
【００１３】その後、シリコンにおいてトレンチ２０の
ようなトレンチがエッチされる。約３２０Åの厚さを有
する二酸化シリコンゲート層２１は、トレンチ２０の壁
および底に沿って成長する。導電性ポリシリコンゲート
２２はトレンチ２０内で形成され、ポリシリコン２２の
上部は酸化物キャップ２３で覆われる。
【００１４】その後、ソース電極２４が素子の上部表面
全体に形成され、ソース領域１３とチャネル領域１２に
接触する。また、ドレイン金属２５が、本体１０の底部
に付けられる。
【００１５】また、図１Ａ、図１Ｂ、および、図２から
図５において、同じ要素には同じ符号が付されている。
【００１６】この点について述べられる構造は、周知の
トレンチＭＯＳＦＴ構造である。本発明の第１の特徴に
よると、高速化のためにミラー容量（ゲートとドレイン
との間の容量）、従って、ＱＧを減じるように、ポリシ
リコン２２形成の前であって、ゲート酸化物ステップの
前または後に、トレンチ壁において、かなり少量ドープ
のＰ‐‐／Ｎ‐‐拡散部３０が形成される。拡散深さ
は、好ましくは、１０００Åから２０００Åである。こ
のＰ‐‐拡散部３０は、基板１１に対する固有の接合電
圧によって常に空乏化されるほど十分に低い濃度を有し
ている。それ故、ミラー容量を減少させる。
【００１７】図２は、同じ拡散部３０が、ゲート酸化物
４０、ポリシリコン３１、ＬＴＯ層４２、および、ソー
ス金属２４を有するその他の従来のプレーナＭＯＳＦＥ
Ｔ構造において使用できることを示す。
【００１８】図１Ｂは、図１ＡのＰ‐‐拡散部が、トレ
ンチ２０を受け入れてかなり薄いＮ型空乏層のように動
作する３ミクロン深さのＮ‐‐領域５０によって置きか
えられる。Ｎ‐‐領域５０は、約１×１０１４ａｔｏｍ
ｓ／ｃｍ３の濃度を有し、固有の接合電荷によって十分
に空乏化される。
【００１９】図１Ａおよび図２のＰ‐‐領域３０のドー
ピング濃度は、約１×１０１２ａｔｏｍｓ／ｃｍ２の注
入ドーズによって生じる。比較によると、Ｎ‐‐領域５
０は５０Ωであり、Ｎ＋領域１１は０．００３Ωｃｍ材
料である。
【００２０】図３および図４は、トレンチにおいて厚い
底部酸化物および薄い側壁酸化物を使用することによっ
て、素子のゲート‐ドレイン容量を減ずる、従って、低
いオン抵抗を保つ新規の構造および処理を示す。より詳
細には、従来のトレンチ素子において、底部酸化物の厚
さは、約３２０Åである側壁の酸化物の厚さであった。
本発明によると、底部酸化物層は、１０００Åから１４
００Åの厚さまで増大し、トレンチは、トレンチの角で
丸みをおびており、これらの角でドレイン／ソース絶縁
耐圧およびゲート‐ドレイン絶縁耐圧を増大させる。
【００２１】従って、図３においてトレンチ２０が形成
された後、その壁および底部は、従来のＳｉ３Ｎ４堆積
処理のとおりに、窒化シリコンで覆われる。その後、ト
レンチ底部の窒化物は、図３の窒化物層６０に示される
ようなトレンチ壁上の窒化物をそのままに保って、適当
な反応性エッチ処理を用いて除去される。その後、トレ
ンチ２０の露出したシリコン底部に酸化物が成長され、
図３の厚い酸化物層６１を形成する。層６１は、（一例
として）１０００Åから１４００Åの厚さを有し、偶発
的に、丸みをおびたエッジ６２、６３（または、もしそ
のトレンチの断面が多角形なら丸みをおびたトレンチ底
部周囲）を形成する。その後、図３の窒化物６０は、適
当な窒化物エッチ、例えば、酸化物６１をそのままに保
つＨ３ＰＯ４によって除去される。その後、トレンチ２
０の露出した側壁に、薄いゲート酸化物６２（図４）が
３００Åから３２０Åの厚さまで成長できる。
【００２２】本発明によるもう１つの実施の形態におい
て、トレンチ２０が形成された後、中性粒子（例えば、
アルゴン）の多ドーズ注入（例えば、１×１０１６ａｔ
ｏｍｓ／ｃｍ２）がトレンチの底部のみに適用され、ト
レンチ底部の単結晶シリコンをアモルファスシリコンに
変換する。その後、酸化物成長ステップは、単結晶トレ
ンチ壁およびアモルファス化された底部トレンチ表面に
酸化物を交互に成長する。アモルファスシリコン上の酸
化物は、トレンチ壁上の酸化物の約３倍から４倍早く成
長する。従って、トレンチに所望の厚い底部を提供す
る。
【００２３】その後、ポリシリコンゲート、ソース電
極、および、ドレイン電極の形成により、周知の方法で
素子が完成される。
【００２４】結果として得られる素子は、ゲート‐ドレ
イン容量が小さい。また、厚い酸化物６１、および、従
来技術のより鋭いトレンチエッジよりも丸みをおびたト
レンチ底部エッジのために、耐圧能力が改良される。
【００２５】図４のような素子は、チャネルにおいての
み逆電圧を防止する、より短いチャネル長を有すること
が望ましい。従って、低電圧トレンチＭＯＳＦＥＴは、
約１．３ミクロンのトレンチ壁に沿ったチャネル長を使
用することが通常であった。図５に示されるように、例
えば０．７ミクロンの減じられたチャネル長が使用でき
ることがわかった。そのような素子を作製するために、
Ｐ‐領域１２とＮ＋ソース領域１３の注入中に引き起こ
されるかなり長い注入誘導損傷を含んでもよいと考える
必要がある。本発明のもう１つの側面により、ソース領
域１３は注入損傷の深さよりも深いところまで故意に拡
散される。このようにして、減じられた長さの全チャネ
ルが非損傷のシリコンにある。故に、それは、全ソース
‐ドレイン電圧をよく防止できる。
【００２６】本発明は、特定の実施の形態に関して述べ
られたけれども、多くの変形や改良、および、他の用途
が、当業者に明らかになる。故に、本発明は、本明細書
の特定の開示によって限定されず、添付の請求項によっ
てのみ限定されることが好ましい。
【図面の簡単な説明】
【図１Ａ】 ミラー容量を減じるためにＰ‐‐／Ｎ‐‐
注入部を有するトレンチの断面図。
【図１Ｂ】 図１Ａの構造に対する別の実施の形態。
【図２】 新規のＰ‐‐／Ｎ‐‐注入部を有するプレー
ナ形態チップのセル部品の断面図。
【図３】 トレンチがその底部に薄い二酸化シリコン層
を有し、その壁に窒化シリコン層を有する処理段階にお
けるトレンチを備えたシリコンチップを示す図。
【図４】 壁から窒化物層が除去され、厚い酸化物によ
って置きかえられた後の図３の構造を示す図。
【図５】 ソース拡散層が注入損傷の深さよりも深い減
じられたチャネル長が使用される図４のトレンチ構造を
示す図。
【符号の説明】
１０ シリコンのＮ＋チップ １１ シリコンのＮ−層 １２ チャネル領域 １３ ソース領域 ２０ トレンチ ２１ 二酸化シリコンゲート層 ２２ 導電性ポリシリコンゲート ２３ 酸化物キャップ ２４ ソース電極 ２５ ドレイン電極 ３０ Ｐ‐‐／Ｎ‐‐拡散部

Claims (53)

    【特許請求の範囲】
  1. 【請求項１】 第１の導電型のシリコンウェハと、 前記ウェハの上部表面に形成される間隔があいた所定の
    深さの複数のトレンチと、 前記トレンチの側壁と底部とを覆う絶縁コーティング
    と、 各々の前記トレンチの内部を満たす導電性ゲート本体
    と、 前記ウェハの上部において前記所定の深さよりも浅い第
    １の深さの第２の導電型のチャネル領域と、 前記ウェハの上部から第１の深さまでの前記チャネル領
    域において、前記第１の深さと第２の深さと間の前記チ
    ャネル領域における前記トレンチの側面に沿った反転可
    能なチャネルを区画する前記第１の導電型のソース領域
    と、 前記ウェハの上部表面上に形成され、前記ソースおよび
    チャネル領域に接続されるソース電極と、 前記ウェハの底部に接続されるドレイン電極と、 各々の前記トレンチの底部を囲む第２の導電型の浅い拡
    散部とからなり、 前記浅い拡散部は、前記チャネル領域の濃度よりも実質
    的に低い濃度を有し、その接合部において、前記ウェハ
    の周囲の第１の導電型材料の周囲に対する固有の接合電
    圧によって常に空乏化されるトレンチ型ＭＯＳゲートパ
    ワー半導体素子。
  2. 【請求項２】 前記第１の導電型がＮ型であり、前記第
    ２の導電型がＰ型である請求項１に記載の素子。
  3. 【請求項３】 前記ウェハが、前記ウェハの上部から延
    び、かつ、前記トレンチ、前記チャネル領域、および、
    前記ソース領域を受ける前記第１の導電型のエピタキシ
    ャル堆積層を有する請求項１に記載の素子。
  4. 【請求項４】 前記絶縁コーティングが二酸化シリコン
    である請求項１に記載の素子。
  5. 【請求項５】 前記側壁における前記絶縁コーティング
    が約３２０Åの膜厚を有し、前記トレンチの底部の前記
    絶縁コーティングが約１０００Åよりも厚い膜厚を有
    し、鋭い角のない正に湾曲した底部表面を有する請求項
    １に記載の素子。
  6. 【請求項６】 前記導電性ゲート本体が導電性ポリシリ
    コンである請求項１に記載の素子。
  7. 【請求項７】 前記トレンチが、対称的に配置された垂
    直セルと平行な垂直ストライプとからなるグループから
    選ばれた形態を有する請求項１に記載の素子。
  8. 【請求項８】 前記第１の導電型がＮ型であり、前記第
    ２の導電型がＰ型である請求項３に記載の素子。
  9. 【請求項９】 前記第１の導電型がＮ型であり、前記第
    ２の導電型がＰ型である請求項４に記載の素子。
  10. 【請求項１０】 前記第１の導電型がＮ型であり、前記
    第２の導電型がＰ型である請求項５に記載の素子。
  11. 【請求項１１】 前記第１の導電型がＮ型であり、前記
    第２の導電型がＰ型である請求項６に記載の素子。
  12. 【請求項１２】 前記絶縁コーティングが二酸化シリコ
    ンである請求項８に記載の素子。
  13. 【請求項１３】 前記側壁における前記絶縁コーティン
    グが約３２０Åの膜厚を有し、前記トレンチの底部の前
    記絶縁コーティングが約１０００Åよりも厚い膜厚を有
    し、鋭い角のない正に湾曲した底部表面を有する請求項
    １２に記載の素子。
  14. 【請求項１４】 前記導電性ゲート本体が導電性ポリシ
    リコンである請求項１３に記載の素子。
  15. 【請求項１５】 前記第１の深さと前記第２の深さとの
    間の垂直距離が約０．７ミクロンである請求項１に記載
    の素子。
  16. 【請求項１６】 前記ソース領域が、第３の深さまで注
    入損傷を生じさせる注入および続いて起こる拡散処理に
    よって形成され、前記ソース領域の第２の深さは、前記
    の第３の深さよりも深く、それ故、前記反転可能なチャ
    ネル領域の全体の長さが未損傷シリコンに形成される請
    求項１５に記載の素子。
  17. 【請求項１７】 第１の導電型のシリコンウェハと、 前記ウェハの上部表面に形成される間隔があいた所定の
    深さの複数のトレンチと、 前記トレンチの側壁と底部とを覆う絶縁コーティング
    と、 各々の前記トレンチの内部を満たす導電性ゲート本体
    と、 前記ウェハの上部において前記所定の深さよりも浅い第
    １の深さの第２の導電型のチャネル領域と、 前記ウェハの上部から第１の深さまでの前記チャネル領
    域において、前記第１の深さと第２の深さと間の前記チ
    ャネル領域における前記トレンチの側面に沿った反転可
    能なチャネルを区画する前記第１の導電型のソース領域
    と前記ウェハの上部表面上に形成され、前記ソースおよ
    びチャネル領域に接続されるソース電極と、 前記ウェハの底部に接続されるドレイン電極とからな
    り、 前記第１および第２の深さが垂直方向に約０．７ミクロ
    ン離れているトレンチ型ＭＯＳゲートパワー半導体素
    子。
  18. 【請求項１８】 前記ソース領域が、第３の深さまで注
    入損傷を生じさせる注入および続いて起こる拡散処理に
    よって形成され、前記ソース領域の第２の深さは、前記
    の第３の深さよりも深く、それ故、前記反転可能なチャ
    ネル領域の全体の長さが未損傷シリコンに形成される請
    求項１７に記載の素子。
  19. 【請求項１９】 前記トレンチの底部の前記絶縁コーテ
    ィングが約１０００Åよりも厚い膜厚を有し、鋭い角の
    ない正に湾曲した底部表面を有する請求項１７に記載の
    素子。
  20. 【請求項２０】 前記第１の導電型がＮ型であり、前記
    第２の導電型がＰ型である請求項１７に記載の素子。
  21. 【請求項２１】 前記ウェハが、前記ウェハの上部から
    延び、かつ、前記トレンチ、前記チャネル領域、およ
    び、前記ソース領域を受ける前記第１の導電型のエピタ
    キシャル堆積層を有する請求項１７に記載の素子。
  22. 【請求項２２】 前記絶縁コーティングが二酸化シリコ
    ンである請求項１７に記載の素子。
  23. 【請求項２３】 前記導電性ゲート本体が導電性ポリシ
    リコンである請求項１７に記載の素子。
  24. 【請求項２４】 前記トレンチが、対称的に配置された
    垂直セルと平行な垂直ストライプとからなるグループか
    ら選ばれた形態を有する請求項１７に記載の素子。
  25. 【請求項２５】 第１の導電型のシリコンウェハと、 前記ウェハの上部表面に形成される間隔があいた所定の
    深さの複数のトレンチと、 前記トレンチの側壁と底部とを覆う絶縁コーティング
    と、 各々の前記トレンチの内部を満たす導電性ゲート本体
    と、 前記ウェハの上部において前記所定の深さよりも浅い第
    １の深さの第２の導電型のチャネル領域と、 前記ウェハの上部から第１の深さまでの前記チャネル領
    域において、前記第１の深さと第２の深さと間の前記チ
    ャネル領域における前記トレンチの側面に沿った反転可
    能なチャネルを区画する前記第１の導電型のソース領域
    と前記ウェハの上部表面上に形成され、前記ソースおよ
    びチャネル領域に接続されるソース電極と、 前記ウェハの底部に接続されるドレイン電極とからな
    り、 前記側壁上の前記絶縁コーティングが約３２０Åの膜厚
    を有し、前記トレンチの底部の前記絶縁コーティングが
    約１０００Åよりも厚い膜厚を有し、鋭い角のない正に
    湾曲した底部表面を有するトレンチ型ＭＯＳゲートパワ
    ー半導体素子。
  26. 【請求項２６】 前記第１の導電型がＮ型であり、前記
    第２の導電型がＰ型である請求項２５に記載の素子。
  27. 【請求項２７】 前記ウェハが、前記ウェハの上部から
    延び、かつ、前記トレンチ、前記チャネル領域、およ
    び、前記ソース領域を受ける前記第１の導電型のエピタ
    キシャル堆積層を有する請求項２５に記載の素子。
  28. 【請求項２８】 前記絶縁コーティングが二酸化シリコ
    ンである請求項２５に記載の素子。
  29. 【請求項２９】 前記導電性ゲート本体が導電性ポリシ
    リコンである請求項２５に記載の素子。
  30. 【請求項３０】 前記トレンチが、対称的に配置された
    垂直セルと平行な垂直ストライプとからなるグループか
    ら選ばれた形態を有する請求項２５に記載の素子。
  31. 【請求項３１】 前記第１の深さと前記第２の深さとの
    間の垂直距離が約０．７ミクロンである請求項２５に記
    載の素子。
  32. 【請求項３２】 前記ソース領域が、第３の深さまで注
    入損傷を生じさせる注入および続いて起こる拡散処理に
    よって形成され、前記ソース領域の第２の深さは、前記
    の第３の深さよりも深く、それ故、前記反転可能なチャ
    ネル領域の全体の長さが未損傷シリコンに形成される請
    求項２５に記載の素子。
  33. 【請求項３３】 第１の導電型のシリコンウェハと、 前記ウェハの上部表面に形成される間隔があいた所定の
    深さの複数のトレンチと、 前記トレンチの側壁と底部とを覆う絶縁コーティング
    と、 各々の前記トレンチの内部を満たす導電性ゲート本体
    と、 前記ウェハの上部において前記所定の深さよりも浅い第
    １の深さの第２の導電型のチャネル領域と、 前記ウェハの上部から第１の深さまでの前記チャネル領
    域において、前記第１の深さと第２の深さと間の前記チ
    ャネル領域における前記トレンチの側面に沿った反転可
    能なチャネルを区画する前記第１の導電型のソース領域
    と前記ウェハの上部表面上に形成され、前記ソースおよ
    びチャネル領域に接続されるソース電極と、 前記ウェハの底部に接続されるドレイン電極とからな
    り、 前記ソース領域が、第３の深さまで注入損傷を生じさせ
    る注入および続いて起こる拡散処理によって形成され、
    前記ソース領域の第２の深さは、前記の第３の深さより
    も深く、それ故、前記反転可能なチャネル領域の全体の
    長さが未損傷シリコンに形成されるトレンチ型ＭＯＳゲ
    ートパワー半導体素子。
  34. 【請求項３４】 前記第１の導電型がＮ型であり、前記
    第２の導電型がＰ型である請求項３３に記載の素子。
  35. 【請求項３５】 前記ウェハが、前記ウェハの上部から
    延び、かつ、前記トレンチ、前記チャネル領域、およ
    び、前記ソース領域を受ける前記第１の導電型のエピタ
    キシャル堆積層を有する請求項３３に記載の素子。
  36. 【請求項３６】 前記絶縁コーティングが二酸化シリコ
    ンである請求項３３に記載の素子。
  37. 【請求項３７】 前記側壁における前記絶縁コーティン
    グが約３２０Åの膜厚を有し、前記トレンチの底部の前
    記絶縁コーティングが約１０００Åよりも厚い膜厚を有
    し、鋭い角のない正に湾曲した底部表面を有する請求項
    ３３に記載の素子。
  38. 【請求項３８】 前記導電性ゲート本体が導電性ポリシ
    リコンである請求項３３に記載の素子。
  39. 【請求項３９】 前記トレンチが、対称的に配置された
    垂直セルと平行な垂直ストライプとからなるグループか
    ら選ばれた形態を有する請求項３３に記載の素子。
  40. 【請求項４０】 前記第１の深さと前記第２の深さとの
    間の垂直距離が約０．７ミクロンである請求項３３に記
    載の素子。
  41. 【請求項４１】 シリコンウェハにおいて鋭角をなす間
    隔のあいた側壁と底部表面とを有するトレンチをエッチ
    するステップと、 前記側壁と前記底部表面に窒化シリコン層を形成するス
    テップと、 前記底部表面からのみ前記窒化シリコン層を除去するス
    テップと、 前記トレンチ底部に、前記底部表面上に１０００Åより
    も厚い膜厚を有する二酸化シリコン層を形成するステッ
    プと、 前記底部の二酸化シリコン層を形成する間に前記底部表
    面および鋭い角を丸くするステップと、 その後、前記壁上の窒化シリコン層を除去し、前記側壁
    上に実質的に１０００Åよりも薄い膜厚を有する二酸化
    シリコン層を形成するステップとからなるトレンチ型Ｍ
    ＯＳゲート素子の形成処理。
  42. 【請求項４２】 前記壁上の前記二酸化シリコン層が、
    約３２０Åの膜厚を有する請求項４１に記載の処理。
  43. 【請求項４３】 一方の導電型のドレイン導電体領域、
    前記導電型のソース導電体領域、および、他方の導電型
    のチャネル導電体領域からなるＭＯＳゲートパワー半導
    体素子において、 ゲート酸化物層が、前記ソース導電体領域から前記チャ
    ネル導電体領域を横切って前記ドレイン導電体領域まで
    あり、 導電性ゲート電極が、前記ゲート酸化物の表面上に位置
    され、かつ、前記ソース領域と前記ドレイン領域との間
    の伝導を可能にする前記チャネル領域における反転層を
    生成するために使用可能であり、 前記ゲート酸化物に隣接した前記ドレイン導電体領域に
    おいて前記他方の導電型の浅くて少量ドープの拡散部を
    備え、 前記浅い拡散部は、前記浅い拡散部と前記ドレイン領域
    との間の接合の固有の接合電圧によって空乏化されるこ
    とを特徴とするＭＯＳゲートパワー半導体素子。
  44. 【請求項４４】 前記浅い拡散部が約２０００Åよりも
    浅い深さを有する請求項４３に記載の素子。
  45. 【請求項４５】 前記浅い拡散部が、実質的に、前記チ
    ャネル領域の濃度よりも低い濃度を有する請求項４３に
    記載の素子。
  46. 【請求項４６】 前記浅い拡散部が、実質的に、前記チ
    ャネル領域の濃度よりも低い濃度を有する請求項４４に
    記載の素子。
  47. 【請求項４７】 前記浅い拡散部が、約１×１０１２ａ
    ｔｏｍｓ／ｃｍ２の注入ドーズによって形成される請求
    項４５に記載の素子。
  48. 【請求項４８】 前記素子がトレンチ型ＭＯＳＦＥＴで
    あり、前記浅い拡散部が、前記ゲート酸化物を受けるト
    レンチの底部の周囲に形成される請求項４３に記載の素
    子。
  49. 【請求項４９】 単結晶シリコンウェハにおいて、間隔
    のあいた側壁と底部表面とを有するトレンチをエッチす
    るステップと、 トレンチの側壁ではなく底部表面をアモルファス化する
    ステップと、 その後、トレンチの側壁および底部上に、前記トレンチ
    の側壁よりも底部上において実質的に厚い二酸化シリコ
    ン層を成長させるステップとからなるトレンチ型ＭＯＳ
    ゲート素子の形成処理。
  50. 【請求項５０】 前記壁上のシリコンオキサイドのコー
    ティングが約１０００Åよりも厚い膜厚を有する請求項
    ４９に記載の処理。
  51. 【請求項５１】 前記トレンチの底部のシリコンをアモ
    ルファス化するステップが、前記トレンチの底部に対す
    る中性粒子のイオン注入によって実行される請求項４９
    に記載の処理。
  52. 【請求項５２】 前記イオン注入が１×１０１６ａｔｏ
    ｍｓ／ｃｍ２よりも多い多ドーズである請求項５１に記
    載の処理。
  53. 【請求項５３】 前記壁上のシリコンオキサイドのコー
    ティングが約１０００Åよりも厚い膜厚を有する請求項
    ５２に記載の処理。
JP2001105673A 2000-04-04 2001-04-04 改良された低電圧パワーｍｏｓｆｅｔ素子およびその製造処理 Expired - Fee Related JP3699907B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US19438600P 2000-04-04 2000-04-04
US09/814087 2001-03-21
US60/194386 2001-03-21
US09/814,087 US6580123B2 (en) 2000-04-04 2001-03-21 Low voltage power MOSFET device and process for its manufacture

Publications (2)

Publication Number Publication Date
JP2002026324A true JP2002026324A (ja) 2002-01-25
JP3699907B2 JP3699907B2 (ja) 2005-09-28

Family

ID=26889958

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001105673A Expired - Fee Related JP3699907B2 (ja) 2000-04-04 2001-04-04 改良された低電圧パワーｍｏｓｆｅｔ素子およびその製造処理

Country Status (3)

Country Link
US (2) US6580123B2 (ja)
JP (1) JP3699907B2 (ja)
TW (1) TW490853B (ja)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004022941A (ja) * 2002-06-19 2004-01-22 Toshiba Corp 半導体装置
US6930352B2 (en) 2003-04-07 2005-08-16 Kabushiki Kaisha Toshiba Insulated gate semiconductor device
JP2005302925A (ja) * 2004-04-09 2005-10-27 Toshiba Corp 半導体装置
JP2006093193A (ja) * 2004-09-21 2006-04-06 Toyota Motor Corp 半導体装置およびその製造方法
US7064384B2 (en) 2002-09-02 2006-06-20 Kabushiki Kaisha Toshiba Semiconductor device
JP2006351652A (ja) * 2005-06-14 2006-12-28 Rohm Co Ltd 半導体デバイス
US7227225B2 (en) 2003-04-23 2007-06-05 Kabushiki Kaisha Toshiba Semiconductor device having a vertical MOS trench gate structure
JP2008159916A (ja) * 2006-12-25 2008-07-10 Sanyo Electric Co Ltd 半導体装置
KR100919528B1 (ko) * 2004-10-08 2009-10-01 페어차일드 세미컨덕터 코포레이션 감소된 밀러 용량을 갖는 모스 게이트 트랜지스터 및 그 형성 방법
US7745877B2 (en) 2006-09-15 2010-06-29 Ricoh Company, Ltd. Semiconductor device and manufacturing method thereof
JP2012169551A (ja) * 2011-02-16 2012-09-06 Mitsubishi Electric Corp トレンチゲート型半導体装置
US8410546B2 (en) 2008-03-28 2013-04-02 Kabushiki Kaisha Toshiba Semiconductor device and DC-DC converter
US8482061B2 (en) 2010-06-10 2013-07-09 Fuji Electric Co., Ltd. Semiconductor device and the method of manufacturing the same
JP2016521461A (ja) * 2013-05-17 2016-07-21 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ Ｍｏｓ型電界効果トランジスタ、およびその製造方法
JP2017112161A (ja) * 2015-12-15 2017-06-22 三菱電機株式会社 半導体装置

Families Citing this family (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7229872B2 (en) * 2000-04-04 2007-06-12 International Rectifier Corporation Low voltage power MOSFET device and process for its manufacture
US6580123B2 (en) * 2000-04-04 2003-06-17 International Rectifier Corporation Low voltage power MOSFET device and process for its manufacture
US7745289B2 (en) 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
FR2819637B1 (fr) * 2001-01-12 2003-05-30 St Microelectronics Sa Circuit integre comportant un dispositif semiconducteur de type photodiode, et procede de fabrication
US7033876B2 (en) * 2001-07-03 2006-04-25 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide and process for manufacturing the same
US6849898B2 (en) * 2001-08-10 2005-02-01 Siliconix Incorporated Trench MIS device with active trench corners and thick bottom oxide
US7291884B2 (en) * 2001-07-03 2007-11-06 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide
US20060038223A1 (en) * 2001-07-03 2006-02-23 Siliconix Incorporated Trench MOSFET having drain-drift region comprising stack of implanted regions
US7009247B2 (en) * 2001-07-03 2006-03-07 Siliconix Incorporated Trench MIS device with thick oxide layer in bottom of gate contact trench
JP3701227B2 (ja) * 2001-10-30 2005-09-28 三菱電機株式会社 半導体装置及びその製造方法
DE10212144B4 (de) * 2002-03-19 2005-10-06 Infineon Technologies Ag Transistoranordnung mit einer Struktur zur elektrischen Kontaktierung von Elektroden einer Trench-Transistorzelle
US6700156B2 (en) * 2002-04-26 2004-03-02 Kabushiki Kaisha Toshiba Insulated gate semiconductor device
US7012005B2 (en) * 2002-06-25 2006-03-14 Siliconix Incorporated Self-aligned differential oxidation in trenches by ion implantation
US7323402B2 (en) * 2002-07-11 2008-01-29 International Rectifier Corporation Trench Schottky barrier diode with differential oxide thickness
US6878994B2 (en) * 2002-08-22 2005-04-12 International Rectifier Corporation MOSgated device with accumulated channel region and Schottky contact
US7557395B2 (en) * 2002-09-30 2009-07-07 International Rectifier Corporation Trench MOSFET technology for DC-DC converter applications
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
TW563244B (en) * 2002-10-25 2003-11-21 Vanguard Int Semiconduct Corp Deep trench isolation structure of high voltage device and its manufacturing method
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
CN100395876C (zh) * 2003-09-16 2008-06-18 茂德科技股份有限公司 功率金属氧化物半导体场效应晶体管的制造方法
KR100994719B1 (ko) 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
EP1536480A1 (en) * 2003-11-28 2005-06-01 STMicroelectronics S.r.l. Semiconductor power device with insulated gate, trenchgate structure and corresponding manufacturing method
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
JP2005340626A (ja) * 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
US7465986B2 (en) 2004-08-27 2008-12-16 International Rectifier Corporation Power semiconductor device including insulated source electrodes inside trenches
US20060163650A1 (en) * 2005-01-27 2006-07-27 Ling Ma Power semiconductor device with endless gate trenches
KR20120127677A (ko) * 2005-04-06 2012-11-22 페어차일드 세미컨덕터 코포레이션 트랜치-게이트 전계효과 트랜지스터 및 그 형성 방법
US20060255401A1 (en) * 2005-05-11 2006-11-16 Yang Robert K Increasing breakdown voltage in semiconductor devices with vertical series capacitive structures
JP2008546216A (ja) 2005-06-10 2008-12-18 フェアチャイルド・セミコンダクター・コーポレーション 電荷平衡電界効果トランジスタ
US20070012983A1 (en) * 2005-07-15 2007-01-18 Yang Robert K Terminations for semiconductor devices with floating vertical series capacitive structures
WO2007022316A2 (en) * 2005-08-17 2007-02-22 International Rectifier Corporation Power semiconductor device with interconnected gate trenches
US7524726B2 (en) 2005-08-17 2009-04-28 International Rectifier Corporation Method for fabricating a semiconductor device
CN101506956A (zh) * 2005-08-17 2009-08-12 国际整流器公司 半导体设备的制作方法
US7943990B2 (en) 2005-08-17 2011-05-17 International Rectifier Corporation Power semiconductor device with interconnected gate trenches
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US7804150B2 (en) * 2006-06-29 2010-09-28 Fairchild Semiconductor Corporation Lateral trench gate FET with direct source-drain current path
JP2008053397A (ja) 2006-08-24 2008-03-06 Ricoh Co Ltd 半導体装置及びその製造方法
US9437729B2 (en) 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
US9947770B2 (en) 2007-04-03 2018-04-17 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
CN103762243B (zh) 2007-09-21 2017-07-28 飞兆半导体公司 功率器件
US9484451B2 (en) * 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US7807576B2 (en) * 2008-06-20 2010-10-05 Fairchild Semiconductor Corporation Structure and method for forming a thick bottom dielectric (TBD) for trench-gate devices
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US8664713B2 (en) 2008-12-31 2014-03-04 Stmicroelectronics S.R.L. Integrated power device on a semiconductor substrate having an improved trench gate structure
US8426275B2 (en) 2009-01-09 2013-04-23 Niko Semiconductor Co., Ltd. Fabrication method of trenched power MOSFET
TWI435447B (zh) * 2009-01-09 2014-04-21 Niko Semiconductor Co Ltd 功率金氧半導體場效電晶體及其製造方法
US20100187602A1 (en) * 2009-01-29 2010-07-29 Woolsey Debra S Methods for making semiconductor devices using nitride consumption locos oxidation
IT1396561B1 (it) 2009-03-13 2012-12-14 St Microelectronics Srl Metodo per realizzare un dispositivo di potenza con struttura trench-gate e relativo dispositivo
US9443974B2 (en) 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
CN102005373B (zh) * 2009-08-28 2012-08-22 中芯国际集成电路制造(上海)有限公司 栅极及功率场效应管的制造方法
US8105903B2 (en) * 2009-09-21 2012-01-31 Force Mos Technology Co., Ltd. Method for making a trench MOSFET with shallow trench structures
US9431530B2 (en) * 2009-10-20 2016-08-30 Vishay-Siliconix Super-high density trench MOSFET
US8432000B2 (en) 2010-06-18 2013-04-30 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
TWI455315B (zh) * 2011-01-13 2014-10-01 Anpec Electronics Corp A ditch - type power transistor with a low gate / drain capacitance
US8598654B2 (en) 2011-03-16 2013-12-03 Fairchild Semiconductor Corporation MOSFET device with thick trench bottom oxide
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8748973B2 (en) 2011-05-19 2014-06-10 Anpec Electronics Corporation Super junction transistor and fabrication method thereof
TWI415173B (zh) * 2011-05-19 2013-11-11 Anpec Electronics Corp 低米勒電容之超級接面功率電晶體製造方法
CN102938414B (zh) * 2011-08-16 2016-05-25 帅群微电子股份有限公司 沟槽式功率半导体元件及其制造方法
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US20130256786A1 (en) * 2012-03-29 2013-10-03 Feei Cherng Enterprise Co., Ltd. Trench mosfet with shielded electrode and avalanche enhancement region
CN102623492A (zh) * 2012-04-06 2012-08-01 电子科技大学 一种mos场控晶闸管
JP2013243180A (ja) * 2012-05-18 2013-12-05 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US9524960B2 (en) 2014-04-01 2016-12-20 Empire Technoogy Development Llc Vertical transistor with flashover protection
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
KR102026543B1 (ko) 2014-08-19 2019-09-27 비쉐이-실리코닉스 전자 회로
EP3183754A4 (en) 2014-08-19 2018-05-02 Vishay-Siliconix Super-junction metal oxide semiconductor field effect transistor
US9406750B2 (en) 2014-11-19 2016-08-02 Empire Technology Development Llc Output capacitance reduction in power transistors
US10157986B2 (en) * 2015-03-30 2018-12-18 Mitsubishi Electric Corporation Silicon carbide semiconductor device and method for manufacturing same
US9812548B2 (en) * 2015-09-08 2017-11-07 Maxpower Semiconductor, Inc. Power device having a polysilicon-filled trench with a tapered oxide thickness
US10641804B1 (en) * 2015-09-17 2020-05-05 Pdf Solutions, Inc. Method for applying charge-based-capacitance-measurement with switches using only NMOS or only PMOS transistors
CN108155231B (zh) * 2017-12-22 2021-07-27 广东美的制冷设备有限公司 绝缘栅双极晶体管及其栅极制作方法、ipm模块及空调器
CN110429134B (zh) * 2019-08-02 2023-03-24 扬州国扬电子有限公司 一种具有非对称原胞的igbt器件及制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5658267A (en) * 1979-10-17 1981-05-21 Nippon Telegr & Teleph Corp <Ntt> Insulated gate type field-effect transistor
JPH01192174A (ja) * 1988-01-27 1989-08-02 Hitachi Ltd 半導体装置の製造方法
JPH08167711A (ja) * 1994-12-13 1996-06-25 Mitsubishi Electric Corp 絶縁ゲート型半導体装置およびその製造方法
JPH09181311A (ja) * 1995-12-27 1997-07-11 Nec Kansai Ltd 電界効果トランジスタおよびその製造方法
JPH09181304A (ja) * 1995-12-21 1997-07-11 Toyota Motor Corp 半導体装置及びその製造方法
JPH09283535A (ja) * 1996-04-18 1997-10-31 Toyota Motor Corp 半導体装置の製造方法
JPH1098188A (ja) * 1996-08-01 1998-04-14 Kansai Electric Power Co Inc:The 絶縁ゲート半導体装置
JPH1197689A (ja) * 1997-09-17 1999-04-09 Nec Corp 半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60229373A (ja) * 1984-04-27 1985-11-14 Toshiba Corp 半導体装置
US4992838A (en) * 1988-02-29 1991-02-12 Texas Instruments Incorporated Vertical MOS transistor with threshold voltage adjustment
US4992390A (en) * 1989-07-06 1991-02-12 General Electric Company Trench gate structure with thick bottom oxide
JP2837014B2 (ja) * 1992-02-17 1998-12-14 三菱電機株式会社 半導体装置及びその製造方法
DE19636302C2 (de) * 1995-09-06 1998-08-20 Denso Corp Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung
US6262453B1 (en) * 1998-04-24 2001-07-17 Magepower Semiconductor Corp. Double gate-oxide for reducing gate-drain capacitance in trenched DMOS with high-dopant concentration buried-region under trenched gate
JP2000058635A (ja) * 1998-08-11 2000-02-25 Mitsubishi Electric Corp 素子間分離絶縁膜の形成方法及び半導体装置
US6028337A (en) * 1998-11-06 2000-02-22 Philips North America Corporation Lateral thin-film silicon-on-insulator (SOI) device having lateral depletion means for depleting a portion of drift region
US6228720B1 (en) * 1999-02-23 2001-05-08 Matsushita Electric Industrial Co., Ltd. Method for making insulated-gate semiconductor element
DE19939597B4 (de) * 1999-08-20 2006-07-20 Infineon Technologies Ag Verfahren zur Herstellung einer mikroelektronischen Struktur mit verbesserter Gatedielektrikahomogenität
KR100399583B1 (ko) * 1999-11-29 2003-09-26 한국전자통신연구원 자기 정렬 기술을 이용한 트렌치 게이트 전력 소자 제조방법
US6580123B2 (en) * 2000-04-04 2003-06-17 International Rectifier Corporation Low voltage power MOSFET device and process for its manufacture
KR20020037420A (ko) * 2000-11-14 2002-05-21 박종섭 반도체 소자의 소자분리막 형성방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5658267A (en) * 1979-10-17 1981-05-21 Nippon Telegr & Teleph Corp <Ntt> Insulated gate type field-effect transistor
JPH01192174A (ja) * 1988-01-27 1989-08-02 Hitachi Ltd 半導体装置の製造方法
JPH08167711A (ja) * 1994-12-13 1996-06-25 Mitsubishi Electric Corp 絶縁ゲート型半導体装置およびその製造方法
JPH09181304A (ja) * 1995-12-21 1997-07-11 Toyota Motor Corp 半導体装置及びその製造方法
JPH09181311A (ja) * 1995-12-27 1997-07-11 Nec Kansai Ltd 電界効果トランジスタおよびその製造方法
JPH09283535A (ja) * 1996-04-18 1997-10-31 Toyota Motor Corp 半導体装置の製造方法
JPH1098188A (ja) * 1996-08-01 1998-04-14 Kansai Electric Power Co Inc:The 絶縁ゲート半導体装置
JPH1197689A (ja) * 1997-09-17 1999-04-09 Nec Corp 半導体装置

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7800168B2 (en) 2002-06-19 2010-09-21 Kabushiki Kaisha Toshiba Power semiconductor device
JP2004022941A (ja) * 2002-06-19 2004-01-22 Toshiba Corp 半導体装置
US7064384B2 (en) 2002-09-02 2006-06-20 Kabushiki Kaisha Toshiba Semiconductor device
US6930352B2 (en) 2003-04-07 2005-08-16 Kabushiki Kaisha Toshiba Insulated gate semiconductor device
US7227225B2 (en) 2003-04-23 2007-06-05 Kabushiki Kaisha Toshiba Semiconductor device having a vertical MOS trench gate structure
JP2005302925A (ja) * 2004-04-09 2005-10-27 Toshiba Corp 半導体装置
JP4491307B2 (ja) * 2004-09-21 2010-06-30 トヨタ自動車株式会社 半導体装置およびその製造方法
JP2006093193A (ja) * 2004-09-21 2006-04-06 Toyota Motor Corp 半導体装置およびその製造方法
KR100919528B1 (ko) * 2004-10-08 2009-10-01 페어차일드 세미컨덕터 코포레이션 감소된 밀러 용량을 갖는 모스 게이트 트랜지스터 및 그 형성 방법
KR100929714B1 (ko) 2004-10-08 2009-12-03 페어차일드 세미컨덕터 코포레이션 감소된 밀러 용량을 갖는 모스 게이트 트랜지스터
JP2006351652A (ja) * 2005-06-14 2006-12-28 Rohm Co Ltd 半導体デバイス
US7745877B2 (en) 2006-09-15 2010-06-29 Ricoh Company, Ltd. Semiconductor device and manufacturing method thereof
US7649222B2 (en) 2006-12-25 2010-01-19 Sanyo Electric Co., Ltd. Semiconductor device
JP2008159916A (ja) * 2006-12-25 2008-07-10 Sanyo Electric Co Ltd 半導体装置
US8410546B2 (en) 2008-03-28 2013-04-02 Kabushiki Kaisha Toshiba Semiconductor device and DC-DC converter
USRE46204E1 (en) 2008-03-28 2016-11-15 Kabushiki Kaisha Toshiba Semiconductor device and DC-DC converter
US8482061B2 (en) 2010-06-10 2013-07-09 Fuji Electric Co., Ltd. Semiconductor device and the method of manufacturing the same
US8952450B2 (en) 2010-06-10 2015-02-10 Fuji Electric Co., Ltd. Semiconductor device and the method of manufacturing the same
US9349826B2 (en) 2010-06-10 2016-05-24 Fuji Electric Co., Ltd. Semiconductor device and the method of manufacturing the same
US9601334B2 (en) 2010-06-10 2017-03-21 Fuji Electric Co., Ltd. Semiconductor device and the method of manufacturing the same
JP2012169551A (ja) * 2011-02-16 2012-09-06 Mitsubishi Electric Corp トレンチゲート型半導体装置
JP2016521461A (ja) * 2013-05-17 2016-07-21 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ Ｍｏｓ型電界効果トランジスタ、およびその製造方法
JP2017112161A (ja) * 2015-12-15 2017-06-22 三菱電機株式会社 半導体装置

Also Published As

Publication number Publication date
US20010026989A1 (en) 2001-10-04
US6849507B2 (en) 2005-02-01
JP3699907B2 (ja) 2005-09-28
TW490853B (en) 2002-06-11
US20030194843A1 (en) 2003-10-16
US6580123B2 (en) 2003-06-17

Similar Documents

Publication Publication Date Title
JP3699907B2 (ja) 改良された低電圧パワーｍｏｓｆｅｔ素子およびその製造処理
US6534367B2 (en) Trench-gate semiconductor devices and their manufacture
US8487368B2 (en) Low voltage power MOSFET device and process for its manufacture
US6833583B2 (en) Edge termination in a trench-gate MOSFET
US7361555B2 (en) Trench-gate transistors and their manufacture
US7202525B2 (en) Trench MOSFET with trench tip implants
US7579650B2 (en) Termination design for deep source electrode MOSFET
US6395604B1 (en) Method of fabricating semiconductor device
US6800900B2 (en) Trench-gate semiconductor devices and their manufacture
US20100244125A1 (en) Power semiconductor device structure for integrated circuit and method of fabrication thereof
WO2003021684A1 (en) Method for producing a semiconductor device having an edge structure
US6087224A (en) Manufacture of trench-gate semiconductor devices
JP3965027B2 (ja) トレンチ底部に厚いポリシリコン絶縁層を有するトレンチゲート型ｍｉｓデバイスの製造方法
US8088662B2 (en) Fabrication method of trenched metal-oxide-semiconductor device
US6977203B2 (en) Method of forming narrow trenches in semiconductor substrates
CN115241283A (zh) 集成的平面-沟道栅极功率mosfet
US6228698B1 (en) Manufacture of field-effect semiconductor devices
EP4261894A1 (en) Trench-gate semiconductor device and method for manufacturing the same
JP2001515658A (ja) 集積可能な平面状半導体装置のための接点配置と、この接点配置を形成する方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041005

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20050105

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20050111

A524 Written submission of copy of amendment under section 19 (pct)

Free format text: JAPANESE INTERMEDIATE CODE: A524

Effective date: 20050405

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050621

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050711

R150 Certificate of patent or registration of utility model

Ref document number: 3699907

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090715

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100715

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110715

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120715

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120715

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130715

Year of fee payment: 8

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees