KR100919528B1 - 감소된 밀러 용량을 갖는 모스 게이트 트랜지스터 및 그 형성 방법 - Google Patents

감소된 밀러 용량을 갖는 모스 게이트 트랜지스터 및 그 형성 방법

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KR100919528B1
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Abstract

본 발명의 일 실시예에 의하면, 트렌치 모스 게이트 트랜지스터는 제2 전도성 타입의 웰 영역과 pn 접합(junction)을 형성하는 제1 전도성 타입의 제1 영역을 포함한다. 상기 웰 영역은 평평한 바닥부 및 상기 평평한 바닥부보다 더 깊게 연장되는 부분을 포함한다. 게이트 트렌치는 상기 웰 영역 내로 연장된다. 채널 영역은 상기 게이트 트렌치의 외부 측벽을 따라 상기 웰 영역 내로 연장된다. 상기 게이트 트렌치는 상기 제1 영역 내에서 종단되는 제1 바닥부와, 상기 웰 영역의 더 깊은 부분에서 종단되는 제2 부분을 포함하고, 이로써 상기 트랜지스터가 온(on) 상태일 때, 상기 웰 영역의 더 깊은 부분이 그 바로 위에 위치한 채널 영역 부분을 통해 전류가 흐르는 것을 막도록 한다.

Description

감소된 밀러 용량을 갖는 모스 게이트 트랜지스터 및 그 형성 방법{MOS-GATED TRANSISTOR WITH REDUCED MILLER CAPACITANCE AND METHOD OF FORMING THE SAME}
본 발명은 일반적으로 전력 반도체 디바이스에 관한 것이고, 특히 감소된 밀러 용량(miller capacitance)을 갖는 트렌치 모스 게이트(trench MOS-gated) 트랜지스터에 관한 것이다.
도 1은, 종래의 수직형(vertical) 트렌치 게이트 MOSFET 100의 간략화된 단면도를 도시한다. n-형 전도성 타입의 에피택셜(epitaxial) 레이어 104는 드레인 콘택트(drain contact) 영역을 형성하는 n-형 기판 102 위로 연장된다. p-형 전도성 타입의 웰(well) 영역 106은, 에피택셜 레이어 104의 상부에 형성된다. 게이트 트렌치 109는, 웰 영역 106을 관통하여 연장되고 에피택셜 레이어 104와 웰 영역 106 사이의 인터페이스의 바로 아래에서 종단된다. 게이트 트렌치 109는 그 측벽과 바닥을 따라 유전체 레이어 112로 라이닝(lining)되고, 트랜지스터 게이트를 형성하는 폴리실리콘 물질 110으로 채워진다. 소스 영역 108은 트렌치 109의 각 측면에 위치하고, 수직 방향을 따라 게이트 110과 중첩한다. 온(on) 상태에서, 전류는 기판 102, 에피택셜 레이어 104, 트렌치 109의 외부 측벽을 따르는 웰 영역 106 내의 채널 영역, 그리고 마지막으로 소스 영역 108을 통해, 드레인 터미널 114로부터 소스 터미널 116으로 수직으로 흐른다.
기판 102와 함께 에피택셜 레이어 104는 드레인 영역을 형성한다. 도시된 바와 같이, 게이트 110은 트렌치 109의 바닥을 따라 드레인 영역과 중첩한다. 트랜지스터 스위칭 속도를 향상시키기 위해 이러한 드레인-게이트 중첩을 최소화하는 것이 바람직하다. 게이트-드레인 전하 Qgd는 이 중첩 면적에 비례하고 트렌치 109의 바닥을 따르는 유전체의 두께에 역 비례한다. 트렌치 폭을 줄이고, 트렌치 바닥을 따라 더 두꺼운 유전체를 사용하고, 트렌치의 평평한 바닥부를 따라 게이트의 일부를 제거하고, p-형 웰 영역을 트렌치보다 약간 더 깊게 연장하는 것을 포함하는, Qgd를 감소시키는 몇 가지 방법이 제안되어 왔다. 이러한 기술의 각각은 이점과 단점을 갖는다. 몇 가지는 더 복잡한 처리 과정을 요구하는 한편, 다른 기술들은 그 밖의 디바이스 특성에 부정적인 영향을 주지 않으면서 Qgd를 감소시키는데 효율적이지 않다.
이렇게 해서, 실질적으로 감소된 밀러 용량을 포함하는 향상된 특성을 갖고, 제조가 간단한, 모스 게이트(MOS-gated) 트랜지스터가 요구된다.
도 1은 종래의 수직형 트렌치 게이트 모스펫(MOSFET)의 간략화된 단면도를 도시한다.
도 2a는 본 발명의 일 실시예에 의한 수직형 트렌치 게이트 MOSFET의 단순화된 단면도를 도시한다.
도 2b는 도 2a의 수직형 트렌치 게이트 MOSFET을 위에서 본 레이아웃을 단순화하여 도시한다.
도 3은 본 발명의 다른 실시예에 의한 수직형 트렌치 게이트 MOSFET의 단순화된 단면도를 도시한다.
도 4는, 도 2a 및 도 3의 셀 구조가 결합된 본 발명의 다른 실시예의 위에서 본 레이아웃을 단순화하여 도시한다.
도 5는, 도 2a의 MOSFET 실시예에 대한 전류 및 전압 파형과, 선행 기술인 도 1의 MOSFET에 대한 전류 및 전압 파형을 도시한다.
도 6은, 도 3의 MOSFET 실시예에 대한 전류 및 전압 파형과, 선행 기술인 도 1의 MOSFET에 대한 전류 및 전압 파형을 도시한다.
본 발명의 일 실시예에 의하면, 트렌치 모스 게이트 트랜지스터(trench MOS-gated transistor)는, 제1 전도성 타입의 제1 영역, 상기 제1 영역 위에서 연장되고 상기 제1 영역과 pn 접합을 형성하는 제2 전도성 타입의 웰 영역, 및 상기 웰 영역의 상면으로부터 제1 깊이까지 연장되는 게이트 트렌치를 포함한다. 상기 웰 영역은, 상기 제1 깊이보다 얕은 깊이에서 종단되는 평평한 바닥부, 및 상기 평평한 바닥부보다 깊이 연장되고 상기 제1 깊이보다 깊은 깊이에서 종단되는 더 깊은 부분을 포함하고, 이로써 상기 게이트 트렌치의 일부분의 바닥부는 상기 제1 영역 내에서 종단되고 상기 게이트 트렌치의 나머지 부분의 바닥부는 상기 웰 영역의 상기 더 깊은 부분 내에서 종단된다. 상기 트랜지스터가 온(on) 상태일 때, 상기 게이트 트렌치의 외부 측벽을 따라 상기 웰 영역 내에 채널 영역이 형성되고, 상기 채널 영역 중 상기 웰 영역의 상기 더 깊은 부분의 바로 위에 위치한 부분을 통해서는 전류가 흐르는 것이 방해된다.
본 발명의 다른 실시예에 의하면, 트렌치 모스 게이트 트랜지스터는, 실리콘 물질의 기판, 상기 기판 위의 제1 전도성 타입의 실리콘 물질의 레이어, 상기 실리콘 물질의 레이어의 상부에 형성된 제2 전도성 타입의 웰 영역, 상기 실리콘 물질의 레이어 내에 상기 웰 영역으로부터 이격되어 형성된, 상기 웰 영역과 동일한 전도성 타입의 실리콘 물질 영역, 상기 웰 영역을 관통하여 연장되고 상기 실리콘 물질의 레이어 내에서 종단되는 게이트 트렌치 - 상기 게이트 트렌치의 바닥부의 일부 또는 전부는 상기 실리콘 물질 영역에 의해 둘러싸임 -, 및 상기 게이트 트렌치의 외부 측벽을 따라 상기 웰 영역 내에 채널 영역이 형성되도록 상기 게이트 트렌치의 각 측면에 위치하는, 제1 전도성 타입의 소스 영역 - 상기 게이트 트렌치는 폴리실리콘 물질로 적어도 상기 소스 영역까지 채워지고 부분적으로 상기 소스 영역과 중첩함 - 을 포함한다. 상기 트랜지스터가 온 상태일 때, 서로 이격된 상기 웰 영역과 상기 실리콘 물질 영역 사이에 존재하는 상기 실리콘 물질의 레이어의 일부분을 통하여 전류가 흐른다.
본 발명의 또 다른 실시예에 의하면, 트렌치 모스 게이트 트랜지스터는 다음과 같이 형성된다. 제1 전도성 타입의 제1 영역이 제공된다. 다음으로 제2 전도성 타입의 웰 영역이 상기 제1 영역의 상부에 형성된다. 상기 웰 영역을 통해 연장되고 상기 제1 영역 내에서 종단되는 트렌치가 형성된다. 제2 전도성 타입의 도펀트(dopants)가 상기 트렌치의 바닥을 따라 상기 웰 영역과 인접하는 미리 정의된 더 깊은 부분을 형성하기 위해, 상기 트렌치의 바닥의 미리 정의된 부분들을 통해 주입(implant)되고, 이로써 상기 트랜지스터가 온 상태일 때 상기 웰 영역의 더 깊은 부분이 그 바로 위에 위치된 채널 영역 부분을 통해 전류가 흐르는 것을 방해하도록 한다.
본 발명의 또 다른 실시예에 의하면, 트렌치 모스 게이트 트랜지스터는 다음과 같이 형성된다. 제1 전도성 타입의 에피택셜 레이어는 기판 위에 형성된다. 제2 전도성 타입의 웰 영역은 상기 에피택셜 레이어의 상부에 형성된다. 상기 웰 영역을 통해 연장되고 상기 에피택셜 레이어 내에서 종단되는 트렌치가 형성된다. 상기 트렌치의 바닥부를 따라 연장되고 상기 웰 영역으로부터 이격되는, 상기 웰 영역과 동일한 전도성 타입을 갖는 주입 영역을 형성하기 위해, 상기 트렌치의 바닥을 따라 제2 전도성 타입의 도펀트가 주입되고, 이로써 상기 트랜지스터가 온 상태일 때, 서로 이격된 상기 웰 영역과 상기 주입 영역 사이에 존재하는 상기 실리콘 에피택셜 레이어의 일부분을 통하여 전류가 흐르게 된다.
본 발명의 상기한 그리고 다른 실시예들은 첨부한 도면과 이하의 상세한 설명을 참조하여 설명될 것이다.
본 발명의 실시예에 따라, 트렌치 게이트 아래의, MOSFET의 웰 영역과 인접하는 주입 영역을 사용함으로써, MOSFET의 게이트-드레인 용량이 감소된다. 상기 트렌치 아래에 형성된 상기 주입 영역은, 트랜지스터 채널의 대응하는 부분에서 전도를 차단하기 때문에, 트렌치 구역이 비활성화되도록 한다. 이 실시예의 적절한 응용예는, 트랜지스터 온 저항(on resistance) Rdson에 대한 채널 저항의 기여도가 낮은 고전압 디바이스가 될 것이다. 다른 실시예에서, 게이트 트렌치 아래의 주입 영역은, 상기 주입 영역과 상기 웰 영역의 사이의 간극을 통해 채널 전류가 흐를 수 있도록 형성된다. 이 실시예에서, Rdson에 주입 영역이 미치는 영향은 최소화되고, 이렇게 해서 이 실시예의 적절한 응용예는 저전압 디바이스가 될 것이다. 이러한 실시예들은, 초접합(superjuction) 디바이스의 치밀한 교차 pn 필러 피치(alternating pn pillar pitch)와 같은 치밀한 트렌치 셀 피치 또는 낮은 Rdson을 요구하는 설계에 특히 유용하다. 이러한 두 개의 실시예들은 하나의 MOSFET에 함께 결합될 수 있다. 또는, 필요하다면, 이러한 두 실시예들 중 하나가 도 1에 도시된 종래의 구조와 결합될 수 있다.
도 2a는 본 발명의 일 실시예에 의한 수직형 트렌치 게이트 MOSFET 200의 단순화된 단면도를 도시한다. n-형 전도성 타입의 에피택셜 레이어 204는 드레인 콘택트 영역을 형성하는 n-형 기판 202 위로 연장된다. p-형 전도성 타입의 웰 영역 206은 에피택셜 레이어 204의 상부에 형성된다. 게이트 트렌치 209는 웰 영역 206을 통해 연장된다. 트렌치 209 바로 아래의 웰 영역 206의 더 깊은 부분 206a는 웰 영역 206의 다른 부분보다 에피택셜 레이어 204 내로 더 깊게 연장되고, 이로써 게이트 트렌치 209는 더 깊은 부분 206a 내에서 종단된다. 게이트 트렌치 209는 그 측벽과 바닥을 따라 유전체 레이어 212로 라이닝된다. 트렌치 209는 트랜지스터 게이트를 형성하는 폴리실리콘 물질 210으로 채워진다. 소스 영역 208은 트렌치 209의 각 측면에 위치하고 수직 방향으로 게이트 210과 중첩한다. 다른 실시예에서, 트렌치 209는 폴리실리콘 물질로 부분적으로 채워지고, 폴리실리콘의 최상부에 유전체 물질을 갖는다. 기판 202, 에피택셜 레이어 204, 더 깊은 부분 206a를 포함하는 웰 영역 206, 및 소스 영역 208의 하나 또는 그 이상은 결정질 실리콘(crystalline silicon; Si), 실리콘 카바이드(silicon carbide; SiC), 갈륨 질화물(Gallium nitride; GaN), 또는 실리콘 게르마늄(silicon germanium; SiGe)으로 이루어질 수 있다.
도 2a에서, 게이트 트렌치 209는 에피택셜 레이어 204와 중첩하지 않기 때문에, 온(on) 상태에서 더 깊은 부분 206a 위로 채널이 형성되지 않는다. 도 2a의 하나의 변형예에서, 트렌치 게이트 셀은 도 2b의 위에서 본 단순화된 레이아웃에 도시된 바와 같이 줄(stripe) 모양이다(즉, 개방 셀 배열로 설계된다). 줄 모양의 게이트 210은 게이트 210의 각 측면에 위치하는 소스 영역 208과 수직 방향으로 연장된다. 도시된 바와 같이, 웰 영역의 더 깊은 부분 206a는 게이트 210의 길이 방향을 따라 주기적으로 형성된다. 더 깊은 부분 206a가 형성되지 않는 곳에서(즉, 파선 1-1을 따라) 셀 단면은 도 1의 그것과 유사하다(즉, 게이트 트렌치 209는, 게이트 트렌치 209가 수직 방향을 따라 에피택셜 레이어 204와 중첩하도록, 웰 영역 206을 완전히 관통하여 연장되고 에피택셜 레이어 204 내에서 종단된다). 이러한 방법으로, 온 상태에서, 그 아래에 웰 영역의 더 깊은 부분 206a가 형성되지 않는 트렌치 측벽의 일부분을 따라 (도 1을 참조하여 위에서 설명된 것과 유사한 방식으로) 전류 흐름이 형성된다. 그러나 상기 게이트 아래의 웰 영역의 더 깊은 부분 206a가 형성되는 곳에서는 전류 흐름이 차단된다. 이렇게 해서 더 깊은 부분 206a에 대응하는 양만큼 게이트-드레인 중첩이 감소된다. 또한, 전체 웰 영역 206의 크기가 증가되기 때문에, 게이트-소스 용량 또는 Qgs가 증가한다. 이렇게 해서, Qgd/Qgs의 비는 또한 바람직하게 감소한다. 따라서 MOSFET의 스위칭 특성은 실질적으로 향상된다.
일 실시예에서, 도 2a의 구조는 다음과 같이 형성된다. 에피택셜 레이어 204가 종래 기술을 사용하여 기판 202 위에 형성된다. 웰 영역 206은 공지의 기술을 사용하여, p-형 도펀트를 주입하고 확산(driving in)시킴으로써 에피택셜 레이어 204의 상부에 형성된다. 다음으로 종래의 실리콘 에칭 기술을 사용하여 실리콘을 에칭함으로써 트렌치 209가 형성된다. 마스킹 레이어(masking layer)를 사용하여, 트렌치 209의 바닥에 선택적으로 p-형 도펀트가 주입되고, 이렇게 해서 더 깊은 부분 206a를 형성한다. 일 실시예에서, 주입은 1×1013 내지 1×1014cm-3의 범위에서 행해지고 40-120KeV 범위의 주입 에너지가 사용된다. 다른 실시예에서, 더 깊은 부분 206a의 두께는 가장 깊은 지점에서 0.2 내지 0.4μm 범위이다. 유전체 레이어 212, 트렌치 209를 채우는 도핑된 폴리실리콘 210, 및 소스 영역 208은 모두 종래 방법을 사용하여 형성된다.
도 3은 본 발명의 다른 실시예에 의한 수직형 트렌치 게이트 MOSFET 300의 단순화된 단면도를 도시한다. MOSFET 300의 단면도는, 웰 영역의 더 깊은 부분 206a 대신에 p-형 영역 307이 트렌치 309 바로 아래에 형성된다는 점을 제외하면, 도 2a의 단면도와 유사하다. 도 3에 도시된 바와 같이, 영역 307은, 트렌치 309의 바닥 모서리의 각각에서 웰 영역 306과 영역 307 사이에 간극이 존재하도록 형성된다. 온 상태 중에, 이러한 간극을 통해 전류가 흐른다. 이렇게 해서, 도시된 바와 같이 간극을 갖는 영역 307을 사용함으로써, 전류 흐름을 차단함이 없이 게이트-드레인 중첩이 상당히 감소된다. 일 실시예에서, 영역 307은 30-80KeV 범위의 주입 에너지를 사용하여 트렌치의 바닥을 통한 얕은 보론 주입(shallow boron implant)을 실행함으로써 형성된다. 일 실시예에서, 영역 307은 0.1-0.3μm 범위의 두께를 갖고, 영역 307과 웰 영역 306 사이의 간극은 0.1-0.3μm 범위이다. 도 2a 실시예에서와 같이, 기판 302, 에피택셜 레이어 304, 웰 영역 306, 영역 307, 및 소스 영역 308의 하나 또는 그 이상은 결정질 실리콘(Si), 실리콘 카바이드(SiC), 갈륨 질화물(GaN), 또는 실리콘 게르마늄(SiGe)으로 이루어질 수 있다.
줄 모양의 셀 레이아웃 실시예에서, 영역 307은 줄 모양 트렌치 게이트의 길이 방향을 따라 연속적이다. 영역 307은 웰 영역 306과 전기적으로 접촉하기 위해, 줄 모양 트렌치 게이트의 단부로, 또는, 줄 모양 트렌치 게이트를 따라 위치하는 또 다른 위치로 연장될 수 있다. 또는, 영역 307은 바이어스되지 않고 따라서 전기적으로 부동적(float)이 된다. 다른 실시예에서, 도 2b에 도시된 레이아웃과 유사하게, 다수의 p-형 영역 307은 상기 줄의 길이 방향을 따라 주기적으로 형성되고, 이로써 상기 줄의 일부를 따라서(예컨대, 파선 1-1에서) 셀 구조가 선행 기술인 도 1의 그것과 유사하다. 또는, 도 2a 및 도 3의 실시예는 도 4의 레이아웃에 도시된 바와 같이 결합될 수 있다. 도 4에서, 더 깊은 부분 206a는 도 2a의 더 깊은 부분 206a에 대응되고 영역 307은 도 3의 영역 307에 대응된다. 두 개의 화살표에 의해 지시되는 바와 같이, 더 깊은 부분 206a가 형성된 곳에서는 전류 전도가 일어나지 않지만, 더 깊은 부분 206a와 영역 307 사이뿐만 아니라 영역 307이 형성된 곳에서는 전류가 흐를 수 있다. 영역 307과 더 깊은 부분 206a의 특정 배열은 도 4에 도시된 것으로 제한되지 않는다. 많은 다른 배열이 가능하다. 또 다른 실시예에서, 도 1에 도시된 선행 기술과 유사한 셀 구조가 상기 줄을 따라 어느 곳에서도 형성되지 않도록, 더 깊은 부분 206a와 영역 307 사이의 영역이 제거된다.
본 발명의 일 실시예에서, 도 2a의 웰 영역 206과 게이트 트렌치 아래의 더 깊은 부분 206a, 그리고 도 3의 웰 영역 306과 게이트 트렌치 아래의 영역 307은 다음과 같이 형성될 수 있다. (상기 비활성 영역에서) 에피택셜 레이어로의 p-형 도펀트의 얕은 블랭킷 주입(shallow blanket implant)이 수행된다. 다음으로 마스킹 레이어를 사용하여 에피택셜 레이어의 선택된 구역으로의 p-형 도펀트의 깊은 주입이 수행된다. 이러한 두 개의 주입 단계는 순서를 바꾸어 수행될 수도 있다. 다음으로 쌍방의 주입된 도펀트를 에피택셜 레이어 내로 더 깊게 확산시키기 위해 온도 순환(temperature cycle)이 수행된다. 그 결과, 얕은 블랭킷 주입에 대응하는 웰 영역과 깊은 주입에 대응하는 미리 정의된 주입 영역들이, 상기 미리 정의된 주입 영역의 가장 깊은 부분이 상기 웰 영역의 바닥 표면보다 더 깊도록, 에피택셜 레이어 내에 형성된다. 도 2a의 구조를 얻기 위해, 상기 두 개의 주입 단계와 상기 온도 순환은, 상기 도펀트를 확산시킨 후에, 상기 주입 영역이 상기 웰 영역과 인접하도록 설계될 필요가 있다. 또는, 도 3의 구조를 형성하기 위해, 상기 두 개의 주입 단계 및 온도 순환은, 상기 도펀트가 확산되고 게이트 트렌치가 형성된 후에, 상기 주입 영역의 각각과 상기 웰 영역 사이에 간극이 형성되도록 설계될 필요가 있다. 이러한 내용에 비추어, 본 발명이 속하는 기술 분야에서 숙련된 자라면, 도 2a 및 도 3에 도시된 구조를 얻기 위해 상기 두 개의 주입 단계 및 온도 순환을 어떻게 설계해야 할지를 알 수 있을 것이다.
도 2a의 웰 영역 206과 게이트 트렌치 아래의 더 깊은 부분 206a, 그리고 도 3의 웰 영역 306과 게이트 트렌치 아래의 영역 307을 형성하는 다른 방법에 있어서, 우선 에피택셜 레이어의 선택된 구역으로의 p-형 도펀트의 얕은 주입이 마스킹 레이어를 사용하여 실행될 수 있다. 다음으로 상기 주입된 도펀트를 상기 에피택셜 레이어로 더 깊이 확산시키기 위해 온도 순환이 수행된다. 다음으로 (비활성 영역에서) 상기 에피택셜 레이어로의 p-형 도펀트의 블랭킷 주입이 실행된다. 다음으로 상기 블랭킷 주입 단계로부터 주입된 도펀트를 에피택셜 레이어 내로 더 깊게 확산시키고 상기 얕은 주입 단계로부터의 도펀트를 에피택셜 레이어 내로 보다 더 깊게 확산시키기 위해 제2 온도 순환이 수행된다. 그 결과, 블랭킷 주입에 대응하는 웰 영역과 얕은 주입에 대응하는 주입 영역들이, 상기 주입 영역의 가장 깊은 부분이 상기 웰 영역의 바닥 표면보다 더 깊게 되도록 형성된다. 도 2a의 구조를 얻기 위해, 상기 두 개의 주입 단계와 상기 두 개의 온도 순환은, 상기 도펀트를 확산시킨 후에, 상기 주입 영역이 상기 웰 영역과 인접하도록 설계될 필요가 있다. 또는, 도 3의 구조를 형성하기 위해, 상기 두 개의 주입 단계 및 온도 순환은, 상기 도펀트가 확산되고 게이트 트렌치가 형성된 후에, 상기 주입 영역의 각각과 상기 웰 영역 사이에 간극이 형성되도록 설계될 필요가 있다. 이전의 실시예와 같이, 이러한 내용에 비추어, 본 발명이 속하는 기술 분야에서 숙련된 자라면, 도 2a 및 도 3에 도시된 구조를 얻기 위해 상기 두 개의 주입 단계 및 두 개의 온도 순환을 어떻게 설계해야 할지를 알 수 있을 것이다.
아래의 테이블은 선행 기술인 도 1의 MOSFET 100, 도 2a의 MOSFET 200, 및 도 3의 MOSFET 300의 각각에 대해 Qgs, Qgd, 및 Qgd/Qgs 비를 시뮬레이션 한 결과를 도시한다. 6μm 피치 및 0.6μm 트렌치 폭을 갖는 600V 초접합 MOSFET이 시뮬레이션을 위해 사용되었다.
파라미터 도 1 도 2 도 3
Qgs nC/cm2 72.8 103.8 73.2
Qgd nC/cm2 36.4 27.3 31.6
Qgd/Qgs 0.50 0.26 0.43
도시된 바와 같이 MOSFET 200 및 300은 모두 선행 기술인 MOSFET 100보다 낮은 Qgd를 갖고, 선행 기술인 MOSFET 100보다 높은 Qgs를 갖는다. 따라서 MOSFET 200 및 300 모두에 대해 MOSFET 100의 Qgd/Qgs 비보다 더 낮은 Qgd/Qgs 비가 얻어진다. 도 5 및 6의 시뮬레이션 파형은 유사한 결과를 도시한다. 도 5는 도 2a의 MOSFET과 선행 기술인 도 1의 MOSFET에 대한 Idrain, Vdrain, 및 Vgate를 도시하고, 도 6은 도 3의 MOSFET과 선행 기술인 도 1의 MOSFET에 대한 동일한 파라미터를 도시한다.
서로 다른 실시예들의 단면도 및 위에서 본 레이아웃은 일정한 비율을 따르지 않을 수 있고, 대응하는 구조의 레이아웃 설계에 있어서 가능한 변형을 제한하도록 의도되지 않는다. 또한, 다양한 트랜지스터가 6각형 또는 정사각형 모양의 트랜지스터 셀을 포함하는 세포 모양의 아키텍쳐 내에 형성될 수 있다.
앞서 다수의 구체적인 실시예들이 도시되고 설명되었지만, 본 발명의 실시예는 이에 제한되지 않는다. 예를 들어, 본 발명을 벗어남이 없이, 도시되고 설명된 상기 구조의 도핑 극성이 뒤바뀌고 및/또는 다양한 구성요소의 도핑 농도가 변경될 수 있다는 것이 이해될 수 있다. 다른 예로서, 위에서 설명된 다양한 예시적인 수직형 트랜지스터는 드리프트(drift) 영역에서 종단되는 트렌치를 갖지만, 이들은 또한 더 치밀하게 도핑된 기판 내에서 종단될 수 있다. 또 다른 예로서, 본 발명은 수직형 MOSFET 실시예의 관점에서 도시되고 설명되었지만, 도 2a의 더 깊은 부분 206a와 도 3의 영역 307은 트렌치 게이트 IGBTs(trenched gate IGBTs)와 측방형 트렌치 게이트 MOSFETs(lateral trenched gate MOSFETs)와 같은 다른 트렌치 게이트 구조에서 유사하게 형성될 수 있다.
따라서, 본 발명의 영역은 상기 설명을 참조로 결정되어서는 안 되고, 첨부된 청구범위와 그 등가물의 전체 영역을 참조하여 결정되어야 한다.

Claims (36)

  1. 트렌치 모스 게이트 트랜지스터(trench MOS-gated transistor)에 있어서,
    제1 전도성 타입의 제1 영역;
    상기 제1 영역 위에서 연장되고 상기 제1 영역과 pn 접합을 형성하는 제2 전도성 타입의 웰 영역; 및
    상기 웰 영역의 상면으로부터 제1 깊이까지 연장되는 게이트 트렌치를 포함하되,
    상기 웰 영역은, 상기 제1 깊이보다 얕은 깊이에서 종단되는 평평한 바닥부, 및 상기 평평한 바닥부보다 깊이 연장되고 상기 제1 깊이보다 깊은 깊이에서 종단되는 더 깊은 부분을 포함하고, 이로써 상기 게이트 트렌치의 일부분의 바닥부는 상기 제1 영역 내에서 종단되고 상기 게이트 트렌치의 나머지 부분의 바닥부는 상기 웰 영역의 상기 더 깊은 부분 내에서 종단되며,
    상기 트랜지스터가 온(on) 상태일 때, 상기 게이트 트렌치의 외부 측벽을 따라 상기 웰 영역 내에 채널 영역이 형성되고, 상기 채널 영역 중 상기 웰 영역의 상기 더 깊은 부분의 바로 위에 위치한 부분을 통해서는 전류가 흐르는 것이 방해되는, 트렌치 모스 게이트 트랜지스터.
  2. 제1항에 있어서,
    제1 전도성 타입의 기판을 더 포함하되,
    상기 제1 영역은 상기 기판 위에서 연장되는 에피택셜 레이어인 트렌치 모스 게이트 트랜지스터.
  3. 제1항에 있어서,
    상기 웰 영역 내의 제1 전도성 타입의 소스 영역 - 상기 소스 영역은, 상기 게이트 트렌치의 각 측면에 위치함 - 을 더 포함하는 트렌치 모스 게이트 트랜지스터.
  4. 제1항에 있어서,
    상기 게이트 트렌치는, 상기 게이트 트렌치의 측벽과 바닥을 라이닝하는 유전체 레이어를 포함하고, 상기 게이트 트렌치는 폴리실리콘으로 부분적으로 또는 완전히 채워지는 트렌치 모스 게이트 트랜지스터.
  5. 제1항에 있어서,
    상기 제1 영역의 가장 깊은 지점에서, 상기 웰 영역의 더 깊은 부분은 상기 웰 영역의 평평한 바닥부보다 0.2μm 내지 0.4μm 더 깊은 트렌치 모스 게이트 트랜지스터.
  6. 삭제
  7. 제1항에 있어서,
    상기 제1 영역과 상기 웰 영역의 적어도 하나는, 결정질 실리콘(crystalline silicon; Si), 실리콘 카바이드(silicon carbide; SiC), 갈륨 질화물(Gallium nitride; GaN), 및 실리콘 게르마늄(silicon germanium; SiGe) 중 하나로 이루어지는 트렌치 모스 게이트 트랜지스터.
  8. 트렌치 모스 게이트 트랜지스터(trench MOS-gated transistor)에 있어서,
    기판;
    상기 기판 위에서 연장되고 상기 기판과 접촉하는 제1 전도성 타입의 에피택셜 레이어;
    상기 에피택셜 레이어의 상부에 형성된 제2 전도성 타입의 웰 영역;
    상기 웰 영역의 상면으로부터 제1 깊이까지 연장되는 복수의 게이트 트렌치; 및
    상기 웰 영역의 상부에 형성된 제1 전도성 타입의 소스 영역을 더 포함하되,
    상기 소스 영역은, 상기 복수의 게이트 트렌치의 각각의 외부 측벽을 따라 상기 웰 영역 내에 채널 영역이 형성되도록 상기 복수의 게이트 트렌치의 각 측면에 위치하고,
    상기 웰 영역은, 상기 제1 깊이보다 얕은 깊이에서 종단되는 평평한 바닥부, 및 상기 평평한 바닥부보다 깊이 연장되고 상기 제1 깊이보다 깊은 깊이에서 종단되는 복수의 더 깊은 부분을 포함하고, 이로써 상기 복수의 게이트 트렌치의 각각의 일부분의 바닥부는 상기 에피택셜 레이어 내에서 종단되고, 상기 복수의 게이트 트렌치의 각각의 나머지 부분의 바닥부는 상기 웰 영역의 상기 복수의 더 깊은 부분의 각각 내에서 종단되며,
    상기 트랜지스터가 온 상태일 때, 상기 채널 영역 중 상기 웰 영역의 상기 복수의 더 깊은 부분의 바로 위에 위치한 부분을 통해서는 전류가 흐르는 것이 방해되는, 트렌치 모스 게이트 트랜지스터.
  9. 제8항에 있어서,
    상기 에피택셜 레이어의 가장 깊은 지점에서, 상기 웰 영역의 복수의 더 깊은 부분은 상기 웰 영역의 평평한 바닥부보다 0.2μm 내지 0.4μm 더 깊은 트렌치 모스 게이트 트랜지스터.
  10. 삭제
  11. 제8항에 있어서,
    상기 복수의 게이트 트렌치의 각각은, 각각의 게이트 트렌치의 측벽과 바닥을 라이닝하는 유전체 레이어를 포함하고, 각각의 게이트 트렌치는 폴리실리콘으로 부분적으로 또는 완전히 채워지는 트렌치 모스 게이트 트랜지스터.
  12. 제8항에 있어서,
    상기 기판, 상기 에피택셜 레이어, 상기 웰 영역, 및 상기 소스 영역 중 적어도 하나는, 결정질 실리콘(crystalline silicon; Si), 실리콘 카바이드(silicon carbide; SiC), 갈륨 질화물(Gallium nitride; GaN), 및 실리콘 게르마늄(silicon germanium; SiGe) 중 하나로 이루어지는 트렌치 모스 게이트 트랜지스터.
  13. 트렌치 모스 게이트 트랜지스터(trench MOS-gated transistor)에 있어서,
    실리콘 물질의 기판;
    상기 기판 위의 제1 전도성 타입의 실리콘 물질의 레이어;
    상기 실리콘 물질의 레이어의 상부에 형성된 제2 전도성 타입의 웰 영역;
    상기 실리콘 물질의 레이어 내에 상기 웰 영역으로부터 이격되어 형성된, 상기 웰 영역과 동일한 전도성 타입의 실리콘 물질 영역;
    상기 웰 영역을 관통하여 연장되고 상기 실리콘 물질의 레이어 내에서 종단되는 게이트 트렌치 - 상기 게이트 트렌치의 바닥부는 상기 실리콘 물질 영역에 의해 둘러싸임 -; 및
    상기 게이트 트렌치의 외부 측벽을 따라 상기 웰 영역 내에 채널 영역이 형성되도록 상기 게이트 트렌치의 각 측면에 위치하는, 제1 전도성 타입의 소스 영역 - 상기 게이트 트렌치는 폴리실리콘 물질로 적어도 상기 소스 영역까지 채워지고 부분적으로 상기 소스 영역과 중첩함 - 을 포함하되,
    상기 트랜지스터가 온 상태일 때, 서로 이격된 상기 웰 영역과 상기 실리콘 물질 영역 사이에 존재하는 상기 실리콘 물질의 레이어의 일부분을 통하여 전류가 흐르는 트렌치 모스 게이트 트랜지스터.
  14. 제13항에 있어서,
    상기 실리콘 물질의 레이어는 상기 기판 위로 연장되는 에피택셜 레이어인 트렌치 모스 게이트 트랜지스터.
  15. 제13항에 있어서,
    상기 실리콘 물질 영역은 0.1μm 내지 0.3μm 범위의 두께를 갖는 트렌치 모스 게이트 트랜지스터.
  16. 제13항에 있어서,
    상기 게이트 트렌치는 줄 모양이고, 상기 실리콘 물질 영역은 부분적으로 상기 줄 모양의 게이트 트렌치의 길이 방향을 따라 연장되는 트렌치 모스 게이트 트랜지스터.
  17. 제13항에 있어서,
    상기 게이트 트렌치는 줄 모양이고, 상기 실리콘 물질 영역은 상기 줄 모양의 게이트 트렌치의 전체 길이 방향을 따라 연장되는 트렌치 모스 게이트 트랜지스터.
  18. 제17항에 있어서,
    상기 실리콘 물질 영역은 상기 웰 영역에 전기적으로 접속된 트렌치 모스 게이트 트랜지스터.
  19. 제13항에 있어서,
    상기 실리콘 물질 영역은 전기적으로 부동적(float)인 트렌치 모스 게이트 트랜지스터.
  20. 제13항에 있어서,
    상기 웰 영역은 평평한 바닥부 및 상기 평평한 바닥부보다 더 깊이 연장되는 더 깊은 부분을 포함하며, 이로써 상기 게이트 트렌치의 일부분은 상기 웰 영역의 더 깊은 부분 내에서 종단되는, 트렌치 모스 게이트 트랜지스터.
  21. 트렌치 모스 게이트 트랜지스터(trench MOS-gated transistor)를 형성하는 방법에 있어서,
    제1 전도성 타입의 제1 영역을 제공하는 단계;
    상기 제1 영역의 상부에 제2 전도성 타입의 웰 영역을 형성하는 단계;
    상기 웰 영역을 통해 연장되고 상기 제1 영역 내에서 종단되는 트렌치를 형성하는 단계 - 상기 트렌치의 측벽을 따라 연장되는 상기 웰 영역의 부분들은 채널 영역을 형성함 -; 및
    상기 웰 영역의 바닥 표면보다 더 깊이 연장되는 복수의 더 깊은 부분을 형성하기 위해, 상기 트렌치의 바닥의 미리 정의된 부분을 따라 제2 전도성 타입의 도펀트를 주입하는 단계 - 상기 트랜지스터가 온 상태일 때, 상기 복수의 더 깊은 부분이, 상기 복수의 더 깊은 부분의 바로 위에 위치한 채널 영역 부분을 통해 전류가 흐르는 것을 방해할 수 있도록, 상기 복수의 더 깊은 부분의 각각이 상기 웰 영역과 인접함 - 를 포함하는 트렌치 모스 게이트 트랜지스터 형성 방법.
  22. 제21항에 있어서,
    상기 제1 영역은 에피택셜 레이어이고,
    상기 트렌치 모스 게이트 트랜지스터 형성 방법은,
    제1 전도성 타입의 기판 위에 상기 에피택셜 레이어를 형성하는 단계를 더 포함하는 트렌치 모스 게이트 트랜지스터 형성 방법.
  23. 제21항에 있어서,
    상기 트렌치의 측벽과 바닥을 유전체 레이어로 라이닝하는 단계;
    폴리실리콘 물질로 상기 트렌치를 부분적으로 또는 완전히 채우는 단계; 및
    상기 웰 영역 내에 제1 전도성 타입의 소스 영역을 형성하는 단계 - 상기 소스 영역은 상기 트렌치의 각 측면에 위치함 - 를 더 포함하는 트렌치 모스 게이트 트랜지스터 형성 방법.
  24. 제21항에 있어서,
    상기 제1 영역, 상기 복수의 더 깊은 부분 및 상기 웰 영역 중 적어도 하나는, 결정질 실리콘(crystalline silicon; Si), 실리콘 카바이드(silicon carbide; SiC), 갈륨 질화물(Gallium nitride; GaN), 및 실리콘 게르마늄(silicon germanium; SiGe) 중 하나로 이루어지는 트렌치 모스 게이트 트랜지스터 형성 방법.
  25. 트렌치 모스 게이트 트랜지스터를 형성하는 방법에 있어서,
    실리콘 기판을 제공하는 단계;
    상기 기판 위에 제1 전도성 타입의 실리콘 에피택셜 레이어를 형성하는 단계;
    상기 실리콘 에피택셜 레이어의 상부에 제2 전도성 타입의 웰 영역을 형성하는 단계;
    상기 웰 영역을 통해 연장되고 상기 실리콘 에피택셜 레이어 내에서 종단되는 트렌치를 형성하는 단계;
    상기 트렌치의 바닥부를 따라 연장되고 상기 웰 영역으로부터 이격되는, 상기 웰 영역과 동일한 전도성 타입을 갖는 주입 영역을 형성하기 위해, 상기 트렌치의 바닥을 따라 제2 전도성 타입의 도펀트를 주입하는 단계 - 상기 트랜지스터가 온 상태일 때, 서로 이격된 상기 웰 영역과 상기 주입 영역 사이에 존재하는 상기 실리콘 에피택셜 레이어의 일부분을 통하여 전류가 흐름 -;
    상기 트렌치의 각 측면에 위치하는 제1 전도성 타입의 소스 영역을 형성 - 이로써, 상기 트렌치의 외부 측벽을 따라 연장되는 상기 웰 영역의 부분들이 채널 영역을 형성함 - 하는 단계; 및
    적어도 상기 소스 영역까지 그리고 부분적으로 상기 소스 영역과 중첩하도록 폴리실리콘 물질로 상기 트렌치를 채우는 단계를 포함하는 트렌치 모스 게이트 트랜지스터 형성 방법.
  26. 삭제
  27. 제25항에 있어서,
    상기 주입 영역은 0.1μm 내지 0.3μm 범위의 두께를 갖는 트렌치 모스 게이트 트랜지스터 형성 방법.
  28. 트렌치 모스 게이트 트랜지스터를 형성하는 방법에 있어서,
    제1 전도성 타입의 제1 영역을 제공하는 단계;
    상기 제1 영역 내로의 제2 전도성 타입의 도펀트의 얕은 주입(shallow implant)을 수행하는 단계;
    상기 제1 영역 내로의 제2 전도성 타입의 도펀트의 깊은 주입(deep implant)을 수행하는 단계;
    상기 깊은 주입 및 얕은 주입 단계 후에, 각각의 주입된 도펀트를 상기 제1 영역 내로 더 깊게 확산시키고, 이로써 상기 얕은 주입에 대응하는 웰 영역과 상기 깊은 주입에 대응하는 제2 영역을 형성하기 위해 온도 순환을 수행 - 상기 제2 영역의 가장 깊은 부분은 상기 웰 영역의 바닥 표면보다 더 깊음 - 하는 단계; 및
    상기 웰 영역을 통해 연장되고 상기 제1 영역 내에서 종단되는 제1 부분 및 상기 웰 영역을 통해 연장되고 상기 제2 영역 내에서 종단되는 제2 부분을 포함하는 트렌치를 형성하는 단계를 포함하는 트렌치 모스 게이트 트랜지스터 형성 방법.
  29. 제28항에 있어서,
    상기 트렌치의 측벽을 따라 연장되는 상기 웰 영역의 부분들은 채널 영역을 형성하고, 상기 제2 영역이 상기 제2 영역 바로 위에 위치하는 채널 영역 부분을 통해 전류가 흐르는 것을 방해할 수 있도록, 상기 온도 순환 후에, 상기 제2 영역이 상기 웰 영역과 인접하는 트렌치 모스 게이트 트랜지스터 형성 방법.
  30. 제28항에 있어서,
    상기 제2 영역이 상기 웰 영역으로부터 이격되도록 상기 온도 순환이 수행되고, 상기 트렌치가 형성된 후, 상기 트랜지스터가 온 상태일 때, 서로 이격된 상기 웰 영역과 상기 제2 영역 사이에 존재하는 상기 제1 영역의 일부분을 통하여 전류가 흐르는 트렌치 모스 게이트 트랜지스터 형성 방법.
  31. 제28항에 있어서,
    상기 깊은 주입 단계는 마스킹 레이어(masking layer)를 사용하여 실행되는 트렌치 모스 게이트 트랜지스터 형성 방법.
  32. 제28항에 있어서,
    상기 제1 영역, 상기 웰 영역, 및 상기 제2 영역 중 적어도 하나는, 결정질 실리콘(crystalline silicon; Si), 실리콘 카바이드(silicon carbide; SiC), 갈륨 질화물(Gallium nitride; GaN), 및 실리콘 게르마늄(silicon germanium; SiGe) 중 하나로 이루어지는 트렌치 모스 게이트 트랜지스터 형성 방법.
  33. 트렌치 모스 게이트 트랜지스터를 형성하는 방법에 있어서,
    제1 전도성 타입의 제1 영역을 제공하는 단계;
    상기 제1 영역 내로의 제2 전도성 타입의 도펀트의 얕은 주입(shallow implant)을 수행하는 단계;
    상기 제1 영역 내로 상기 주입된 도펀트를 확산시키기 위해 온도 순환을 수행하는 단계;
    상기 제1 영역 내로의 제2 전도성 타입의 도펀트의 제2 주입을 수행하는 단계;
    상기 제2 주입 단계로부터 주입된 도펀트를 상기 제1 영역 내로 더 깊게 확산시키고 상기 얕은 주입 단계로부터의 도펀트를 상기 제1 영역 내로 보다 더 깊게 확산시키며, 이로써, 상기 제2 주입에 대응하는 웰 영역과 상기 얕은 주입에 대응하는 제2 영역을 형성하기 위해 제2 온도 순환을 수행 - 상기 제2 영역의 가장 깊은 부분은 상기 웰 영역의 바닥 표면보다 더 깊음 - 하는 단계; 및
    상기 웰 영역을 통해 연장되고 상기 제1 영역 내에서 종단되는 제1 부분 및 상기 웰 영역을 통해 연장되고 상기 제2 영역 내에서 종단되는 제2 부분을 포함하는 트렌치를 형성하는 단계를 포함하는 트렌치 모스 게이트 트랜지스터 형성 방법.
  34. 제33항에 있어서,
    상기 트렌치의 측벽을 따라 연장되는 상기 웰 영역의 부분들은 채널 영역을 형성하고, 상기 제2 영역이 상기 제2 영역 바로 위에 위치하는 채널 영역 부분을 통해 전류가 흐르는 것을 방해할 수 있도록, 상기 제2 온도 순환 후에, 상기 제2 영역이 상기 웰 영역과 인접하는 트렌치 모스 게이트 트랜지스터 형성 방법.
  35. 제33항에 있어서,
    상기 제2 영역이 상기 웰 영역으로부터 이격되도록 상기 제2 온도 순환이 수행되고, 상기 트렌치가 형성된 후, 상기 트랜지스터가 온 상태일 때, 서로 이격된 상기 웰 영역과 상기 제2 영역 사이에 존재하는 상기 제1 영역의 일부분을 통하여 전류가 흐르는 트렌치 모스 게이트 트랜지스터 형성 방법.
  36. 제33항에 있어서,
    상기 제1 영역, 상기 웰 영역, 및 상기 제2 영역 중 적어도 하나는, 결정질 실리콘(crystalline silicon; Si), 실리콘 카바이드(silicon carbide; SiC), 갈륨 질화물(Gallium nitride; GaN), 및 실리콘 게르마늄(silicon germanium; SiGe) 중 하나로 이루어지는 트렌치 모스 게이트 트랜지스터 형성 방법.
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Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7576388B1 (en) * 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US7265415B2 (en) * 2004-10-08 2007-09-04 Fairchild Semiconductor Corporation MOS-gated transistor with reduced miller capacitance
DE102005024951A1 (de) * 2005-05-31 2006-12-14 Infineon Technologies Ag Halbleiterspeicherbauelement
US7400172B2 (en) * 2006-10-16 2008-07-15 Freescale Semiconductor, Inc. Miller capacitance tolerant buffer element
JP2008130896A (ja) * 2006-11-22 2008-06-05 Fuji Electric Device Technology Co Ltd 半導体装置
US7994005B2 (en) * 2007-11-01 2011-08-09 Alpha & Omega Semiconductor, Ltd High-mobility trench MOSFETs
JP4644730B2 (ja) * 2008-08-12 2011-03-02 株式会社日立製作所 半導体装置及びそれを用いた電力変換装置
US8237195B2 (en) * 2008-09-29 2012-08-07 Fairchild Semiconductor Corporation Power MOSFET having a strained channel in a semiconductor heterostructure on metal substrate
CN101807546B (zh) * 2009-02-13 2013-04-17 尼克森微电子股份有限公司 沟道式金属氧化物半导体元件及其制作方法
US8242510B2 (en) * 2010-01-28 2012-08-14 Intersil Americas Inc. Monolithic integration of gallium nitride and silicon devices and circuits, structure and method
US8525260B2 (en) * 2010-03-19 2013-09-03 Monolithic Power Systems, Inc. Super junction device with deep trench and implant
US8304828B2 (en) * 2010-03-22 2012-11-06 Great Power Semiconductor Corp. Closed cell trench power MOSFET structure
JP5531787B2 (ja) * 2010-05-31 2014-06-25 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US8313995B2 (en) 2011-01-13 2012-11-20 Infineon Technologies Austria Ag Method for manufacturing a semiconductor device
JP5717661B2 (ja) * 2011-03-10 2015-05-13 株式会社東芝 半導体装置とその製造方法
CN102184960B (zh) * 2011-04-22 2016-07-27 上海华虹宏力半导体制造有限公司 功率金属氧化物半导体场效应管及其形成方法
CN103765593B (zh) * 2011-09-08 2017-06-09 株式会社田村制作所 Ga2O3系半导体元件
EP3151285B1 (en) 2011-09-08 2023-11-22 Tamura Corporation Ga2o3-based semiconductor element
EP2602829A1 (en) * 2011-12-07 2013-06-12 Nxp B.V. Trench-gate resurf semiconductor device and manufacturing method
US8785278B2 (en) 2012-02-02 2014-07-22 Alpha And Omega Semiconductor Incorporated Nano MOSFET with trench bottom oxide shielded and third dimensional P-body contact
TW201421683A (zh) * 2012-11-23 2014-06-01 Anpec Electronics Corp 具有低米勒電容之金氧半場效電晶體元件及其製作方法
TWI544635B (zh) 2014-03-20 2016-08-01 帥群微電子股份有限公司 溝槽式功率金氧半場效電晶體與其製造方法
US9443973B2 (en) * 2014-11-26 2016-09-13 Infineon Technologies Austria Ag Semiconductor device with charge compensation region underneath gate trench
DE102014117780B4 (de) 2014-12-03 2018-06-21 Infineon Technologies Ag Halbleiterbauelement mit einer Grabenelektrode und Verfahren zur Herstellung
DE102014119465B3 (de) * 2014-12-22 2016-05-25 Infineon Technologies Ag Halbleitervorrichtung mit streifenförmigen trenchgatestrukturen, transistormesas und diodenmesas
JP2017112161A (ja) * 2015-12-15 2017-06-22 三菱電機株式会社 半導体装置
JP6560142B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
JP6560141B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
US10032907B2 (en) * 2016-10-04 2018-07-24 Nexperia B.V. TrenchMOS
US9887287B1 (en) * 2016-12-08 2018-02-06 Cree, Inc. Power semiconductor devices having gate trenches with implanted sidewalls and related methods
CN106449419A (zh) * 2016-12-08 2017-02-22 西安电子科技大学 基于Ga2O3材料的U型栅MOSFET及其制备方法
US11271084B2 (en) 2017-06-06 2022-03-08 Mitsubishi Electric Corporation Semiconductor device and power converter
CN109427886A (zh) * 2017-08-25 2019-03-05 比亚迪股份有限公司 Mosfet及制备方法、电子设备、车辆
CN109671766B (zh) * 2017-10-13 2023-06-27 联华电子股份有限公司 功率金属氧化物半导体场效晶体管
JP2019087611A (ja) * 2017-11-06 2019-06-06 トヨタ自動車株式会社 スイッチング素子とその製造方法
DE102018103973B4 (de) 2018-02-22 2020-12-03 Infineon Technologies Ag Siliziumcarbid-halbleiterbauelement
DE102018106670A1 (de) * 2018-03-21 2019-09-26 Infineon Technologies Ag Siliziumcarbid-Halbleitervorrichtung mit Graben-Gatestruktur und einem Sourcegebiet in einem oberen Bereich eines Mesaabschnitts
DE102019111308A1 (de) 2018-05-07 2019-11-07 Infineon Technologies Ag Siliziumcarbid halbleiterbauelement
CN109037337A (zh) * 2018-06-28 2018-12-18 华为技术有限公司 一种功率半导体器件及制造方法
JP7005453B2 (ja) * 2018-08-08 2022-01-21 株式会社東芝 半導体装置
DE102018124740A1 (de) 2018-10-08 2020-04-09 Infineon Technologies Ag Halbleiterbauelement mit einem sic halbleiterkörper und verfahren zur herstellung eines halbleiterbauelements
US10586845B1 (en) 2018-11-16 2020-03-10 Infineon Technologies Ag SiC trench transistor device and methods of manufacturing thereof
US10903322B2 (en) 2018-11-16 2021-01-26 Infineon Technologies Ag SiC power semiconductor device with integrated body diode
US10985248B2 (en) 2018-11-16 2021-04-20 Infineon Technologies Ag SiC power semiconductor device with integrated Schottky junction
CN110137259A (zh) * 2019-04-11 2019-08-16 深圳大学 Mosfet管及其制备方法
CN111584365B (zh) * 2020-04-29 2024-01-30 北京时代民芯科技有限公司 一种低米勒电容槽栅vdmos器件制造方法
WO2022104074A1 (en) * 2020-11-13 2022-05-19 The Regents Of The University Of California Epitaxy-enabled substrate transfer
CN117393585B (zh) * 2023-12-07 2024-04-05 深圳市冠禹半导体有限公司 一种高驱动能力的mosfet器件及其驱动电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026324A (ja) * 2000-04-04 2002-01-25 Internatl Rectifier Corp 改良された低電圧パワーｍｏｓｆｅｔ素子およびその製造処理

Family Cites Families (173)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3404295A (en) 1964-11-30 1968-10-01 Motorola Inc High frequency and voltage transistor with added region for punch-through protection
US3412297A (en) 1965-12-16 1968-11-19 United Aircraft Corp Mos field-effect transistor with a onemicron vertical channel
US3497777A (en) * 1967-06-13 1970-02-24 Stanislas Teszner Multichannel field-effect semi-conductor device
US3564356A (en) * 1968-10-24 1971-02-16 Tektronix Inc High voltage integrated circuit transistor
US3660697A (en) 1970-02-16 1972-05-02 Bell Telephone Labor Inc Monolithic semiconductor apparatus adapted for sequential charge transfer
US4003072A (en) * 1972-04-20 1977-01-11 Sony Corporation Semiconductor device with high voltage breakdown resistance
US4011105A (en) * 1975-09-15 1977-03-08 Mos Technology, Inc. Field inversion control for n-channel device integrated circuits
US4337474A (en) 1978-08-31 1982-06-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US4698653A (en) 1979-10-09 1987-10-06 Cardwell Jr Walter T Semiconductor devices controlled by depletion regions
US4638344A (en) * 1979-10-09 1987-01-20 Cardwell Jr Walter T Junction field-effect transistor controlled by merged depletion regions
US4345265A (en) 1980-04-14 1982-08-17 Supertex, Inc. MOS Power transistor with improved high-voltage capability
US4868624A (en) 1980-05-09 1989-09-19 Regents Of The University Of Minnesota Channel collector transistor
US4300150A (en) 1980-06-16 1981-11-10 North American Philips Corporation Lateral double-diffused MOS transistor device
US4326332A (en) * 1980-07-28 1982-04-27 International Business Machines Corp. Method of making a high density V-MOS memory array
EP0051693B1 (de) * 1980-11-12 1985-06-19 Ibm Deutschland Gmbh Elektrisch umschaltbarer Festwertspeicher
US4324038A (en) * 1980-11-24 1982-04-13 Bell Telephone Laboratories, Incorporated Method of fabricating MOS field effect transistors
US4969028A (en) 1980-12-02 1990-11-06 General Electric Company Gate enhanced rectifier
GB2089119A (en) 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
US4974059A (en) 1982-12-21 1990-11-27 International Rectifier Corporation Semiconductor high-power mosfet device
JPS6016420A (ja) * 1983-07-08 1985-01-28 Mitsubishi Electric Corp 選択的エピタキシヤル成長方法
US4639761A (en) * 1983-12-16 1987-01-27 North American Philips Corporation Combined bipolar-field effect transistor resurf devices
US4568958A (en) * 1984-01-03 1986-02-04 General Electric Company Inversion-mode insulated-gate gallium arsenide field-effect transistors
FR2566179B1 (fr) * 1984-06-14 1986-08-22 Commissariat Energie Atomique Procede d'autopositionnement d'un oxyde de champ localise par rapport a une tranchee d'isolement
US5208657A (en) 1984-08-31 1993-05-04 Texas Instruments Incorporated DRAM Cell with trench capacitor and vertical channel in substrate
US4824793A (en) * 1984-09-27 1989-04-25 Texas Instruments Incorporated Method of making DRAM cell with trench capacitor
US4673962A (en) 1985-03-21 1987-06-16 Texas Instruments Incorporated Vertical DRAM cell and method
US4774556A (en) 1985-07-25 1988-09-27 Nippondenso Co., Ltd. Non-volatile semiconductor memory device
US5262336A (en) 1986-03-21 1993-11-16 Advanced Power Technology, Inc. IGBT process to produce platinum lifetime control
US5034785A (en) 1986-03-24 1991-07-23 Siliconix Incorporated Planar vertical channel DMOS structure
US4767722A (en) 1986-03-24 1988-08-30 Siliconix Incorporated Method for making planar vertical channel DMOS structures
US4716126A (en) 1986-06-05 1987-12-29 Siliconix Incorporated Fabrication of double diffused metal oxide semiconductor transistor
US4746630A (en) 1986-09-17 1988-05-24 Hewlett-Packard Company Method for producing recessed field oxide with improved sidewall characteristics
US4941026A (en) 1986-12-05 1990-07-10 General Electric Company Semiconductor devices exhibiting minimum on-resistance
JP2577330B2 (ja) 1986-12-11 1997-01-29 新技術事業団 両面ゲ−ト静電誘導サイリスタの製造方法
US5105243A (en) * 1987-02-26 1992-04-14 Kabushiki Kaisha Toshiba Conductivity-modulation metal oxide field effect transistor with single gate structure
US4821095A (en) * 1987-03-12 1989-04-11 General Electric Company Insulated gate semiconductor device with extra short grid and method of fabrication
AU601537B2 (en) 1987-03-25 1990-09-13 Kabushiki Kaisha Komatsu Seisakusho Hydraulic clutch pressure control apparatus
US4745079A (en) 1987-03-30 1988-05-17 Motorola, Inc. Method for fabricating MOS transistors having gates with different work functions
US4823176A (en) * 1987-04-03 1989-04-18 General Electric Company Vertical double diffused metal oxide semiconductor (VDMOS) device including high voltage junction exhibiting increased safe operating area
US4801986A (en) * 1987-04-03 1989-01-31 General Electric Company Vertical double diffused metal oxide semiconductor VDMOS device with increased safe operating area and method
US5164325A (en) 1987-10-08 1992-11-17 Siliconix Incorporated Method of making a vertical current flow field effect transistor
US4893160A (en) * 1987-11-13 1990-01-09 Siliconix Incorporated Method for increasing the performance of trenched devices and the resulting structure
US4914058A (en) * 1987-12-29 1990-04-03 Siliconix Incorporated Grooved DMOS process with varying gate dielectric thickness
US4967245A (en) 1988-03-14 1990-10-30 Siliconix Incorporated Trench power MOSFET device
KR0173111B1 (ko) 1988-06-02 1999-02-01 야마무라 가쯔미 트렌치 게이트 mos fet
US4961100A (en) 1988-06-20 1990-10-02 General Electric Company Bidirectional field effect semiconductor device and circuit
JPH0216763A (ja) * 1988-07-05 1990-01-19 Toshiba Corp 半導体装置の製造方法
US4853345A (en) 1988-08-22 1989-08-01 Delco Electronics Corporation Process for manufacture of a vertical DMOS transistor
US5268311A (en) 1988-09-01 1993-12-07 International Business Machines Corporation Method for forming a thin dielectric layer on a substrate
US5156989A (en) 1988-11-08 1992-10-20 Siliconix, Incorporated Complementary, isolated DMOS IC technology
US5346834A (en) 1988-11-21 1994-09-13 Hitachi, Ltd. Method for manufacturing a semiconductor device and a semiconductor memory device
US5072266A (en) 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
US5111253A (en) 1989-05-09 1992-05-05 General Electric Company Multicellular FET having a Schottky diode merged therewith
US4992390A (en) * 1989-07-06 1991-02-12 General Electric Company Trench gate structure with thick bottom oxide
WO1991003842A1 (en) 1989-08-31 1991-03-21 Nippondenso Co., Ltd. Insulated gate bipolar transistor
US5248894A (en) 1989-10-03 1993-09-28 Harris Corporation Self-aligned channel stop for trench-isolated island
US5134448A (en) 1990-01-29 1992-07-28 Motorola, Inc. MOSFET with substrate source contact
US5242845A (en) 1990-06-13 1993-09-07 Kabushiki Kaisha Toshiba Method of production of vertical MOS transistor
US5071782A (en) 1990-06-28 1991-12-10 Texas Instruments Incorporated Vertical memory cell array and method of fabrication
US5079608A (en) * 1990-11-06 1992-01-07 Harris Corporation Power MOSFET transistor circuit with active clamp
DE69125794T2 (de) * 1990-11-23 1997-11-27 Texas Instruments Inc Verfahren zum gleichzeitigen Herstellen eines Feldeffekttransistors mit isoliertem Gate und eines Bipolartransistors
US5065273A (en) 1990-12-04 1991-11-12 International Business Machines Corporation High capacity DRAM trench capacitor and methods of fabricating same
US5168331A (en) 1991-01-31 1992-12-01 Siliconix Incorporated Power metal-oxide-semiconductor field effect transistor
JP2825004B2 (ja) * 1991-02-08 1998-11-18 インターナショナル・ビジネス・マシーンズ・コーポレーション 側壁電荷結合撮像素子及びその製造方法
CN1019720B (zh) 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
US5164802A (en) 1991-03-20 1992-11-17 Harris Corporation Power vdmosfet with schottky on lightly doped drain of lateral driver fet
US5250450A (en) 1991-04-08 1993-10-05 Micron Technology, Inc. Insulated-gate vertical field-effect transistor with high current drive and minimum overlap capacitance
JP2603886B2 (ja) * 1991-05-09 1997-04-23 日本電信電話株式会社 薄層ｓｏｉ型絶縁ゲート型電界効果トランジスタの製造方法
US5219793A (en) 1991-06-03 1993-06-15 Motorola Inc. Method for forming pitch independent contacts and a semiconductor device having the same
KR940006702B1 (ko) 1991-06-14 1994-07-25 금성일렉트론 주식회사 모스패트의 제조방법
US5298761A (en) * 1991-06-17 1994-03-29 Nikon Corporation Method and apparatus for exposure process
JP2570022B2 (ja) 1991-09-20 1997-01-08 株式会社日立製作所 定電圧ダイオード及びそれを用いた電力変換装置並びに定電圧ダイオードの製造方法
JPH0613627A (ja) 1991-10-08 1994-01-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US5300452A (en) * 1991-12-18 1994-04-05 U.S. Philips Corporation Method of manufacturing an optoelectronic semiconductor device
JPH05304297A (ja) 1992-01-29 1993-11-16 Nec Corp 電力用半導体装置およびその製造方法
US5554862A (en) 1992-03-31 1996-09-10 Kabushiki Kaisha Toshiba Power semiconductor device
JPH06196723A (ja) * 1992-04-28 1994-07-15 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5233215A (en) 1992-06-08 1993-08-03 North Carolina State University At Raleigh Silicon carbide power MOSFET with floating field ring and floating field plate
US5430324A (en) * 1992-07-23 1995-07-04 Siliconix, Incorporated High voltage transistor having edge termination utilizing trench technology
US5281548A (en) * 1992-07-28 1994-01-25 Micron Technology, Inc. Plug-based floating gate memory
US5294824A (en) * 1992-07-31 1994-03-15 Motorola, Inc. High voltage transistor having reduced on-resistance
US5300447A (en) * 1992-09-29 1994-04-05 Texas Instruments Incorporated Method of manufacturing a minimum scaled transistor
US5597795A (en) * 1992-10-27 1997-01-28 The Procter & Gamble Company Detergent compositions inhibiting dye transfer
US5275965A (en) * 1992-11-25 1994-01-04 Micron Semiconductor, Inc. Trench isolation using gated sidewalls
US5326711A (en) 1993-01-04 1994-07-05 Texas Instruments Incorporated High performance high voltage vertical transistor and method of fabrication
US5418376A (en) 1993-03-02 1995-05-23 Toyo Denki Seizo Kabushiki Kaisha Static induction semiconductor device with a distributed main electrode structure and static induction semiconductor device with a static induction main electrode shorted structure
US5341011A (en) 1993-03-15 1994-08-23 Siliconix Incorporated Short channel trenched DMOS transistor
DE4309764C2 (de) 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
KR960012585B1 (en) * 1993-06-25 1996-09-23 Samsung Electronics Co Ltd Transistor structure and the method for manufacturing the same
US5371396A (en) 1993-07-02 1994-12-06 Thunderbird Technologies, Inc. Field effect transistor having polycrystalline silicon gate junction
US5365102A (en) 1993-07-06 1994-11-15 North Carolina State University Schottky barrier rectifier with MOS trench
BE1007283A3 (nl) 1993-07-12 1995-05-09 Philips Electronics Nv Halfgeleiderinrichting met een most voorzien van een extended draingebied voor hoge spanningen.
JPH07122749A (ja) 1993-09-01 1995-05-12 Toshiba Corp 半導体装置及びその製造方法
JP3400846B2 (ja) 1994-01-20 2003-04-28 三菱電機株式会社 トレンチ構造を有する半導体装置およびその製造方法
US5429977A (en) 1994-03-11 1995-07-04 Industrial Technology Research Institute Method for forming a vertical transistor with a stacked capacitor DRAM cell
US5434435A (en) 1994-05-04 1995-07-18 North Carolina State University Trench gate lateral MOSFET
DE4417150C2 (de) * 1994-05-17 1996-03-14 Siemens Ag Verfahren zur Herstellung einer Anordnung mit selbstverstärkenden dynamischen MOS-Transistorspeicherzellen
US5405794A (en) * 1994-06-14 1995-04-11 Philips Electronics North America Corporation Method of producing VDMOS device of increased power density
US5424231A (en) 1994-08-09 1995-06-13 United Microelectronics Corp. Method for manufacturing a VDMOS transistor
US5583368A (en) * 1994-08-11 1996-12-10 International Business Machines Corporation Stacked devices
US5674766A (en) * 1994-12-30 1997-10-07 Siliconix Incorporated Method of making a trench MOSFET with multi-resistivity drain to provide low on-resistance by varying dopant concentration in epitaxial layer
US5597765A (en) * 1995-01-10 1997-01-28 Siliconix Incorporated Method for making termination structure for power MOSFET
JP3325736B2 (ja) * 1995-02-09 2002-09-17 三菱電機株式会社 絶縁ゲート型半導体装置
JP3291957B2 (ja) * 1995-02-17 2002-06-17 富士電機株式会社 縦型トレンチｍｉｓｆｅｔおよびその製造方法
US5595927A (en) * 1995-03-17 1997-01-21 Taiwan Semiconductor Manufacturing Company Ltd. Method for making self-aligned source/drain mask ROM memory cell using trench etched channel
US5592005A (en) * 1995-03-31 1997-01-07 Siliconix Incorporated Punch-through field effect transistor
US5554552A (en) 1995-04-03 1996-09-10 Taiwan Semiconductor Manufacturing Company PN junction floating gate EEPROM, flash EPROM device and method of manufacture thereof
US5744372A (en) * 1995-04-12 1998-04-28 National Semiconductor Corporation Fabrication of complementary field-effect transistors each having multi-part channel
JPH08306914A (ja) * 1995-04-27 1996-11-22 Nippondenso Co Ltd 半導体装置およびその製造方法
US5567634A (en) 1995-05-01 1996-10-22 National Semiconductor Corporation Method of fabricating self-aligned contact trench DMOS transistors
US6049108A (en) * 1995-06-02 2000-04-11 Siliconix Incorporated Trench-gated MOSFET with bidirectional voltage clamping
US5705409A (en) * 1995-09-28 1998-01-06 Motorola Inc. Method for forming trench transistor structure
US5879971A (en) * 1995-09-28 1999-03-09 Motorola Inc. Trench random access memory cell and method of formation
US5616945A (en) * 1995-10-13 1997-04-01 Siliconix Incorporated Multiple gated MOSFET for use in DC-DC converter
US6037632A (en) * 1995-11-06 2000-03-14 Kabushiki Kaisha Toshiba Semiconductor device
EP0879481B1 (de) * 1996-02-05 2002-05-02 Infineon Technologies AG Durch feldeffekt steuerbares halbleiterbauelement
US5895951A (en) * 1996-04-05 1999-04-20 Megamos Corporation MOSFET structure and fabrication process implemented by forming deep and narrow doping regions through doping trenches
US5719409A (en) * 1996-06-06 1998-02-17 Cree Research, Inc. Silicon carbide metal-insulator semiconductor field effect transistor
JP2891205B2 (ja) * 1996-10-21 1999-05-17 日本電気株式会社 半導体集積回路の製造方法
US6168983B1 (en) * 1996-11-05 2001-01-02 Power Integrations, Inc. Method of making a high-voltage transistor with multiple lateral conduction layers
US6207994B1 (en) * 1996-11-05 2001-03-27 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region
US6011298A (en) * 1996-12-31 2000-01-04 Stmicroelectronics, Inc. High voltage termination with buried field-shaping region
KR100218260B1 (ko) * 1997-01-14 1999-09-01 김덕중 트랜치 게이트형 모스트랜지스터의 제조방법
JP3938964B2 (ja) * 1997-02-10 2007-06-27 三菱電機株式会社 高耐圧半導体装置およびその製造方法
US5877528A (en) * 1997-03-03 1999-03-02 Megamos Corporation Structure to provide effective channel-stop in termination areas for trenched power transistors
KR100225409B1 (ko) * 1997-03-27 1999-10-15 김덕중 트렌치 디-모오스 및 그의 제조 방법
US5879994A (en) * 1997-04-15 1999-03-09 National Semiconductor Corporation Self-aligned method of fabricating terrace gate DMOS transistor
US6037628A (en) * 1997-06-30 2000-03-14 Intersil Corporation Semiconductor structures with trench contacts
JP3502531B2 (ja) * 1997-08-28 2004-03-02 株式会社ルネサステクノロジ 半導体装置の製造方法
DE19740195C2 (de) * 1997-09-12 1999-12-02 Siemens Ag Halbleiterbauelement mit Metall-Halbleiterübergang mit niedrigem Sperrstrom
US6337499B1 (en) * 1997-11-03 2002-01-08 Infineon Technologies Ag Semiconductor component
US5949104A (en) * 1998-02-07 1999-09-07 Xemod, Inc. Source connection structure for lateral RF MOS devices
US5897343A (en) * 1998-03-30 1999-04-27 Motorola, Inc. Method of making a power switching trench MOSFET having aligned source regions
US5945724A (en) * 1998-04-09 1999-08-31 Micron Technology, Inc. Trench isolation region for semiconductor device
CN1166002C (zh) * 1998-04-23 2004-09-08 国际整流器有限公司 P沟道槽型金属氧化物半导体场效应晶体管结构
US6048772A (en) * 1998-05-04 2000-04-11 Xemod, Inc. Method for fabricating a lateral RF MOS device with an non-diffusion source-backside connection
DE19820223C1 (de) * 1998-05-06 1999-11-04 Siemens Ag Verfahren zum Herstellen einer Epitaxieschicht mit lateral veränderlicher Dotierung
US6015727A (en) * 1998-06-08 2000-01-18 Wanlass; Frank M. Damascene formation of borderless contact MOS transistors
DE19848828C2 (de) * 1998-10-22 2001-09-13 Infineon Technologies Ag Halbleiterbauelement mit kleiner Durchlaßspannung und hoher Sperrfähigkeit
US6194741B1 (en) * 1998-11-03 2001-02-27 International Rectifier Corp. MOSgated trench type power semiconductor with silicon carbide substrate and increased gate breakdown voltage and reduced on-resistance
DE19854915C2 (de) * 1998-11-27 2002-09-05 Infineon Technologies Ag MOS-Feldeffekttransistor mit Hilfselektrode
US6222229B1 (en) * 1999-02-18 2001-04-24 Cree, Inc. Self-aligned shield structure for realizing high frequency power MOSFET devices with improved reliability
US6351018B1 (en) * 1999-02-26 2002-02-26 Fairchild Semiconductor Corporation Monolithically integrated trench MOSFET and Schottky diode
US6204097B1 (en) * 1999-03-01 2001-03-20 Semiconductor Components Industries, Llc Semiconductor device and method of manufacture
US6188105B1 (en) * 1999-04-01 2001-02-13 Intersil Corporation High density MOS-gated power device and process for forming same
US6198127B1 (en) * 1999-05-19 2001-03-06 Intersil Corporation MOS-gated power device having extended trench and doping zone and process for forming same
US6191447B1 (en) * 1999-05-28 2001-02-20 Micro-Ohm Corporation Power semiconductor devices that utilize tapered trench-based insulating regions to improve electric field profiles in highly doped drift region mesas and methods of forming same
JP3851744B2 (ja) * 1999-06-28 2006-11-29 株式会社東芝 半導体装置の製造方法
GB9917099D0 (en) * 1999-07-22 1999-09-22 Koninkl Philips Electronics Nv Cellular trench-gate field-effect transistors
JP3971062B2 (ja) * 1999-07-29 2007-09-05 株式会社東芝 高耐圧半導体装置
US20030060013A1 (en) * 1999-09-24 2003-03-27 Bruce D. Marchant Method of manufacturing trench field effect transistors with trenched heavy body
US6222233B1 (en) * 1999-10-04 2001-04-24 Xemod, Inc. Lateral RF MOS device with improved drain structure
US6461918B1 (en) * 1999-12-20 2002-10-08 Fairchild Semiconductor Corporation Power MOS device with improved gate charge performance
US6346469B1 (en) * 2000-01-03 2002-02-12 Motorola, Inc. Semiconductor device and a process for forming the semiconductor device
US6627949B2 (en) * 2000-06-02 2003-09-30 General Semiconductor, Inc. High voltage power MOSFET having low on-resistance
US6479352B2 (en) * 2000-06-02 2002-11-12 General Semiconductor, Inc. Method of fabricating high voltage power MOSFET having low on-resistance
JP4528460B2 (ja) * 2000-06-30 2010-08-18 株式会社東芝 半導体素子
US6534828B1 (en) * 2000-09-19 2003-03-18 Fairchild Semiconductor Corporation Integrated circuit device including a deep well region and associated methods
US6362112B1 (en) * 2000-11-08 2002-03-26 Fabtech, Inc. Single step etched moat
US6677641B2 (en) * 2001-10-17 2004-01-13 Fairchild Semiconductor Corporation Semiconductor structure with improved smaller forward voltage loss and higher blocking capability
US6870220B2 (en) * 2002-08-23 2005-03-22 Fairchild Semiconductor Corporation Method and apparatus for improved MOS gating to reduce miller capacitance and switching losses
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
TW543146B (en) * 2001-03-09 2003-07-21 Fairchild Semiconductor Ultra dense trench-gated power device with the reduced drain-source feedback capacitance and miller charge
TWI248136B (en) * 2002-03-19 2006-01-21 Infineon Technologies Ag Method for fabricating a transistor arrangement having trench transistor cells having a field electrode
JP3930436B2 (ja) * 2002-03-26 2007-06-13 株式会社東芝 半導体装置
JP3935042B2 (ja) * 2002-04-26 2007-06-20 株式会社東芝 絶縁ゲート型半導体装置
US20030209741A1 (en) * 2002-04-26 2003-11-13 Wataru Saitoh Insulated gate semiconductor device
JP4028333B2 (ja) * 2002-09-02 2007-12-26 株式会社東芝 半導体装置
JP3964819B2 (ja) * 2003-04-07 2007-08-22 株式会社東芝 絶縁ゲート型半導体装置
DE10324754B4 (de) * 2003-05-30 2018-11-08 Infineon Technologies Ag Halbleiterbauelement
US7279743B2 (en) * 2003-12-02 2007-10-09 Vishay-Siliconix Closed cell trench metal-oxide-semiconductor field effect transistor
GB0403934D0 (en) * 2004-02-21 2004-03-24 Koninkl Philips Electronics Nv Trench-gate semiconductor devices and the manufacture thereof
US7265415B2 (en) * 2004-10-08 2007-09-04 Fairchild Semiconductor Corporation MOS-gated transistor with reduced miller capacitance

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026324A (ja) * 2000-04-04 2002-01-25 Internatl Rectifier Corp 改良された低電圧パワーｍｏｓｆｅｔ素子およびその製造処理

Also Published As

Publication number Publication date
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WO2006041823A3 (en) 2007-07-26
US7534683B2 (en) 2009-05-19

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