JP7005453B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)やＩＧＢＴ(Insulated Gate Bipolar Transistor)等の半導体装置は、例えば電力変換に用いられる。半導体装置のスイッチング損失は、小さいことが望ましい。
特開２００８－７８１７５号公報
本発明が解決しようとする課題は、スイッチング損失を低減できる半導体装置を提供することである。
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極と、第２電極と、を備える。前記第１半導体領域は、前記第１電極の上に設けられている。前記第２半導体領域は、前記第１半導体領域の上に設けられている。前記第３半導体領域は、前記第２半導体領域の一部の上に設けられている。前記ゲート電極は、第１部分及び第２部分を有する。前記第１部分は、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域とゲート絶縁部を介して対向する。前記第２部分は、前記第１方向及び前記第２方向に垂直な第３方向において前記第１部分と並ぶ。前記第２部分は、前記第２方向において前記第２半導体領域と前記ゲート絶縁部を介して対向する。前記第２部分の下端は、前記第１半導体領域と前記第２半導体領域の界面よりも上方に位置する。前記第２電極は、前記第２半導体領域及び前記第３半導体領域の上に設けられ、前記第２半導体領域及び前記第３半導体領域と電気的に接続されている。
第１実施形態に係る半導体装置の一部を表す斜視断面図である。 第１実施形態に係る半導体装置の製造工程を表す斜視断面図である。 第１実施形態に係る半導体装置の製造工程を表す斜視断面図である。 第１実施形態に係る半導体装置の製造工程を表す斜視断面図である。 第１実施形態に係る半導体装置を説明するための図である。 第１実施形態の第１変形例に係る半導体装置の一部を表す斜視断面図である。 第１実施形態の第１変形例に係る半導体装置の一部を表す平面図である。 第１実施形態に係る半導体装置の動作を表す模式図である。 第１実施形態の第２変形例に係る半導体装置の一部を表す斜視断面図である。 第２実施形態に係る半導体装置の一部を表す斜視断面図である。 第２実施形態の第１変形例に係る半導体装置の一部を表す斜視断面図である。 第２実施形態の第２変形例に係る半導体装置の一部を表す斜視断面図である。 第３実施形態に係る半導体装置の一部を表す斜視断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ、ｎ－及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させてもよい。
（第１実施形態）
図１は、第１実施形態に係る半導体装置の一部を表す斜視断面図である。
図１に表した第１実施形態に係る半導体装置１００は、ＭＯＳＦＥＴである。半導体装置１００は、ｎ－形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｐ＋形コンタクト領域４（第４半導体領域）、ｎ＋形ドレイン領域５、ゲート電極１０、導電部２０、ドレイン電極３１（第１電極）、及びソース電極３２（第２電極）を有する。
なお、図１では、半導体装置１００の上面の構造を示すために、ソース電極３２を透過して表している。
実施形態の説明では、ＸＹＺ直交座標系を用いる。ドレイン電極３１からｎ－形ドリフト領域１に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向（第２方向）及びＹ方向（第３方向）とする。また、説明のために、ドレイン電極３１からｎ－形ドリフト領域１に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ドレイン電極３１とｎ－形ドリフト領域１との相対的な位置関係に基づき、重力の方向とは無関係である。
ドレイン電極３１は、半導体装置１００の下面に設けられている。ｎ＋形ドレイン領域５は、ドレイン電極３１の上に設けられ、ドレイン電極３１と電気的に接続されている。ｎ－形ドリフト領域１は、ｎ＋形ドレイン領域５の上に設けられている。ｐ形ベース領域２は、ｎ－形ドリフト領域１の上に設けられている。ｎ＋形ソース領域３は、ｐ形ベース領域２の一部の上に設けられている。ｐ＋形コンタクト領域４は、ｐ形ベース領域２の別の一部の上に設けられている。ソース電極３２は、ｐ形ベース領域２，ｎ＋形ソース領域３、及びｐ＋形コンタクト領域４の上に設けられ、これらの半導体領域と電気的に接続されている。
導電部２０は、ｎ－形ドリフト領域１中に、第１絶縁部２１を介して設けられている。導電部２０は、ソース電極３２と電気的に接続されている。ゲート電極１０は、導電部２０の上に、第２絶縁部２２を介して設けられている。また、ゲート電極１０は、Ｘ方向において、ゲート絶縁部１５を介してｐ形ベース領域２と対向している。
より具体的には、ゲート電極１０は、第１部分１１及び第２部分１２を有する。第１部分１１と第２部分１２は、Ｙ方向において並んでいる。第１部分１１は、Ｘ方向において、ｎ－形ドリフト領域１の一部、ｐ形ベース領域２、及びｎ＋形ソース領域３とゲート絶縁部１５を介して対向している。第２部分１２は、Ｘ方向において、ｐ形ベース領域２及びｎ＋形ソース領域３とゲート絶縁部１５を介して対向している。すなわち、第２部分１２は、Ｘ方向において、ｎ－形ドリフト領域１と対向していない。
第１部分１１の下端は、ｎ－形ドリフト領域１とｐ形ベース領域２の界面（ｐｎ接合面）よりも下方に位置する。第２部分１２の下端は、ｐｎ接合面よりも上方に位置する。例えば、第２部分１２と導電部２０との間の距離は、第１部分１１と導電部２０との間の距離よりも長い。第１部分１１及び第２部分１２は、それぞれＹ方向において複数設けられている。複数の第１部分１１及び複数の第２部分１２は、Ｙ方向において交互に設けられている。
ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、ゲート電極１０、及び導電部２０のそれぞれは、Ｘ方向において複数設けられ、Ｙ方向に延びている。図１に表した例では、それぞれのｐ形ベース領域２の上に、Ｘ方向において複数のｎ＋形ソース領域３が設けられている。ｐ＋形コンタクト領域４は、それぞれのｐ形ベース領域２の上において、ｎ＋形ソース領域３同士の間に設けられている。
半導体装置１００の動作を説明する。
ソース電極３２に対してドレイン電極３１に正の電圧が印加された状態で、ゲート電極１０に閾値以上の電圧が印加される。これにより、ｐ形ベース領域２のゲート絶縁部１５近傍にチャネル（反転層）が形成され、半導体装置がオン状態となる。電子は、このチャネルを通ってソース電極３２からドレイン電極３１へ流れる。
第２部分１２は、Ｘ方向においてｎ－形ドリフト領域１と対向していない。従って、第２部分１２と対向する位置に形成されたチャネルは、ｎ－形ドリフト領域１と接続されない。このため、オン状態において、電子は、主に第１部分１１と対向する位置に形成されたチャネルを流れる。その後、ゲート電極１０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２に形成されたチャネルが消滅し、半導体装置１００がオフ状態になる。
ｎ－形ドリフト領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、及びｎ＋形ドレイン領域５は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、又はガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、又はアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート電極１０及び導電部２０は、ポリシリコンなどの導電材料を含む。ゲート絶縁部１５、第１絶縁部２１、及び第２絶縁部２２は、酸化シリコンなどの絶縁材料を含む。第２絶縁部２２は、リン又はボロンをさらに含んでいても良い。例えば、第２絶縁部２２におけるリン又はボロンの濃度は、第１絶縁部２１におけるリン又はボロンの濃度よりも高い。第１絶縁部２１は、リン又はボロンを含んでいても良いし、含んでいなくても良い。例えば、第１絶縁部２１におけるリン又はボロンの濃度が、０であっても良い。ドレイン電極３１及びソース電極３２は、アルミニウムなどの金属を含む。
図２～図４を参照して、第１実施形態に係る半導体装置の製造方法の一例を説明する。
図２～図４は、第１実施形態に係る半導体装置の製造工程を表す斜視断面図である。
まず、半導体基板Ｓを用意する。半導体基板Ｓは、例えば、ｎ＋形半導体領域５ａと、ｎ＋形半導体領域５ａの上に設けられたｎ－形半導体領域１ａと、を有する。ｎ－形半導体領域１ａの上面に、Ｙ方向に延びる複数のトレンチＴを形成する。図２（ａ）に表したように、ｎ－形半導体領域１ａの上面及びトレンチＴの内壁に沿って絶縁層２１ａを形成する。絶縁層２１ａは、例えば、ＣＶＤ(Chemical Vapor Deposition)又は半導体基板Ｓの熱酸化により形成される。絶縁層２１ａは、熱酸化により形成された絶縁層と、ＣＶＤによりその上に形成された絶縁層と、を含んでいても良い。
絶縁層２１ａの上に、導電層２０ａを形成する。トレンチＴは、導電層２０ａにより埋め込まれる。導電層２０ａの一部を除去し、導電層２０ａの上面を後退させる。これにより、図２（ｂ）に表したように、複数の導電層２０ａが、それぞれ、複数のトレンチＴ内部に形成される。
導電層２０ａ及び絶縁層２１ａの上に、トレンチＴを埋め込む絶縁層２２ａを形成する。絶縁層２２ａは、例えば、ＢＰＳＧ（Boron Phosphorus Silicon Glass）を含む。例えばＲＩＥ(Reactive Ion Etching)又はウェットエッチングにより、絶縁層２１ａの一部及び絶縁層２２ａの一部を除去し、絶縁層２１ａの上面及び絶縁層２２ａの上面を後退させる。これにより、図２（ｃ）に表したように、複数の絶縁層２２ａが、それぞれ、複数の導電層２０ａの上に形成される。また、１つの絶縁層２１ａが複数に分断される。ｎ－形半導体領域１ａの表面の一部が露出する。
複数の絶縁層２１ａ及び複数の絶縁層２２ａの上に、複数のフォトレジストＰＲを形成する。それぞれのフォトレジストＰＲは、図３（ａ）に表したように、Ｘ方向に延びている。すなわち、それぞれの絶縁層２１ａ及びそれぞれの絶縁層２２ａについて、フォトレジストＰＲに覆われた部分と、フォトレジストＰＲに覆われていない部分と、がＹ方向において交互に存在する。
フォトレジストＰＲをマスクとして用いて、絶縁層２１ａの上面及び絶縁層２２ａの上面を後退させる。この処理には、例えば、ＲＩＥ又はウェットエッチングが用いられる。これにより、図３（ｂ）に表したように、絶縁層２１ａ及び絶縁層２２ａに、Ｚ方向における厚さが異なる部分がＹ方向において交互に形成される。
図３（ｃ）に表したように、フォトレジストＰＲを除去する。半導体基板Ｓを熱酸化することで、露出したｎ－形半導体領域１ａの表面に、絶縁層１５ａを形成する。絶縁層１５ａは、絶縁層２１ａよりも薄い。
絶縁層１５ａ及び絶縁層２２ａの上に、トレンチＴを埋め込む導電層１０ａを形成する。導電層１０ａの一部を除去し、導電層１０ａの上面を後退させる。これにより、図４（ａ）に表したように、複数の導電層１０ａが、それぞれ、複数の絶縁層２２ａの上に形成される。
トレンチＴ同士の間にｐ形不純物をイオン注入し、ｐ形半導体領域２ａを形成する。ｐ形半導体領域２ａの表面にｎ形不純物及びｐ形不純物を順次イオン注入し、ｎ＋形半導体領域３ａ及びｐ＋形半導体領域４ａを形成する。図４（ｂ）に表したように、複数の導電層１０ａ及び絶縁層１５ａの上に絶縁層２５ａを形成する。
ｎ＋形半導体領域３ａ及びｐ＋形半導体領域４ａが露出するように、絶縁層１５ａの一部及び絶縁層２５ａの一部を除去する。ｎ＋形半導体領域３ａ及びｐ＋形半導体領域４ａの上に金属層３２ａを形成し、所定の形状にパターニングする。ｎ＋形半導体領域５ａが所定の厚さになるまで、ｎ＋形半導体領域５ａの下面を研磨する。図４（ｃ）に表したように、研磨されたｎ＋形半導体領域５ａの下面に、金属層３１ａを形成する。以上の工程により、図１に表した半導体装置１００が製造される。
なお、図４（ｃ）に表した状態において、ｎ＋形半導体領域５ａは、図１に表したｎ＋形ドレイン領域５に対応する。ｎ－形半導体領域１ａ、ｐ形半導体領域２ａ、ｎ＋形半導体領域３ａ、及びｐ＋形半導体領域４ａは、それぞれ、ｎ－形ドリフト領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、及びｐ＋形コンタクト領域４に対応する。導電層１０ａ及び導電層２０ａは、それぞれ、ゲート電極１０及び導電部２０に対応する。金属層３１ａ及び金属層３２ａは、それぞれ、ドレイン電極３１及びソース電極３２に対応する。
第１実施形態の効果を説明する。
第１実施形態に係る半導体装置１００において、ゲート電極１０は、第１部分１１及び第２部分１２を有する。第２部分１２の下端は、ｎ－形ドリフト領域１とｐ形ベース領域２のｐｎ接合面よりも上方に位置する。すなわち、第２部分１２は、Ｘ方向においてｎ－形ドリフト領域１と対向していない。これにより、第２部分１２とｎ－形ドリフト領域１との間に発生する容量を低減できる。この結果、ゲート電極１０とドレイン電極３１との間の容量ＣＧＤを低減できる。容量ＣＧＤが低下すると、帰還容量Ｃｒｓｓが低下する。帰還容量Ｃｒｓｓが低下すると、半導体装置１００をスイッチングした際のドレイン電流の立ち上がり時間及び立ち下がり時間を短縮できる。これにより、半導体装置１００のスイッチング損失を低減できる。
なお、第２部分１２とｎ－形ドリフト領域１との間の容量を低減するためには、第２部分１２の下端とｐｎ接合面がＸ方向において並んでいても良い。ただし、半導体装置１００の製造過程において、第２部分１２の下端の位置及びｐｎ接合面の位置には、ばらつきが発生する。第２部分１２とｐｎ接合面が同じ位置に設計されると、上述した位置のばらつきにより、第２部分１２とｎ－形ドリフト領域１がＸ方向で対向する半導体装置と、第２部分１２とｎ－形ドリフト領域１がＸ方向で対向しない半導体装置と、が製造されうる。すなわち、第２部分１２により形成されるチャネルがｎ－形ドリフト領域１と接続される半導体装置と、チャネルがｎ－形ドリフト領域１と接続されない半導体装置と、が製造されうる。これらの半導体装置は、特性が大きく異なる。従って、製造される半導体装置の特性のばらつきをより小さくするためには、第２部分１２の下端の位置は、ｐｎ接合面よりも上方に設計されることが望ましい。
ゲート電極１０において、複数の第１部分１１及び複数の第２部分１２がＹ方向において交互に設けられることが望ましい。この構成によれば、１つの長い第１部分１１及び１つの長い第２部分１２が設けられる場合よりも、半導体装置１００の面内により均一に電流を流すことができる。
半導体装置１００は、導電部２０を有していなくても良い。この場合も、第２部分１２がＸ方向においてｎ－形ドリフト領域１と対向していないことで、容量ＣＧＤを低減できる。ただし、導電部２０が設けられていない場合、ゲート電極１０は、Ｚ方向において、ゲート絶縁部１５を介してｎ－形ドリフト領域１と対向する。ゲート電極１０がＺ方向においてｎ－形ドリフト領域１と対向することで、容量ＣＧＤが大きくなる。第２部分１２を設けることによる容量ＣＧＤの低下の割合が小さくなる。従って、導電部２０を設けて容量ＣＧＤを低減した上で、さらに第２部分１２により容量ＣＧＤを低減することで、半導体装置１００のスイッチング損失を効果的に低減できる。
ゲート電極１０のより望ましい構造について、図５を参照して説明する。
図５（ａ）は、ゲート電極１０を表す模式図である。図５（ｂ）は、第１実施形態に係る半導体装置の特性を示すグラフである。
図５（ａ）に表したように、第１部分１１のＹ方向における長さをａ（μｍ）とする。第２部分１２のＹ方向における長さをｂ（μｍ）とする。第１部分１１のＺ方向における長さを１μｍとする。第２部分１２のＺ方向における長さを０．５μｍとする。
図５（ｂ）において、縦軸は、半導体装置１００の単位面積あたりのオン抵抗ＲＯＮＡと、帰還容量Ｃｒｓｓと、の積ＲＯＮＡ×Ｃｒｓｓ（ａ.ｕ.）を表す。横軸は、長さｂを表す。図５（ｂ）は、長さｂを変化させたときの、ＲＯＮＡ×Ｃｒｓｓの変化の計算結果を表す。
図５（ｂ）からは、以下のことが分かる。長さａが２μｍのとき、長さｂが１μｍ以上で、ＲＯＮＡ×Ｃｒｓｓを十分に低減できる。例えば、ＲＯＮＡ×Ｃｒｓｓを７０以下にできる。長さａが、０．２μｍのときは、ｂが１μｍ以上６μｍ以下の範囲で、ＲＯＮＡ×Ｃｒｓｓが７０以下であった。これらの結果から、長さｂは、長さａの０．５倍以上３０倍以下であることが望ましい。
図５（ｂ）からは、さらに以下のことが分かる。長さａが０．２μｍのとき、長さｂが１．０μｍで、ＲＯＮＡ×Ｃｒｓｓが最小であった。長さａが０．５μｍのとき、長さｂが２μｍで、ＲＯＮＡ×Ｃｒｓｓが最小であった。長さａが１μｍのとき、長さｂが５μｍで、ＲＯＮＡ×Ｃｒｓｓが最小であった。長さａが２μｍのとき、長さｂが１０μｍで、ＲＯＮＡ×Ｃｒｓｓが最小であった。これらの結果から、長さｂは、長さａの４倍以上５倍以下であることがより望ましい。
また、第２部分１２の下端のＺ方向における位置は、ｎ－形ドリフト領域１とｐ形ベース領域２の界面の位置のばらつき、第２部分１２の下端の位置のばらつきなどを考慮して決定される。
例えば、ｎ－形ドリフト領域１とｐ形ベース領域２の界面から、ｐ形ベース領域２とｎ＋形ソース領域３の界面までのＺ方向における距離は、１．０μｍに設定される。ゲート電極１０の下端のＺ方向における位置には、０．１μｍ程度のばらつきが存在する。また、ｎ－形ドリフト領域１とｐ形ベース領域２の界面のＺ方向における位置には、０．０５μｍ程度のばらつきが存在する。これらのばらつきを考慮して、第２部分１２の下端と、ｎ－形ドリフト領域１とｐ形ベース領域２の界面と、の間のＺ方向における距離は、０．１５μｍ以上に設定されることが望ましい。第１部分１１の下端と、ｎ－形ドリフト領域１とｐ形ベース領域２の界面と、の間のＺ方向における距離は、０．１５μｍ以上に設定されることが望ましい。
また、第２部分１２の下端は、ｐ形ベース領域２とｎ＋形ソース領域３の界面よりも下方に位置することが望ましい。第２部分１２の下端が当該界面よりも上方に位置すると、シリコン表面でのリークを抑制できなくなる。第２部分１２の下端が当該界面よりも下方に位置することで、リーク電流を抑制できる。
（第１変形例）
図６は、第１実施形態の第１変形例に係る半導体装置の一部を表す斜視断面図である。
図７は、第１実施形態の第１変形例に係る半導体装置の一部を表す平面図である。
第１変形例に係る半導体装置１１０では、図６に表したように、それぞれのｐ形ベース領域２の上において、複数のｎ＋形ソース領域３と複数のｐ＋形コンタクト領域４がＹ方向に交互に設けられている。
図７は、図６のＡ－Ａ’線断面における構造を表す平面図である。図７に表したように、ｎ＋形ソース領域３は、Ｘ方向において、ゲート絶縁部１５を介して第１部分１１と対向している。ｐ＋形コンタクト領域４は、Ｙ方向において、ゲート絶縁部１５を介して第２部分１２と対向している。
図８は、第１実施形態に係る半導体装置の動作を表す模式図である。
図８（ａ）は、図１に表した半導体装置１００の動作を表す。図８（ｂ）は、図６及び図７に表した半導体装置１１０の動作を表す。
ゲート電極１０に閾値以上の電圧が印加されると、ｐ形ベース領域２にチャネルが形成される。図８（ａ）に表したように、第１部分１１と対向する位置には、チャネルｃｈ１が形成される。第２部分１２と対向する位置には、チャネルｃｈ２が形成される。チャネルｃｈ１は、ｎ－形ドリフト領域１に接続されるが、チャネルｃｈ２は、ｎ－形ドリフト領域１に接続されない。ｎ＋形ソース領域３からチャネルｃｈ１へ流れた電子は、矢印Ａ１で表したように、ｎ－形ドリフト領域１へ流れる。ｎ＋形ソース領域３からチャネルｃｈ２へ流れた電子は、矢印Ａ２で表したように、チャネルｃｈ１を通ってｎ－形ドリフト領域１へ流れる。このため、半導体装置１００によれば、チャネルｃｈ２がｎ－形ドリフト領域１に接続されている場合に比べて、チャネル抵抗が増大する。
一方、第１変形例に係る半導体装置１１０では、チャネルｃｈ１が形成される位置に、ｎ＋形ソース領域３が設けられている。チャネルｃｈ２が形成される位置には、ｐ＋形コンタクト領域４が設けられている。電子は、ｎ＋形ソース領域３からチャネルｃｈ１へ流れ、ｐ＋形コンタクト領域４からは電子が注入されない。すなわち、チャネルｃｈ２を流れる電子を減少させ、チャネルｃｈ１へ効率的に電子を注入することができる。この結果、ゲート電極１０に第２部分１２を設けることによるオン抵抗の増大を抑制できる。すなわち、第１変形例によれば、オン抵抗の増大を抑制しつつ、スイッチング損失を低減できる。
（第２変形例）
図９は、第１実施形態の第２変形例に係る半導体装置の一部を表す斜視断面図である。
第２変形例に係る半導体装置１２０では、ゲート電極１０及び導電部２０の構造が、半導体装置１００及び１１０と異なる。
導電部２０の下部は、ｎ－形ドリフト領域１中に第１絶縁部２１を介して設けられている。導電部２０の上部は、Ｘ方向において、ゲート電極１０同士の間に位置する。ゲート電極１０と導電部２０との間には、第２絶縁部２２が設けられている。ゲート電極１０は、Ｘ方向において、ゲート絶縁部１５を介してｐ形ベース領域２と対向している。
半導体装置１２０において、ゲート電極１０は、半導体装置１００及び１１０と同様に、第１部分１１及び第２部分１２を有する。これにより、半導体装置１２０のスイッチング損失を低減できる。
なお、半導体装置１２０において、第１変形例のように、複数のｎ＋形ソース領域３と複数のｐ＋形コンタクト領域４を、Ｙ方向に交互に設けても良い。これにより、半導体装置１２０のオン抵抗の増大を抑制しつつ、スイッチング損失を低減できる。
（第２実施形態）
図１０は、第２実施形態に係る半導体装置の一部を表す斜視断面図である。
第２実施形態に係る半導体装置２００は、図１０に表したように、ゲート電極１０の構造が第１実施形態に係る半導体装置１００～１２０と異なる。
半導体装置２００では、第２部分１２の上端が、第１部分１１の上端よりも下方に位置する。ゲート電極１０に第２部分１２を設けることで、Ｘ方向においてｐ形ベース領域２及びｎ＋形ソース領域３と対向するゲート電極１０の面積を小さくできる。
ｐ形ベース領域２及びｎ＋形ソース領域３は、ソース電極３２と電気的に接続されている。ｐ形ベース領域２及びｎ＋形ソース領域３と対向するゲート電極１０の面積を小さくすることで、ゲート電極１０とソース電極３２との間の容量ＣＧＳを小さくできる。容量ＣＧＳが小さいほど、入力容量Ｃｉｓｓが小さくなる。入力容量Ｃｉｓｓが小さいと、半導体装置２００をスイッチングする際に、半導体装置２００の充電又は放電に必要な電荷量を小さくできる。すなわち、第２実施形態によれば、第１実施形態と同様に、半導体装置２００のスイッチング損失を低減できる。
例えば、第２部分１２の上端は、ｐ形ベース領域２とｎ＋形ソース領域３の界面よりも下方に位置している。前記界面の位置が場所により異なる場合、第２部分１２の上端は、前記界面の最も深い位置よりも下方に位置する。第１部分１１の上端は、前記界面よりも上方に位置する。第２部分１２の上端が前記界面よりも下方に位置することで、ｐ形ベース領域２及びｎ＋形ソース領域３と対向するゲート電極１０の面積をさらに小さくできる。これにより、半導体装置２００のスイッチング損失をさらに低減できる。
（第１変形例）
図１１は、第２実施形態の第１変形例に係る半導体装置の一部を表す斜視断面図である。
第２実施形態の第１変形例に係る半導体装置２１０では、図１１に表したように、それぞれのｐ形ベース領域２の上において、複数のｎ＋形ソース領域３と複数のｐ＋形コンタクト領域４がＹ方向に交互に設けられている。
例えば、第２部分１２の上端は、ｐ形ベース領域２とｎ＋形ソース領域３の界面よりも下方に位置する。この場合、第２部分１２により形成されるチャネルは、ｎ＋形ソース領域３と接続されない。これにより、半導体装置のオン抵抗が増大しうる。
半導体装置２１０では、第１実施形態の第１変形例と同様、第２部分１２と対向する位置にはｎ＋形ソース領域３が設けられていない。すなわち、第１部分１１の少なくとも一部のＹ方向における位置は、ｎ＋形ソース領域３の少なくとも一部のＹ方向における位置と同じである。第２部分１２の少なくとも一部のＹ方向における位置は、ｐ＋形コンタクト領域４の少なくとも一部のＹ方向における位置と同じである。本変形例によれば、第１実施形態の第１変形例と同様、ゲート電極１０に第２部分１２を設けることによるオン抵抗の増大を抑制できる。
（第２変形例）
図１２は、第２実施形態の第２変形例に係る半導体装置の一部を表す斜視断面図である。
第２実施形態の第２変形例に係る半導体装置２２０では、ゲート電極１０の構造が、半導体装置２００と異なる。
半導体装置２２０では、第２部分１２の下端が、ｎ－形ドリフト領域１とｐ形ベース領域２の界面よりも上方に位置する。すなわち、半導体装置２２０は、第１実施形態に係る半導体装置１００の特徴と、第２実施形態に係る半導体装置１００の特徴と、の両方を有する。これにより、容量ＣＧＤ及び容量ＣＧＳの両方を低減でき、スイッチング損失をより低減できる。
なお、スイッチング損失低減の観点から半導体装置１００と半導体装置２００を比較した場合、半導体装置１００の方が好ましい。一般的に、半導体装置をオン状態からオフ状態に切り替えると、当該半導体装置が接続された回路の容量成分により、ドレイン電極３１に一時的に大きな電圧（逆起電力）が加わる。このとき、ｎ－形ドリフト領域１からゲート電極１０へ、ゲート絶縁部１５を通って変位電流が流れ込む場合がある。ゲート電極１０へ流れる変位電流が大きいと、ゲート電極１０の電位が一時的に上昇する。この結果、半導体装置をオフ状態に切り替える制御を行ったにも拘わらず、半導体装置がオン状態のままになりうる（セルフターンオン）。この現象が生じると、半導体装置をスイッチングさせた際に流れる電流が増大し、半導体装置のスイッチング損失が増大する。変位電流は、帰還容量Ｃｒｓｓが大きいほど増大するが、入力容量Ｃｉｓｓには依存しない。従って、半導体装置１００の構造により帰還容量Ｃｒｓｓを減少させ、スイッチング損失を低減させることで、セルフターンオンが生じる可能性も低減でき、セルフターンオンによるスイッチング損失を抑制できる。
（第３実施形態）
図１３は、第３実施形態に係る半導体装置の一部を表す斜視断面図である。
図１３に表した第３実施形態に係る半導体装置３００は、ＩＧＢＴである。半導体装置３００は、ｎ＋形ドレイン領域５に代えて、ｐ＋形コレクタ領域６及びｎ形バッファ領域７を有する。また、半導体装置３００において、ドレイン電極３１は、コレクタ電極として機能する。ソース電極３２は、エミッタ電極として機能する。
ｐ＋形コレクタ領域６は、ドレイン電極３１の上に設けられ、ドレイン電極３１と電気的に接続されている。ｎ形バッファ領域７は、ｐ＋形コレクタ領域６とｎ－形ドリフト領域１との間に設けられている。
ＩＧＢＴである半導体装置３００においても、ゲート電極１０に第２部分１２を設けることで、ゲート電極１０とドレイン電極３１との間の容量ＣＧＤを低減できる。これにより、半導体装置３００のスイッチング損失を低減できる。なお、他の半導体装置１１０、１２０、２００～２２０についても同様に、ｎ＋形ドレイン領域５に代えてｐ＋形コレクタ領域６及びｎ形バッファ領域７を設けることで、ＩＧＢＴとすることができる。この場合も、同様に、容量ＣＧＤ又は容量ＣＧＳを低減でき、半導体装置のスイッチング損失を低減できる。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１ ｎ－形ドリフト領域、 １ａ ｎ－形半導体領域、 ２ ｐ形ベース領域、 ２ａ ｐ形半導体領域、 ３ ｎ＋形ソース領域、 ３ａ ｎ＋形半導体領域、 ４ ｐ＋形コンタクト領域、 ４ａ ｐ＋形半導体領域、 ５ ｎ＋形ドレイン領域、 ５ａ ｎ＋形半導体領域、 ６ ｐ＋形コレクタ領域、 ７ ｎ形バッファ領域、 １０ ゲート電極、 １０ａ 導電層、 １１ 第１部分、 １２ 第２部分、 １５ ゲート絶縁部、 １５ａ 絶縁層、 ２０ 導電部、 ２０ａ 導電層、 ２１ 第１絶縁部、 ２１ａ 絶縁層、 ２２ 第２絶縁部、 ２２ａ、２５ａ 絶縁層、 ３１ ドレイン電極、 ３１ａ 金属層、 ３２ ソース電極、 ３２ａ 金属層、 １００～１２０、２００～２２０、３００ 半導体装置、 ＰＲ フォトレジスト、 Ｓ 半導体基板、 Ｔ トレンチ、 ｃｈ１、ｃｈ２ チャネル

Claims (13)

  1. 第１電極と、
    前記第１電極の上に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の一部の上に設けられた第１導電形の第３半導体領域と、
    前記第１半導体領域中に第１絶縁部を介して設けられた第１導電部と、
    前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域とゲート絶縁部を介して対向する第１部分と、
    前記第１方向及び前記第２方向に垂直な第３方向において前記第１部分と並び、前記第２方向において前記第２半導体領域と前記ゲート絶縁部を介して対向し、下端が前記第１半導体領域と前記第２半導体領域の界面よりも上方に位置する第２部分と、
    を有し、前記第１導電部の上に第２絶縁部を介して設けられ、前記第２部分と前記第１導電部との間の距離が前記第１部分と前記第１導電部との間の距離よりも長い、ゲート電極と、
    前記第２半導体領域及び前記第３半導体領域の上に設けられ、前記第１導電部、前記第２半導体領域、及び前記第３半導体領域と電気的に接続された第２電極と、
    を備えた半導体装置。
  2. 前記第１部分及び前記第２部分は、それぞれ複数設けられ、
    前記複数の第１部分及び前記複数の第２部分は、前記第３方向において交互に設けられた請求項１記載の半導体装置。
  3. 前記第２半導体領域の別の一部の上に設けられた第２導電形の第４半導体領域をさらに備え、
    前記第４半導体領域における第２導電形の不純物濃度は、前記第２半導体領域における第２導電形の不純物濃度よりも高い請求項１又は２に記載の半導体装置。
  4. 前記第４半導体領域は、前記第３方向において、前記第３半導体領域と並び、
    前記第２部分は、前記第２方向において、前記第４半導体領域と前記ゲート絶縁部を介して対向する請求項３記載の半導体装置。
  5. 前記第２部分の前記第３方向における長さは、前記第１部分の前記第３方向における長さの、０．５倍以上３０倍以下である請求項１～４のいずれか１つに記載の半導体装置。
  6. 前記第２部分の下端と、前記第１半導体領域と前記第２半導体領域の前記界面と、の間の前記第１方向における距離は、０．１５μｍ以上である請求項１～５のいずれか１つに記載の半導体装置。
  7. 前記第１部分の下端と、前記第１半導体領域と前記第２半導体領域の前記界面と、の間の前記第１方向における距離は、０．１５μｍ以上である請求項１～６のいずれか１つに記載の半導体装置。
  8. 前記第２絶縁部におけるボロン又はリンの濃度は、前記第１絶縁部におけるボロン又はリンの濃度よりも高い請求項１～７のいずれか１つに記載の半導体装置。
  9. 第１電極と、
    前記第１電極の上に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の一部の上に設けられた第１導電形の第３半導体領域と、
    前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域とゲート絶縁部を介して対向する第１部分と、
    前記第１方向及び前記第２方向に垂直な第３方向において前記第１部分と並び、前記第２方向において前記第２半導体領域と前記ゲート絶縁部を介して対向し、上端が前記第１部分の上端よりも下方に位置する第２部分と、
    を有するゲート電極と、
    前記第２半導体領域及び前記第３半導体領域の上に設けられ、前記第２半導体領域及び前記第３半導体領域と電気的に接続された第２電極と、
    を備えた半導体装置。
  10. 前記第２部分の前記上端は、前記第２半導体領域と前記第３半導体領域の界面よりも下方に位置する請求項９記載の半導体装置。
  11. 前記第１部分及び前記第２部分は、それぞれ複数設けられ、
    前記複数の第１部分及び前記複数の第２部分は、前記第３方向において交互に設けられた請求項９又は１０に記載の半導体装置。
  12. 前記第２半導体領域の別の一部の上に設けられた第２導電形の第４半導体領域をさらに備え、
    前記第４半導体領域における第２導電形の不純物濃度は、前記第２半導体領域における第２導電形の不純物濃度よりも高い請求項９～１１のいずれか１つに記載の半導体装置。
  13. 前記第４半導体領域は、前記第３方向において、前記第３半導体領域と並び、
    前記第２部分の少なくとも一部の前記第３方向における位置は、前記第４半導体領域の少なくとも一部の前記第３方向における位置と同じである請求項１２記載の半導体装置。
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