CN110828567A - 半导体装置 - Google Patents

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Abstract

一实施方式的半导体装置具备第1电极、第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、栅电极、及第2电极。第1半导体区域设置于第1电极上。上述第2半导体区域设置于第1半导体区域上。第3半导体区域设置于第2半导体区域的一部分上。栅电极具有第1部分及第2部分。第1部分在与从第1电极朝向第1半导体区域的第1方向垂直的第2方向上，隔着栅绝缘部而与第1半导体区域的一部分、第2半导体区域、及第3半导体区域相对。第2部分在与第1方向及第2方向垂直的第3方向上，与第1部分并列。第2部分在第2方向上隔着栅绝缘部而与第2半导体区域相对。第2部分的下端处于比第1半导体区域和第2半导体区域的交界面更上方的位置。

Description

半导体装置
相关申请
本申请基于日本专利申请2018-149637号(申请日:2018年8月8日)主张优先权，引用其全部内容。
技术领域
本发明的实施方式一般与半导体装置相关。
背景技术
MOSFET(Metal Oxide Semiconductor Field Effect Transistor金属-氧化物半导体场效应晶体管)或IGBT(Insulated Gate Bipolar Transistor绝缘栅双极型晶体管)等半导体装置例如用于电力变换。期望半导体装置的开关损失小。
发明内容
本发明的实施方式提供能够降低开关损失的半导体装置。
一实施方式的半导体装置具备：第1电极；第1导电型的第1半导体区域；第2导电型的第2半导体区域；第1导电型的第3半导体区域；栅电极；第2电极。上述第1半导体区域设置于上述第1电极上。上述第2半导体区域设置于上述第1半导体区域上。上述第3半导体区域设置于上述第2半导体区域的一部分上。上述栅电极具有第1部分及第2部分。上述第1部分在与从上述第1电极朝向上述第1半导体区域的第1方向垂直的第2方向上，与上述第1半导体区域的一部分、上述第2半导体区域及上述第3半导体区域隔着栅绝缘部而相对。上述第2部分在与上述第1方向及上述第2方向垂直的第3方向上，与上述第1部分并列。上述第2部分在上述第2方向上与上述第2半导体区域隔着上述栅绝缘部而相对。上述第2部分的下端处于比上述第1半导体区域和上述第2半导体区域的交界面更靠上方的位置。上述第2电极设置于上述第2半导体区域及上述第3半导体区域上，与上述第2半导体区域及上述第3半导体区域电连接。
附图说明
图1是表示第1实施方式涉及的半导体装置的一部分的斜视剖面图。
图2(a)～(c)是表示第1实施方式涉及的半导体装置的制造工序的斜视剖面图。
图3(a)～(c)是表示第1实施方式涉及的半导体装置的制造工序的斜视剖面图。
图4(a)～(c)是表示第1实施方式涉及的半导体装置的制造工序的斜视剖面图。
图5(a)及(b)是用于说明第1实施方式涉及的半导体装置的图。
图6是表示第1实施方式的第1变形例涉及的半导体装置的一部分的斜视剖面图。
图7是表示第1实施方式的第1变形例涉及的半导体装置的一部分的平面图。
图8(a)及图8(b)是表示第1实施方式涉及的半导体装置的动作的示意图。
图9是表示第1实施方式的第2变形例涉及的半导体装置的一部分的斜视剖面图。
图10是表示第2实施方式涉及的半导体装置的一部分的斜视剖面图。
图11是表示第2实施方式的第1变形例涉及的半导体装置的一部分的斜视剖面图。
图12是表示第2实施方式的第2变形例涉及的半导体装置的一部分的斜视剖面图。
图13是表示第3实施方式涉及的半导体装置的一部分的斜视剖面图。
具体实施方式
以下，关于本发明的各实施方式，参照附图来说明。
附图是示意的或概念的图，各部分的厚度和宽度的关系、部分间的大小的比率等未必限于与现实的情况相同。即使在表示相同部分的情况下，也存在相互的尺寸或比率通过附图表示为不同的情况。
在本申请说明书和各图中，在与已经说明的内容相同的要素上附上相同的符号而适当省略详细的说明。
以下的说明及附图中，n+、n、n-及p+、p的标注表示各导电型中的杂质浓度的相对的高低。即，表示为：附上“+”的标注，与未附上“+”及“-”的某一个的标注相比，杂质浓度相对高，附上“-”的标注，与未附上“+”及“-”的某一个的标注相比，杂质浓度相对低。这些标注表示：在各自的区域，p型杂质和n型杂质双方被包含的情况下，那些杂质相互补偿之后的净杂质浓度的相对的高低。
关于在以下说明的各实施方式，使各半导体区域的p型和n型反转即可。
(第1实施方式)
图1是表示第1实施方式涉及的半导体装置的一部分的斜视剖面图。
图1所示的第1实施方式涉及的半导体装置100是MOSFET。半导体装置100具有：n-型(第1导电型)漂移区域1(第1半导体区域)、p型(第2导电型)基区域2(第2半导体区域)、n+型源区域3(第3半导体区域)、p+型接触区域4(第4半导体区域)、n+型漏区域5、栅电极10、导电部20、漏电极31(第1电极)、及源电极32(第2电极)。
图1中，为了表示半导体装置100上表面的构造，透过源电极32地来进行表示。
实施方式的说明中，使用XYZ正交坐标系。将从漏电极31朝向n-型漂移区域1的方向设为Z方向(第1方向)。将相对Z方向而垂直且相互正交的2方向设为X方向(第2方向)及Y方向(第3方向)。为了说明，将从漏电极31朝向n-型漂移区域1的方向称为“上”，其相反方向称为“下”。这些方向基于与漏电极31和n-型漂移区域1的相对的位置关系，与重力的方向没有关系。
漏电极31设置于半导体装置100的下表面。n+型漏区域5设置于漏电极31上，与漏电极31电连接。n-型漂移区域1设置于n+型漏区域5上。p型基区域2设置于n-型漂移区域1上。n+型源区域3设置于p型基区域2的一部分上。p+型接触区域4设置于p型基区域2的另一部分上。源电极32设置于p型基区域2、n+型源区域3、及p+型接触区域4上，与这些半导体区域电连接。
导电部20隔着第1绝缘部21而设置于n-型漂移区域1中。导电部20与源电极32电连接。栅电极10隔着第2绝缘部22而设置于导电部20上。栅电极10在X方向上隔着栅绝缘部15而与p型基区域2相对。
更具体来说，栅电极10具有第1部分11及第2部分12。第1部分11和第2部分12在Y方向上并列。第1部分11在X方向上隔着栅绝缘部而与15n-型漂移区域1的一部分、p型基区域2及n+型源区域3相对。第2部分12在X方向上隔着栅绝缘部15而与p型基区域2及n+型源区域3相对。即，第2部分12在X方向上不与n-型漂移区域1相对。
第1部分11的下端处于比n-型漂移区域1和p型基区域2的交界面(pn接合面)更下方的位置。第2部分12的下端处于比pn接合面更上方的位置。例如，第2部分12和导电部20之间的距离比第1部分11和导电部20之间的距离长。分别在Y方向上设置多个第1部分11及第2部分12。多个第1部分11及多个第2部分12在Y方向上交替设置。
在X方向上分别有多个p型基区域2、n+型源区域3、p+型接触区域4、栅电极10及导电部20被设置，并沿Y方向延伸。图1所示的例子中，在各个p型基区域2上，在X方向上设置多个n+型源区域3。p+型接触区域4在各个p型基区域2上，设置于n+型源区域3相互之间。
说明半导体装置100的动作。
相对于源电极32，在对漏电极31施加正电圧的状态下，对栅电极10施加阈值以上的电圧。由此，在p型基区域2的栅绝缘部15附近形成沟道(反转层)，半导体装置变为导通状态。电子通过该沟道而从源电极32向漏电极31流动。
第2部分12在X方向上与n-型漂移区域1不相对。在与第2部分12相对的位置上形成的沟道不与n-型漂移区域1连接。在导通状态下，电子主要在形成于与第1部分11相对的位置的沟道中流动。之后，施加于栅电极10的电圧若变得比阈值低，则形成于p型基区域2的沟道消亡，半导体装置100变为关闭状态。
n-型漂移区域1、p型基区域2、n+型源区域3、p+型接触区域4及n+型漏区域5作为半导体材料而包含硅、碳化硅、氮化镓或砷化镓。使用硅作为半导体材料的情况下，可以使用砷、磷或锑作为n型杂质。能够使用硼作为p型杂质。
栅电极10及导电部20包含多晶硅等导电材料。栅绝缘部15、第1绝缘部21及第2绝缘部22包含氧化硅等绝缘材料。第2绝缘部22也可以还包含磷或硼。例如，第2绝缘部22中的磷或硼的浓度比第1绝缘部21中的磷或硼的浓度高。第1绝缘部21可以包含也可以不包含磷或硼。例如、第1绝缘部21中的磷或硼的浓度可以是0。漏电极31及源电极32包含铝等金属。
参照图2～图4，说明第1实施方式涉及的半导体装置的制造方法的一例。
图2～图4是表示第1实施方式涉及的半导体装置的制造工序的斜视剖面图。
首先，准备半导体基板S。半导体基板S例如具有n+型半导体区域5a、设置于n+型半导体区域5a上的n-型半导体区域1a。在n-型半导体区域1a上表面，形成沿Y方向延伸的多个沟槽T。如图2(a)所示，沿n-型半导体区域1a上表面及沟槽T的内壁，形成绝缘层21a。绝缘层21a例如通过CVD(Chemical Vapor Deposition化学气相沉积)或半导体基板S的热氧化而被形成。绝缘层21a也可以包含由热氧化而形成的绝缘层、及通过CVD而在其上形成的绝缘层。
在绝缘层21a上形成导电层20a。沟槽T被导电层20a嵌入。除去导电层20a的一部分，使导电层20a上表面后退。由此，如图2(b)所示，多个导电层20a分别形成于多个沟槽T内部。
在导电层20a及绝缘层21a上形成有嵌入沟槽T的绝缘层22a。绝缘层22a例如包含BPSG(Boron Phosphorus Silicon Glass硼磷硅玻璃)。通过例如RIE(Reactive IonEtching反应离子刻蚀)或湿蚀刻，除去绝缘层21a的一部分及绝缘层22a的一部分，使绝缘层21a上表面及绝缘层22a上表面后退。由此，如图2(c)所示，多个绝缘层22a分别形成于多个导电层20a上。1个绝缘层21a被分为多个。n-型半导体区域1a的表面的一部分被露出。
在多个绝缘层21a及多个绝缘层22a上，形成多个光抗蚀剂PR。各个光抗蚀剂PR如图3(a)所示，沿X方向延伸。即，关于各个的绝缘层21a及各个绝缘层22a，被光抗蚀剂PR覆盖的部分和未被光抗蚀剂PR覆盖的部分在Y方向上交替存在。
将光抗蚀剂PR用作掩膜，使绝缘层21a上表面及绝缘层22a上表面后退。该处理中，例如RIE或湿蚀刻被使用。由此，如图3(b)所示，在绝缘层21a及绝缘层22a，Z方向上的厚度不同的部分在Y方向上被交替形成。
如图3(c)所示，除去光抗蚀剂PR。通过对半导体基板S进行热氧化，在露出的n-型半导体区域1a的表面，形成绝缘层15a。绝缘层15a比绝缘层21a薄。
在绝缘层15a及绝缘层22a上，形成嵌入沟槽T的导电层10a。除去导电层10a的一部分，使导电层10a上表面后退。由此，如图4(a)所示，多个导电层10a分别形成于多个绝缘层22a上。
在沟槽T相互之间，将p型杂质离子注入，形成p型半导体区域2a。在p型半导体区域2a的表面依次将n型杂质及p型杂质离子注入，形成n+型半导体区域3a及p+型半导体区域4a。如图4(b)所示，在多个导电层10a及绝缘层15a上形成绝缘层25a。
将绝缘层15a的一部分及绝缘层25a的一部分除去，以使得n+型半导体区域3a及p+型半导体区域4a露出。在n+型半导体区域3a及p+型半导体区域4a上形成金属层32a，图案化为规定的形状。研磨n+型半导体区域5a的下表面，直至n+型半导体区域5a成为规定的厚度。如图4(c)所示，在研磨的n+型半导体区域5a的下表面，形成金属层31a。通过以上的工序，制造了图1所示的半导体装置100。
在图4(c)所示的状态中，n+型半导体区域5a对应图1所示的n+型漏区域5。n-型半导体区域1a、p型半导体区域2a、n+型半导体区域3a、及p+型半导体区域4a分别对应n-型漂移区域1、p型基区域2、n+型源区域3、及p+型接触区域4。导电层10a及导电层20a分别对应栅电极10及导电部20。金属层31a及金属层32a分别对应漏电极31及源电极32。
说明第1实施方式的效果。
第1实施方式涉及的半导体装置100中，栅电极10具有第1部分11及第2部分12。第2部分12的下端处于比n-型漂移区域1和p型基区域2的pn接合面更上方的位置。即，第2部分12在X方向上与n-型漂移区域1不相对。由此，能够降低第2部分12和n-型漂移区域1之间产生的电容。能够降低栅电极10和漏电极31之间的电容CGD。若电容CGD降低，则反馈电容Crss降低。若反馈电容Crss降低，则能够缩短开关半导体装置100之时的漏电流的上升时间及下降时间。由此，能够降低半导体装置100的开关损失。
为了降低第2部分12和n-型漂移区域1之间的电容，第2部分12的下端和pn接合面也可以在X方向上并列。但是，半导体装置100的制造过程中，在第2部分12的下端的位置及pn接合面的位置处会产生偏差。若第2部分12和pn接合面被设计在相同位置，则由于上述的位置的偏差，第2部分12和n-型漂移区域1在X方向上相对的半导体装置、第2部分12和n-型漂移区域1在X方向不相对的半导体装置会被制造出来。即，由第2部分12形成的沟道连接n-型漂移区域1的半导体装置、沟道未连接n-型漂移区域1的半导体装置会被制造出来。这些半导体装置的特性有很大不同。为了使制造出的半导体装置的特性的偏差相对缩小，第2部分12的下端的位置优选地设计在比pn接合面更上方。
栅电极10中，多个第1部分11及多个第2部分12优选地在Y方向上交替设置。根据该构成，与1个长的第1部分11及1个长的第2部分12被设置的情况相比，更能够使电流均匀地流动在半导体装置100的面内。
半导体装置100也可以没有导电部20。该情况，第2部分12由于在X方向上不与n-型漂移区域1相对，能够降低电容CGD。但是，导电部20未设置的情况下，栅电极10在Z方向上隔着栅绝缘部15而与n-型漂移区域1相对。栅电极10由于在Z方向上与n-型漂移区域1相对，电容CGD变大。通过设置第2部分12致使的、电容CGD的降低的比例变小。在设置导电部20而降低电容CGD方面，还通过第2部分12而降低电容CGD，由此能够有效地降低半导体装置100的开关损失。
关于栅电极10的更优选的构造，参照图5进行说明。
图5(a)是表示栅电极10的示意图。图5(b)是表示第1实施方式涉及的半导体装置的特性的图表。
如图5(a)所示，将第1部分11的Y方向上的长度设为a(μm)。将第2部分12的Y方向上的长度设为b(μm)。将第1部分11的Z方向上的长度设为1μm。将第2部分12的Z方向上的长度设为0.5μm。
图5(b)中，纵轴表示半导体装置100的每单位面积的导通电阻RONA和反馈电容Crss的积RONA×Crss(a.u.)。横轴表示长度b。图5(b)表示使长度b变化之时的、RONA×Crss的变化的计算结果。
从图5(b)可知以下内容。长度a为2μm之时，长度b在1μm以上，能够使得RONA×Crss充分降低。例如能够使RONA×Crss在70以下。长度a在0.2μm之时，b在1μm以上6μm以下的范围内，RONA×Crss在70以下。从这些结果来看，长度b优选地是长度a的0.5倍以上30倍以下。
从图5(b)可知以下内容。长度a为0.2μm之时，若长度b是1.0μm，则RONA×Crss为最小。长度a是0.5μm之时，若长度b是2μm，则RONA×Crss最小。长度a是1μm之时，若长度b是5μm则RONA×Crss最小。长度a是2μm之时，若长度b是10μm，则RONA×Crss最小。从这些结果来看，长度b优选地是长度a的4倍以上5倍以下。
第2部分12的下端在Z方向上的位置考虑n-型漂移区域1和p型基区域2的交界面的位置的偏差、第2部分12的下端的位置的偏差等而被决定。
例如，从n-型漂移区域1和p型基区域2的交界面到p型基区域2和n+型源区域3的交界面为止的、Z方向上的距离被设定为1.0μm。在栅电极10的下端的Z方向上的位置上，存在0.1μm左右的偏差。在n-型漂移区域1和p型基区域2的交界面的Z方向上的位置上，存在0.05μm左右的偏差。考虑这些偏差，第2部分12的下端、与n-型漂移区域1和p型基区域2的交界面之间的Z方向上的距离优选地设定为0.15μm以上。第1部分11的下端，与n-型漂移区域1和p型基区域2的交界面之间在Z方向上的距离优选地设定为0.15μm以上。
第2部分12的下端优选地处于比p型基区域2和n+型源区域3的交界面更下方的位置。第2部分12的下端若处于比该交界面更上方的位置，则变得无法抑制硅表面的泄漏。第2部分12的下端若处于比该交界面更下方的位置，则由此能够抑制泄漏电流。
(第1变形例)
图6是表示第1实施方式的第1变形例涉及的半导体装置的一部分的斜视剖面图。
图7是表示第1实施方式的第1变形例涉及的半导体装置的一部分的平面图。
第1变形例涉及的半导体装置110中，如图6所示，在各自的p型基区域2上，多个n+型源区域3和多个p+型接触区域4在Y方向上交替地设置。
图7是表示图6的沿A-A’线的剖面的构造的平面图。如图7所示，n+型源区域3在X方向上隔着栅绝缘部15而与第1部分11相对。p+型接触区域4在Y方向上隔着栅绝缘部15而与第2部分12相对。
图8是表示第1实施方式涉及的半导体装置的动作的示意图。
图8(a)是表示图1所示的半导体装置100的动作。图8(b)是表示图6及图7所示的半导体装置110的动作。
若在栅电极10施加阈值以上的电圧，则在p型基区域2有沟道形成。如图8(a)所示，在与第1部分11相对的位置，沟道ch1被形成。在与第2部分12相对的位置，沟道ch2被形成。沟道ch1虽然连接n-型漂移区域1，但沟道ch2不连接n-型漂移区域1。从n+型源区域3向沟道ch1流动的电子如箭头A1所示，向n-型漂移区域1流动。从n+型源区域3向沟道ch2流动的电子，如箭头A2所示，通过沟道ch1而向n-型漂移区域1流动。因此，根据半导体装置100，相比于沟道ch2连接n-型漂移区域1的情况，沟道电阻增大。
另一方面，第1变形例涉及的半导体装置110中，在沟道ch1形成的位置上，n+型源区域3被设置。在沟道ch2形成的位置上，p+型接触区域4被设置。电子从n+型源区域3向沟道ch1流动，电子未从p+型接触区域4被注入。即，使流动于沟道ch2的电子減少，能够向沟道ch1高效地注入电子。其结果，能够抑制在栅电极10设置第2部分12而导致的导通电阻的增大。即，根据第1变形例，抑制导通电阻的增大的同时，能够降低开关损失。
(第2变形例)
图9是表示第1实施方式的第2变形例涉及的半导体装置的一部分的斜视剖面图。
第2变形例涉及的半导体装置120中，栅电极10及导电部20的构造与半导体装置100及110不同。
导电部20的下部隔着第1绝缘部21而设置于n-型漂移区域1。导电部20上部在X方向上位于栅电极10相互之间的位置。在栅电极10和导电部20之间，第2绝缘部22被设置。栅电极10在X方向上隔着栅绝缘部15而与p型基区域2相对。
半导体装置120中，栅电极10与半导体装置100及110同样地具有第1部分11及第2部分12。由此，能够降低半导体装置120的开关损失。
在半导体装置120中，如第1变形例那样，也可以将多个n+型源区域3和多个p+型接触区域4交替地设置于Y方向。由此，在抑制半导体装置120的导通电阻的增大的同时能够降低开关损失。
(第2实施方式)
图10是表示第2实施方式涉及的半导体装置的一部分的斜视剖面图。
第2实施方式涉及的半导体装置200如图10所示，栅电极10的构造与第1实施方式涉及的半导体装置100～120不同。
半导体装置200中，第2部分12上端处于比第1部分11上端更下方的位置。通过在栅电极10设置第2部分12，能够缩小在X方向上与p型基区域2及n+型源区域3相对的栅电极10的面积。
p型基区域2及n+型源区域3与源电极32电连接。通过缩小与p型基区域2及n+型源区域3相对的栅电极10的面积，能够缩小栅电极10和源电极32之间的电容CGS。电容CGS越小，输入电容Ciss越变小。若输入电容Ciss较小，则开关半导体装置200之时，半导体装置200的充电或放电所需要的电荷量能够缩小。即，根据第2实施方式，能够与第1实施方式同样地降低半导体装置200的开关损失。
例如，第2部分12上端处于比p型基区域2和n+型源区域3的交界面更下方的位置。上述交界面的位置由于场所而不同的情况下，第2部分12上端处于比上述交界面的最深的位置更下方的位置。第1部分11上端处于比上述交界面更上方的位置。第2部分12上端处于比上述交界面更下方的位置，由此，能够缩小与p型基区域2及n+型源区域3相对的栅电极10的面积。由此，还能够降低半导体装置200的开关损失。
(第1变形例)
图11是表示第2实施方式的第1变形例涉及的半导体装置的一部分的斜视剖面图。
在第2实施方式的第1变形例涉及的半导体装置210中，如图11所示，在各自的p型基区域2上，多个n+型源区域3和多个p+型接触区域4在Y方向上交替设置。
例如，第2部分12上端处于比p型基区域2和n+型源区域3的交界面更下方的位置。该情况下，由第2部分12形成的沟道未连接n+型源区域3。由此，半导体装置的导通电阻得以增大。
半导体装置210中，与第1实施方式的第1变形例相同，在与第2部分12相对的位置上不设置n+型源区域3。即，第1部分11的至少一部分在Y方向上的位置与n+型源区域3的至少一部分在Y方向上的位置相同。第2部分12的至少一部分在Y方向上的位置与p+型接触区域4的至少一部分在Y方向上的位置相同。根据本变形例，能够与第1实施方式的第1变形例同样地抑制由于在栅电极10上设置第2部分12而导致的导通电阻的增大。
(第2变形例)
图12是表示第2实施方式的第2变形例涉及的半导体装置的一部分的斜视剖面图。
在第2实施方式的第2变形例涉及的半导体装置220中，栅电极10的构造与半导体装置200不同。
半导体装置220中，第2部分12的下端处于比n-型漂移区域1和p型基区域2的交界面更上方的位置。即，半导体装置220具有第1实施方式涉及的半导体装置100的特征和第2实施方式涉及的半导体装置100的特征这二者。由此，能够降低电容CGD及电容CGS这二者，能够更加降低开关损失。
从开关损失降低的观点来看，比较半导体装置100和半导体装置200的情况，优选半导体装置100的一方。一般来说，若将半导体装置从导通状态切换至关闭状态，则通过该半导体装置连接的电路的电容成分，对漏电极31临时施加大电圧(反电动势)。此时，从n-型漂移区域1向栅电极10，通过栅绝缘部15而有位移电流流入的情况。若向栅电极10流动的位移电流较大，则栅电极10的电位会临时上升。其结果，虽然进行了将半导体装置切换至关闭状态的控制，但半导体装置可能维持导通状态(自我开启)。若产生此现象，在使半导体装置开关之时流动的电流增大，半导体装置的开关损失会增大。位移电流虽然是反馈电容Crss越大而越增大，但不依存于输入电容Ciss。通过半导体装置100的构造，使反馈电容Crss減少，使开关损失降低，由此，能够降低自我开启产生的可能性。由此，能够抑制由自我开启致使的开关损失。
(第3实施方式)
图13是表示第3实施方式涉及的半导体装置的一部分的斜视剖面图。
图13所示的第3实施方式涉及的半导体装置300是IGBT。半导体装置300代替n+型漏区域5，p+型集电极区域6及n型缓冲区域7。在半导体装置300中，漏电极31作为集电极而发挥作用。源电极32作为发射电极而发挥作用。
p+型集电极区域6设置于漏电极31上，与漏电极31电连接。n型缓冲区域7设置于p+型集电极区域6和n-型漂移区域1之间。
即使在作为IGBT的半导体装置300中，通过在栅电极10上设置第2部分12，能够降低栅电极10和漏电极31之间的电容CGD。由此，能够降低半导体装置300的开关损失。关于其他的半导体装置110、120、200～220也是相同的，通过取代n+型漏区域5而设置p+型集电极区域6及n型缓冲区域7，能够设为IGBT。在该情况下，也同样地能够降低电容CGD或电容CGS，能够降低半导体装置的开关损失。
在以上说明的各实施方式中，关于各半导体区域之间的杂质浓度的相对的高低，例如能够用SCM(扫描式电容显微镜)来确认。各半导体区域中的载流子浓度能够看成是在各半导体区域中与已活性化的杂质浓度相等。由此，关于各半导体区域之间的载流子浓度的相对高低，能够用SCM来确认。关于各半导体区域中的杂质浓度例如能够通过SIMS(二次离子质谱)来测定。
以上，虽然举例说明了本发明的几个实施方式，但这些实施方式是作为例子而提出的，无意于限定发明的范围。这些新的实施方式，能够以其他的各种方式来实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或其变形例，包含于发明的范围或要旨的同时，包含于与记载于专利权利要求的发明等同的范围。上述的各实施方式，能够相互组合地实施。

Claims (15)

1.一种半导体装置，其中，
具备：
第1电极；
第1导电型的第1半导体区域，设置于所述第1电极上；
第2导电型的第2半导体区域，设置于所述第1半导体区域上；
第1导电型的第3半导体区域，设置于所述第2半导体区域的一部分上；
栅电极，具有第1部分和第2部分，所述第1部分在与从所述第1电极朝向所述第1半导体区域的第1方向垂直的第2方向上，与所述第1半导体区域的一部分、所述第2半导体区域及所述第3半导体区域隔着栅绝缘部而相对，所述第2部分在与所述第1方向及所述第2方向垂直的第3方向上，与所述第1部分并列，在所述第2方向上，与所述第2半导体区域隔着所述栅绝缘部而相对，下端处于比所述第1半导体区域和所述第2半导体区域的交界面更上方的位置；及
第2电极，设置于所述第2半导体区域及所述第3半导体区域上，与所述第2半导体区域及所述第3半导体区域电连接。
2.如权利要求1所述的半导体装置，其中，
分别设置多个所述第1部分及所述第2部分，
所述多个第1部分及所述多个第2部分在所述第3方向上交替设置。
3.如权利要求1所述的半导体装置，其中，
还具备设置于所述第2半导体区域的另一部分上的第2导电型的第4半导体区域，
所述第4半导体区域中的第2导电型的杂质浓度比所述第2半导体区域中的第2导电型的杂质浓度高。
4.如权利要求3所述的半导体装置，其中，
所述第4半导体区域在所述第3方向上与所述第3半导体区域并列，
所述第2部分在所述第2方向上与所述第4半导体区域隔着所述栅绝缘部而相对。
5.如权利要求1所述的半导体装置，其中，
所述第2部分在所述第3方向上的长度是所述第1部分在所述第3方向上的长度的0.5倍以上30倍以下。
6.如权利要求1所述的半导体装置，其中，
所述第2部分的所述下端、与所述第1半导体区域和所述第2半导体区域的所述交界面之间，在所述第1方向上的距离为0.15μm以上。
7.如权利要求1所述的半导体装置，其中，
所述第1部分的下端、与所述第1半导体区域和所述第2半导体区域的所述交界面之间，在所述第1方向上的距离为0.15μm以上。
8.权利要求1所述的半导体装置，其中，
还具备隔着第1绝缘部而设置于所述第1半导体区域中的第1导电部，
所述第1导电部与所述第2电极电连接，
所述栅电极隔着第2绝缘部而设置于所述第1导电部上。
9.如权利要求8所述的半导体装置，其中，
所述第2部分和所述第1导电部之间的距离比所述第1部分和所述第1导电部之间的距离长。
10.如权利要求8所述的半导体装置，其中，
所述第2绝缘部中的硼或磷的浓度比所述第1绝缘部中的硼或磷的浓度高。
11.一种半导体装置，其中，
具备：
第1电极；
第1导电型的第1半导体区域，设置于所述第1电极上；
第2导电型的第2半导体区域，设置于所述第1半导体区域上；
第1导电型的第3半导体区域，设置于所述第2半导体区域的一部分上；
栅电极，具有第1部分和第2部分，所述第1部分在与从所述第1电极朝向所述第1半导体区域的第1方向垂直的第2方向上，与所述第1半导体区域的一部分、所述第2半导体区域及所述第3半导体区域隔着栅绝缘部而相对，所述第2部分在与所述第1方向及所述第2方向垂直的第3方向上，与所述第1部分并列，在所述第2方向上与所述第2半导体区域隔着所述栅绝缘部而相对，上端处于比所述第1部分的上端更下方的位置；及
第2电极，设置于所述第2半导体区域及所述第3半导体区域上，与所述第2半导体区域及所述第3半导体区域电连接。
12.如权利要求11所述的半导体装置，其中，
所述第2部分的所述上端处于比所述第2半导体区域和所述第3半导体区域的交界面更下方的位置。
13.如权利要求11所述的半导体装置，其中，
分别设置多个所述第1部分及所述第2部分，
所述多个第1部分及所述多个第2部分在所述第3方向上交替设置。
14.如权利要求11所述的半导体装置，其中，
还具备设置于所述第2半导体区域的另一部分上的第2导电型的第4半导体区域，
所述第4半导体区域中的第2导电型的杂质浓度比所述第2半导体区域中的第2导电型的杂质浓度高。
15.如权利要求14所述的半导体装置，其中，
所述第4半导体区域在所述第3方向上与所述第3半导体区域并列，
所述第2部分的至少一部分在所述第3方向上的位置、与所述第4半导体区域的至少一部分在所述第3方向上的位置相同。
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