CN114203815A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN114203815A
CN114203815A CN202110176290.5A CN202110176290A CN114203815A CN 114203815 A CN114203815 A CN 114203815A CN 202110176290 A CN202110176290 A CN 202110176290A CN 114203815 A CN114203815 A CN 114203815A
Authority
CN
China
Prior art keywords
semiconductor region
insulating
portions
semiconductor
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110176290.5A
Other languages
English (en)
Inventor
加藤浩朗
河井康宏
稻田充郎
西口俊史
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Publication of CN114203815A publication Critical patent/CN114203815A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

实施方式提供能够减少导通电阻的半导体装置及其制造方法。实施方式的半导体装置具备第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、绝缘部、导电部、栅极电极、以及第二电极。绝缘部在与从第一电极朝向第一半导体区域的第一方向垂直的第二方向上与第一半导体区域的一部分、第二半导体区域以及第三半导体区域并排。绝缘部包含沿第一方向交替地设置的多个第一绝缘部分以及多个第二绝缘部分。各个第一绝缘部分的第二方向上的外径比各个第二绝缘部分的第二方向上的外径长。导电部设于绝缘部中，在第二方向上与第一半导体区域并排。栅极电极设于绝缘部中，在第二方向上与第二半导体区域并排。

Description

半导体装置及其制造方法
相关申请
本申请享受以日本专利申请2020－157500号(申请日：2020年9月18日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
技术领域
本发明的实施方式涉及半导体装置及其制造方法。
背景技术
金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field EffectTransistor，MOSFET)等半导体装置用于电力转换等用途。半导体装置的导通电阻期望的是较低。
发明内容
本发明的实施方式提供能够减少导通电阻的半导体装置及其制造方法。
实施方式的半导体装置具备第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、绝缘部、导电部、栅极电极、以及第二电极。所述第一半导体区域设于所述第一电极之上，与所述第一电极电连接。所述第二半导体区域设于所述第一半导体区域之上。所述第三半导体区域设于所述第二半导体区域之上。所述绝缘部在与从所述第一电极朝向所述第一半导体区域的第一方向垂直的第二方向上，与所述第一半导体区域的一部分、所述第二半导体区域以及所述第三半导体区域并排。所述绝缘部包含沿所述第一方向交替地设置的多个第一绝缘部分以及多个第二绝缘部分。各个所述第一绝缘部分的所述第二方向上的外径比各个所述第二绝缘部分的所述第二方向上的外径长。所述导电部设于所述绝缘部中，在所述第二方向上与所述第一半导体区域并排。所述栅极电极设于所述绝缘部中，在所述第二方向上与所述第二半导体区域并排。所述第二电极设于所述第三半导体区域之上，与所述第三半导体区域电连接。
附图说明
图1是表示实施方式的半导体装置的立体剖面图。
图2的(a)、(b)是表示第一实施方式的半导体装置的制造工序的剖面图。
图3的(a)、(b)是表示第一实施方式的半导体装置的制造工序的剖面图。
图4是表示第一实施方式的半导体装置的制造工序的剖面图。
图5的(a)、(b)是表示形成于半导体层的开口的形状的剖面图。
图6是表示实施方式的半导体装置的一部分的剖面图。
图7是表示实施方式的另一半导体装置的一部分的剖面图。
图8是表示实施方式的另一半导体装置的一部分的剖面图。
具体实施方式
以下，参照附图对本发明的各实施方式进行说明。
附图为示意性或者概念性的，各部分的厚度与宽度的关系、部分间的大小的比例等并不一定与现实相同。即使在表示相同的部分的情况下，也有通过附图而将彼此的尺寸、比例表示为不同的情况。
在本申请说明书与各图中，对于与已说明的要素相同的要素标注相同的附图标记并适当省略详细的说明。
在以下的说明以及附图中，n+、n－以及p+、p的标记表示各杂质浓度的相对高低。即，标注了“+”的标记表示相比于“+”以及“－”中的哪个都未标注的标记，杂质浓度相对较高，标注了“－”的标记表示相对于什么都未标注的标记，杂质浓度相对较低。这些标记在各个区域中包含p型杂质与n型杂质这两方的情况下，表示这些杂质相互补偿之后的净剩的杂质浓度的相对高低。
对于以下说明的各实施方式，也可以使各半导体区域的p型与n型反转来实施各实施方式。
图1是表示实施方式的半导体装置的立体剖面图。
实施方式的半导体装置100是MOSFET。半导体装置100如图1所示，包含n－型(第一导电型)漂移区域1(第一半导体区域)、p型(第二导电型)基底区域2(第二半导体区域)、n+型源极区域3(第三半导体区域)、p+型接触区域4(第四半导体区域)、n+型漏极区域5(第五半导体区域)、绝缘部10、导电部20、栅极电极25、漏极电极31(第一电极)以及源极电极32(第二电极)。
在实施方式的说明中，使用XYZ坐标系。将从漏极电极31朝向n－型漂移区域1的方向设为Z方向(第一方向)。将与Z方向垂直的一方向设为X方向(第二方向)。将与X方向以及Z方向垂直的方向设为Y方向(第三方向)。另外，为了说明，将从漏极电极31朝向n－型漂移区域1的方向称作“上”，将其相反方向称作“下”。这些方向基于漏极电极31与n－型漂移区域1的相对的位置关系，与重力的方向无关。
漏极电极31设于半导体装置100的下表面。n+型漏极区域5设于漏极电极31之上，与漏极电极31电连接。n－型漂移区域1设于n+型漏极区域5之上。n－型漂移区域1中的n型杂质浓度比n+型漏极区域5中的n型杂质浓度低。n－型漂移区域1经由n+型漏极区域5而与漏极电极31电连接。
p型基底区域2设于n－型漂移区域1之上。n+型源极区域3以及p+型接触区域4设于p型基底区域2之上。p+型接触区域4中的p型杂质浓度比p型基底区域2中的p型杂质浓度高。
绝缘部10在X方向上与n－型漂移区域1的一部分、p型基底区域2、以及n+型源极区域3并排。导电部20设于绝缘部10中。导电部20的至少一部分在X方向上与n－型漂移区域1并排。栅极电极25在X方向上与p型基底区域2并排。导电部20也可以在X方向上与栅极电极25并排。
源极电极32设于n+型源极区域3以及p+型接触区域4之上，与n+型源极区域3以及p+型接触区域4电连接。导电部20的上端与源极电极32相接，导电部20与源极电极32电连接。栅极电极25利用绝缘部10而与导电部20以及源极电极32电分离。或者，导电部20也可以在绝缘部10中与栅极电极25相接，与栅极电极25电连接。在该情况下，导电部20与源极电极32电分离。
绝缘部10包含在Z方向上交替地设置的多个第一绝缘部分11以及多个第二绝缘部分12。第一绝缘部分11的X方向上的外径Lx1比第二绝缘部分12的X方向上的外径Lx2长。
换言之，开口10op的侧壁包含在Z方向上交替地设置的多个凹部10r以及多个凸部10p。在开口10op的内部，绝缘部10设置在内部。凹部10r从绝缘部10朝向n－型漂移区域1沿X-Y面凹陷。凸部10p从n－型漂移区域1朝向绝缘部10沿X-Y面突出。设有凹部10r的位置的开口10op的X方向上的尺寸比设有凸部10p的位置的开口10op的X方向上的尺寸长。
绝缘部10还包含第三绝缘部分13。第三绝缘部分13设于多个第一绝缘部分11以及多个第二绝缘部分12之上。第三绝缘部分13在X方向上与p型基底区域2以及n+型源极区域3并排。栅极电极25设于第三绝缘部分13中。第三绝缘部分13的侧壁与Z方向平行。
导电部20包含在Z方向上交替地设置的多个第一导电部分21以及多个第二导电部分22。第一导电部分21的X方向上的长度Lx3比第二导电部分22的X方向上的长度Lx4长。例如多个第一绝缘部分11分别沿X－Y面(第一面)设于多个第一导电部分21的周围。多个第二绝缘部分12分别沿X－Y面设于多个第二导电部分22的周围。
导电部20还包含第三导电部分23。第三导电部分23设于多个第一导电部分21以及多个第二导电部分22之上。第三绝缘部分13沿X－Y面设于第三导电部分23的周围。第三导电部分23的至少一部分在X方向上与栅极电极25并排。
例如如图1所示，p型基底区域2、n+型源极区域3、p+型接触区域4、绝缘部10、导电部20、以及栅极电极25在X方向上设有多个。各p型基底区域2、各n+型源极区域3、各p+型接触区域4、各绝缘部10、各导电部20、以及各栅极电极25沿Y方向延伸。在X方向上相邻的绝缘部10彼此之间，在n－型漂移区域1中，沿Z方向交替地设置有X方向上的长度相对较长的部分和X方向上的长度相对较短的部分。
对半导体装置100的动作进行说明。
在将相对于源极电极32为正的电压施加给漏极电极31的状态下，对栅极电极25施加比阈值高的电压。在p型基底区域2形成沟道(反转层)。由此，半导体装置100成为接通状态。在接通状态下，电子通过沟道以及n－型漂移区域1流向漏极电极31。之后，若向栅极电极25施加的电压低于阈值，则p型基底区域2中的沟道消失，半导体装置100成为断开状态。
若半导体装置100切换为断开状态，则相对于源极电极32而言对漏极电极31施加的正的电压增大。由于漏极电极31与导电部20之间的电位差，耗尽层从绝缘部10与n－型漂移区域1的界面朝向n－型漂移区域1扩散。利用该耗尽层的扩散，能够提高半导体装置100的耐压。或者，能够在维持半导体装置100的耐压的状态下提高n－型漂移区域1中的n型杂质浓度，减少半导体装置100的导通电阻。
对半导体装置100的各构成要素的材料的一个例子进行说明。
n－型漂移区域1、p型基底区域2、n+型源极区域3、p+型接触区域4、以及n+型漏极区域5作为半导体材料，包含硅、碳化硅、氮化镓、或者砷化镓。在作为半导体材料而使用硅的情况下，作为n型杂质，能够使用砷、磷、或者锑。作为p型杂质，能够使用硼。绝缘部10包含绝缘材料。绝缘部10优选的是包含氧化物或者氮化物的绝缘材料。例如绝缘部10包含氧化硅、氮化硅、或者氮氧化硅。导电部20以及栅极电极25包含多晶硅等导电材料。也可以对导电部20以及栅极电极25添加n型或者p型的杂质。漏极电极31以及源极电极32包含钛、钨、或者铝等金属。
图2～图4是表示第一实施方式的半导体装置的制造工序的剖面图。
准备包含n+型半导体层5a以及n－型半导体层1a的半导体基板S。半导体基板S包含硅。n－型半导体层1a设于n+型半导体层5a之上。在n－型半导体层1a的上表面将p型杂质进行离子注入，通过热处理使p型杂质活性化而形成p型半导体区域2a。从n－型半导体层1a朝向p型半导体区域2a的方向沿着Z方向。将p型半导体区域2a的一部分以及n－型半导体层1a的一部分去除，如图2的(a)所示，形成开口OP。开口OP在X方向上形成多个。各开口OP沿Y方向延伸。
在形成开口OP的过程中，首先，通过反应性离子刻蚀(RIE)，形成贯通p型半导体区域2a的开口。接着，使用博世工序(Bosch Process)，去除其开口的底部的n－型半导体层1a。在博世工序中，重复执行保护膜的形成、各向异性蚀刻以及各向同性蚀刻。由此，在开口OP的侧壁的一部分形成沿Z方向交替地设置的多个凹部R以及多个凸部P。凹部R从开口OP的内侧朝向外侧沿X－Y面凹陷。凸部P从开口OP的外侧朝向内侧沿X－Y面突出。形成有凹部R的位置的开口OP的X方向上的尺寸D1比形成有凸部P的位置的开口OP的X方向上的尺寸D2长。
通过半导体基板S的热氧化，沿开口OP的内壁以及p型半导体区域2a的上表面形成绝缘层10a。通过化学气相堆积(CVD)，沿绝缘层10a形成绝缘层10b。绝缘层10b包含氧化硅。利用CVD，在绝缘层10b之上形成埋入开口OP的导电层。通过化学干式蚀刻(CDE)或者湿式蚀刻，如图2的(b)所示，使导电层的上表面后退，形成导电部20。
在开口OP内形成X方向上的外径不同的部分在Z方向上交替地设置而成的绝缘层10a以及10b。形成于凹部的位置的绝缘层10a的一部分以及绝缘层10b的一部分与第一绝缘部分11对应。形成于凸部的位置的绝缘层10a的另一部分以及绝缘层10b的另一部分与第二绝缘部分12对应。通过热氧化，尺寸D1与D2之差变小。以尺寸D1与D2之差比第一绝缘部分11的X方向上的外径与第二绝缘部分12的X方向上的外径之差大的方式，形成开口OP。
通过CDE或者湿式蚀刻，去除位于比n－型半导体层1a与p型半导体区域2a的界面附近靠上方的绝缘层10a的上部以及绝缘层10b的上部。n－型半导体层1a的一部分以及p型半导体区域2a露出。通过热氧化，沿导电部20、n－型半导体层1a、以及p型半导体区域2a各自的表面形成绝缘层10c。在绝缘层10c之上形成导电层。通过CDE或者湿式蚀刻，使导电层的上表面后退。由此，如图3的(a)所示，在导电部20的上部的周围形成栅极电极25。
向p型半导体区域2a的上表面依次离子注入n型杂质以及p型杂质，通过热处理使各个杂质活性化而形成n+型源极区域3以及p+型接触区域4。通过CVD，在绝缘层10c以及栅极电极25之上形成绝缘层10d。如图3的(b)所示，通过化学机械研磨(CMP)，将绝缘层10c以及10d研磨至n+型源极区域3以及p+型接触区域4露出。
通过RIE，将绝缘层10c的一部分去除，使导电部20的上端露出。通过溅射，在n+型源极区域3、p+型接触区域4、以及导电部20之上形成源极电极32。将n+型半导体层5a的下表面磨削至n+型半导体层5a成为规定的厚度为止。如图4所示，通过溅射，在n+型半导体层5a的下表面形成漏极电极31。通过以上，制造出实施方式的半导体装置100。
对实施方式的效果进行说明。
优选的是在位于p型基底区域2之下的n－型漂移区域1产生Z方向的拉伸应力。若n－型漂移区域1中产生Z方向的拉伸应力，则n－型漂移区域1所含的半导体材料的栅格间隔扩展。由此，载流子的迁移率提高。
图5的(a)以及图5的(b)是表示形成于半导体层的开口的形状的剖面图。
图5的(a)示出了形成有开口OP1的半导体层SL1。图5的(b)示出了形成有开口OP2的半导体层SL2。开口OP1的上端的宽度与开口OP2的上端的宽度相同。开口OP1的侧壁的倾斜比开口OP2的侧壁的倾斜大。因此，开口OP1的底部的宽度W1比开口OP2的底部的宽度W2窄。
发明人们发现了如下现象。在开口OP1以及OP2各自的内部形成绝缘物时，开口OP1内的绝缘物的压缩应力比开口OP2内的绝缘物的压缩应力大。由于开口OP1以及OP2的内部的绝缘物，在半导体层SL1以及SL2产生拉伸应力。半导体层SL1中产生的拉伸应力ST1比半导体层SL2中产生的拉伸应力ST2大。开口的宽度越窄，在该开口内形成绝缘物时就会在半导体层产生更大的拉伸应力。
图6是表示实施方式的半导体装置的一部分的剖面图。
发明人们基于上述的见解，如图2的(a)所示那样形成了开口OP。在开口OP的侧壁形成有多个凹部以及多个凸部。换言之，在开口OP的侧壁形成有相比于开口OP宽度更小的多个开口。通过在该开口OP内形成绝缘层，从而如图6所示，形成包含多个第一绝缘部分11以及多个第二绝缘部分12的绝缘部10。
在各个第一绝缘部分11的外周附近，在n－型漂移区域1产生Z方向的拉伸应力ST。在半导体装置100为接通状态时，载流子通过绝缘部10与p型基底区域2的边界附近的沟道流向n－型漂移区域1。由于在绝缘部10附近的n－型漂移区域1产生Z方向的拉伸应力ST，使得流向n－型漂移区域1的载流子的迁移率有效地提高。其结果，半导体装置100的导通电阻减少。
为了进一步增大n－型漂移区域1中产生的拉伸应力ST，优选的是绝缘部10包含氧化物或者氮化物。例如绝缘部10通过热氧化或者氧化物的原子层堆积(ALD)而形成。或者，绝缘部10也可以通过使用了甲硅烷(monosilane)、氨气以及氮气的等离子体CVD而形成。由此，能够进一步增大绝缘部10的压缩应力。
也可以在与p型基底区域2在X方向上并排的位置设有第一绝缘部分11以及第二绝缘部分12。优选的是如图6所示，在与p型基底区域2在X方向上并排的位置设置第三绝缘部分13。第三绝缘部分13的侧壁13a与Z方向平行。
例如在与p型基底区域2在X方向上并排的位置设有第一绝缘部分11以及第二绝缘部分12的情况下，p型基底区域2与绝缘部10的边界面在Z方向上凹凸地弯曲。在p型基底区域2的边界面，有可能出现不希望的面取向，在边界面产生电流的路径。由此，有半导体装置100的泄漏电流增大的可能性。另外，通过将形成于p型基底区域2的沟道凹凸地弯曲形成，与沟道沿Z方向形成的情况相比，沟道长度会变长。由此，半导体装置100的导通电阻增大。
通过设置第三绝缘部分13，能够控制在p型基底区域2的边界面出现的面取向，能够抑制半导体装置100的泄漏电流的增大。另外，由于沟道长度沿Z方向形成，因此能够抑制半导体装置100的导通电阻的增大。
优选的是，多个第一绝缘部分11分别沿X－Y面设于多个第一导电部分21的周围。多个第二绝缘部分12分别沿X－Y面设于多个第二导电部分22的周围。根据该构成，与第一绝缘部分11设于第二导电部分22的周围，第二绝缘部分12设于第一导电部分21的周围的情况相比，能够减小n－型漂移区域1以及第一导电部分21之间的X方向上的距离与n－型漂移区域1以及第二导电部分22之间的X方向上的距离之差。在半导体装置100为断开状态时，能够减小耗尽层自第一绝缘部分11以及n－型漂移区域1的边界起的扩散与耗尽层自第二绝缘部分12以及n－型漂移区域1的边界起的扩散之差。由此，能够提高半导体装置100的耐压。
例如一个第一绝缘部分11的Z方向上的长度Lz1与一个第二绝缘部分12的Z方向上的长度Lz2之和，比绝缘部10的Z方向上的长度Lz3的0.1倍长且比0.3倍短。第二绝缘部分12的X方向上的长度Lx2比第一绝缘部分11的X方向上的长度Lx1的0.7倍长且比0.95倍短。
图7以及图8是表示实施方式的另一半导体装置的一部分的剖面图。
也可以如图7所示的半导体装置110那样，在导电部20的下方未设有第一绝缘部分11，仅设有第二绝缘部分12。优选的是如半导体装置100那样，在导电部20的下方设置一个以上的第一绝缘部分11。
若在导电部20的下方仅设置第二绝缘部分12，则在导电部20的下方，在绝缘部10产生的X方向的压缩应力增大。由此，在导电部20的下端产生沿着X方向的拉伸应力。其结果，如图7所示，在导电部20的下端形成曲率较大的角部CP。角部CP的曲率越大，在n－型漂移区域1与导电部20之间被施加电压时，角部CP附近的电场强度越增大。在角部CP附近产生绝缘破坏而半导体装置100被破坏的可能性提高。
通过在导电部20的下方设置一个以上的第一绝缘部分11，能够减少导电部20的下方的绝缘部10的压缩应力。由此，能够减少角部CP的曲率，减少半导体装置100产生破坏的可能性。
在图8所示的半导体装置120中，一个第一绝缘部分11的宽度(X方向上的长度)比另一个第一绝缘部分11的宽度窄。该一个第一绝缘部分11位于比该另一个第一绝缘部分11靠下方。
同样，一个第二绝缘部分12的宽度比另一个第二绝缘部分12的宽度窄。该一个第二绝缘部分12位于比该另一个第二绝缘部分12靠下方。
例如各个第一绝缘部分11的宽度以及各个第二绝缘部分12的宽度越朝向下方越窄。因此，相邻的绝缘部10彼此之间的n－型漂移区域1的宽度越朝向下方越宽。
在半导体装置120从接通状态切换为断开状态时，耗尽层从n－型漂移区域1与p型基底区域2的pn接合面扩散。若n－型漂移区域1的宽度越朝向下方越宽，则n－型漂移区域1所含的n型杂质量也越朝向下方越是增大。因此，耗尽层越朝向下方扩散，耗尽层的扩散速度越降低。例如关于漏极电极31相对于源极电极32的电压Vds与输出容量Coss的关系，输出容量Coss相对于电压Vds的变化变得缓慢。其结果，能够减少将半导体装置120切换为断开状态时产生的噪声。
另外，一个第一导电部分21的宽度比另一个第一导电部分21的宽度窄。该一个第一导电部分21位于比该另一个第一导电部分21靠下方。
一个第二导电部分22的宽度比另一个第二导电部分22的宽度窄。该一个第二导电部分22位于比该另一个第二导电部分22靠下方。
例如各个第一导电部分21的宽度以及各个第二导电部分22的宽度越朝向下方越短。
由此，与各个第一导电部分21的宽度以及各个第二导电部分22的宽度在Z方向上为一定的情况相比，能够抑制n－型漂移区域1与导电部20之间的X方向上的绝缘部10的厚度在Z方向上变化。例如能够抑制在绝缘部10的下部绝缘部10的厚度变薄而产生绝缘破坏。
以上例示了本发明的几个实施方式，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、替换、变更等。这些实施方式及其变形例包含在发明的范围、主旨中，并且包含在权利要求书所记载的发明及其等效的范围中。另外，前述的各实施方式能够相互组合来实施。

Claims (7)

1.一种半导体装置，具备：
第一电极；
第一导电型的第一半导体区域，设于所述第一电极之上，与所述第一电极电连接；
第二导电型的第二半导体区域，设于所述第一半导体区域之上；
第一导电型的第三半导体区域，设于所述第二半导体区域之上；
绝缘部，在与从所述第一电极朝向所述第一半导体区域的第一方向垂直的第二方向上，与所述第一半导体区域的一部分、所述第二半导体区域以及所述第三半导体区域并排，所述绝缘部包含沿所述第一方向交替地设置的多个第一绝缘部分以及多个第二绝缘部分，各个所述第一绝缘部分的所述第二方向上的外径比各个所述第二绝缘部分的所述第二方向上的外径长；
导电部，设于所述绝缘部中，在所述第二方向上与所述第一半导体区域并排；
栅极电极，设于所述绝缘部中，在所述第二方向上与所述第二半导体区域并排；以及
第二电极，设于所述第三半导体区域之上，与所述第三半导体区域电连接。
2.根据权利要求1所述的半导体装置，
所述绝缘部还包含设于所述多个第一绝缘部分以及所述多个第二绝缘部分之上的第三绝缘部分，
所述第三绝缘部分的侧面与所述第一方向平行，
所述栅极电极设于所述第三绝缘部分中。
3.根据权利要求1或2所述的半导体装置，
所述多个第一绝缘部分中的一个以上的第一绝缘部分设于比所述导电部靠下方。
4.根据权利要求1或2所述的半导体装置，
所述导电部包含在所述第一方向上交替地设置的多个第一导电部分以及多个第二导电部分，
各个所述第一导电部分的所述第二方向上的长度比各个所述第二导电部分的所述第二方向上的长度长，
所述多个第一绝缘部分分别沿与所述第一方向垂直的第一面而设于所述多个第一导电部分的周围，
所述多个第二绝缘部分分别沿所述第一面而设于所述多个第二导电部分的周围。
5.根据权利要求1或2所述的半导体装置，
所述多个第一绝缘部分中的一个第一绝缘部分位于比所述多个第一绝缘部分中的另一个第一绝缘部分靠下方，
所述多个第一绝缘部分中的所述一个第一绝缘部分的所述第二方向上的外径，比所述多个第一绝缘部分中的所述另一个第一绝缘部分的所述第二方向上的外径短。
6.一种半导体装置，具备：
第一电极；
第一导电型的第一半导体区域，设于所述第一电极之上，与所述第一电极电连接；
第二导电型的第二半导体区域，设于所述第一半导体区域之上；
第一导电型的第三半导体区域，设于所述第二半导体区域之上；
开口，在与从所述第一电极朝向所述第一半导体区域的第一方向垂直的第二方向上，与所述第一半导体区域的一部分、所述第二半导体区域以及所述第三半导体区域并排，所述开口的侧壁包含沿所述第一方向交替地设置的多个凹部以及多个凸部，各个所述凹部从所述开口朝向所述第一半导体区域沿所述第二方向凹陷，各个所述凸部从所述第一半导体区域朝向所述开口沿所述第二方向突出；
导电部，设于所述开口中，在所述第二方向上与所述第一半导体区域并排；
栅极电极，设于所述开口中，在所述第二方向上与所述第二半导体区域并排；以及
第二电极，设于所述第三半导体区域之上，与所述第三半导体区域电连接。
7.一种半导体装置的制造方法，
在第一导电型的半导体层的上表面形成第二导电型的半导体区域，
将所述半导体区域的一部分以及所述半导体层的一部分去除而形成开口，
在所述开口内隔着绝缘层形成导电部以及栅极电极，
在所述半导体区域之上形成第一导电型的另一半导体区域，其中，
在形成所述开口的过程中，在所述开口的侧壁形成在从所述半导体层朝向所述半导体区域的第一方向上交替地设置的多个凹部以及多个凸部。
CN202110176290.5A 2020-09-18 2021-02-07 半导体装置及其制造方法 Pending CN114203815A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020157500A JP7337767B2 (ja) 2020-09-18 2020-09-18 半導体装置及びその製造方法
JP2020-157500 2020-09-18

Publications (1)

Publication Number Publication Date
CN114203815A true CN114203815A (zh) 2022-03-18

Family

ID=80645758

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110176290.5A Pending CN114203815A (zh) 2020-09-18 2021-02-07 半导体装置及其制造方法

Country Status (3)

Country Link
US (1) US11640991B2 (zh)
JP (1) JP7337767B2 (zh)
CN (1) CN114203815A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022181754A (ja) * 2021-05-27 2022-12-08 株式会社東芝 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002334997A (ja) 2001-05-08 2002-11-22 Shindengen Electric Mfg Co Ltd Ｍｏｓトレンチを有するショットキー障壁整流装置及びその製造方法
US8466513B2 (en) 2011-06-13 2013-06-18 Semiconductor Components Industries, Llc Semiconductor device with enhanced mobility and method
JP2013021077A (ja) 2011-07-08 2013-01-31 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
CN104488084B (zh) 2012-07-25 2017-08-04 电力集成公司 形成锥形氧化物的方法
US8765609B2 (en) 2012-07-25 2014-07-01 Power Integrations, Inc. Deposit/etch for tapered oxide
JP2014120656A (ja) * 2012-12-18 2014-06-30 Toshiba Corp 半導体装置
JP2016163019A (ja) 2015-03-05 2016-09-05 株式会社東芝 半導体装置
JP6792345B2 (ja) * 2016-04-06 2020-11-25 ローム株式会社 半導体装置の製造方法
JP6709425B2 (ja) * 2016-05-31 2020-06-17 北九州市 半導体装置
JP2020150185A (ja) * 2019-03-14 2020-09-17 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
JP2022051168A (ja) 2022-03-31
US11640991B2 (en) 2023-05-02
US20220093789A1 (en) 2022-03-24
JP7337767B2 (ja) 2023-09-04

Similar Documents

Publication Publication Date Title
JP6378220B2 (ja) 半導体装置
US9093288B2 (en) Power superjunction MOSFET device with resurf regions
US10510879B2 (en) Semiconductor device
US11715793B2 (en) Semiconductor device and method of manufacturing same
US11791408B2 (en) Semiconductor device
US11101345B2 (en) Semiconductor device
US11094787B2 (en) Method of manufacturing semiconductor device and semiconductor device
CN114203815A (zh) 半导体装置及其制造方法
JP6970068B2 (ja) 半導体装置
JP7352360B2 (ja) 半導体装置
JP2022051160A (ja) 半導体装置
JP7123613B2 (ja) 半導体装置
JP7471250B2 (ja) 半導体装置
JP7013606B1 (ja) 半導体装置、及び半導体装置の製造方法
US20230055520A1 (en) Semiconductor device and method for manufacturing same
US10522620B2 (en) Semiconductor device having a varying length conductive portion between semiconductor regions
US20160268368A1 (en) Semiconductor device and method for manufacturing semiconductor device
JP2008210899A (ja) 半導体装置及びその製造方法
JP2023140026A (ja) 半導体装置
JP2024001290A (ja) 半導体装置
JP2023140891A (ja) 半導体装置
JP2023130809A (ja) 半導体装置及び半導体パッケージ
CN117497539A (zh) 半导体器件及其制作方法
KR20180118085A (ko) 전력 ｍｏｓ 트랜지스터를 포함하는 반도체 소자

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination