JP2022051160A - 半導体装置 - Google Patents

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Abstract

【課題】アバランシェ耐量を向上可能な半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第２導電形の第４半導体領域と、ゲート電極と、第２電極と、を備える。第３半導体領域は、第２半導体領域の一部の上に設けられている。第４半導体領域は、第２半導体領域の別の一部の上に設けられ、第３半導体領域よりも下方に位置し、第２半導体領域よりも高い第２導電形の不純物濃度を有する。第２電極は、第２方向において互いに離れ、間に第４半導体領域が位置する第１部分及び第２部分と、第１部分及び第２部分の上に設けられ、第３半導体領域と第２方向において並ぶ第３部分と、を含む。第４半導体領域は、第１部分、第２部分、及び第３部分と接する。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
Metal-Oxide-Semiconductor Field Effect Transistor（ＭＯＳＦＥＴ）、Insulated Gate Bipolar Transistor（ＩＧＢＴ）などの半導体装置は、電力変換等の用途に用いられる。半導体装置について、アバランシェ耐量の向上が望まれている。
特許第６２２６７８６号公報
本発明が解決しようとする課題は、アバランシェ耐量を向上可能な半導体装置を提供することである。
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第２導電形の第４半導体領域と、ゲート電極と、第２電極と、を備える。前記第１半導体領域は、前記第１電極の上に設けられ、前記第１電極と電気的に接続されている。前記第２半導体領域は、前記第１半導体領域の上に設けられている。前記第３半導体領域は、前記第２半導体領域の一部の上に設けられている。前記第４半導体領域は、前記第２半導体領域の別の一部の上に設けられ、前記第３半導体領域よりも下方に位置し、前記第２半導体領域よりも高い第２導電形の不純物濃度を有する。前記ゲート電極は、前記第１半導体領域から前記第２半導体領域に向かう第１方向に垂直な第２方向において、ゲート絶縁層を介して、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域の一部と並ぶ。前記第２電極は、前記ゲート電極、前記第３半導体領域、及び前記第４半導体領域の上に設けられ、前記第３半導体領域及び前記第４半導体領域と電気的に接続されている。前記第２電極は、前記第２方向において互いに離れ、間に前記第４半導体領域が位置する第１部分及び第２部分と、前記第１部分及び前記第２部分の上に設けられ、前記第３半導体領域と前記第２方向において並ぶ第３部分と、を含む。前記第４半導体領域は、前記第１部分、前記第２部分、及び前記第３部分と接する。
第１実施形態に係る半導体装置を表す斜視断面図である。 第１実施形態に係る半導体装置の一部を拡大した断面図である。 第１実施形態に係る半導体装置の製造方法を表す断面図である。 第１実施形態に係る半導体装置の製造方法を表す断面図である。 第１実施形態に係る半導体装置の製造方法を表す断面図である。 第１実施形態の第１変形例に係る半導体装置の一部を表す断面図である。 第１実施形態の第２変形例に係る半導体装置の一部を表す断面図である。 第１実施形態の第３変形例に係る半導体装置を表す斜視断面図である。 第２実施形態に係る半導体装置を表す斜視断面図である。 第３実施形態に係る半導体装置を表す斜視断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ、ｎ－及びｐ＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を表す斜視断面図である。
第１実施形態に係る半導体装置１００は、ＭＯＳＦＥＴである。半導体装置１００は、ｎ－形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形半導体領域３（第３半導体領域）、ｐ＋形コンタクト領域４（第４半導体領域）、ｎ＋形ドレイン領域８、下部電極１０（第１電極）、上部電極２０（第２電極）、及びゲート電極３０を含む。
実施形態の説明では、ＸＹＺ直交座標系を用いる。ｎ－形ドリフト領域１からｐ形ベース領域２に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向（第２方向）及びＹ方向（第３方向）とする。また、説明のために、ｎ－形ドリフト領域１からｐ形ベース領域２に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ｎ－形ドリフト領域１とｐ形ベース領域２との相対的な位置関係に基づき、重力の方向とは無関係である。
下部電極１０は、半導体装置１００の下面に設けられている。ｎ＋形ドレイン領域８は、下部電極１０の上に設けられ、下部電極１０と電気的に接続されている。ｎ－形ドリフト領域１は、ｎ＋形ドレイン領域８の上に設けられている。ｎ－形ドリフト領域１は、ｎ＋形ドレイン領域８を介して、下部電極１０と電気的に接続されている。ｎ－形ドリフト領域１におけるｎ形不純物濃度は、ｎ＋形ドレイン領域８におけるｎ形不純物濃度よりも低い。
ｐ形ベース領域２は、ｎ－形ドリフト領域１の上に設けられている。ｎ＋形半導体領域３は、ｐ形ベース領域２の一部の上に設けられている。ｐ＋形コンタクト領域４は、ｐ形ベース領域２の別の一部の上に設けられている。ｐ＋形コンタクト領域４は、ｎ＋形半導体領域３よりも下方に位置している。ｐ＋形コンタクト領域４におけるｐ形不純物濃度は、ｐ形ベース領域２におけるｐ形不純物濃度よりも高い。ゲート電極３０は、Ｘ方向において、ゲート絶縁層３１を介して、ｎ－形ドリフト領域１の一部、ｐ形ベース領域２、及びｎ＋形半導体領域３の一部と並ぶ。
上部電極２０は、ｎ＋形半導体領域３、ｐ＋形コンタクト領域４、及びゲート電極３０の上に設けられ、ｎ＋形半導体領域３及びｐ＋形コンタクト領域４と電気的に接続されている。ｐ形ベース領域２は、ｐ＋形コンタクト領域４を介して上部電極２０と電気的に接続されている。上部電極２０は、ゲート電極３０とは電気的に分離されている。
図２は、第１実施形態に係る半導体装置の一部を拡大した断面図である。
図１及び図２に表したように、上部電極２０は、第１部分２１、第２部分２２、及び第３部分２３を含む。
第１部分２１及び第２部分２２は、ｎ＋形半導体領域３よりも下方に位置し、Ｘ方向において互いに離れている。ｐ＋形コンタクト領域４は、第１部分２１と第２部分２２との間に位置する。第１部分２１及び第２部分２２は、Ｘ方向においてゲート絶縁層３１から離れている。第３部分２３は、ｐ＋形コンタクト領域４、第１部分２１、及び第２部分２２の上に設けられている。第３部分２３は、Ｘ方向においてｎ＋形半導体領域３と並ぶ。ｐ＋形コンタクト領域４は、第１部分２１、第２部分２２、及び第３部分２３と接している。
第１部分２１の下端及び第２部分２２の下端は、Ｚ方向においてｎ－形ドリフト領域１から離れている。第１部分２１の下端及び第２部分２２の下端は、ｐ＋形コンタクト領域４の下端よりも下方に位置し、ｐ形ベース領域２と接している。例えば、第１部分２１のＸ方向における長さは、第１部分２１のＺ方向における長さよりも短い。第２部分２２のＸ方向における長さは、第２部分２２のＺ方向における長さよりも短い。
例えば、ｐ形ベース領域２、ｎ＋形半導体領域３、ｐ＋形コンタクト領域４、第１部分２１、第２部分２２、第３部分２３、及びゲート電極３０は、Ｘ方向において複数設けられている。それぞれのｐ形ベース領域２の上には、Ｘ方向において互いに離れた一対のｎ＋形半導体領域３が設けられている。第３部分２３は、一対のｎ＋形半導体領域３の間に位置している。各ｐ形ベース領域２、各ｎ＋形半導体領域３、各ｐ＋形コンタクト領域４、各第１部分２１、各第２部分２２、各第３部分２３、及び各ゲート電極３０は、Ｙ方向に延伸している。
半導体装置１００の動作を説明する。
下部電極１０に、上部電極２０に対して正の電圧が印加された状態で、ゲート電極３０に閾値より高い電圧を印加する。ｐ形ベース領域２にチャネル（反転層）が形成される。電子は、チャネル及びｎ－形ドリフト領域１を通って下部電極１０へ流れる。これにより、半導体装置１００がオン状態になる。その後、ゲート電極３０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
半導体装置１００がオン状態からオフ状態に切り替わると、ｎ－形ドリフト領域１における電界強度が増大し、一時的にアバランシェ降伏が生じうる。アバランシェ降伏が生じると、多量の正孔及び電子が発生する。電子は、下部電極１０へ排出され、正孔は、ｐ形ベース領域２及びｐ＋形コンタクト領域４を通して上部電極２０へ排出される。
半導体装置１００の各構成要素の材料の一例を説明する。
ｎ－形ドリフト領域１、ｐ形ベース領域２、ｎ＋形半導体領域３、ｐ＋形コンタクト領域４、及びｎ＋形ドレイン領域８は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。ゲート電極３０は、ポリシリコンなどの導電材料を含む。ゲート絶縁層３１は、酸化シリコンなどの絶縁材料を含む。下部電極１０及び上部電極２０は、チタン、タングステン、アルミニウムなどの金属を含む。
図２に表したように、上部電極２０は、複数の金属層２０ａ～２０ｄを含んでも良い。金属層２０ａは、チタンを含む。金属層２０ｂは、窒化チタンを含む。金属層２０ｃは、タングステンを含む。金属層２０ｄは、アルミニウムを含む。金属層２０ａは、ｐ形ベース領域２、ｎ＋形半導体領域３、及びｐ＋形コンタクト領域４の表面に沿って設けられる。金属層２０ｂは、金属層２０ａの上に、金属層２０ａに沿って設けられる。金属層２０ｃは、金属層２０ｂの上に設けられ、ｎ＋形半導体領域３同士の間を埋め込んでいる。金属層２０ｄは、金属層２０ｃの上に設けられる。第１部分２１、第２部分２２、及び第３部分２３は、金属層２０ａ～２０ｃのそれぞれの一部を含む。
図３～図５は、第１実施形態に係る半導体装置の製造方法を表す断面図である。
実施形態に係る半導体装置１００の製造方法の一例を説明する。まず、ｎ＋形半導体層８ａとｎ－形半導体層１ａとを含む基板Ｓｕｂを用意する。ｎ－形半導体層１ａは、ｎ＋形半導体層８ａの上に設けられている。基板Ｓｕｂの上面にｐ形不純物をイオン注入し、ｐ形半導体領域２ａを形成する。反応性イオンエッチング（ＲＩＥ）により、基板Ｓｕｂの上面に開口ＯＰ１を形成する。開口ＯＰ１は、Ｘ方向において複数形成され、それぞれの開口ＯＰ１は、Ｙ方向に延びている。開口ＯＰ１は、Ｘ方向において、ｎ－形半導体層１ａの一部及びｐ形半導体領域２ａと並ぶ。
基板Ｓｕｂを熱酸化し、絶縁層３１ａを形成する。絶縁層３１ａは、それぞれの開口ＯＰ１の内面及びそれぞれのｐ形半導体領域２ａの上面に沿って形成される。図３（ａ）に表したように、化学気相堆積（ＣＶＤ）により、絶縁層３１ａの上に、複数の開口ＯＰ１を埋め込む導電層３０ａを形成する。導電層３０ａは、ポリシリコンを含む。
ウェットエッチング又はケミカルドライエッチング（ＣＤＥ）により、導電層３０ａの上面がそれぞれのｐ形半導体領域２ａの上面よりも下方に位置するまで、導電層３０ａの上面を後退させる。これにより、導電層３０ａが複数に分断され、それぞれの開口ＯＰ１の内部にゲート電極３０が形成される。熱酸化により、それぞれのゲート電極３０の上面に絶縁層３１ｂを形成する。ｐ形半導体領域２ａの上面にｎ形不純物をイオン注入し、ｎ＋形半導体領域３ａを形成する。図３（ｂ）に表したように、ＣＶＤにより、絶縁層３１ａ及び３１ｂの上に、複数の開口ＯＰ１を埋め込む絶縁層３１ｃを形成する。絶縁層３１ｃは、酸化シリコンを含む。
ＲＩＥにより、絶縁層３１ｃ、絶縁層３１ａ、ｎ＋形半導体領域３ａ、及びｐ形半導体領域２ａのそれぞれの一部を除去し、開口ＯＰ２を形成する。ＣＶＤにより、開口ＯＰ２の内面及び絶縁層３１ｃの上面に沿って、絶縁層４１ａを形成する。絶縁層４１ａは、窒化シリコンを含む。ＣＶＤにより、図４（ａ）に表したように、開口ＯＰ２の内部に絶縁層４２ａを形成する。絶縁層４２ａは、酸化シリコンを含む。
ウェットエッチングにより、開口ＯＰ２の側面に沿って形成された絶縁層４１ａの一部を除去する。これにより、ｐ形半導体領域２ａの一部の上に、絶縁層４１ｂ及び４２ａが残る。絶縁層４１ｂ及び４２ａをマスクとして用いて、ＲＩＥにより、ｐ形半導体領域２ａの別の一部を除去する。これにより、図４（ｂ）に表したように、開口ＯＰ２の底部に、一対の開口ＯＰ３が形成される。
絶縁層４２ａを除去する。熱酸化により、それぞれの開口ＯＰ３の内部に絶縁層４３ａを形成する。図５（ａ）に表したように、絶縁層４３ａ同士の間のｐ形半導体領域２ａにｐ形不純物をイオン注入し、ｐ＋形コンタクト領域４を形成する。
ウェットエッチングにより、絶縁層４１ｂ及び４３ａを除去する。開口ＯＰ２及び開口ＯＰ３を埋め込む上部電極２０を形成する。絶縁層４１ｂ及び４３ａを除去するときに、絶縁層３１ａの側面及び絶縁層３１ｃの側面が、Ｘ方向に後退しても良い。これにより、ｎ＋形半導体領域３ａと上部電極２０との接触面積を大きくできる。上部電極２０として、図２に表したように、複数の金属層２０ａ～２０ｄを形成しても良い。例えば、金属層２０ａ～２０ｃは、ＣＶＤにより形成される。金属層２０ｄは、スパッタリングにより形成される。ｎ＋形半導体層８ａが所定の厚さになるまで、ｎ＋形半導体層８ａの裏面を研磨する。図５（ｂ）に表したように、ｎ＋形半導体層８ａの裏面に下部電極１０を形成する。以上により、第１実施形態に係る半導体装置１００が製造される。
第１実施形態の効果を説明する。
半導体装置１００は、ｎ－形ドリフト領域１、ｐ形ベース領域２、及びｎ＋形半導体領域３からなるｎｐｎ寄生バイポーラトランジスタ（以下、寄生トランジスタという）を含む。上述した通り、アバランシェ降伏時には、正孔がｐ形ベース領域２及びｐ＋形コンタクト領域４を通して排出される。このとき、正孔に対する電気抵抗が低いほど、正孔の流れによる電圧降下を低減できる。電圧降下の低減により、ｐ形ベース領域２の電位の上昇が抑制され、寄生トランジスタの動作を抑制できる。
半導体装置１００では、上部電極２０が、第１部分２１～第３部分２３を含む。ｐ＋形コンタクト領域４は、第１部分２１～第３部分２３と接する。これにより、上部電極２０が、第１部分２１及び第２部分２２を含まない場合に比べて、ｐ＋形コンタクト領域４と上部電極２０との接触面積を増大できる。接触面積の増大により、上部電極２０への正孔の排出経路が増え、正孔に対する電気抵抗が低下する。この結果、寄生トランジスタの動作を抑制できる。すなわち、半導体装置１００のアバランシェ耐量を向上できる。
また、ｐ＋形コンタクト領域４は、図４（ｂ）及び図５（ａ）に表したように、第１部分２１及び第２部分２２を設けるための各開口ＯＰ３内に絶縁層４３ａを形成し、その後に絶縁層４３ａ同士の間にｐ形不純物をイオン注入して形成される。ｐ形不純物を活性化させる際、Ｘ方向への拡散が、絶縁層４３ａによって抑制される。例えば、開口ＯＰ３の位置にずれが生じた場合でも、ｐ形不純物がゲート絶縁層１１近傍まで拡散することを抑制できる。これにより、半導体装置１００ごとの閾値電圧のばらつきを抑制でき、半導体装置１００の信頼性を向上できる。
例えば、第１部分２１及び第２部分２２のそれぞれのＸ方向における長さは、ｐ＋形コンタクト領域４のＸ方向における長さよりも短い。これにより、ｐ＋形コンタクト領域４と第１部分２１～第３部分２３との間の接触面積をさらに増大でき、正孔に対する電気抵抗を低減できる。
アバランシェ耐量の向上及び加工の容易性の観点から、第１部分２１のＸ方向における長さに対する、第１部分２１のＺ方向における長さの比は、１よりも大きく２０よりも小さいことが好ましい。第２部分２２のＸ方向における長さに対する、第２部分２２のＺ方向における長さの比は、１よりも大きく２０よりも小さいことが好ましい。
（第１変形例）
図６は、第１実施形態の第１変形例に係る半導体装置の一部を表す断面図である。
図６に表した半導体装置１１０は、半導体装置１００と比較して、ｐ＋形コンタクト領域５ａ（第５半導体領域）及びｐ＋形コンタクト領域５ｂをさらに含む。
ｐ＋形コンタクト領域４、第１部分２１、及び第２部分２２は、Ｘ方向において、ｐ＋形コンタクト領域５ａと５ｂの間に設けられている。第１部分２１は、Ｘ方向において、ｐ＋形コンタクト領域４と５ａとの間に設けられている。第２部分２２は、Ｘ方向において、ｐ＋形コンタクト領域４と５ｂとの間に設けられている。ｐ＋形コンタクト領域５ａ及び５ｂは、第１部分２１及び第２部分２２とそれぞれ接し、ゲート絶縁層１１から離れている。
ｐ＋形コンタクト領域５ａ及び５ｂが設けられる場合、アバランシェ降伏時にｐ形ベース領域２へ流れた正孔は、ｐ＋形コンタクト領域４、５ａ、及び５ｂを通して上部電極２０へ排出される。ｐ＋形コンタクト領域５ａ及び５ｂが設けられることで、上部電極２０への正孔の排出経路が増え、正孔に対する電気抵抗をさらに低減できる。
例えば、ｐ＋形コンタクト領域５ａにおけるｐ形不純物濃度は、ｐ＋形コンタクト領域４におけるｐ形不純物濃度よりも低い。ｐ＋形コンタクト領域５ｂにおけるｐ形不純物濃度は、ｐ＋形コンタクト領域４におけるｐ形不純物濃度よりも低い。これにより、ｐ＋形コンタクト領域５ａ及び５ｂが閾値電圧に与える影響を低減できる。例えば、閾値電圧の上昇を抑制できる。ｐ＋形コンタクト領域５ａ及び５ｂの不純物濃度及び位置のばらつきにより、閾値電圧がばらつくことを抑制できる。
ｐ＋形コンタクト領域５ａ及び５ｂは、ｐ＋形コンタクト領域４と同時に形成することができる。具体的には、図５（ａ）に表した工程を実行する際、絶縁層４３ａの幅（Ｘ方向における長さ）が狭いと、ｐ形不純物の一部が絶縁層４３ａを通り抜けて拡散する。絶縁層４３ａの幅は、換言すると、開口ＯＰ３のＸ方向における寸法である。絶縁層４３ａを通り抜けて拡散したｐ形不純物により、絶縁層４３ａに接するｐ＋形コンタクト領域５ａ及び５ｂが形成される。その後、絶縁層４３ａを除去し、上部電極２０を形成することで、第１部分２１及び第２部分２２とそれぞれ接するｐ＋形コンタクト領域５ａ及び５ｂが形成される。
この方法によれば、絶縁層４３ａの幅を調整することで、ｐ＋形コンタクト領域５ａ及び５ｂのそれぞれの幅及びｐ形不純物濃度を制御できる。また、絶縁層４３ａを通してｐ形不純物を拡散させることで、ｐ形不純物が絶縁層３１ａ近傍まで拡散することを抑制できる。
（第２変形例）
図７は、第１実施形態の第２変形例に係る半導体装置の一部を表す断面図である。
図７に表した半導体装置１２０は、半導体装置１００と比較して、ｐ＋形コンタクト領域６ａ（第６半導体領域）及びｐ＋形コンタクト領域６ｂをさらに含む。
ｐ＋形コンタクト領域６ａは、第１部分２１の底部とｐ形ベース領域２との間に設けられている。ｐ＋形コンタクト領域６ｂは、第２部分２２の底部とｐ形ベース領域２との間に設けられている。ｐ＋形コンタクト領域６ａ及び６ｂは、第１部分２１及び第２部分２２とそれぞれ接する。ｐ＋形コンタクト領域６ａの少なくとも一部及びｐ＋形コンタクト領域６ｂの少なくとも一部は、ｐ＋形コンタクト領域４よりも下方に位置する。ｐ＋形コンタクト領域６ａ及び６ｂは、ｐ＋形コンタクト領域４とつながっていてもよい。
例えば、第１部分２１は、Ｚ方向においてｐ＋形コンタクト領域６ａと第３部分２３との間に位置する。第２部分２２は、Ｚ方向においてｐ＋形コンタクト領域６ｂと第３部分２３との間に位置する。ｐ＋形コンタクト領域６ａ及び６ｂは、Ｚ方向においてｎ－形ドリフト領域１から離れている。
ｐ＋形コンタクト領域６ａ及び６ｂが設けられる場合、アバランシェ降伏時にｐ形ベース領域２へ流れた正孔は、ｐ＋形コンタクト領域４、６ａ、及び６ｂを通して上部電極２０へ排出される。ｐ＋形コンタクト領域６ａ及び６ｂが設けられることで、正孔に対する電気抵抗をさらに低減できる。
例えば、ｐ＋形コンタクト領域６ａにおけるｐ形不純物濃度は、ｐ＋形コンタクト領域４におけるｐ形不純物濃度よりも低いことが好ましい。ｐ＋形コンタクト領域６ｂにおけるｐ形不純物濃度は、ｐ＋形コンタクト領域４におけるｐ形不純物濃度よりも低いことが好ましい。ｐ＋形コンタクト領域６ａとゲート絶縁層３１との間のＸ方向における距離は、ｐ＋形コンタクト領域４とゲート絶縁層３１との間のＸ方向における距離よりも短い。ｐ＋形コンタクト領域６ｂとゲート絶縁層３１との間のＸ方向における距離は、ｐ＋形コンタクト領域４とゲート絶縁層３１との間のＸ方向における距離よりも短い。ｐ＋形コンタクト領域６ａ及び６ｂのそれぞれにおけるｐ形不純物濃度をｐ＋形コンタクト領域４におけるｐ形不純物濃度よりも低くすることで、ｐ＋形コンタクト領域６ａ及び６ｂが閾値電圧に与える影響を低減できる。例えば、閾値電圧の上昇を抑制できる。ｐ＋形コンタクト領域６ａ及び６ｂの不純物濃度及び位置のばらつきにより、閾値電圧がばらつくことを抑制できる。
ｐ＋形コンタクト領域６ａ及び６ｂは、例えば、図４（ｂ）に表したように開口ＯＰ３を形成した後であって、絶縁層４３ａを形成する前のいずれかのタイミングで、開口ＯＰ３の底に向けてｐ形不純物をイオン注入することで形成される。
半導体装置１２０は、第１変形例と同様に、ｐ＋形コンタクト領域５ａ及び５ｂをさらに含んでも良い。これにより、アバランシェ降伏時の正孔に対する電気抵抗を、さらに低減できる。ｐ＋形コンタクト領域６ａ及び６ｂは、それぞれｐ＋形コンタクト領域５ａ及び５ｂとつながっていても良い。
（第３変形例）
図８は、第１実施形態の第３変形例に係る半導体装置を表す斜視断面図である。
図８に表した半導体装置１３０は、半導体装置１００と比較して、導電部３５をさらに含む。
導電部３５は、絶縁層３６を介してｎ－形ドリフト領域１中に設けられている。ゲート電極３０は、絶縁層３７を介して導電部３５の上に設けられている。ゲート電極３０は、導電部３５とは電気的に分離されている。導電部３５は、Ｙ方向に延伸している。例えば、導電部３５のＹ方向の端部は、上方に向けて引き上げられ、接続部３５ｃを介して上部電極２０と電気的に接続されている。
半導体装置１３０がオフ状態のとき、ｎ－形ドリフト領域１と導電部３５との間の電位差により、ｎ－形ドリフト領域１と絶縁層３６との界面からｎ－形ドリフト領域１に向けて空乏層が広がる。この空乏層の広がりにより、半導体装置１３０の耐圧を向上できる。又は、半導体装置１３０の耐圧を維持したまま、ｎ－形ドリフト領域１におけるｎ形不純物濃度を向上させ、半導体装置１３０のオン抵抗を低減できる。
半導体装置１３０は、第１変形例と同様に、ｐ＋形コンタクト領域５ａ及び５ｂをさらに含んでも良い。又は、半導体装置１３０は、第２変形例と同様に、ｐ＋形コンタクト領域６ａ及び６ｂをさらに含んでも良い。
（第２実施形態）
図９は、第２実施形態に係る半導体装置を表す斜視断面図である。
図９に表した半導体装置２００は、ｎ＋形ドレイン領域８に代えて、ｐ＋形コレクタ領域７（第７半導体領域）及びｎ形バッファ領域９を含む点で、半導体装置１００と異なる。半導体装置２００は、ＩＧＢＴである。
ｐ＋形コレクタ領域７は、下部電極１０とｎ－形ドリフト領域１との間に設けられ、下部電極１０と電気的に接続されている。ｎ形バッファ領域９は、ｐ＋形コレクタ領域７とｎ－形ドリフト領域１との間に設けられている。ｎ形バッファ領域９におけるｎ形不純物濃度は、ｎ－形ドリフト領域１におけるｎ形不純物濃度よりも高い。
半導体装置２００の動作を説明する。
下部電極１０に、上部電極２０に対して正の電圧が印加された状態で、ゲート電極３０に閾値より高い電圧を印加する。ｐ形ベース領域２にチャネル（反転層）が形成される。電子は、チャネル及びｎ－形ドリフト領域１を通って下部電極１０へ流れる。正孔は、下部電極１０からｎ－形ドリフト領域１に注入される。これにより、半導体装置２００がオン状態になる。ｎ－形ドリフト領域１に電子及び正孔が注入され、電導度変調が生じることで、半導体装置２００の電気抵抗が大きく低下する。その後、ゲート電極３０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２におけるチャネルが消滅し、半導体装置２００がオフ状態になる。
半導体装置２００がオフ状態に切り替わったとき、ｎ－形ドリフト領域１に蓄積された正孔は、ｐ形ベース領域２及びｐ＋形コンタクト領域４を通して上部電極２０へ排出される。このため、半導体装置２００において、上部電極２０が第１部分２１～第３部分２３を含むことで、正孔に対する電気抵抗を低減できる。第２実施形態によれば、第１実施形態と同様に、半導体装置２００のアバランシェ耐量を向上できる。
半導体装置２００は、第１実施形態の第１変形例と同様に、ｐ＋形コンタクト領域５ａ及び５ｂをさらに含んでも良い。又は、半導体装置２００は、第１実施形態の第２変形例と同様に、ｐ＋形コンタクト領域６ａ及び６ｂをさらに含んでも良い。
（第３実施形態）
図１０は、第３実施形態に係る半導体装置を表す奢侈断面図である。
第３実施形態に係る半導体装置３００は、第１部分２１及び第２部分２２に代えて第１絶縁部４１及び第２絶縁部４２を含む点で半導体装置１００と異なる。
第１絶縁部４１及び第２絶縁部４２は、ｎ＋形半導体領域３よりも下方に位置し、Ｘ方向において互いに離れている。ｐ＋形コンタクト領域４は、第１絶縁部４１と第２絶縁部４２との間に設けられている。第１絶縁部４１及び第２絶縁部４２は、Ｘ方向においてゲート絶縁層３１から離れている。
上部電極２０は、電極部分２５を含む。電極部分２５は、半導体装置１００の第３部分２３に対応する。電極部分２５は、ｐ＋形コンタクト領域４、第１絶縁部４１、及び第２絶縁部４２の上に設けられている。電極部分２５は、Ｘ方向においてｎ＋形半導体領域３と並ぶ。ｐ＋形コンタクト領域４は、第１絶縁部４１、第２絶縁部４２、及び電極部分２５と接している。
例えば、第１絶縁部４１の下端及び第２絶縁部４２の下端は、Ｚ方向においてｎ－形ドリフト領域１から離れている。第１絶縁部４１の下端及び第２絶縁部４２の下端は、ｐ＋形コンタクト領域４の下端よりも下方に位置し、ｐ形ベース領域２と接している。
第１絶縁部４１及び第２絶縁部４２は、図５（ａ）に表した工程の後に、開口ＯＰ３内の絶縁層４３ａを除去せずに、開口ＯＰ３よりも上方の絶縁層４３ａのみを除去することで形成される。第１絶縁部４１及び第２絶縁部４２の形成後は、図５（ｂ）に表した工程と同様に、上部電極２０を形成する。
半導体装置３００によれば、ｐ＋形コンタクト領域４を形成する際に、ｐ形不純物のＸ方向への拡散が、第１絶縁部４１及び第２絶縁部４２によって抑制される。例えば、開口ＯＰ３の位置にずれが生じた場合でも、ｐ形不純物がゲート絶縁層１１近傍まで拡散することを抑制できる。これにより、半導体装置３００ごとの閾値電圧のばらつきを抑制でき、半導体装置３００の信頼性を向上できる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１：ｎ－形ドリフト領域、 １ａ：ｎ－形半導体層、 ２：ｐ形ベース領域、 ２ａ：ｐ形半導体領域、 ３：ｎ＋形半導体領域、 ３ａ：ｎ＋形半導体領域、 ４，５ａ，５ｂ，６ａ，６ｂ：ｐ＋形コンタクト領域、 ７：ｐ＋形コレクタ領域、 ８：ｎ＋形ドレイン領域、 ８ａ：ｎ＋形半導体層、 ９：ｎ形バッファ領域、 １０：下部電極、 １１：ゲート絶縁層、 ２０：上部電極、 ２０ａ～２０ｄ：金属層、 ２１：第１部分、 ２２：第２部分、 ２３：第３部分、 ２５：電極部分、 ３０：ゲート電極、 ３０ａ：導電層、 ３１：ゲート絶縁層、 ３１ａ～３１ｃ：絶縁層、 ３５：導電部、 ３５ｃ：接続部、 ３６，３７：絶縁層、 ４１：第１絶縁部、 ４１ａ，４１ｂ：絶縁層、 ４２：第２絶縁部、 ４２ａ，４３ａ：絶縁層、 １００～１３０，２００，３００：半導体装置、 ＯＰ１～ＯＰ３：開口、 Ｓｕｂ：基板

Claims (8)

  1. 第１電極と、
    前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の一部の上に設けられた第１導電形の第３半導体領域と、
    前記第２半導体領域の別の一部の上に設けられ、前記第３半導体領域よりも下方に位置し、前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第４半導体領域と、
    前記第１半導体領域から前記第２半導体領域に向かう第１方向に垂直な第２方向において、ゲート絶縁層を介して、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域の一部と並ぶゲート電極と、
    前記ゲート電極、前記第３半導体領域、及び前記第４半導体領域の上に設けられ、前記第３半導体領域及び前記第４半導体領域と電気的に接続された第２電極であって、
    前記第２方向において互いに離れ、間に前記第４半導体領域が位置する第１部分及び第２部分と、
    前記第１部分及び前記第２部分の上に設けられ、前記第３半導体領域と前記第２方向において並ぶ第３部分と、
    を含み、前記第４半導体領域は前記第１部分、前記第２部分、及び前記第３部分と接する、前記第２電極と、
    を備えた半導体装置。
  2. 前記第１部分と接する第２導電形の第５半導体領域をさらに備え、
    前記第５半導体領域における第２導電形の不純物濃度は、前記第２半導体領域における第２導電形の不純物濃度よりも高く、
    前記第５半導体領域は、前記ゲート絶縁層から離れ、
    前記第１部分は、前記第２方向において、前記第４半導体領域と前記第５半導体領域との間に位置する請求項１記載の半導体装置。
  3. 前記第５半導体領域における第２導電形の不純物濃度は、前記第４半導体領域における第２導電形の不純物濃度よりも低い請求項２記載の半導体装置。
  4. 前記第１部分の下端及び前記第２部分の下端は、前記第１方向において前記第１半導体領域から離れ、前記第２半導体領域と接する請求項１～３のいずれか１つに記載の半導体装置。
  5. 前記第１部分の底部と前記第２半導体領域との間に設けられた第２導電形の第６半導体領域をさらに備え、
    前記第６半導体領域における第２導電形の不純物濃度は、前記第２半導体領域における第２導電形の不純物濃度よりも高く、
    前記第６半導体領域は、前記第１部分と接する請求項１～３のいずれか１つに記載の半導体装置。
  6. 前記第１部分の前記第２方向における長さに対する、前記第１部分の前記第１方向における長さの比は、１よりも大きく且つ２０よりも小さく、
    前記第２部分の前記第２方向における長さに対する、前記第２部分の前記第１方向における長さの比は、１よりも大きく且つ２０よりも小さい請求項１～５のいずれか１つに記載の半導体装置。
  7. 前記第１部分の前記第２方向における長さ及び前記第２部分の前記第２方向における長さのそれぞれは、前記第４半導体領域の前記第２方向における長さよりも短い請求項１～６のいずれか１つに記載の半導体装置。
  8. 前記第１電極と前記第１半導体領域との間に設けられた第２導電形の第７半導体領域をさらに備えた請求項１～７のいずれか１つに記載の半導体装置。
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