JP2015167185A - 半導体装置 - Google Patents

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Abstract

【課題】耐性の高い半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体領域と、前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第２半導体領域と、前記第２半導体領域と前記第２電極との間に設けられ、前記第１半導体領域よりも不純物濃度が高く、前記第２電極に接する第１導電形の第３半導体領域と、前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に、第１絶縁膜を介して接する第３電極と、前記第３電極とによって前記第３半導体領域を挟む第２絶縁膜と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
モータ駆動等で使用されるインバータ回路では、何らかの要因によって負荷短絡が起きたり、あるいはゲート信号のノイズによって誤オン動作が起きたりする場合がある。このような場合、ゲート信号がオン状態となり、直接的にトランジスタ素子に電源電圧が印加される場合がある。この状態で素子が示す耐量を、例えば、短絡耐量（Ｅｓｃ）と呼ぶ。また、このとき素子内に流れる電流を、例えば、短絡電流と呼ぶ。
従来のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）あるいはＩＧＢＴ（Insulated Gate Bipolar Transistor）などの半導体装置では、短絡電流を小さくすることにより、ある程度の短絡耐量を得ていた。例えば、一例としてソース領域（エミッタ領域）の幅（チャネル幅）を狭くし、飽和電流値を下げている。しかし、この方策では、半導体装置のチャネル幅が狭くなり、オン抵抗が上昇し、オン状態における素子の導通損失が大きくなる場合がある。
特開２０１３−０１２６４７号公報
本発明が解決しようとする課題は、耐性向上を可能とする半導体装置を提供することである。
実施形態の半導体装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体領域と、前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第２半導体領域と、前記第２半導体領域と前記第２電極との間に設けられ、前記第１半導体領域よりも不純物濃度が高く、前記第２電極に接する第１導電形の第３半導体領域と、前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に、第１絶縁膜を介して接する第３電極と、前記第３電極とによって前記第３半導体領域を挟む第２絶縁膜と、を備える。
図１（ａ）は、第１実施形態に係る半導体装置を表す模式的断面図であり、図１（ｂ）は、第１実施形態に係る半導体装置を表す模式的平面図である。 図２（ａ）〜図２（ｃ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。 図３（ａ）および図３（ｂ）は、第１実施形態に係る半導体装置の動作を表す模式的断面図である。 図４は、第１実施形態に係るコレクタ−エミッタ間電圧（Ｖｃｅ）とコレクタ−エミッタ間電流（Ｉｃ）との関係を表す図である。 図５は、第２実施形態に係る半導体装置を表す模式的断面図である。 図６（ａ）および図６（ｂ）は、第３実施形態に係る半導体装置を表す模式的断面図である。 図７（ａ）および図７（ｂ）は、第４実施形態に係る半導体装置を表す模式的断面図である。
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体装置を表す模式的断面図であり、図１（ｂ）は、第１実施形態に係る半導体装置を表す模式的平面図である。
図１（ａ）は、図１（ｂ）のＡ−Ｂ線における断面が表されている。
半導体装置１は、上下電極構造のＩＧＢＴである。
半導体装置１においては、コレクタ電極１０（第１電極）と、エミッタ電極１１（第２電極）と、の間に、ｎ形のドリフト領域２０（第１半導体領域）が設けられている。ドリフト領域２０とエミッタ電極１１との間には、ｐ形のベース領域３０（第２半導体領域）が設けられている。
ベース領域３０とエミッタ電極１１との間には、ｎ＋形のエミッタ領域４０（第３半導体領域）が設けられている。エミッタ領域４０の不純物濃度は、ドリフト領域２０の不純物濃度よりも高い。例えば、エミッタ領域４０の不純物濃度は、１×１０１８（atoms／cm３）以上である。エミッタ領域４０は、エミッタ電極１１に接している。
ドリフト領域２０、ベース領域３０、およびエミッタ領域４０には、ゲート絶縁膜５１（第１絶縁膜）を介してゲート電極５０（第３電極）が接している。ゲート電極５０は、トレンチゲート構造を有しているが、プレーナ構造であってもよい。
また、半導体装置１は、エミッタ領域４０に接する絶縁膜６０（第２絶縁膜）を備える。例えば、絶縁膜６０は、エミッタ領域４０の側部４０ｗに接している。なお、側部４０ｗはエミッタ領域４０を介してゲート絶縁膜５１に対向しているため、エミッタ領域４０は、ゲート電極５０と絶縁膜６０とによって挟まれた構造になっている。絶縁膜６０は、ベース領域３０にも接している。絶縁膜６０とコレクタ電極１０との間の距離は、エミッタ領域４０とコレクタ電極１０との間の距離よりも長い。すなわち、絶縁膜６０の下部は、エミッタ領域４０の下部よりも浅い位置にある。Ｙ方向における絶縁膜６０の厚さは、例えば、１００ｎｍ以下である。また、ベース領域３０の上には、ｐ＋形のコンタクト領域３１が設けられている。ｐ＋形のコンタクト領域３１は、絶縁膜６０に隣接している。
コレクタ電極１０とドリフト領域２０との間には、ｐ＋形のコレクタ領域２２（第４半導体領域）が設けられている。コレクタ領域２２の不純物濃度は、ベース領域３０の不純物濃度よりも高い。また、コレクタ領域２２とドリフト領域２０との間には、ｎ＋形のバッファ領域２１が設けられている。バッファ領域２１の不純物濃度は、ドリフト領域２０の不純物濃度よりも高い。
なお、ｐ＋形のコレクタ領域２２については、適宜取り除き、半導体装置１をＭＯＳＦＥＴとしてもよい。半導体装置１がＭＯＳＦＥＴである場合においては、「コレクタ」は「ドレイン」に読み替えられ、「エミッタ」は「ソース」に読み替えられる。
また、コレクタ領域２２、バッファ領域２１、ドリフト領域２０、ベース領域３０、エミッタ領域４０、コンタクト領域３１のそれぞれの主成分は、例えば、ケイ素（Ｓｉ）である。また、これらの主成分は、ケイ素（Ｓｉ）のほか、シリコン炭化物（ＳｉＣ）、窒化ガリウム（ＧａＮ）等であってもよい。
コレクタ電極１０およびエミッタ電極１１の材料は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）等の群から選ばれる少なくとも１つを含む金属である。
ゲート電極５０は、不純物元素が導入されたポリシリコン、金属等を含む。また、実施形態において、絶縁膜とは、例えば、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）等を含む絶縁膜である。
また、実施形態において、ｎ形、ｎ＋形という表記は、第１導電形に読み替えることができる。また、この順に濃度が高くなることを意味する。第１導電形の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）等が適用される。ｐ形、ｐ＋形という表記は、第２導電形に読み替えることができる。また、この順に濃度が高くなることを意味する。第２導電形の不純物元素としては、例えば、ホウ素（Ｂ）等が適用される。本実施形態では、ｎ形が第１導電形、ｐ形が第２導電形としたが、ｐ形が第１導電形、ｎ形が第２導電形であっても構わない。
図２（ａ）〜図２（ｃ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。
図２（ａ）〜図２（ｃ）には、絶縁膜６０を形成する製造過程が表されている。また、図２（ａ）〜図２（ｃ）には、ベース領域３０とエミッタ領域４０とを拡大した様子が表されている。
まず、図２（ａ）に表すように、ベース領域３０上にマスク層９０を形成し、このマスク層９０から開口されたベース領域３０をＲＩＥ（Reactive Ion Etching）によってエッチングし、ベース領域３０にトレンチ９０ｔを形成する。
次に、図２（ｂ）に表すように、ＣＶＤ（Chemical Vapor Depsition）によって、トレンチ９０ｔの内壁、およびベース領域３０の上に絶縁膜６０を形成する。
次に、図２（ｃ）に表すように、ＲＩＥによって、絶縁膜６０の一部を除去する。ここで、図２（ｃ）には、ＲＩＥのエッチャントの向きの一例が矢印で表されている。図２（ｂ）の段階で形成された絶縁膜６０は、矢印に対し対向する部分が優先的にエッチングされる。これにより、エミッタ領域４０の側部４０ｗに接する絶縁膜６０が残る。このような製造過程によって、エミッタ領域４０の側部４０ｗに接する絶縁膜６０が形成される。
半導体装置１の動作について説明する。
図３（ａ）および図３（ｂ）は、第１実施形態に係る半導体装置の動作を表す模式的断面図である。
ここで、図３（ａ）には、半導体装置１を定格で用いるときの動作が表され、図３（ｂ）には、半導体装置１に飽和電流が流れたときの動作が表されている。
図３（ａ）に表すように、コレクタ電極１０にエミッタ電極１１よりも高い電位を印加し、ゲート電極５０の電位を閾値電圧（Ｖｔｈ）以上にする。これにより、ベース領域３０には、ゲート絶縁膜５１に沿って反転層（チャネル領域）が形成される。その結果、コレクタ電極１０からエミッタ電極１１に向かって、電流Ｉｃが流れる。なお、エミッタ電極１１からコレクタ電極１０には、電子電流が流れるが、図３（ａ）、（ｂ）では、その図示を省略している。
定格で流れる電流は、図３（ｂ）に表す飽和電流に比べて小さい。このため、コレクタ側からエミッタ領域４０に到達した電流は、エミッタ領域４０を経由して、エミッタ電極１１に速やかに排出される。定格では、エミッタ領域４０の横に絶縁膜６０を設けたとしても、オン抵抗の上昇が起き難い。
次に、図３（ａ）の状態よりも、コレクタ−エミッタ間電圧が高くなり、コレクタ−エミッタ間に飽和電流Ｉｃｐが流れた場合を説明する。
この場合、コレクタ−エミッタ間に流れる電流は、図３（ａ）のときよりも大きくなる。従って、図３（ｂ）に表すように、コレクタ側からエミッタ領域４０に到達した電流は、エミッタ領域４０内で拡散し易くなる。ここで、エミッタ領域４０の側部４０ｗには、絶縁膜６０が設けられている。従って、飽和電流Ｉｃｐは、絶縁膜６０の遮蔽効果によりエミッタ領域４０内に溜まり易くなる。
これにより、エミッタ領域４０の電位が上昇し、エミッタ領域４０に接するベース領域３０の電位も、エミッタ領域電位の上昇に誘因されて上昇する。その結果、見かけ上のゲート電極５０の電位が低下する。従って、チャネル領域の幅が狭くなって、飽和電流の流れが抑制される。つまり、半導体装置１においては、飽和電流が過剰に流れて短絡に至らないように、飽和電流が適宜抑制される。
図４は、第１実施形態に係るコレクタ−エミッタ間電圧（Ｖｃｅ）とコレクタ−エミッタ間電流（Ｉｃ）との関係を表す図である。
図４には、半導体装置１と、半導体装置１から絶縁膜６０を取り除いた参考例に係るＶｃｅ−Ｉｃ曲線が表されている。
モータ駆動等で使用されるインバータ回路では、何らかの要因によって、負荷短絡あるいはゲート信号のノイズによる誤オン動作等が起きる場合がある。このような場合、ゲート信号がオン状態で、直接的にトランジスタ（例えば、ＩＧＢＴ）に電源電圧が印加される場合がある。この場合を想定して、トランジスタにとっては、ある程度の短絡耐量（Ｅｓｃ）が必要になる。
短絡耐量を高く維持する方法としては、素子短絡時に流れる最大電流値（短絡電流：Ｉｓｃ）を小さくするか、破壊までの時間（短絡時間：Ｔｓｃ）を長くする方法がある。これにより、外部保護回路の遮断時間に対するマージンが確保される。
ここで、短絡電流は、トランジスタのオン状態の飽和電流（Ｉｃｐ）に依存している。すなわち、飽和電流を下げれば、短絡時間を長くすることができる。この理由は、短絡破壊が熱破壊に起因する場合、Ｅｓｃ＝Ｉｓｃ×Ｔｓｃの関係があるためである。
半導体装置１から絶縁膜６０を取り除いた参考例では、飽和電流が流れる際に、半導体装置１に比べて、エミッタ領域４０の電位が上昇し難くなる。つまり、半導体装置１に比べ参考例では、絶縁膜６０がない分、飽和電流のエミッタ領域４０内での溜まり効果が起き難くなっている。
これに対し、半導体装置１では、コレクタ側からエミッタ領域４０に到達した飽和電流Ｉｃｐ電流が絶縁膜６０によって遮蔽され、エミッタ領域４０内に溜まり易くなる。
なお、短絡電流を下げる別の方策として、定格時から、チャネル領域を狭く形成する方法がある。しかし、この方法では、定格における素子のオン抵抗等が上昇して、導通損失が大きくなってしまう。
このように、第１実施形態によれば、エミッタ領域４０の電位が上昇し、エミッタ領域４０に接するベース領域３０の電位も、エミッタ領域電位の上昇に誘因されて上昇し、見かけ上のゲート電極５０の電位が低下する。この結果、チャネル領域の幅が狭くなって、飽和電流の流れが抑制される。このように、第１実施形態によれば、高い短絡耐量を持つ半導体装置が実現する。
（第２実施形態）
図５は、第２実施形態に係る半導体装置を表す模式的断面図である。
半導体装置２においては、絶縁膜６０とコレクタ電極１０との間の距離がエミッタ領域４０とコレクタ電極１０との間の距離よりも短くなっている。すなわち、絶縁膜６０の下部は、エミッタ領域４０の下部よりも深い位置にある。
半導体装置２では、半導体装置１に比べて絶縁膜６０がコレクタ電極１０側に延びた分、飽和電流が流れる際には、エミッタ領域４０における飽和電流Ｉｃｐの溜まり効果がさらに増すことになる。従って、半導体装置２では、半導体装置１に比べてエミッタ領域４０の電位がさらに上昇する。すなわち、第２実施形態によれば、さらに高い短絡耐量を持つ半導体装置が実現する。
（第３実施形態）
図６（ａ）および図６（ｂ）は、第３実施形態に係る半導体装置を表す模式的断面図である。
図６（ａ）および図６（ｂ）には、ベース領域３０とエミッタ領域４０とを拡大した様子が表されている。
図６（ａ）に表す半導体装置３Ａにおいては、エミッタ領域４０は、エミッタ電極１１側に設けられた低濃度領域４０Ｌと、コレクタ電極１０側に設けられた高濃度領域４０Ｈと、を有する。ここで、低濃度領域４０Ｌの比抵抗は、高濃度領域４０Ｈの比抵抗に比べて低い。
また、図６（ｂ）に表す半導体装置３Ｂにおいては、エミッタ領域４０の不純物濃度がコレクタ電極１０側よりもエミッタ電極１１側の方が低い。例えば、エミッタ領域４０の不純物濃度がコレクタ電極１０側からエミッタ電極１１側に向かって低くなっている。すなわち、エミッタ領域４０の比抵抗がコレクタ電極１０側からエミッタ電極１１側に向かって徐々に低くなっている。
このような構造によっても、エミッタ領域４０内における飽和電流Ｉｃｐの流れが抑制される。すなわち、エミッタ領域４０の電位がさらに上昇し、高い短絡耐量を持つ半導体装置が実現する。
（第４実施形態）
図７（ａ）および図７（ｂ）は、第４実施形態に係る半導体装置を表す模式的断面図である。
図７（ａ）および図７（ｂ）には、ベース領域３０とエミッタ領域４０とを拡大した様子が表されている。
図７（ａ）に表す半導体装置４Ａにおいては、ゲート電極５０と絶縁膜６０との間の距離は、コレクタ電極１０からエミッタ電極１１に向かって分布がある。すなわち、絶縁膜６０の一部がゲート電極５０の側に突き出ている。
また、図７（ｂ）に表す半導体装置４Ｂにおいては、ゲート電極５０と絶縁膜６０との間に、絶縁膜６０（第３絶縁膜）が設けられている。
このような構造によっても、エミッタ領域４０内における飽和電流Ｉｃｐの流れが抑制される。すなわち、半導体装置１に比べてエミッタ領域４０の電位がさらに上昇し、高い短絡耐量を持つ半導体装置が実現する。
（第５実施形態）
また、エミッタ領域４０においては、不純物元素の活性化率を低下させ、エミッタ領域４０の比抵抗を高く設定してもよい。このような構造によっても、エミッタ領域４０内における飽和電流Ｉｃｐの流れが抑制されて、半導体装置１に比べてエミッタ領域４０の電位がさらに上昇する。また、エミッタ領域４０を、ポリシリコンを含む領域とすることで、飽和電流通電時のエミッタ領域４０の電位をさらに上昇させることができる。これは、ポリシリコンは単結晶よりも比抵抗が高いためである。このように、第５実施形態によれば、さらに高い短絡耐量を持つ半導体装置が実現する。
上記の実施形態では、「部位Ａは部位Ｂの上に設けられている」と表現された場合の「の上に」とは、部位Ａが部位Ｂに接触して、部位Ａが部位Ｂの上に設けられている場合の他に、部位Ａが部位Ｂに接触せず、部位Ａが部位Ｂの上方に設けられている場合との意味で用いられる場合がある。また、「部位Ａは部位Ｂの上に設けられている」は、部位Ａと部位Ｂとを反転させて部位Ａが部位Ｂの下に位置した場合や、部位Ａと部位Ｂとが横に並んだ場合にも適用される場合がある。これは、実施形態に係る半導体装置を回転しても、回転前後において半導体装置の構造は変わらないからである。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３Ａ、３Ｂ、４Ａ、４Ｂ 半導体装置、 １０ コレクタ電極、 １１ エミッタ電極、 ２０ ドリフト領域、 ２１ バッファ領域、 ２２ コレクタ領域、 ３０ ベース領域、 ３１ コンタクト領域、 ４０ エミッタ領域、 ４０ｗ 側部、 ４０Ｈ 高濃度領域、 ４０Ｌ 低濃度領域、 ５０ ゲート電極、 ５１ ゲート絶縁膜、 ６０、６１ 絶縁膜、 ９０ マスク層、 ９０ｔ トレンチ

Claims (8)

  1. 第１電極と、
    第２電極と、
    前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域と前記第２電極との間に設けられ、前記第１半導体領域よりも不純物濃度が高く、前記第２電極に接する第１導電形の第３半導体領域と、
    前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に、第１絶縁膜を介して接する第３電極と、
    前記第３電極とによって前記第３半導体領域を挟む第２絶縁膜と、
    を備えた半導体装置。
  2. 前記第２絶縁膜は、前記第２半導体領域に接している請求項１に記載の半導体装置。
  3. 前記第２絶縁膜と前記第１電極との間の距離は、前記第３半導体領域と前記第１電極との間の距離よりも長い請求項１または２に記載の半導体装置。
  4. 前記第２絶縁膜と前記第１電極との間の距離は、前記第３半導体領域と前記第１電極との間の距離よりも短い請求項１または２に記載の半導体装置。
  5. 前記第３半導体領域は、
    前記第２電極側に設けられた低濃度領域と、
    前記第１電極側に設けられた高濃度領域と、
    を有する請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第３半導体領域の不純物濃度は、
    前記第１電極側よりも前記第２電極側の方が低い請求項１〜４のいずれか１つに記載の半導体装置。
  7. 前記第３半導体領域を挟む前記第３電極および前記第２絶縁膜において、
    前記第３電極と前記第２絶縁膜との間の距離は、前記第１電極から前記第２電極に向かって分布がある請求項１〜６のいずれか１つに記載の半導体装置。
  8. 前記第３電極と前記第２絶縁膜との間に、第３絶縁膜をさらに備えた請求項１〜７のいずれか１に記載の半導体装置。




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