JP2015176974A - 半導体装置 - Google Patents

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Abstract

【課題】耐圧を向上させた半導体装置を提供する。【解決手段】実施形態によれば、第１半導体層と第２半導体層と第１半導体領域とソース領域とドレイン領域と第２半導体領域とゲート電極とを含む半導体装置が提供される。第１半導体層は、第１導電形である。第２半導体層は、第１半導体層の上に設けられ、第１半導体層よりも不純物濃度が低く、第１導電形である。第１半導体領域は、第２半導体層の表面に設けられ、第２導電形である。ソース領域は、第１半導体領域の表面に設けられ、第１導電形である。ドレイン領域は、第１半導体層の表面に設けられ、ソース領域と離間し、第１導電形である。第２半導体領域は、ドレイン領域と第１半導体層との間に設けられ、第２導電形である。前記ゲート電極は、前記第２半導体層の上であって、ドレイン領域とソース領域との間に設けられる。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
例えば、高耐圧のＭＯＳ（Metal Oxide Semiconductor）トランジスタとして、ＭＯＳトランジスタのチャネル領域を二重拡散で形成するＤＭＯＳ（Double Diffused MOS）トランジスタなどの半導体装置がある。このような半導体装置において、耐圧を向上させることが望まれる。
特許４２４８５４８号公報 特開２００８−１４０８２７号公報
本発明の実施形態は、耐圧を向上させた半導体装置を提供する。
本発明の実施形態によれば、第１半導体層と、第２半導体層と、第１半導体領域と、ソース領域と、ドレイン領域と、第２半導体領域と、ゲート電極と、を含む半導体装置が提供される。前記第１半導体層は、第１導電形である。前記第２半導体層は、前記第１半導体層の上に設けられ、前記第１半導体層よりも不純物濃度が低く、前記第１導電形である。前記第１半導体領域は、前記第２半導体層の表面に設けられ、第２導電形である。前記ソース領域は、前記第１半導体領域の表面に設けられ、前記第１導電形である。前記ドレイン領域は、前記第１半導体層の表面に設けられ、前記ソース領域と離間し、前記第１導電形である。前記第２半導体領域は、前記ドレイン領域と前記第１半導体層との間に設けられ、前記第２導電形である。前記ゲート電極は、前記第２半導体層の上であって、前記ドレイン領域と前記ソース領域との間に設けられる。
第１の実施形態に係る半導体装置を示す模式的断面図である。 第１の実施形態に係る半導体装置を示す模式的斜視図である。 第１の実施形態に係る半導体装置を示す模式的斜視図である。 第２の実施形態に係る半導体装置を示す模式的断面図である。 半導体装置の特性を示すグラフ図である。
以下に、各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
図１及び図２は、第１の実施形態に係る半導体装置を例示する模式図である。
図１は、実施形態に係る半導体装置１００の模式的断面図である。
図２は、実施形態に係る半導体装置１００の模式的斜視図である。
図１及び図２に表したように、実施形態に係る半導体装置１００は、第１半導体層１１と、第２半導体層１２と、第１半導体領域２１と、第２半導体領域２２と、ソース領域３１と、ドレイン領域３５と、を含む。
この例では、半導体装置１００は、基板１０と、第３半導体領域２３と、ソース電極６１と、ドレイン電極６２と、ゲート電極６３と、ゲート絶縁膜５１と、絶縁分離膜５２（絶縁膜）と、層間絶縁層５３と、をさらに含む。半導体装置１００は、例えば、ＤＭＯＳ（Double Diffused MOS）である。
以下に説明する第１半導体層１１、第２半導体層１２、第１半導体領域２１、第２半導体領域２２、ソース領域３１、及び、ドレイン領域３５などには、例えば、シリコン（Ｓｉ）が用いられる。実施形態において、半導体として、例えば、炭化シリコンなどを用いてもよい。
基板１０には、例えば、シリコン基板が用いられる。この例では、基板１０には、ｐ形（第２導電形）シリコンが用いられる。基板には、ｎ形（第１導電形）シリコンを用いても良い。
以下の実施形態では、第１導電形をｎ形とし、第２導電形をｐ形としてｎ形ＤＭＯＳ構造の半導体装置１００について説明する。以下の説明は、第１導電形をｐ形とし、第２導電形をｎ形とする場合にも適用できる。
基板１０の上に第１半導体層１１が設けられる。第１半導体層１１は、ｎ形である。第１半導体層１１は、例えば、ｎ形の埋め込み層（Buried layer）である。
第１半導体層１１の上に第２半導体層１２が設けられる。第２半導体層１２は、ｎ形である。第２半導体層１２は、例えば、ｎ形のエピタキシャル層である。エピタキシャル層の上に、ソース領域３１及びドレイン領域３５が設けられる。
例えば、第１半導体層１１におけるｎ形不純物の濃度は、第２半導体層１２におけるｎ形不純物の濃度よりも高い。ｎ形不純物には、例えば、リン（Ｐ）または砒素（Ａｓ）を用いることができる。
第２半導体層１２の上に第１半導体領域２１が設けられる。第１半導体領域２１は、ｐ形である。ｐ形不純物には、例えば、ボロン（Ｂ）が用いられる。
第１半導体領域２１の一部の上に、ソース領域３１（第１ソース領域）が設けられる。ソース領域３１は、ｎ形である。例えば、ソース領域３１は、第２半導体層１２の表面部分に設けられる。例えば、第１半導体領域２１は、ソース領域３１の下面（第１半導体層１１と対向する面）及び側面（第２方向と交差する面）と接する。
第１半導体層１１から第２半導体層１２へ向かう方向（第１方向）をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向（第２方向）、すなわちゲート電極のゲート長方向とする。Ｘ軸方向に対して垂直でＺ軸方向に対して垂直な方向をＹ軸方向、すなわちゲート電極のゲート幅方向とする。
ソース領域３１の上にソース電極６１が設けられる。ソース電極６１は、ソース領域３１と電気的に接続される。例えば、ソース電極６１は、ソース領域３１にオーミック接触する。
第１半導体層１１の上にドレイン領域３５が設けられる。ドレイン領域３５は、ｎ形である。ドレイン領域３５は、第２方向（この例ではＸ軸方向）において、ソース領域３１及び第１半導体領域２１と離間する。例えば、ドレイン領域３５は、第２半導体層１２の表面部分に設けられる。
この例では、半導体装置１００は、ソース領域３３（第２ソース領域）を含む。ソース領域３３は、第１半導体領域２１の上に設けられる。ソース領域３３は、第２方向（例えばＸ軸方向）において、ソース領域３１と並ぶ。例えば、ソース領域３３とドレイン領域３５の間に、ソース領域３１が配置される。
この例では、ドレイン領域３５は、第１ドレイン領域３６と、第２ドレイン領域３７と、を含む。第１ドレイン領域３６と第１半導体層１１との間に第２ドレイン領域３７が設けられる。
例えば、ソース領域３１におけるｎ形不純物濃度は、第２半導体層１２におけるｎ形不純物濃度よりも高い。ドレイン領域３５におけるｎ形不純物濃度は、第２半導体層１２におけるｎ形不純物濃度よりも高い。
例えば、第１ドレイン領域３６におけるｎ形不純物濃度は、第２ドレイン領域３７におけるｎ形不純物濃度よりも高い。例えば、第１半導体層１１におけるｎ形不純物濃度は、第１ドレイン領域３６における不純物濃度よりも低く、ソース領域３１におけるｎ形不純物濃度よりも低い。
ドレイン領域３５の上にドレイン電極６２が設けられる。ドレイン電極６２は、ドレイン領域３５と電気的に接続される。例えば、ドレイン電極６２は、ドレイン領域３５にオーミック接触する。
ソース領域３１とドレイン領域３５との間の領域（例えばチャネル領域）の上にゲート絶縁膜５１が設けられる。ゲート絶縁膜５１には、例えば、酸化シリコン、または、酸窒化シリコンが用いられる。ゲート絶縁膜５１の上にゲート電極６３が設けられる。ゲート電極６３には、例えばポリシリコンが用いられる。
ソース領域３１とドレイン領域３６との間に絶縁分離膜５２が設けられる。絶縁分離膜５２は、ドレイン領域３５と接する。絶縁分離膜５２は、例えばＳＴＩ（Shallow Trench Isolation）構造またはＬＯＣＯＳ（Local Oxidation of Silicon）構造を有する。絶縁分離膜５２には、例えば、酸化シリコンが用いられる。絶縁分離膜５２は、例えば、第１半導体層１２の表面部分に設けられる。
第１半導体領域２１とドレイン領域３５との間に第３半導体領域２３が設けられる。第３半導体領域は、ｎ形である。第３半導体領域２３は、例えば、絶縁分離膜５２の下面（第１半導体層１１と対向する面）及び側面（第２方向と交差する面）と接するように設けられる。第３半導体領域２３は、例えば、ドリフト層である。第３半導体領域２３におけるｎ形不純物濃度は、例えば、第２半導体層１２におけるｎ形不純物濃度よりも高く、第２ドレイン領域３７におけるｎ形不純物濃度よりも低い。
ソース電極６１、ドレイン電極６２及びゲート電極６３のそれぞれの間には、例えば層間絶縁層５３が設けられる。
実施形態においては、ドレイン領域３５と第１半導体層１１との間に第２半導体領域２２が設けられる。第２半導体領域２２は、ｐ形である。例えば、第２半導体領域２２は、第１半導体層１１と接していてもよい。
例えば、第２半導体領域２２におけるｐ形不純物の濃度は、比較的低く設定される。例えば、第２半導体領域２２におけるｐ形不純物の濃度は、第２半導体層１２におけるｎ形不純物の濃度と同程度である。
例えば、ドレイン電極６２（とソース電極６１との間）には、高い電圧が印加される。例えばドレイン電極６２には、１０Ｖ〜１００Ｖ程度の電圧が印加される場合がある。これにより、例えば、ドレイン領域３５の周辺において強い電界が生じる。電界が臨界電界に達し、なだれ降伏が生じる場合がある。なだれ降伏が生じると、例えば急激にソース−ドレイン間に電流が流れ始める。このような臨界電界に対応する電圧の値が、半導体装置の耐圧として評価される。
ドレイン電極６２に電圧が印加されたとき、第２半導体領域２２と第２ドレイン領域３７との間のｐｎ接合、第２半導体領域２２と第２半導体層１２との間のｐｎ接合、及び、第２半導体領域２２と第１半導体層１１との間のｐｎ接合において、空乏層が広がる。例えば、第２半導体領域２２における不純物濃度は低く、第２半導体領域２２において空乏層が広がる。これにより、例えば、ドレイン領域３５の周辺における電界が緩和する。
このように、実施形態においては、ドレイン領域３５の下に、ｐ形の半導体領域（第２半導体領域２２）を設ける。これにより、例えば、ドレイン領域３５周辺の空乏化が促進される。ドレイン電極に印加された電圧による電界が緩和し、半導体装置の耐圧を向上させることができる。
第２半導体領域２２におけるｐ形不純物の濃度が高い場合には、空乏層が十分に広がらず、耐圧が向上しない場合がある。このため、例えば、第２半導体領域２２におけるｐ形不純物の濃度は、第２半導体層１２におけるｎ形不純物の濃度と同程度に設定される。
例えば、第２半導体領域２２とドレイン領域３５との間のｐｎ接合境界において、ｐ形不純物の濃度とｎ形不純物の濃度との濃度が共に高いと、却って強い電界が生じてしまう場合がある。同様に、第２半導体領域２２と第１半導体層１１との間のｐｎ接合境界において、ｐ形不純物の濃度とｎ形不純物の濃度との濃度が共に高いと、強い電界が生じてしまう場合がある。これにより、却って耐圧が劣化してしまう場合がある。
したがって、第２半導体領域２２のｐ形不純物濃度は、第２ドレイン領域３７及び第１半導体層１１の境界領域において低くすることが好ましい。そのため、半導体装置１００においては、第２半導体領域２２のｐ形不純物濃度のＺ軸方向に沿った分布（第１分布）は、第２ドレイン領域３７の境界位置と、第１半導体層１１の境界位置との間に極大値を有することになる。これにより、例えば、ｐｎ接合境界において、ｐ形不純物の濃度が高くなり過ぎることを抑制し、強い電界の発生を抑制することができる。
第１分布は、第２ドレイン領域３７の境界位置と、第１半導体層１１の境界位置との間に、複数の極大値を有してもよい。
例えば、第１分布の極大値は、第２半導体領域２２のＺ軸方向に沿った中央付近に設けることが好ましい。
例えば、極大値が１つの場合、第２ドレイン領域３７と第２半導体領域２２との境界の位置と、第１分布の極大値の位置と、の間のＺ軸方向の距離は、第２半導体領域２２のＺ軸方向に沿った長さの０．２倍以上０．８倍以下であることが好ましい。
また、例えば、極大値が複数の場合、第２ドレイン領域３７と第２半導体領域２２との境界位置と、第１分布の極大値の位置と、の間のＺ軸方向の距離は、第２半導体領域２２のＺ軸方向に沿った長さの０．１倍以上０．９倍以下であることが好ましい。
例えば、耐圧を向上させる方法として、ソース領域とドレイン領域との間の距離を長くした参考例の半導体装置がある。この場合、耐圧は向上するが、代わりに、ソース領域とドレイン領域との間の領域における抵抗が大きくなる。すなわち、ゲート電極６３に電圧が印加され、ソース電極６１とドレイン電極６２との間に電流（オン電流）が流れる状態（オン状態）において、ソース電極６１とドレイン電極６２との間の電気抵抗（オン抵抗）が高くなる。このように、デバイスの寸法による耐圧の向上と、オン抵抗と、の間には、トレードオフの関係ある。
例えば、ｎ形ＤＭＯＳ構造においてドレイン領域及びソース領域を形成する半導体領域をｐ形の半導体領域とする参考例の半導体装置がある。この参考例の半導体装置においては、すなわち、ドリフト層の下にｐ形の半導体領域が設けられる。このような参考例の半導体装置においても、ドレイン電極に電圧が印加されることで、ドレイン領域の周辺における空乏層が広がる。ｐ形の半導体領域における不純物濃度を調整することで、電界を緩和し、耐圧を向上させることができる。
しかし、このような参考例の半導体装置においては、オン電流が流れる経路の付近にｐ形の半導体領域を設けている。これにより、オン状態におけるソース電極とドレイン電極との間の電気抵抗（オン抵抗）が高くなってしまう場合がある。例えば、ｐ形の半導体領域を設けたことにより、拡散層の抵抗が高くなってしまう場合がある。このように、例えば、空乏化を促進して耐圧の向上を図ると、オン抵抗が高くなる（劣化する）、というトレードオフの関係がある。
一方、実施形態においては、例えば、ドレイン領域３５と第１半導体層１１との間の一部において、ｐ形の第２半導体領域２２を設ける。実施形態においては、第３半導体領域２３と、第１半導体層１１との間において、ｐ形の半導体領域は、設けられない。このように、例えば、オン電流の流れる経路の周辺において、ｐ形の半導体領域が設けられる部分を少なくする。これにより、オン抵抗の劣化を抑制することができる。このように、実施形態においては、オン抵抗の劣化を抑制しつつ、ドレイン領域３５周辺の空乏化を促進し、耐圧を向上させることができる。
例えば、第２半導体領域２２を設ける位置を調整することで、オン抵抗の劣化に対して、耐圧を大きく向上させることができる。
例えば、第１半導体領域２１とドレイン領域３５との間の第２方向（この例ではＸ軸方向）に沿った第１距離Ｌ１は、第１半導体領域２１と第２半導体領域２２との間の第２方向に沿った第２距離Ｌ２以下である。例えば、第１半導体領域２１とドレイン領域３５の中心３５ｃとの間の第２方向に沿った第３距離Ｌ３に対して、第２半導体領域２２と中心３５ｃとの間の第２方向に沿った第４距離Ｌ４の比率は、０．５以下である。これにより、オン抵抗の劣化を抑制しつつ、耐圧を向上させることができる。ここで、ドレイン領域３５の中心３５ｃの位置は、絶縁分離膜５２に挟まれた第１ドレイン領域３６の中心点から求めることができる。すなわち、第１ドレイン領域３５を挟む絶縁分離膜５２間の中間地点である。
図３は、第１の実施形態の変形例に係るｎ形ＤＭＯＳ構造の半導体装置１０１を例示する模式的斜視図である。
半導体装置１０１においても、第１半導体層１１、第２半導体層１２、第１半導体領域２１、第２半導体領域２２、ソース領域３１及びドレイン領域３５などが設けられる。
半導体装置１０１の第２半導体領域２２は、第１部分２２ａ、第２部分２２ｂ、及び第３部分２２ｃを含む。
第２部分２２ｂは、第３方向（例えばＹ軸方向）において、第１部分２２ａと離間する。この例では、第３部分２２ｃは、第３方向において、第１部分２２ａ及び第２部分２２ｂと離間する。第３方向は、第１方向（Ｚ軸方向）と交差し、第２方向（例えばＸ軸方向）と交差する方向である。
第１〜第３部分２２ａ〜２２ｃには、半導体装置１００の第２半導体領域２２についての説明と同様の説明を適用することができる。すなわち、第１〜第３部分２２ａ〜２２ｃのそれぞれは、ｐ形である。第１〜第３部分２２ａ〜２２ｃのそれぞれにおけるｐ形不純物の濃度は、第２半導体領域２２同様に比較的低く設定されている。
第１部分２２ａと第２部分２２ｂとの間には、ｎ形の半導体領域１２ａが設けられる。第２部分２２ｂと第３部分２２ｃとの間には、ｎ形の半導体領域１２ｂが設けられる。すなわち、第２半導体層１２は、半導体領域１２ａ及び半導体領域１２ｂを含む。
例えば、第１部分２２ａの第３方向に沿った長さＬ２２ａは、ドレイン領域３５の第３方向に沿った距離Ｌｄの０．３倍以上０．７倍以下である。例えば、半導体領域１２ａの第３方向に沿った長さＬ１２ａは、ドレイン領域３５の第３方向に沿った距離Ｌｄの０．３倍以上０．７倍以下である。
例えば、半導体領域１２ａの第３方向に沿った長さＬ１２ａに対する第１部分２２ａの第３方向に沿った長さＬ２２ａの比率は、０．５以上２以下である。
半導体装置１０１においては、このように第２半導体領域２２が分割される。第２半導体領域２２が分割されることによって、ｐ形の第２半導体領域２２と、その周囲のｎ形領域（第１半導体層１１、第２半導体層１２及びドレイン領域３５）と、の間に設けられるｐｎ接合の面積が大きくなる。これにより、例えば、空乏層が増大する。ドレイン電極６２に高電圧が印加されたときに、ドレイン領域３５の周辺における空乏化が促進される。これにより、半導体装置の耐圧を向上させることができる。
さらに、第２半導体領域２２が分割された場合は、第２半導体領域２２が分割されない場合に比べて、ドレイン領域３５の周辺（オン電流の流れる経路）に設けられるｐ形の半導体領域が小さくなる。これにより、例えば、オン抵抗の劣化を抑制することができる。オン抵抗に対する耐圧をさらに向上させることができる。
（第２の実施形態）
図４は、第２の実施形態に係る半導体装置を例示する模式的断面図である。
図４は、ｎ形ＤＭＯＳ構造の半導体装置１０２を例示している。半導体装置１０２においても、第１半導体層１１、第２半導体層１２、第１半導体領域２１、ソース領域３１及びドレイン領域３５などが設けられる。これらには、半導体装置１００について説明した構成と同様の構成には同一の符号を付し、説明を省略する。
図４に表すように、半導体装置１０２は、ｐ形の第４半導体領域２４をさらに含む。第４半導体領域２４は、第１半導体領域２１と第１半導体層１１との間に設けられる。
第４半導体領域２４は、例えば、第１半導体層１１と接していてもよい。例えば、第４半導体領域２４は、第１半導体領域２１と接していてもよい。
第４半導体領域２４と第１半導体層１１との境界においてｐｎ接合が形成される。例えば、第４半導体領域２４の位置や不純物の濃度を調整することにより、第４半導体領域２４と第１半導体層１１との間に生じる電界を強くすることができる。これにより、ドレイン領域３５の周辺における電界を緩和することができる。このように、第１半導体層１１と第１半導体領域２１との間に、ｐ形の半導体領域を設けることで、耐圧をさらに向上させることができる。
例えば、第４半導体領域２４におけるｐ形の不純物の濃度は、第１半導体領域２１におけるｐ形の不純物の濃度よりも低いことが好ましい。これにより、例えば、第４半導体領域２４と第１半導体層１１との間に生じる電界を強くすることができる。
例えば、第４半導体領域２４のようなｐ形の半導体領域が、オン電流が流れる経路に近づくと、オン電流が流れる経路の電気抵抗が高くなる。このため、第４半導体領域２４を設ける部分は、大き過ぎないことが好ましい。
例えば、第４半導体領域２４とドレイン領域３５との間の第２方向に沿った第５距離Ｌ５は、第１半導体領域２１とドレイン領域３５との間の第２方向に沿った第６距離Ｌ６よりも長いことが好ましい。
例えば、ドレイン領域３５の中心３５ｃと第４半導体領域２４との間の第２方向に沿った第７距離Ｌ７は、中心３５ｃと第１半導体領域２１との間の第２方向に沿った第８距離Ｌ８よりも長いことが好ましい。
このような第４半導体領域２４を設ける。これにより、オン抵抗の劣化を抑制しつつ、耐圧を向上させることができる。実施形態においては、第２半導体領域２２と第４半導体領域２４との両方を設けても良い。これにより、さらにオン抵抗に対する耐圧を向上させることができる。この場合、第４半導体領域２４には、第２半導体領域２２と同じ拡散を用いてもよい。すなわち、第４半導体層２４のＺ軸方向におけるｐ形不純物濃度の分布は、第２半導体領域２２のＺ軸方向におけるｐ形不純物濃度の分布と同様とすることができる。
図５は、半導体装置の特性を例示するグラフ図である。
実線２００は、実施形態に係る半導体装置１００、実線１９０は、参考例の半導体装置における耐圧とオン抵抗との関係を例示している。
図５の縦軸は、オン抵抗ＲｏｎＡ（ミリオーム平方ミリメートル：ｍΩｍｍ２）である。図５の横軸は、耐圧ＢＶｄｓｓボルト（Ｖ）である。参考例の半導体装置においては、第２半導体領域２２が設けられていない。これ以外については、参考例の半導体装置は、半導体装置１００について説明した構成と同様の構成であるとする。
図５に例示したグラフは、シミュレーションによって計算した結果である。シミュレーションにおいては、ゲート長（ゲート電極６３のＸ軸方向に沿った長さ）は、２．７μｍである。ドレイン領域３５の深さ（Ｚ軸方向に沿った長さ）は、１．７μｍである。第３距離Ｌ３に対する第４距離Ｌ４の比率は、０．３程度である。耐圧ＢＶｄｓｓは、ゲート電極６３及びソース電極６１を短絡させ、ドレイン電極６２に電圧を印加したときに、所定の閾値を超えるドレイン電流が流れるときの、ドレイン電圧である。
図５に表したように、半導体装置１００及び参考例の半導体装置において、耐圧ＢＶｄｓｓが高いほど、オン抵抗ＲｏｎＡが高くなる。参考例の半導体装置においては、例えば、オン抵抗ＲｏｎＡが５０ｍΩｍｍ２のときに、耐圧は、６４Ｖ程度である。これに対して、半導体装置１００においては、例えば、オン抵抗ＲｏｎＡが５０ｍΩｍｍ２のときに、耐圧は、７５Ｖ程度である。このように、オン抵抗ＲｏｎＡに対する耐圧ＢＶｄｓｓを向上させることができる。
実施形態によれば、オン抵抗の増大を抑制しつつ、耐圧を向上させた半導体装置が提供できる。
なお、本願明細書において、「垂直」は、厳密な垂直だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、第１半導体層、第２半導体層、第１〜第４半導体領域、ソース領域、ドレイン領域、ゲート絶縁膜、ゲート電極、ソース電極、ドレイン電極、絶縁分離膜などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…基板、 １１…第１半導体層、 １２…第２半導体層、 １２ａ、１２ｂ…半導体領域、 ２１…第１半導体領域、 ２２…第２半導体領域、 ２２ａ…第１部分、 ２２ｂ…第２部分、 ２２ｃ…第３部分、 ２３…第３半導体領域、 ２４…第４半導体領域、 ３１…ソース領域（第１ソース領域）、 ３３…第２ソース領域、 ３５…ドレイン領域、 ３６…第１ドレイン領域、 ３７…第２ドレイン領域、 ５１…ゲート絶縁膜、 ５２…絶縁分離膜、 ５３…層間絶縁層、 ６１…ソース電極、 ６２…ドレイン電極、 ６３…ゲート電極、 １００〜１０２…半導体装置、 ＢＶｄｓｓ…耐圧、 Ｌ１〜Ｌ８…第１〜第８距離、 Ｌ１２ａ、Ｌ２２ａ…長さ、 ＲｏｎＡ…オン抵抗

Claims (14)

  1. 第１導電形の第１半導体層と、
    前記第１半導体層の上に設けられ、前記第１半導体層よりも不純物濃度が低い前記第１導電形の第２半導体層と、
    前記第２半導体層の表面に設けられた第２導電形の第１半導体領域と、
    前記第１半導体領域の表面に設けられた前記第１導電形のソース領域と、
    前記第１半導体層の表面に設けられ、前記ソース領域と離間した前記第１導電形のドレイン領域と、
    前記ドレイン領域と前記第１半導体層との間に設けられた前記第２導電形の第２半導体領域と、
    前記第２半導体層の上であって、前記ドレイン領域と前記ソース領域との間に設けられたゲート電極と、
    を備えた半導体装置。
  2. 前記第２半導体領域は、前記第１半導体層と接する請求項１記載の半導体装置。
  3. 前記ドレイン領域の中心と前記第１半導体領域との間の前記ゲート電極のゲート長方向に沿った距離に対する、前記ドレイン領域の中心と前記第２半導体領域との間の前記ゲート長方向に沿った距離の比は、０．５以下である請求項１または２記載の半導体装置。
  4. 前記第１半導体層と前記ドレイン領域間の方向を第１方向とし、
    前記第２半導体領域の前記第２導電形の前記第１方向の不純物濃度分布は、前記ドレイン領域と前記第１半導体層との間に極大値を有する請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第２半導体領域の前記不純物濃度分布は、複数の極大値を有する請求項４記載の半導体装置。
  6. 前記ドレイン領域における前記第１導電形の不純物濃度は、前記第２半導体領域における前記第２導電形の不純物濃度よりも高い請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記第２半導体領域は、
    第１部分と、
    前記ゲート電極のゲート幅方向において、前記第１部分と離間した第２部分と、
    を含む請求項１〜６のいずれか１つに記載の半導体装置。
  8. 前記第２半導体層は、
    前記第１部分と前記第２部分との間に設けられた前記第１導電形の半導体領域をさらに含む請求項７記載の半導体装置。
  9. 前記ソース領域と前記ドレイン領域との間に設けられ、前記ドレイン領域と接する絶縁膜をさらに備えた請求項１〜８のいずれか１つに記載の半導体装置。
  10. 前記第１半導体領域と前記ドレイン領域との間に設けられ、前記ドレイン領域と接する前記第１導電形の第３半導体領域をさらに備え、
    前記第３半導体領域における前記第１導電形の不純物濃度は、前記ドレイン領域における前記第１導電形の不純物濃度よりも低い請求項１〜９のいずれか１つに記載の半導体装置。
  11. 前記第１半導体領域と前記第１半導体層との間に設けられた前記第２導電形の第４半導体領域をさらに備えた請求項１〜１０のいずれか１つに記載の半導体装置。
  12. 第１導電形の第１半導体層と、
    前記第１半導体層の上に設けられ、前記第１半導体層よりも不純物濃度が低い前記第１導電形の第２半導体層と、
    前記第２半導体層の表面に設けられた第２導電形の第１半導体領域と、
    前記第１半導体領域の表面に設けられた前記第１導電形のソース領域と、
    前記第１半導体層の表面に設けられ、前記ソース領域と離間した前記第１導電形のドレイン領域と、
    前記第１半導体領域と前記第１半導体層との間に設けられた前記第２導電形の第４半導体領域と、
    前記第２半導体層の上であって、前記ドレイン領域と前記ソース領域との間に設けられたゲート電極と、
    を備えた半導体装置。
  13. 前記第４半導体領域と前記ドレイン領域の中心との間の前記ゲート電極のゲート長方向に沿った距離は、前記第１半導体領域と前記ドレイン領域の中心との間の前記ゲート長方向に沿った距離よりも長い請求項１１または１２に記載の半導体装置。
  14. 前記第４半導体領域における前記第２導電形の不純物の濃度は、前記第１半導体領域における前記第２導電形の不純物の濃度よりも低い請求項１１〜１３のいずれか１つに記載の半導体装置。
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