JP7199330B2

JP7199330B2 - レギュレータ回路

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Publication number: JP7199330B2
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Inventors: 裕一澤原
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Description

本実施形態は、レギュレータ回路、半導体装置及び電子機器に関する。

入力端子及び出力端子の間に設けられたレギュレータ回路を含む半導体集積回路では、レギュレータ回路における出力トランジスタがオンして入力端子及び出力端子の間を導通させる。

特開２０１５－１８４４３号公報特開２０１３－２５５７７号公報

一つの実施形態は、レギュレータ回路における出力トランジスタを通って出力端子側へ流れ出す電流を、適切に制御することができるリニアレギュレータ回路、半導体装置及び電子機器を提供することを目的とする。

一実施形態に係るレギュレータ回路は、第１のトランジスタ、フィルタ、差動増幅器を具備する。前記第１のトランジスタは、電源入力側の入力端子と出力側の出力端子との間に設けられる。前記差動増幅器は、その出力ノードが前記第１のトランジスタに接続され、基準電圧と前記出力端子に加わる出力電圧に応じた帰還電圧との比較結果に基づき、前記第１のトランジスタを制御する。前記フィルタは、前記出力ノードと差動対になる前記差動増幅器の制御ノードに接続される。

図１は、実施形態に係るレギュレータ回路１の構成を示す図である。図２は、図１に示したレギュレータ回路１の回路図の一例を示している。図３は、図１に示したレギュレータ回路１の回路図の他の例を示している。図４は、レギュレータ回路１の比較例としてのレギュレータ回路３を示した図である。図５は、図４に示した比較例としてのレギュレータ回路の入力端子１０１にＤＣ電圧にＡＣ電圧を重畳して入力電圧Ｖｉｎに供給した場合に、Ａ３、Ｂ３の各ノードにおけるＡＣ電圧によるリプル成分の位相を示したグラフである。図６は、図４に示した比較例としてのレギュレータ回路３のＡ３、Ｂ３、Ｃ３のそれぞれのノードにおけるＰＳＲＲ（Power Supply rejection Ratio：電源電圧変動除去比）を示したグラフである。図７は、図２に示したレギュレータ回路１上のＡ１、Ｂ１、Ｃ１のノードを示した図である。図８は、図７に示したレギュレータ回路１の入力端子１０１にＤＣ電圧にＡＣ電圧を重畳して入力電圧Ｖｉｎに供給した場合に、Ａ１、Ｂ１の各ノードにおけるＡＣ電圧によるリプル成分の位相を示したグラフである。図９は、図７に示したレギュレータ回路１のＡ１、Ｂ１、Ｃ１のそれぞれのノードにおけるＰＳＲＲを示したグラフである。図１０は、図６に示したレギュレータ回路３のＣ３のノードにおけるＰＳＲＲと、図９に示したレギュレータ回路１のＣ１のノードにおけるＰＳＲＲとを別途抜き出して記載したグラフである。図１１は、フィルタ１０８が、抵抗１０８ａ、インダクタ素子１０８ｄ、低耐圧素子としてのＰ型トランジスタ１０８ｅから構成されているローパスフィルタである場合の一例を示している。図１２は、本変形例１に係るレギュレータ回路２の構成を示した図である。図１３は、変形例２に係る、スイッチングレギュレータとしてのレギュレータ回路５を示した図である。

以下に添付図面を参照して、実施形態に係るレギュレータ回路を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（実施形態）
まず図１を用いて、実施形態に係るレギュレータ回路１の構成を説明する。図１は、実施形態に係るレギュレータ回路１の構成を示す図である。なお、実施形態に係るレギュレータ回路１は、典型的には、所謂ＬＤＯ（low drop out）レギュレータに分類されるものであり、集積回路に搭載される。レギュレータ回路１が搭載された集積回路は、例えば電子機器（携帯電話、スマートフォン、ノート型のパーソナルコンピュータ等）の電源装置に利用される。

レギュレータ回路１は、入力電圧Ｖｉｎから電圧値が異なる出力電圧Ｖｏｕｔを生成する。レギュレータ回路１は、入力電圧Ｖｉｎの変動による影響を抑制し、安定した出力電圧Ｖｏｕｔを後段の回路に供給する。

レギュレータ回路１は、入力端子１０１、出力端子１０２、出力コンデンサ１０３、負荷１０４、第１のトランジスタとしての出力トランジスタ１０５、帰還回路１０６、差動増幅器１０７、フィルタ１０８を具備している。

出力端子１０２には出力コンデンサ１０３が接続される。また、出力端子１０２に接続された負荷２０に出力電圧Ｖｏｕｔが供給される。

図１において、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔの各電圧基準になる電位（基準電位）を、Ｖｂａｓｉｓ配線によって設定している。なお、ＶｉｎとＶｂａｓｉｓはＶｉｎ＞Ｖｂａｓｉｓの関係にある。従って、出力コンデンサ１０３の正極は出力端子１０２に接続され、出力コンデンサ１０３の負極はＶｂａｓｉｓに接続されている。

負荷１０４は、入力電圧Ｖｉｎと出力トランジスタ１０５との間、及び入力電圧Ｖｉｎと差動増幅器１０７との間に設けられ、具体的には、カスコードカレントミラー回路、ダイオード、抵抗等によって構成される。

出力トランジスタ１０５は、入力電圧Ｖｉｎが加わる入力端子１０１と出力電圧Ｖｏｕｔが加わる出力端子１０２（第１の出力端子）との間に設けられる第１のトランジスタである。出力トランジスタ１０５は、例えばＰチャンネルＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）で構成され、典型的には、耐電圧の低い低耐圧素子であるＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭＯＳ：相補型ＭＯＳ）や耐電圧の高い高耐圧素子であるＬＤＭＯＳ（ＬａｔｅｒａｌｄｉｆｆｕｓｅｄＭＯＳ：横方向拡散型ＭＯＳ）である。

出力トランジスタ１０５のソース電極には、入力電圧Ｖｉｎが電源電圧として供給される。出力トランジスタ１０５のゲート電極には、差動増幅器１０７からの出力信号が入力される。出力トランジスタ１０５のドレイン電極には、出力端子１０２が接続される。出力トランジスタ１０５は、差動増幅器１０７からの出力信号に基づいて、出力電圧Ｖｏｕｔが所定の目標電圧に維持されるように入力端子１０１と出力端子１０２との間に流れる電流を調整する。

帰還回路１０６は、出力端子１０２に接続され、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂを生成及び出力する。

差動増幅器１０７は、出力ノード１０７ａ、制御ノード１０７ｂを有する。出力ノード１０７ａと制御ノード１０７ｂとで、差動対が構成される。差動増幅器１０７の出力ノード１０７ａは第１のトランジスタとしての出力トランジスタ１０５に接続される。また、差動増幅器１０７の制御ノード１０７ｂはフィルタ１０８に接続される。

差動増幅器１０７は、基準電圧Ｖｒｅｆと出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂとの比較結果に基づき、出力トランジスタ１０５を制御する。すなわち、差動増幅器１０７は、基準電圧Ｖｒｅｆ及び帰還電圧Ｖｆｂの入力を受け、それらの差電圧（Ｖｒｅｆ－Ｖｆｂ）がゼロに近づくように制御電圧Ｖｃｎｔを生成し、出力信号として出力ノード１０７ａから出力トランジスタ１０５のゲート電極に出力する。

フィルタ１０８は、入力端子１０１と出力トランジスタ１０５との間に設けられ、差動増幅器１０７の制御ノード１０７ｂに接続される。すなわち、フィルタ１０８は、差動増幅器１０７のシングルエンドと対のノードである制御ノード１０７ｂと、出力トランジスタ１０５との間に設けられている。

フィルタ１０８は、少なくとも一つの位相を変える素子を有する。例えば、フィルタ１０８は、少なくとも一つ以上のキャパシタ素子もしくはインダクタ素子を有する。フィルタ１０８は、制御ノード１０７ｂから出力トランジスタ１０５のソース電極に供給される位相を変動させている。

図２は、図１に示したレギュレータ回路１の回路図の一例を示している。

図２に示されているように、帰還回路１０６は、分圧抵抗１０６ａ、１０６ｂから構成される。分圧抵抗１０６ａと分圧抵抗１０６ｂとの間の接続点の電圧（即ち、出力電圧Ｖｏｕｔを分圧抵抗１０６ａ及び分圧抵抗１０６ｂの抵抗値に依存する比にて分圧した電圧）が、帰還電圧Ｖｆｂとして差動増幅器１０７の入力端子に入力される。

出力トランジスタ１０５は、低耐圧素子としてのＰチャンネル型のＭＯＳＦＥＴである。

出力トランジスタ１０５のソース電極には、フィルタ１０８を通過した入力電圧Ｖｉｎが印加される。出力トランジスタ１０５のゲート電極には、差動増幅器１０７からの制御電圧Ｖｃｎｔが印加される。出力トランジスタ１０５のドレイン電極は、出力端子１０２に接続されると共に、分圧抵抗１０６ａの一端に接続され、分圧抵抗１０６ａの他端は分圧抵抗１０６ｂを介してＶｂａｓｉｓに接続される。

差動増幅器１０７は、低耐圧素子としての二つのＮチャンネル型のＭＯＳＦＥＴ１０７ｃ、１０７ｄと、電流源１０７ｇによって構成されている。一方のＮチャンネル型のＭＯＳＦＥＴ１０７ｄのゲート電極（すなわち、差動増幅器１０７の入力端子Ｖ－）には帰還回路１０６からの帰還電圧Ｖｆｂが入力される。他方のＮチャンネル型のＭＯＳＦＥＴ１０７ｃのゲート電極（すなわち、差動増幅器１０７の入力端子Ｖ＋）には、基準電圧Ｖｒｅｆが入力される。

フィルタ１０８は、抵抗１０８ａ、キャパシタ１０８ｂ、低耐圧素子としての出力トランジスタ１０５と同様に、低耐圧素子としてのトランジスタ１０８ｃ（第２のトランジスタ）から構成されているハイパスフィルタである。

トランジスタ１０８ｃの第２のドレイン電極は、入力端子１０１に接続されている。トランジスタ１０８ｃの第２のゲート電極は、抵抗１０８ａ及びキャパシタ１０８ｂと接続されている。トランジスタ１０８ｃの第２のソース電極は、出力トランジスタ１０５のソース電極に接続されている。

なお、フィルタ１０８が通過させる周波数帯域は、抵抗１０８ａの抵抗値Ｒ、キャパシタ１０８ｂの容量Ｃによって調整することができる。

また、フィルタ１０８は、抵抗１０８ａ、キャパシタ１０８ｂを一つずつ有する構成を例示した。しかしながら、抵抗１０８ａ、キャパシタ１０８ｂの数は、目的に応じて任意に選択することが可能である。

図３は、図１に示したレギュレータ回路１の回路図のＶｉｎ＞＞＞Ｖｂａｓｉｓの場合における一例を示している。図３に示されているように、差動増幅器１０７は、低耐圧素子としての二つのＮチャンネル型のＭＯＳＦＥＴ１０７ｃ、１０７ｄと、電流源１０７ｇと、高耐圧素子としての二つのＮチャンネル型のＭＯＳＦＥＴ１０７ｅ、１０７ｆによって構成するようにしてもよい。なお、図３に示した出力トランジスタ１０５や差動増幅器１０７に構成されるＭＯＳＦＥＴ１０７ｅ、１０７ｆの一部が太く斜線になっているのは、高耐圧素子であることを示すものである。以下の図においても同様である。すなわち、入力電圧Ｖｉｎから差動増幅器１０７の出力ノード１０７ａを介したＶｂａｓｉｓとの間、入力電圧Ｖｉｎから制御ノード１０７ｂを介したＶｂａｓｉｓとの間、入力電圧Ｖｉｎから出力トランジスタを介したＶｂａｓｉｓの間のそれぞれにおいて、高耐圧素子のＭＯＳＦＥＴが少なくとも一つが設けられる構成であれば、どのようなものであってもよい。

（動作）
次に、レギュレータ回路１の動作について、比較例と対比しながら説明する。

図４は、レギュレータ回路１の比較例としてのレギュレータ回路３を示した図である。図４に示されている様に、レギュレータ回路３は、図２に示したレギュレータ回路１おいて、フィルタ１０８が無い構成となっている。

図５は、図４に示した比較例としてのレギュレータ回路の入力端子１０１にＤＣ電圧にＡＣ電圧を重畳して入力電圧Ｖｉｎに供給した場合に、Ａ３、Ｂ３の各ノードにおいてＡＣ電圧によるリプル成分の位相を示したグラフである。図６は、図４に示した比較例としてのレギュレータ回路３のＡ３、Ｂ３、Ｃ３のそれぞれのノードにおけるＰＳＲＲを示したグラフである。

図５に示された様に、レギュレータ回路３のＡ３、Ｂ３の各ノードでのリプル成分は、それぞれ異なる周波数ｆ１、ｆ２で位相の変曲開始点を有する。Ａ３、Ｂ３の各ノードでの位相の周波数特性を比べると、Ａ３のノードの位相変曲開始点ｆ１とＢ３のノードの位相変曲終了点ｆ３に挟まれた周波数帯域では、Ａ３とＢ３の各ノードに位相差が生じることになる。

この様に、Ａ３、Ｂ３の各ノードで発生するｆ１－ｆ３間の周波数帯域で位相ずれが発生するのは、以下の理由による。すなわち、ノードＡ３側には出力トランジスタ１０５が接続されているが、ノードＢ３側には出力トランジスタ１０５が接続されていない。この様な接続関係において、Ａ３、Ｂ３の各ノードに流れるリプル成分の周波数が低周波数の場合には問題にならないが、リプル成分の周波数が高周波数になってくると、出力トランジスタ１０５がキャパシタとして容量を持つ負荷が大きく影響することになる。結果、Ａ３のノード、Ｂ３のノード間において負荷がアンバランスな状態であるため、Ａ３のノード、Ｂ３のノードの間で周波数に対する位相応答がずれてしまうことになる。

図６に示された様に、レギュレータ回路３のＡ３、Ｂ３、Ｃ３の各ノードでのＰＳＲＲにおいて、Ａ３、Ｂ３のノードでのＰＳＲＲの特性は相関性がある。Ｃ３のノードはｆ１－ｆ３の間の周波数帯域内に、ＰＳＲＲの特性に極大値がある。

図７は、図２に示したレギュレータ回路１上のノードＡ１、Ｂ１、Ｃ１を示した図である。図８は、図７に示したレギュレータ回路１の入力端子１０１にＤＣ電圧にＡＣ電圧を重畳して入力電圧Ｖｉｎに供給した場合に、Ａ１、Ｂ１の各ノードにおいてＡＣ電圧によるリプル成分の位相を示したグラフである。図９は、図７に示したレギュレータ回路１のＡ１、Ｂ１、Ｃ１のそれぞれのノードにおけるＰＳＲＲを示したグラフである。図１０は、図６に示したレギュレータ回路３のノードＣ３におけるＰＳＲＲと、図９に示したレギュレータ回路１のノードＣ１におけるＰＳＲＲとを別途抜き出して記載したグラフである。

図８に示された様に、レギュレータ回路１のＡ１、Ｂ１の各ノードでのリプル成分は、共に周波数ｆ４近辺において位相の変曲点を有している。従って、レギュレータ回路１のＡ１、Ｂ１の各ノードでのリプル成分においては、図５に示したリプル成分と比較して変曲点位置にずれは発生しておらず、リプル成分の位相のずれは低減されている。

この様に、レギュレータ回路１のＡ１のノード、Ｂ１のノード間において位相ずれが発生していないのは、以下の理由による。すなわち、Ａ１のノード側には出力トランジスタ１０５が接続されており、Ｂ１のノード側にはキャパシタ１０８ｂを有するフィルタ１０８が接続されている。この様な接続関係であれば、ノードＡ１での負荷とノードＢ１での負荷との間でバランスが取れた状態になる。

従って、リプル成分の周波数が高周波数になった場合において、出力トランジスタ１０５がキャパシタとして容量を持つ負荷が大きく影響することになり、Ａ１のノードにおいてリプル成分の位相がα度（例えば９０度）のずれが発生した場合であっても、ノードＢ１において、キャパシタ１０８ｂの負荷によりリプル成分は、同程度の周波数ｆ４でα度に対してβ度（例えば９０度）同相にずれた位相を有することになる。従って、レギュレータ回路１のＡ１、Ｂ１の各ノード間でのリプル成分の位相のずれは低減される。

言い換えれば、フィルタ１０８は、出力ノード１０７ａと制御ノード１０７ｂとの間での周波数応答特性において、出力トランジスタ１０５のソース電極に加わる電圧と、出力トランジスタ１０５のゲート電極に加わる電圧との間の位相差及び振幅差を低減させ、出力トランジスタ１０５のゲート電極とソース電極間電圧差の変動を抑制している。

なお、フィルタ１０８のキャパシタ１０８ｂの容量、抵抗１０８ａの抵抗値は、ノードＡ１においてリプル成分の位相がα度（例えば９０度）のずれが発生する周波数帯域に基づいて決定することができる。

図９、図１０に示されている様に、レギュレータ回路１のノードＣ１でのＰＳＲＲと、図６に示したレギュレータ回路３のノードＣ３でのＰＳＲＲとを比較すると、レギュレータ回路１のノードＣ１でのＰＳＲＲの極大値は、レギュレータ回路３のノードＣ３でのＰＳＲＲの極大値から大幅に低下している。このことから、レギュレータ回路１のノードＣ１でのＰＳＲＲは、レギュレータ回路３のノードＣ３でのＰＳＲＲに比して、格段に改善されていることがわかる。これは、レギュレータ回路１では、出力トランジスタ１０５のソース電極にキャパシタ１０８ｂが接続されていることから、当該ソース電極に入力されるリプル成分の位相はβ度（例えば９０度）ずれ、Ｂ１におけるリプル成分の位相とＡ１におけるリプル成分との間のずれは解消されるからである。

なお、レギュレータ回路１のノードＡ１におけるリプル成分の振幅は、レギュレータ回路１のノードＢ１におけるリプル成分の振幅とほぼ等しくなるが、必要に応じて、フィルタ１０８のフィルタロスによって調整することも可能である。

図１１は、フィルタ１０８が、抵抗１０８ａ、インダクタ素子１０８ｄ、低耐圧素子としてのＰ型トランジスタ１０８ｅ（第２のトランジスタ）から構成されているローパスフィルタである場合の一例を示している。

図１１に示したフィルタ１０８では、出力ノード１０７ａにおいてリプル成分の位相がα度（例えば９０度）のずれが発生した場合であっても、インダクタ素子１０８ｄの負荷によりリプル成分は、α度に対してγ度（例えば９０度）反相にずれた位相を有することになる。また、Ｐ型トランジスタ１０８ｅによりリプル成分は極性反転（例えば１８０度位相反転）される。これにより、出力トランジスタのゲート電極とソース電極に印加されるリプル成分の位相ずれは低減される。

従って、抵抗１０８ａ、インダクタ素子１０８ｄ、低耐圧素子としてのＰ型トランジスタ１０８ｅからなるフィルタ１０８によっても、出力ノード１０７ａと制御ノード１０７ｂとの間での周波数応答特性において、出力トランジスタ１０５のソース電極に加わる電圧と、出力トランジスタ１０５のゲート電極に加わる電圧との間の位相差及び振幅差を低減させ、出力トランジスタ１０５のゲート電極とソース電極間電圧差の変動を抑制することができる。

なお、図１１に示したフィルタ１０８が通過させる周波数帯域は、抵抗１０８ａの抵抗値Ｒ、インダクタ素子１０８ｄのインダクタンスによって調整することができる。

以上述べた実施形態に係るレギュレータ回路１は、電源入力側の入力端子１０１と出力側の出力端子１０２との間に設けられた第１のトランジスタとしての出力トランジスタ１０５と、出力ノード１０７ａが出力トランジスタ１０５に接続され、基準電圧Ｖｒｅｆと出力端子１０２に加わる出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂとの比較結果に基づき、出力トランジスタ１０を制御する差動増幅器１０７と、出力ノード１０７ａと差動対になる差動増幅器１０７の制御ノード１０７ｂに接続されるフィルタ１０８と、を具備する。また、例えば、フィルタ１０８は、少なくとも一つ以上のキャパシタ素子もしくはインダクタ素子を有する。

制御ノード１０７ｂからフィルタ１０８を経由して出力トランジスタ１０５に入力される電圧は、リプル成分の周波数が高周波数になった場合において、フィルタ１０８が有するキャパシタ１０８ｂによってＡ１のノードの電圧と同程度の周波数でβ度（例えば９０度）同相にずれた位相を有することになり、出力ノード１０７ａから出力トランジスタ１０５に入力される電圧との間の位相差、振幅差を低減することができる。従って、出力ノード１０７ａ及び制御ノード１０７ｂの周波数応答特性を改善することができ、出力トランジスタ１０５の各電極には位相差及び振幅差が低減された電圧が加わることになる。その結果、従来に比して、出力トランジスタ１０５における電極間電圧差の変動を抑制することができ、レギュレータ回路１のＰＳＲＲを改善することができる。

仮に、一般的に、レギュレータ回路使用時において、電源電圧Ｖｄｄと出力電圧Ｖｏｕｔの電位差が例えばＶｄｄ＞＞＞Ｖｂａｓｉｓになる場合には、耐電圧特性の高い高耐圧素子が必要になる。従って、従来技術によってレギュレータ回路を実現する場合、増幅器数及び高耐圧素子数が増加することになる。この場合、高耐圧素子の実装面積は低耐圧素子と比して大きいため、回路の大型化の要因となり得る。

本実施形態に係るレギュレータ回路１によれば、高電圧電源に仕様されるレギュレータ回路のＰＳＲＲを改善する場合に、新たなバイアス経路を必要とせず、回路面積が大きい高耐圧素子を追加する必要もない。従って、回路面積を拡大せずに、従来に比してＰＳＲＲが大幅に改善され、広い周波数範囲に亘って高性能を実現することができるリニアレギュレータ回路及び電子機器を提供することができる。

また、フィルタ１０８は、素子値を調整することで、ＰＳＲＲが改善されたレギュレータ回路１を容易に設計することができる。

また、レギュレータ回路１のＰＳＲＲを改善することで、レギュレータ回路１からの出力電圧Ｖｏｕｔが供給される電子機器の誤作動の発生を防止することができる。

（変形例１）
上記実施形態においては、出力トランジスタ１０５がＰ型のＭＯＳである場合を例示した。しかしながら、当該例に限定されず、出力トランジスタ１０５をＮ型のＭＯＳとすることもできる。

図１２は、本変形例１に係るレギュレータ回路２の構成を示した図である。図１２に示されているように、出力トランジスタ１０５をＮ型のＭＯＳとした場合には、図１に示されたレギュレータ回路１と比較して、レギュレータ回路２内の回路の上下が反転した構成となる。

（変形例２）
上記実施形態においては、レギュレータ回路１がリニアレギュレータである場合を例に説明した。しかしながら、当該例に限定されず、フィルタ１０８を用いたＰＳＲＲの改
善は、スイッチングレギュレータに対しても適用可能である。

図１３は、変形例２に係る、スイッチングレギュレータとしてのレギュレータ回路５を示した図である。図１３に示されているように、レギュレータ回路５は、図１に示したレギュレータ回路１と比較して、出力端子１０２にダイオード１１１とインダクタ２１がさらに接続された構成となる。

なお、本変形例２の様に、本実施形態に係る構成をスイッチングレギュレータに適用した場合、耐圧が求められる用途において特に有効であり、回路面積を拡大せずに、ＰＳＲＲが大幅に改善することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、２、５レギュレータ回路
１０１入力端子
１０２出力端子
１０３出力コンデンサ
１０４負荷
１０５出力トランジスタ
１０６帰還回路
１０６ａ、１０６ｂ分圧抵抗
１０７差動増幅器
１０７ａ出力ノード
１０７ｂ制御ノード
１０７ｃ、１０７ｄＮチャンネル型のＭＯＳＦＥＴ（低耐圧素子）
１０７ｅ、１０７ｆＮチャンネル型のＭＯＳＦＥＴ（高耐圧素子）
１０７ｇ電流源
１０８フィルタ
１０８ａ抵抗
１０８ｂキャパシタ
１０８ｃトランジスタ

Claims

電源入力側の入力端子と出力側の出力端子との間に設けられた第１のトランジスタと、
出力ノードが前記第１のトランジスタに接続され、基準電圧と前記出力端子に加わる出力電圧に応じた帰還電圧との比較結果に基づき、前記第１のトランジスタを制御する差動増幅器と、
前記出力ノードと差動対になる前記差動増幅器の制御ノードに接続されるフィルタと、
を具備し、
前記第１のトランジスタは、前記差動増幅器の前記出力ノードに接続された第１のゲート電極、前記フィルタに接続された第１のソース電極、前記出力端子に接続された第１のドレイン電極を有し、
前記フィルタは、
前記入力端子もしくは前記第１のトランジスタの前記第１のソース電極に接続された第２のドレイン電極、前記差動増幅器の前記制御ノードに接続された第２のゲート電極、前記入力端子もしくは前記第１のトランジスタの第１のソース電極のうち前記第２のドレイン電極が接続されたノードに対して他方のノードに接続された第２のソース電極を備えた第２のトランジスタを有し、
前記出力ノードと前記制御ノードとの間での周波数応答特性において、前記第１のトランジスタの前記第１のソース電極に加わる電圧と、前記第１のトランジスタの前記第１のゲート電極に加わる電圧との間の位相差及び振幅差を低減し、前記第１のトランジスタの前記第１のゲート電極と前記第１のソース電極間電圧差の変動を抑制する、
レギュレータ回路。
前記フィルタは、位相を変える素子を少なくとも一つ有する請求項１に記載のレギュレータ回路。
前記位相を変える素子は、キャパシタ素子である請求項２に記載のレギュレータ回路。
前記フィルタは、前記第２のトランジスタの前記第２のゲート電極と前記差動増幅器の前記制御ノードとの間に接続された前記位相を変える素子としてのキャパシタ素子と、前記入力端子と前記第２のトランジスタの前記第２のゲート電極との間に接続されたインダクタ素子もしくは抵抗器素子を具備する請求項３に記載のレギュレータ回路。
前記位相を変える素子は、インダクタ素子である請求項２に記載のレギュレータ回路。
前記フィルタは、前記第２のトランジスタの前記第２のゲート電極と前記差動増幅器の前記制御ノードとの間に接続された前記位相を変える素子としてのインダクタ素子と、前記入力端子と前記第２のトランジスタの前記第２のゲート電極との間に接続されたインダクタ素子もしくは抵抗器素子を具備する請求項５に記載のレギュレータ回路。