TW201535678A - 半導體裝置 - Google Patents

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semiconductor layer
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doping concentration
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Rieko Akimoto
Yasushi Fukai
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Toshiba Kk
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Abstract

半導體裝置包括第一和第二半導體層、第一和第二半導體區、源極區、汲極區、及閘極電極。第一導電型的該第二半導體層係形成在該第一半導體層之上。第二導電型的該第一半導體區係形成在該第二半導體層的表面上。該第一型的該源極區係形成在該第一半導體區的表面上。該第一型的該汲極區係形成在具有該第一型之該第一半導體層的表面上，及與該源極區分開。該第二型的該第二半導體區係設置在該汲極區與該第一半導體層之間。該閘極電極係形成在該第二半導體層之上，且設置在該汲極區與該源極區之間。

Description

半導體裝置
此處所說明之實施例係相關於半導體裝置。
作為具有高崩潰電壓之金屬氧化半導體(MOS)電晶體，已知有諸如MOS電晶體的通道區係藉由雙重擴散處理所形成之雙重擴散MOS(DMOS)電晶體等半導體裝置。然而，希望進一步提高對於此種半導體裝置的崩潰電壓。
實施例的目的在於設置提高崩潰電壓之半導體裝置。
根據一實施例，設置有半導體裝置，包含：第一導電型的第一半導體層；第一導電型的第二半導體層，係在第一半導體層上，及具有低於第一半導體層的摻雜濃度之摻雜濃度；第二導電型的第一半導體區，係在第二半導體層中；第一導電型的源極區，係在第一半導體區中； 第一導電型的汲極區，係在第二半導體層中，及在平行於第二半導體層的表面之第一方向上與源極區隔開；第二導電型的第二半導體區，係在第二半導體層中，且在汲極區與第一半導體層之間；以及閘極電極，係在汲極區與源極區之間的第二半導體層之表面上。
另外，根據一實施例，設置有半導體裝置，包含：第一導電型的第一半導體層；第一導電型的第二半導體層，係在第一半導體層上，及具有低於第一半導體層的摻雜濃度之摻雜濃度；第二導電型的第一半導體區，係在第二半導體層中；第一導電型的源極區，係在第一半導體區中；第一導電型的汲極區，係在第二半導體層中，及在平行於第二半導體層的表面之第一方向上與源極區隔開；第二導電型的第四半導體區，係在第二半導體層中，且在第一半導體區與第一半導體層之間；以及閘極電極，係在汲極區與源極區之間的第二半導體層之表面上。
而且，根據一實施例，設置有半導體裝置，包含：半導體層，其具有第一部位和第二部位，第一部位具有大於第二部位中之第一導電型摻雜濃度之第一導電型摻雜濃度，第二部位係在第一部位與半導體層的表面之間；源極和汲極區，係在半導體層的第二部位中，且在平行於半導體層的表面之第一方向上彼此隔開，汲極區具有 在半導體層的表面中之第一部以及在半導體層的第一部位與第一部之間的第二部，第一部具有大於第二部中之第一導電型摻雜濃度之第一導電型摻雜濃度；閘極電極，係在源極與汲極區之間的半導體層之表面上；以及半導體區，係在汲極區的第二部與半導體層的第一部位之間的半導體層之第二部位中，及具有與第一導電型相反的第二導電型，半導體區係與汲極區的第二部、半導體層的第二部位、及半導體層的第一部位直接接觸。
根據實施例，設置有提高崩潰電壓之半導體裝置。
L1‧‧‧第一距離
L2‧‧‧第二距離
L3‧‧‧第三距離
L4‧‧‧第四距離
L5‧‧‧第五距離
L6‧‧‧第六距離
L7‧‧‧第七距離
L8‧‧‧第八距離
Ld‧‧‧距離
L12a‧‧‧長度
L22a‧‧‧長度
10‧‧‧基板
11‧‧‧第一半導體層
12‧‧‧第二半導體層
12a‧‧‧n型半導體區
12b‧‧‧n型半導體區
21‧‧‧第一半導體區
22‧‧‧第二半導體區
22a‧‧‧第一部位
22b‧‧‧第二部位
22c‧‧‧第三部位
23‧‧‧第三半導體區
24‧‧‧第四半導體區
31‧‧‧源極區
33‧‧‧第二源極區
35‧‧‧汲極區
35c‧‧‧汲極區的中心
36‧‧‧第一汲極區
37‧‧‧第二汲極區
51‧‧‧閘極絕緣膜
52‧‧‧絕緣分離膜
53‧‧‧中間層絕緣層
61‧‧‧源極電極
62‧‧‧汲極電極
63‧‧‧閘極電極
100‧‧‧半導體裝置
101‧‧‧半導體裝置
102‧‧‧半導體裝置
190‧‧‧實線
200‧‧‧實線
圖1為根據第一實施例之半導體裝置的概要橫剖面圖。
圖2為根據第一實施例之半導體裝置的概要立體圖。
圖3為根據第一實施例之半導體裝置的概要立體圖。
圖4為根據第二實施例之半導體裝置的概要橫剖面圖。
圖5為半導體裝置的特性圖表。
通常，根據一實施例，設置有半導體裝置，其包括：第一半導體層；第二半導體層；第一半導體區；源極區；汲極區；第二半導體區；及閘極電極。第一半導體層的導 電型為第一導電型。第二半導體層係形成在第一半導體層之上，具有比第一半導體層低的摻雜濃度，及係為第一導電型。第一半導體區係形成在第二半導體層的表面上，及係為第二導電型。源極區係形成在第一半導體區的表面上，及係為第一導電型。汲極區係形成在第一半導體層的表面上，與源極區分開，及係為第一導電型。第二半導體區係設置在汲極區與第一半導體層之間，及係為第二導電型。閘極電極係形成在第二半導體層之上，及係設置在汲極區與源極區之間。
在下文中，參考圖式說明實施例。
圖式為概要或概念性圖式，因此各自組件的厚度與寬度之間的關係、各自組件的尺寸比例等等並不總是等於實際半導體裝置的那些。另外，甚至當在圖式中說明相同組件時，組件的尺寸或尺寸比例可依據圖式而有所不同。
在此揭示及各自圖式中，給予其他圖式所圖解之相同元件同一符號，及省略相同組件的詳細說明並且當適當時只說明不同的組件。
(第一實施例)
圖1及圖2為例示化根據第一實施例之半導體裝置的概要圖。
圖1為根據第一實施例之半導體裝置100的概要橫剖面圖。
圖2為根據實施例之半導體裝置100的概要立體圖。
如圖1及圖2所示，根據實施例之半導體裝置100包括：第一半導體層11；第二半導體層12；第一半導體區21；第二半導體區22；源極區31；及汲極區35。
在此實施例中，半導體裝置100另包括：基板10；第三半導體區23；源極電極61；汲極電極62；閘極電極63；閘極絕緣膜51；絕緣分離膜52(絕緣膜)；及中間層絕緣層53。例如，半導體裝置100為雙重擴散MOS(DMOS)。
例如，矽(Si)被用於形成第一半導體層11、第二半導體層12、第一半導體區21、第二半導體區22、源極區31、汲極區35等等，在下文中將說明。在實施例中，例如，碳化矽等等可被使用作為半導體。
例如，矽基板被使用作為基板10。在此實施例中，p型(第二導電型)矽可被用於形成基板10。n型(第一導電型)矽被用於形成基板。
在下文所說明之實施例中，對於具有n型DMOS結構的半導體裝置100進行說明，其假設第一導電型為n型及第二導電型為p型。下文中所做的說明亦可應用到第一導電型被假設作p型及第二導電型被假設作n型之事例。
第一半導體層11係形成在基板10上。第一半導體層11的導電型為n型。第一半導體層11形成n型埋入層。
第二半導體層12係形成在第一半導體層11上。第二半導體層12的導電型為n型。例如，第二半導體層12係由n型磊晶層所形成。源極區31和汲極區35係形成在磊 晶層上。
第一半導體層11中之n型摻雜濃度係高於第二半導體層12中之n型摻雜濃度。例如，磷(P)或砷(As)可被使用作為n型摻雜劑。
第一半導體區21係形成在第二半導體層12上。第一半導體區21的導電型為p型。例如，硼(B)被使用作為p型摻雜劑。
源極區31(第一源極區)係形成在第一半導體區21的部位上，其中源極區31的導電型為n型。源極區31係形成在第二半導體層12的正表面部位上，及第一半導體區21係與源極區31的下表面(以相對方式面向第一半導體層11之表面)及源極區31的側表面(與第二方向交叉之表面)產生接觸。
從第一半導體層11延伸到第二半導體層12之方向(第一方向)被設定作Z軸方向。垂直於Z軸方向之一方向被設定作X軸方向(第二方向)，即、閘極電極的閘極長度方向。垂直於X軸方向並且也垂直於Z軸方向之方向被設定作Y軸方向，即、閘極電極的閘極寬度方向。
源極電極61係形成在源極區31上。源極電極61與源極區31電連接。例如，源極電極61與源極區31產生歐姆接觸。
汲極區35係形成在第一半導體層11上方。汲極區35的導電型為n型。在第二方向上(在此實施例為X軸方向)，汲極區35係與源極區31及第一半導體區21分 開。在一實施例中，汲極區35係形成在第二半導體層12的正表面部位上。
在此實施例中，半導體裝置100亦包括源極區33(第二源極區)。各個第二源極區33係形成在第一半導體區21上。在第二方向上(例如，X軸方向)，第二源極區33被排列成平行於源極區31。例如，源極區31被排列在第二源極區33與汲極區35之間。
在此實施例中，汲極區35包括第一汲極區36及第二汲極區37。第二汲極區37係設置在第一汲極區36與第一半導體層11之間。
源極區31中之n型摻雜濃度係高於第二半導體層12中之n型摻雜濃度。汲極區35中之n型摻雜濃度係高於第二半導體層12中之n型摻雜濃度。
第一汲極區36中之n型摻雜濃度係高於第二汲極區37中之n型摻雜濃度。例如，第一半導體層11中之n型摻雜濃度係低於第一汲極區36中之摻雜濃度及低於源極區31中之n型摻雜濃度。
汲極電極62係形成在汲極區35上。汲極電極62與汲極區35電連接。例如，汲極電極62與汲極區35產生歐姆接觸。
閘極絕緣膜51係形成在源極區31與汲極區35之間的區域上(例如，通道區)。例如，氧化矽或氮氧化矽被用於形成閘極絕緣膜51。閘極電極63係形成在閘極絕緣膜51上。例如，多晶矽被用於形成閘極電極63。
絕緣分離膜52係設置在源極區31與汲極區36之間。絕緣分離膜52係與汲極區35產生接觸。例如，絕緣分離膜52具有淺溝渠隔離(STI)結構或矽局部氧化(LOCOS)結構。例如，氧化矽被用於形成絕緣分離膜52。例如，絕緣分離膜52係形成在第一半導體層12的正表面部位上。
第三半導體區23係設置在第一半導體區21與汲極區35之間。第三半導體區的導電型為n型。例如，第三半導體區23被形成，以便與絕緣分離膜52的下表面(以相對方式面向第一半導體層11之表面)及側表面(與第二方向交叉之表面)產生接觸。例如，第三半導體區23形成漂移層。例如，第三半導體區23中之n型摻雜濃度係高於第二半導體層12中之n型摻雜濃度，及低於第二汲極區37中之n型摻雜濃度。
例如，中間層絕緣層53係設置在源極電極61與汲極電極62與閘極電極63之間。
在此實施例中，第二半導體區22係設置在汲極區35與第一半導體層11之間。第二半導體區22的導電型為p型。例如，第二半導體區22係與第一半導體層11產生接觸。
第二半導體區22中之p型摻雜濃度被設定成相當低的值。例如，第二半導體區22中之p型摻雜濃度實質上等於第二半導體層12中之n型摻雜濃度。
通常施加高電壓到汲極電極62(在汲極電極62與源 極電極61之間)。例如，具有約10V至100V的電壓被施加到汲極電極62之事例。由於施加高電壓，所以在汲極區35四周產生強力電場。可具有電場到達臨界場位準使得突崩潰發生之事例。當突崩潰發生時，電流突然開始在源極與汲極之間流動。對應於此種臨界電場之電壓的值被評估作為半導體裝置的崩潰電壓。
另外，當施加電壓到汲極電極62時，空乏層延伸在第二半導體區22與第二汲極區37之間的pn接面中、在第二半導體區22與第二半導體層12之間的pn接面中、及在第二半導體區22與第一半導體層11之間的接面中。例如，第二半導體區22中之摻雜濃度低，使得空乏層延伸在第二半導體區22中。由於空乏層的延伸，所以減輕汲極區35四周的電場。
以此方式，在此實施例中，p型半導體區(第二半導體區22)係形成在汲極區35下方。由於此種組態，所以增進汲極區35四周的空乏。由於施加到汲極電極的電壓所產生之電場被減輕，使得可增強半導體裝置的崩潰電壓。
當第二半導體區22中之p型摻雜濃度高時，會具有空乏層未充分延伸使得崩潰電壓未被增強之事例。因此，第二半導體區22中之p型摻雜濃度被設定成約等於第二半導體層12中之n型摻雜濃度。
當在第二半導體區22與汲極區35之間的pn接面邊界中之p型摻雜濃度及n型摻雜濃度二者都高時，會具有 產生與之相反的強力電場之事例。以相同方式，當在第二半導體區22與第一半導體層11之間的pn接面邊界中之p型摻雜濃度及n型摻雜濃度二者都高時，會具有產生強力電場之事例。由於此種強力電場的產生，會具有崩潰電壓降低的事例。
因此，較佳的是，在第二半導體區22與第二汲極區37之間的邊界區中以及在第二半導體區22與第一半導體層11之間的邊界區中，第二半導體區22中之p型摻雜濃度被設定成低值。因此，沿著第二半導體區22與第二汲極區37之間的邊界位置以及第二半導體區22與第一半導體層11之間的邊界位置之間的Z軸方向，半導體裝置100具有第二半導體區22中之p型摻雜濃度之分佈(第一分佈)的最大值。由於此種摻雜濃度，所以能夠防止p型摻雜濃度在pn接面邊界中變得過高，如此，抑制強力電場的產生。
在第二半導體區22與第二汲極區37之間的邊界位置中以及在第二半導體區22與第一半導體層11之間的邊界位置中，第一分佈可具有複數個最大值。
例如，較佳的是，第一分佈的最大值被設定在沿著Z軸方向之第二半導體區22的中心附近。
例如，當第一分佈具有最大值時，較佳的是，第二汲極區37與第二半導體區22之間的邊界位置以及第一分佈之最大值的位置之間的Z軸方向上之距離被設定成值大如沿著Z軸方向之第二半導體區22的長度之0.2或更多倍 及0.8或更少倍。
另一方面，例如，當第一分佈具有複數個最大值時，較佳的是，第二汲極區37與第二半導體區22之間的邊界位置以及第一分佈之最大值的位置之間的Z軸方向上之距離被設定成值大如沿著Z軸方向之第二半導體區22的長度之0.1倍或更多及0.9倍或更少。
例如，作為增強崩潰電壓的方法，已知具有源極區與汲極區之間的距離被設定作大之參考例子的半導體裝置。在具有此種組態之半導體裝置中，雖然崩潰電壓被增強，但是源極區與汲極區之間的區域中之電阻亦變大。也就是說，在施加電壓到閘極電極63使得電流(ON(開通)電流)流動在源極電極61與汲極電極62之間的狀態中(ON狀態)，源極電極61與汲極電極62之間的電阻(ON電阻)變高。以此方式，在藉由改變裝置的尺寸而增強崩潰電壓與ON電阻之間存在有權衡關係。
例如，已知有具有用以形成汲極區和源極區之半導體區係由p型半導體區所形成之參考例子的n型DMOS之半導體裝置。也就是說，p型半導體區被形成在參考例子的半導體裝置中之漂移層下方。同樣在具有此種組態之參考例子的半導體裝置中，當施加電壓到汲極電極時，空乏層延伸在汲極區四周。藉由調整p型半導體區中之摻雜濃度，可減輕電場，如此增強崩潰電壓。
然而，在具有此種組態之參考例子的半導體裝置中，p型半導體區被形成在ON電流沿其流動之路徑附近。因 此，具有當半導體裝置在ON狀態時源極電極與汲極電極之間的電阻(ON電阻)變高之事例。例如，具有由於p型半導體區的形成所以擴散層中的電阻變高之事例。以此方式，例如，存在有當藉由增進空乏而增強崩潰電壓時ON電阻被增加(劣化)的權衡關係。
另一方面，在此實施例中，例如，p型第二半導體區22被形成在汲極區35與第一半導體層11之間的部位上。在此實施例中，p型半導體區未設置在第三半導體區23與第一半導體層11之間。以此方式，例如，在ON電流沿其流動之路徑附近，降低形成p型半導體區之部位。由於此種組態，ON電阻的劣化被降低。以此方式，在此實施例中，在降低ON電阻的劣化同時，可藉由提高汲極區35四周之空乏來增強崩潰電壓。
例如，藉由調整形成第二半導體區22之位置，在降低ON電阻的劣化同時能夠大幅增強崩潰電壓。
例如，沿著第二方向(在此實施例中為X軸方向)的第一半導體區21與汲極區35之間的第一距離L1係小於沿著第二方向的第一半導體區21與第二半導體區22之間的第二距離L2。例如，沿著第二方向之第二半導體區22與汲極區35的中心35c之間的第四距離L4以及沿著第二方向之第一半導體區21與中心35c之間的第三距離L3的比例為0.5或更少。由於此種設定，在降低ON電阻的劣化同時增強崩潰電壓。在實施例中，可依據由絕緣分離膜52所插入之第一汲極區36的中心點來獲得汲極區35的 中心35c之位置。也就是說，汲極區35的中心35c之位置為夾置第一汲極區35在其間的絕緣分離膜52之間的中間點。
圖3為例示化具有根據第一實施例的修改之n型DMOS結構的半導體裝置101之概要立體圖。
再者，在半導體裝置101中，形成第一半導體層11、第二半導體層12、第一半導體區21、第二半導體區22、源極區31、汲極區35等等。
半導體裝置101的第二半導體區22包括第一部位22a、第二部位22b、及第三部位22c。
在第三方向上(例如、Y軸方向)第二部位22b係與第一部位22a分開。在此實施例中，在第三方向上，第三部位22c係與第一部位22a和第二部位22b分開。第三方向為與第一方向(Z軸方向)交叉且與第二方向(例如、X軸方向)交叉之方向。
有關半導體裝置100的第二半導體區22之類似說明可應用到第一至第三部位22a至22c。也就是說，第一至第三部位22a至22c的導電型為p型。以與第二半導體區22相同的方式，將第一至第三部位22a至22c的每一個中之p型摻雜濃度設定成相當低的值。
n型半導體區12a係設置在第一部位22a與第二部位22b之間。n型半導體區12b係設置在第二部位22b與第三部位22c之間。也就是說，第二半導體層12包括半導體區12a半導體區12b。
例如，沿著第三方向之第一部位22a的長度L22a係大如沿著第三方向的汲極區35之距離Ld的0.3或更多倍及0.7或更少倍。例如，沿著第三方向之半導體區12a的長度L12a係大如沿著第三方向的汲極區35之距離Ld的0.3或更多倍及0.7或更少倍。
例如，第三方向上之第一部位22a的長度L22a與第三方向上之半導體區12a的長度L12a之比例為0.5或更多及2或更少。
在半導體裝置101中以此方式分割第二半導體區22。藉由分割第二半導體區22，排列在p型第二半導體區22與排列在p型第二半導體區22四周的n型區(第一半導體層11、第二半導體層12、及汲極區35)之間的pn接面之面積增加。例如，由於pn接面之面積增加，因此空乏層增加。當施加高電壓到汲極電極62時，在汲極區35四周空乏被提高。由於此種空乏，可增加半導體裝置的崩潰電壓。
另外，當第二半導體區22被分割時，與第二半導體區22未被分割之事例比較，將形成在汲極區35四周之p型半導體區(在ON電流沿其流動之路徑上)作小。由於此種組態，例如，可降低ON電阻的劣化。可進一步增加對於ON電阻的崩潰電壓。
(第二實施例)
圖4為例示化根據第二實施例之半導體裝置的概要橫 剖面圖。
圖4例示化具有n型DMOS結構之半導體裝置102。在半導體裝置102中也一樣，形成第一半導體層11、第二半導體層12、第一半導體區21、源極區31、汲極區35等等。給予與對於半導體裝置100所說明的組態大體上相同之組態相同符號，及省略重複說明。
如圖4所示，半導體裝置102另包括p型第四半導體區24。第四半導體區24係設置在第一半導體區21與第一半導體層11之間。
例如，第四半導體區24可與第一半導體層11產生接觸。例如，第四半導體區24可與第一半導體區21產生接觸。
在第四半導體區24與第一半導體層11之間的邊界中形成pn接面。藉由調整第四半導體區24的位置或者第四半導體區24中之摻雜濃度，例如，可強化在第四半導體區24與第一半導體層11之間所產生的電場。藉由強化第四半導體區24與第一半導體層11之間的電場，可減輕汲極區35四周的電場。以此方式，藉由在第一半導體層11與第一半導體區21之間形成p型半導體區，可進一步提高崩潰電壓。
例如，較佳的是，第四半導體區24中之p型摻雜濃度係低於第一半導體區21中之p型摻雜濃度。藉由以此方式設定p型摻雜濃度，強化在第四半導體區24與第一半導體層11之間所產生的電場。
當像第四半導體區24的p型半導體區形成在接近ON電流經此流動之路徑的位置時，增加ON電流經此流動之路徑中的電阻。因此，較佳的是，形成第四半導體區24的部位不過大。
如此，較佳的是，沿著第二方向之第四半導體區24與汲極區35之間的第五距離L5係大於沿著第二方向之第一半導體區21與汲極區35之間的第六距離L6。
因此，較佳的是，沿著第二方向之汲極區35的中心35c與第四半導體區24之間的第七距離L7係大於沿著第二方向之中心35c與第一半導體區21之間的第八距離L8。
當形成具有此種組態之第四半導體區24時，在降低ON電阻的劣化同時可增強崩潰電壓。在實施例中，可形成第二半導體區22與第四半導體區24二者。藉由形成第二半導體區22與第四半導體區24二者，可進一步增強對於ON電阻的崩潰電壓。在此種事例中，能夠以與第二半導體區22相同的方式擴散第四半導體區24。也就是說，Z軸方向上的第四半導體區24中之p型摻雜濃度之分佈可被設定成大體上等於Z軸方向上的第二半導體區22中之p型摻雜濃度之分佈。
圖5為例示化半導體裝置的特性之圖表。
實線200例示化根據實施例之半導體裝置100的崩潰電壓與ON電阻之間的關係，而實線190例示化根據參考例子之半導體裝置的崩潰電壓與ON電阻之間的關係。
在圖5之縱座標的軸上記錄ON電阻RonA(mΩmm2)。在圖5之橫座標的軸上記錄潰電壓BVdss(V)。在參考例子的半導體裝置中未形成第二半導體區22。除了未形成第二半導體區22之外，參考例子之半導體裝置的組態大體上等於上述之半導體裝置100的對應組態。
圖5所描劃的圖表為由模擬所計算的結果。在模擬中，閘極長度(沿著X軸方向之閘極電極63的長度)為2.7μm。汲極區35的深度(沿著Z軸方向之長度)為1.7μm。第四距離L4與第三距離L3的比例約為0.3。崩潰電壓BVdss為閘極電極63和源極電極61被短路之汲極電壓，及當施加電壓到汲極電極62時，超過預定臨界電壓之汲極電流流動。
如圖5所示，在半導體裝置100及根據參考例子之半導體裝置中，崩潰電壓BVdss越高，ON電阻變得越高。在根據參考例子之半導體裝置中，當ON電阻RonA為50mΩmm2時，崩潰電壓約為64V。另一方面，在半導體裝置100中，當ON電阻RonA為50mΩmm2時，崩潰電壓約為75V。以此方式，可增強對於ON電阻的崩潰電壓BVdss。
根據實施例，能夠設置在抑制ON電阻的增加同時增強崩潰電壓之半導體裝置。
在揭示中，例如，“垂直”不僅意指精確語詞意義的“垂直”，並且意指“具有在製造步驟等等中所產生之波動 的垂直”。也就是說，“垂直”為“大體上垂直”就足夠。
前文已參考特定例子說明本揭示的實施例。然而，本揭示的實施例並不局限於這些特定的例子。例如，對於諸如第一半導體層、第二半導體層、第一至第四半導體區、源極區、汲極區、閘極絕緣膜、閘極電極、源極電極、汲極電極、或絕緣分離膜等各自元件的特定組態，倘若精於本技藝之人士藉由從已知範圍適當地選擇組態，以同於這些實施例之方式來實行本例示實施例，及可獲得與這些實施例之大體上相等有利效果，則這些組態落在本揭示的範疇內。
另外，倘若組合包含本揭示的主旨，則在技術可能範圍內的各個特定例子中之兩或更多個元件的組合亦落在本揭示的範疇內。
另外，只要這些半導體裝置包含本揭示的主旨，精於本技藝之人士藉由依據如同本揭示的實施例之上述半導體裝置來適當地改變設計而可實行之所有半導體裝置亦落在本例示實施例的範疇內。
另外，在本揭示的技術概念之範疇內，精於本技藝之人士可設想到各種變化和修改，及解釋作這些變化和修改亦落在本例示實施例的範疇內。
儘管已說明某些實施例，但是這些實施例僅被說明作例子，及並不用於限制本發明的範疇。事實上，可以各種其他形式體現此處所說明之新穎實施例；而且，在不違背本發明的精神之下，可進行此處所說明之實施例的形式之 各種省略、取代、及變化。附錄申請專利範圍及其同等物欲用於涵蓋落在本發明的範疇及精神內之此種形式或修改。
L1‧‧‧第一距離
L2‧‧‧第二距離
L3‧‧‧第三距離
L4‧‧‧第四距離
10‧‧‧基板
11‧‧‧第一半導體層
12‧‧‧第二半導體層
21‧‧‧第一半導體區
22‧‧‧第二半導體區
23‧‧‧第三半導體區
31‧‧‧源極區
33‧‧‧第二源極區
35‧‧‧汲極區
35c‧‧‧汲極區的中心
36‧‧‧第一汲極區
37‧‧‧第二汲極區
51‧‧‧閘極絕緣膜
52‧‧‧絕緣分離膜
53‧‧‧中間層絕緣層
61‧‧‧源極電極
62‧‧‧汲極電極
63‧‧‧閘極電極
100‧‧‧半導體裝置

Claims (20)

  1. 一種半導體裝置，包含：第一導電型的第一半導體層；該第一導電型的第二半導體層，係在該第一半導體層上，及具有低於該第一半導體層的摻雜濃度之摻雜濃度；第二導電型的第一半導體區，係在該第二半導體層中；該第一導電型的源極區，係在該第一半導體區中；該第一導電型的汲極區，係在該第二半導體層中，及在平行於該第二半導體層的表面之第一方向上與該源極區隔開；該第二導電型的第二半導體區，係在該第二半導體層中，且在該汲極區與該第一半導體層之間；以及閘極電極，係在該汲極區與該源極區之間的該第二半導體層之該表面上。
  2. 根據申請專利範圍第1項之半導體裝置，其中，該第二半導體區係與該第一半導體層直接接觸。
  3. 根據申請專利範圍第1項之半導體裝置，其中，該第二半導體區的沿著該第一方向之寬度的一半與從該汲極區的對於該第一方向之中心到該第一半導體區的沿著該第一方向之距離之間的比例為0.5或更少。
  4. 根據申請專利範圍第1項之半導體裝置，其中，在該汲極區與該第一半導體層之間，在該第二半導體區內及沿著垂直於該第二半導體層的該表面之第二方向之該第 二導電型的摻雜濃度分佈具有最大值。
  5. 根據申請專利範圍第4項之半導體裝置，其中，在該第二半導體區內之該第二導電型的該摻雜濃度分佈具有複數個局部最大值。
  6. 根據申請專利範圍第1項之半導體裝置，其中，該汲極區中之該第一導電型的摻雜濃度係高於該第二半導體區中之該第二導電型的摻雜濃度。
  7. 根據申請專利範圍第1項之半導體裝置，其中，藉由該第一導電型的半導體區，在平行於該第二半導體層的該表面且垂直於該第一方向之閘極寬度方向上，該第二半導體區包括第一部位和與該第一部位隔開之第二部位。
  8. 根據申請專利範圍第7項之半導體裝置，其中，該半導體區為該第二半導體層的一部份。
  9. 根據申請專利範圍第1項之半導體裝置，另包含：絕緣膜，係在該源極區與該汲極區之間，及直接接觸該汲極區。
  10. 根據申請專利範圍第1項之半導體裝置，另包含：該第一導電型的第三半導體區，係在該第一半導體區與該汲極區之間，且直接接觸該汲極區，其中，該第三半導體區中之該第一導電型的摻雜濃度係低於該汲極區中之該第一導電型的摻雜濃度。
  11. 根據申請專利範圍第1項之半導體裝置，另包 含：該第二導電型的第四半導體區，係在該第一半導體區與該第一半導體層之間。
  12. 一種半導體裝置，包含：第一導電型的第一半導體層；該第一導電型的第二半導體層，係在該第一半導體層上，及具有低於該第一半導體層的摻雜濃度之摻雜濃度；第二導電型的第一半導體區，係在該第二半導體層中；該第一導電型的源極區，係在該第一半導體區中；該第一導電型的汲極區，係在該第二半導體層中，及在平行於該第二半導體層的表面之第一方向上與該源極區隔開；該第二導電型的第四半導體區，係在該第二半導體層中，且在該第一半導體區與該第一半導體層之間；以及閘極電極，係在該汲極區與該源極區之間的該第二半導體層之該表面上。
  13. 根據申請專利範圍第12項之半導體裝置，其中，沿著從該第四半導體區到該汲極區之對於該第一方向的中心之該第一方向的距離係大於沿著從該第一半導體區到該汲極區的該中心之該第一方向的距離。
  14. 根據申請專利範圍第12項之半導體裝置，其中，該第四半導體區中之該第二導電型的摻雜濃度係低於該第一半導體區中之該第二導電型的摻雜濃度。
  15. 根據申請專利範圍第12項之半導體裝置，另包含：該第二導電型的第二半導體區，係在該第一半導體區中，且在該汲極區與該第一半導體層之間。
  16. 根據申請專利範圍第15項之半導體裝置，其中，藉由該第一導電型的半導體區，在平行於該第二半導體層的該表面且垂直於該第一方向之閘極寬度方向上，該第二半導體區包括第一部位和與該第一部位隔開之第二部位。
  17. 一種半導體裝置，包含：半導體層，其具有第一部位和第二部位，該第一部位具有大於該第二部位中之第一導電型摻雜濃度之該第一導電型摻雜濃度，該第二部位係在該第一部位與該半導體層的表面之間；源極和汲極區，係在該半導體層的該第二部位中，且在平行於該半導體層的該表面之第一方向上彼此隔開，該汲極區具有在該半導體層的該表面中之第一部以及在該半導體層的該第一部位與該第一部之間的第二部，該第一部具有大於該第二部中之該第一導電型摻雜濃度之該第一導電型摻雜濃度；閘極電極，係在該源極與汲極區之間的該半導體層之該表面上；以及半導體區，係在該汲極區的該第二部與該半導體層的該第一部位之間的該半導體層之該第二部位中，及具有與 該第一導電型相反的第二導電型，該半導體區係與該汲極區的該第二部、該半導體層的該第二部位、及該半導體層的該第一部位直接接觸。
  18. 根據申請專利範圍第17項之半導體裝置，其中，在垂直於該第一方向且平行於該半導體層的該表面之第二方向上，該半導體區被設置作彼此隔開的複數個部位。
  19. 根據申請專利範圍第17項之半導體裝置，另包含：該第二導電型的第二半導體區，係在半導體層的該第二部位中，且在該源極區與該半導體層的該第一部位之間，該第二半導體區係與該半導體層的該第二部位和該半導體層的該第一部位直接接觸。
  20. 根據申請專利範圍第17項之半導體裝置，其中，沿著垂直於該半導體層的該表面之方向，該半導體層在第一導電型摻雜濃度上具有梯度，及在該半導體層的該第一部位中該梯度具有最大值。
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