JP3382163B2 - 電力用半導体装置 - Google Patents

電力用半導体装置

Info

Publication number
JP3382163B2
JP3382163B2 JP28545598A JP28545598A JP3382163B2 JP 3382163 B2 JP3382163 B2 JP 3382163B2 JP 28545598 A JP28545598 A JP 28545598A JP 28545598 A JP28545598 A JP 28545598A JP 3382163 B2 JP3382163 B2 JP 3382163B2
Authority
JP
Japan
Prior art keywords
layer
type
conductivity type
conductivity
drift layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP28545598A
Other languages
English (en)
Other versions
JP2000114520A (ja
Inventor
雄介 川口
明夫 中川
和敏 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP28545598A priority Critical patent/JP3382163B2/ja
Priority to US09/413,811 priority patent/US6297534B1/en
Publication of JP2000114520A publication Critical patent/JP2000114520A/ja
Application granted granted Critical
Publication of JP3382163B2 publication Critical patent/JP3382163B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816Lateral DMOS transistors, i.e. LDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095Body region, i.e. base region, of DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、横型パワーMOS
FETを備えた電力用半導体装置に関する。
【0002】
【従来の技術】電力用半導体装置で使用される高耐圧素
子の1つとして、横型パワーMOSFETが知られてい
る。図10に従来の横型パワーMOSFETの断面斜視
図、図11に同横型パワーMOSFETの平面図、図1
2に図11のA−A’断面図、図13に図11のB−
B’断面図、図14に図11のC−C’断面図をそれぞ
れ示す。
【0003】この横型パワーMOSFETの特徴は、ド
リフト層がストライプ状のn- 型ドリフト層81とp-
型ドリフト層82とで構成され、これらがチャネル幅方
向に沿って交互に形成されていることである。このよう
に交互に形成されたn- 型ドリフト層81とp- 型ドリ
フト層82はマルチリサーフ層と呼ばれている。
【0004】なお、図中、83は支持基板、84は埋込
み酸化膜、85はn- 型活性層、86はp型ボディ層、
87はn+ 型ソース拡散層、88はp+ 型コンタクト
層、89はゲート酸化膜、90はゲート電極、91はn
+ 型ドレイン拡散層、92はドレイン電極、93はソー
ス電極をそれぞれ示している。
【0005】このような構成において、ドレイン電極9
2に正電圧、ソース電極93に負電圧を印加して素子を
オン状態すると、図11に示すように、n- 型ドリフト
層81とp- 型ドリフト層82とのpn接合界面から空
乏層94が生じる。
【0006】ドリフト層81,82のストライプ幅は狭
いので、p- 型ドリフト層82の無いものに比べて、す
なわちゲート電極90からn+ 型ドレイン層91に向か
っての空乏化によってドリフト層81,82を完全空乏
化するものに比べて、完全空乏化が容易に起こる。この
ため、ドリフト層81,82の不純物のドーズ量を高く
できるようになり、オン抵抗の低減化を図れる。
【0007】一方、図12に示すように、埋込み酸化膜
84とn- 型ドリフト層81との界面からも空乏層95
が生じる。この空乏層95がn- 型ドリフト層81の全
体に広がると、その時点で空乏層94の広がりが停止す
る。
【0008】このときまでにp- 型ドリフト層82が完
全空乏化していないと、p- 型ドリフト層82の一部に
空乏化しない領域が残る。特に、図12に示すように、
埋込み酸化膜84から空乏化したn- 型ドリフト層81
と接した下部部分96に空乏化しない領域が残りやす
い。このような空乏化されない領域が残ると、期待通り
の高耐圧が得られないという問題が起こる。
【0009】なお、このような問題はn- 型ドリフト層
81およびp- 型ドリフト層82の不純物濃度分布を最
適化するという方法によって回避可能であるが、最適化
の範囲が狭かったり、他の問題を引き起こす可能性があ
るため、この方法は採用できるものではなかった。
【0010】
【発明が解決しようとする課題】上述の如く、従来のn
- 型ドリフト層およびp- 型ドリフト層(マルチリサー
フ層)を備えた横型パワーMOSFETは、オン抵抗を
低くできるという利点を持っていたが、p- 型ドリフト
層の一部に空乏化しない領域が残ることによって、期待
通りの高耐圧が得られなくなるという問題があった。
【0011】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、低オン抵抗と高耐圧を
同時に満足できる、n- 型ドリフト層およびp- 型ドリ
フト層を有する横型パワーMOSFETを備えた電力用
半導体装置を提供することにある。
【0012】
【課題を解決するための手段】
[構成] 上記目的を達成するために、本発明(請求項1)に係る
電力用半導体装置は、絶縁領域上に設けられた高抵抗の
第1導電型活性層と、この第1導電型活性層の表面に選
択的に形成された第2導電型ボディ層と、この第2導電
型ボディ層の表面に選択的に形成された第1導電型ソー
ス層と、前記第1導電型活性層の表面に前記第2導電型
ボディ層とは離れて選択的に形成された第1導電型ドレ
イン層と、前記第1導電型ソース層と前記第1導電型活
性層とで挟まれた領域の前記第2導電型ボディ層上にゲ
ート絶縁膜を介して形成されたゲート電極と、前記第2
導電型ボディ層と前記第1導電型ドレイン層とで挟まれ
た領域の前記第1導電型活性層の表面に、前記第2導電
型ボディ層よりも深く、前記第2導電型ボディ層から前
記第1導電型ドレイン層に向かってストライプ状に形成
され、かつ互いに所定距離だけ離れて形成された複数の
高抵抗の第2導電型ドリフト層とを具備し、これらの第
2導電型ドリフト層で挟まれた領域をストライプ状の第
1導電型ドリフト層とし、かつ前記第1導電型活性層の
前記第2導電型ドリフト層下の第1導電型不純物のドー
ズ量が1.0×10 12 cm -2 以上2.0×10 12 cm -2
以下であることを特徴とする。
【0013】また、本発明に係る他の電力用半導体装置
は、第2導電型半導体基板上に形成された高抵抗の第1
導電型活性層と、この第1導電型活性層の表面に選択的
に形成された第2導電型ボディ層と、この第2導電型ボ
ディ層の表面に選択的に形成された第1導電型ソース層
と、前記第1導電型活性層の表面に前記第2導電型ボデ
ィ層とは離れて選択的に形成された第1導電型ドレイン
層と、前記第1導電型ソース層と前記第1導電型活性層
とで挟まれた領域の前記第2導電型ボディ層上にゲート
絶縁膜を介して形成されたゲート電極と、前記第2導電
型ボディ層と前記第1導電型ドレイン層とで挟まれた領
域の前記第1導電型活性層の表面に、前記第2導電型ボ
ディ層よりも深く、前記第2導電型ボディ層から前記第
1導電型ドレイン層に向かってストライプ状に形成さ
れ、かつ互いに所定距離だけ離れて形成された複数の高
抵抗の第2導電型ドリフト層とを具備し、これらの第2
導電型ドリフト層で挟まれた領域をストライプ状の第1
導電型ドリフト層とし、かつ前記第1導電型活性層の前
記第2導電型ドリフト層下の第1導電型不純物のドーズ
量が1.0×10 12 cm -2 以上2.0×10 12 cm -2
下であることを特徴とする。
【0014】本発明の好ましい形態は以下の通りであ
る。 (1)上記所定距離は、0.5μm以上5μm以下であ
る。 (2)第1導電型ドリフト層と第2導電型ドリフト層の
繰り返しのピッチ方向のドーズ量は、1.0×10 12
-2 以上5.0×10 12 cm -2 以下である。
【0015】なお、本発明において、第1導電型ドリフ
ト層は第1導電型活性層自身であっても良いし、あるい
は別途形成したものであっても良い。また、第2導電型
ドリフト層は、例えば第1導電型ドリフト層の表面にス
トライプ状の溝を形成し、この溝内に第2導電型半導体
層をエピタキシャル成長させることによって形成する。
【0016】[作用]本発明によれば、第2導電型ドリ
フト層が絶縁膜に達していないため、第1導電型ドリフ
ト層の絶縁膜からの空乏化がある程度進まないと、第2
導電型ドリフト層とpn接合を構成する部分の第1導電
型ドリフト層には空乏層は形成されない。
【0017】このため、第2導電型ドリフト層とpn接
合を構成する部分の第1導電型ドリフト層に空乏層が達
する前に、第2導電型ドリフト層と第1導電型ドリフト
層とのpn接合界面からの空乏化によって、第2導電型
ドリフト層および第1導電型ドリフト層が完全空乏化す
るように、第2導電型ドリフト層と絶縁膜との間の距離
を選べば、第2導電型ドリフト層の一部に空乏化しない
領域が残らずに済むので、高耐圧を実現できる。
【0018】そして、このように第1導電型ドリフト層
および第2導電型ドリフト層の完全空乏化を実現できる
ことで、第1導電型ドリフト層の不純物のドーズ量を高
くできるので、オン抵抗の低減化を図れるようになる。
【0019】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態(以下、実施形態という)を説明する。図
1は本発明の一実施形態に係るマルチリサーフ層を有す
る横型パワーMOSFETの断面斜視図、図2は同横型
パワーMOSFETの平面図、図3は図2の矢視A−
A’断面図、図4は図2の矢視B−B’断面図、図5は
図2の矢視C−C’断面図である。
【0020】図中、1は支持基板を示しており、この支
持基板1上には埋込み酸化膜2を介してn- 型活性層3
が設けられている。これらの支持基板1、埋込み酸化膜
2およびn- 型活性層3はSOI基板を構成しており、
例えば直接接着法を用いて形成すると良い。支持基板1
の導電型はp型でもn型でも良い。
【0021】本実施形態では、このようなSOI基板に
横型パワーMOSFETを作成している。図には、1個
の横型パワーMOSFETしか示されていないが実際に
は多数形成され、さらに横型パワーMOSFET以外の
素子も形成されて電力用半導体装置が構成されている。
以下、本素子を製造工程に従って説明するが、製造方法
はこれに限定されるものではない。
【0022】まず、n- 型活性層3の表面に所定間隔で
もって所定幅のストライプ状の複数のトレンチを形成
し、次にエピタキシャル成長法を用いて、これらのトレ
ンチの内部にp- 型ドリフト層4をそれぞれ形成する。
【0023】この結果、ストライプ状のp- 型ドリフト
層4とストライプ状のn- 型ドリフト層5(=n- 型活
性層3の表面部分)とが交互に配列されてなるドリフト
層(マルチリサーフ層)が得られる。ただし、p- 型ド
リフト層4は、従来構造とは異なり、埋込み酸化膜2に
は達していない。また、上記所定間隔および所定幅は後
述する。
【0024】次にn- 型活性層3の表面に、マルチリサ
ーフ層の長手方向に対して平行方向に、p- 型ドリフト
層4よりも浅いp型ボディ層6を選択的に形成した後、
マルチリサーフ層の長手方向に対して垂直方向にゲート
酸化膜7およびゲート電極8を形成する。
【0025】次にマルチリサーフ層上にレジスト(不図
示)を形成し、このレジストとゲート電極8をマスクに
用いて、n+ 型ソース拡散層9およびn+ 型ドレイン拡
散層10を形成する。n+ 型ソース拡散層9は自己整合
的に形成される。この後、上記レジストを剥離する。
【0026】最後に、p+ 型コンタクト層11、ソース
電極12およびドレイン電極13を形成することによっ
て、p型ボディ層6からn型ドレイン層10に向かって
ストライプ状に形成されたp型ドリフト層4とn型ドリ
フト層5とからなるマルチリサーフ層を有する横型パワ
ーMOSFETが完成する。
【0027】本素子でも、従来構造と同様に、図1に示
すように、埋込み酸化膜2とn- 型ドリフト層5との界
面から空乏層14が生じる。ここで、本素子の場合、従
来構造とは異なり、p- 型ドリフト層4は埋込み酸化膜
2に達していない。
【0028】このため、p- 型ドリフト層4とpn接合
を構成する部分のn型ドリフト層5に空乏層14が達す
る前に、p- 型ドリフト層4とn- 型ドリフト層5との
pn接合界面からの空乏化によって、p- 型ドリフト層
4およびn- 型ドリフト層5が完全空乏化するように、
- 型ドリフト層4と埋込み酸化膜2との間の距離を選
べば、p- 型ドリフト層4の一部に空乏化しない領域が
残らずに済むので、高耐圧を実現できる。
【0029】そして、このようにp- 型ドリフト層4お
よびn- 型ドリフト層5の完全空乏化を実現できること
で、第1導電型ドリフト層の不純物のドーズ量を高くで
きるので、オン抵抗の低減化を図れるようになる。
【0030】ここで、n- 型活性層3のp- 型層4下の
n型不純物のドーズ量は、1.0×1012cm-2以上
2.0×1012cm-2以下の範囲にあることが望まし
い。この範囲よりも低いドーズ量では、空乏層14がp
- 型ドリフト層4にすぐに達してしまうため、ドレイン
電圧がさらに高くなるとn- 型ドリフト層5にも空乏層
が伸びるので、従来構造と同じくp- 型層4が空乏化せ
ずに残り、耐圧が低下してしまう。逆に上記範囲よりも
高いドーズ量では、n- 型ドリフト層5が完全空乏化す
る前に、素子がブレークダウンしてしまうので、高耐圧
は得られなくなる。なお、n- 型ドリフト層5の部分の
n型不純物のドーズ量の好ましい値は、上記したn-
活性層3のp- 型層4下のn型不純物のドーズ量の好ま
しい値と同じではない。
【0031】また、p- 型ドリフト層4とn- 型ドリフ
ト層5の繰り返しピッチ(所定間隔および所定幅)は
0.5μm以上5μm以下であることが望ましい。この
範囲よりも小さいピッチでは、p- 型ドリフト層4とn
- 型ドリフト層5とのpn接合のビルトインポテンシャ
ルにより、電流経路であるn- 型ドリフト層5が空乏化
してしまい低いオン抵抗が得られず、その結果としてオ
ン電圧が上昇してしまう。逆に上記範囲よりも大きいピ
ッチでは、n- 型ドリフト層5のn型不純物のドーズ量
を大きくできないので、低いオン抵抗(低いオン電圧)
が得られない。
【0032】なお、p- 型ドリフト層4の間隔すなわち
- 型ドリフト層5の幅と、p- 型ドリフト層4の幅と
は通常同じであるが、電子が流れる領域はn- 型ドリフ
ト層5なので、p- 型ドリフト層4の幅はn- 型ドリフ
ト層5の幅よりも狭くても良い。さらに、p- 型ドリフ
ト層4の不純物のドーズ量を下記の好ましいドーズ量に
設定すれば、p- 型ドリフト層4の幅は0.5μmより
も狭くても良い。
【0033】p- 型ドリフト層4とn- 型ドリフト層5
の繰り返し方向の不純物のドーズ量は、1.0×1012
cm-2以上5.0×1012cm-2以下の範囲にあること
が好ましい。この範囲よりも低いドーズ量では、オン抵
抗を十分に低くできない。逆に上記範囲よりも高いドー
ズ量では、p- 型ドリフト層4およびn- 型ドリフト層
5が完全空乏化する前に、素子がブレークダウンしてし
まうので、高耐圧は得られなくなる。
【0034】本素子と従来構造の素子の耐圧を比較した
ところ、ドリフト長が10μmの場合で、従来構造の素
子の耐圧が73Vであったのに対し、本素子の耐圧は1
04Vという高い耐圧であった。
【0035】図6〜図9に、本素子の変形例を示す。図
6、図7、図8、図9はそれぞれ図1、図3、図4、図
5に相当する図である。平面図は図2と同じであるので
図示していない。この変形例は、SOI基板の代わり
に、p- 型基板11を用いた例である。p- 型基板11
の表面にn- 型活性層3を形成し、このn- 型活性層3
に本素子と同じ素子構造を形成することによって、同様
な効果が得られる。
【0036】また、本実施形態では、n+ 型ドレイン拡
散層10からp+ 型コンタクト層11までの領域にp-
型ドリフト層4を形成する場合について説明したが、原
理的にはn+ 型ドレイン拡散層10からp型ボディ層6
までの領域にあれば十分である。
【0037】また、本実施形態では、n- 型ドリフト層
4がn- 型活性層3自身である場合について説明した
が、イオン注入等によって別途形成したものであっても
良い。なお、本実施形態では、埋込み酸化膜2(絶縁領
域)の下に支持基板1が存在する基板の場合について説
明したが、本発明はSOS基板のように絶縁基板(絶縁
領域)の下になにも存在しない基板の場合にも適用でき
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施できる。
【0038】
【発明の効果】以上詳説したように本発明によれば、第
2導電型ドリフト層および第1導電型ドリフト層を完全
空乏化できるので、低オン抵抗と高耐圧を同時に満足で
きる、マルチリサーフ層を有する横型パワーMOSFE
Tを備えた電力用半導体装置を実現できるようになる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係るマルチリサーフ層を
有する横型パワーMOSFETの断面斜視図
【図2】同横型パワーMOSFETの平面図
【図3】図2の矢視A−A’断面図
【図4】図2の矢視B−B’断面図
【図5】図2の矢視C−C’断面図
【図6】図1の素子の変形例を示す断面斜視図
【図7】同変形例の図3に相当する断面図
【図8】同変形例の図4に相当する断面図
【図9】同変形例の図5に相当する断面図
【図10】従来のマルチリサーフ層を有する横型パワー
MOSFETの断面斜視図
【図11】同横型パワーMOSFETの平面図
【図12】図11の矢視A−A’断面図
【図13】図11の矢視B−B’断面図
【図14】図11の矢視C−C’断面図
【符号の説明】
1…支持基板 2…埋込み酸化膜 3…n- 型活性層(第1導電型活性層) 4…p- 型ドリフト層(第2導電型ドリフト層) 5…n- 型ドリフト層(第1導電型ドリフト層) 6…p型ボディ層(第2導電型ボディ層) 7…ゲート酸化膜 8…ゲート電極 9…n+ 型ソース拡散層 10…n+ 型ドレイン拡散層 11…p+ 型コンタクト層 12…ソース電極 13…ドレイン電極 14…空乏層 15…p- 型基板(第2導電型半導体基板)
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平7−130996(JP,A) 特開 平9−266311(JP,A) 特開 平7−7154(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 29/78 H01L 21/336

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】絶縁領域上に設けられた高抵抗の第1導電
    型活性層と、 この第1導電型活性層の表面に選択的に形成された第2
    導電型ボディ層と、 この第2導電型ボディ層の表面に選択的に形成された第
    1導電型ソース層と、 前記第1導電型活性層の表面に前記第2導電型ボディ層
    とは離れて選択的に形成された第1導電型ドレイン層
    と、 前記第1導電型ソース層と前記第1導電型活性層とで挟
    まれた領域の前記第2導電型ボディ層上にゲート絶縁膜
    を介して形成されたゲート電極と、 前記第2導電型ボディ層と前記第1導電型ドレイン層と
    で挟まれた領域の前記第1導電型活性層の表面に、前記
    第2導電型ボディ層よりも深く、前記第2導電型ボディ
    層から前記第1導電型ドレイン層に向かってストライプ
    状に形成され、かつ互いに所定距離だけ離れて形成され
    た複数の高抵抗の第2導電型ドリフト層とを具備し、こ
    れらの第2導電型ドリフト層で挟まれた領域をストライ
    プ状の第1導電型ドリフト層とし、かつ前記第1導電型
    活性層の前記第2導電型ドリフト層下の第1導電型不純
    物のドーズ量が1.0×10 12 cm -2 以上2.0×10
    12 cm -2 以下であることを特徴とする電力用半導体装
    置。
  2. 【請求項2】第2導電型半導体基板上に形成された高抵
    抗の第1導電型活性層と、 この第1導電型活性層の表面に選択的に形成された第2
    導電型ボディ層と、 この第2導電型ボディ層の表面に選択的に形成された第
    1導電型ソース層と、 前記第1導電型活性層の表面に前記第2導電型ボディ層
    とは離れて選択的に形成された第1導電型ドレイン層
    と、 前記第1導電型ソース層と前記第1導電型活性層とで挟
    まれた領域の前記第2導電型ボディ層上にゲート絶縁膜
    を介して形成されたゲート電極と、 前記第2導電型ボディ層と前記第1導電型ドレイン層と
    で挟まれた領域の前記第1導電型活性層の表面に、前記
    第2導電型ボディ層よりも深く、前記第2導電型ボディ
    層から前記第1導電型ドレイン層に向かってストライプ
    状に形成され、かつ互いに所定距離だけ離れて形成され
    た複数の高抵抗の第2導電型ドリフト層とを具備し、こ
    れらの第2導電型ドリフト層で挟まれた領域をストライ
    プ状の第1導電型ドリフト層とし、かつ前記第1導電型
    活性層の前記第2導電型ドリフト層下の第1導電型不純
    物のドーズ量が1.0×10 12 cm -2 以上2.0×10
    12 cm -2 以下であることを特徴とする電力用半導体装
    置。
  3. 【請求項3】前記所定距離が0.5μm以上5μm以下
    であることを特徴とする請求項1または請求項2に記載
    の電力用半導体装置。
  4. 【請求項4】前記第1導電型ドリフト層と前記第2導電
    型ドリフト層の繰り返しのピッチ方向のドーズ量が1.
    0×1012cm-2以上5.0×1012cm-2以下である
    ことを特徴とする請求項1または請求項2に記載の電力
    用半導体装置。
JP28545598A 1998-10-07 1998-10-07 電力用半導体装置 Expired - Fee Related JP3382163B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP28545598A JP3382163B2 (ja) 1998-10-07 1998-10-07 電力用半導体装置
US09/413,811 US6297534B1 (en) 1998-10-07 1999-10-07 Power semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP28545598A JP3382163B2 (ja) 1998-10-07 1998-10-07 電力用半導体装置

Publications (2)

Publication Number Publication Date
JP2000114520A JP2000114520A (ja) 2000-04-21
JP3382163B2 true JP3382163B2 (ja) 2003-03-04

Family

ID=17691752

Family Applications (1)

Application Number Title Priority Date Filing Date
JP28545598A Expired - Fee Related JP3382163B2 (ja) 1998-10-07 1998-10-07 電力用半導体装置

Country Status (2)

Country Link
US (1) US6297534B1 (ja)
JP (1) JP3382163B2 (ja)

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6566709B2 (en) * 1996-01-22 2003-05-20 Fuji Electric Co., Ltd. Semiconductor device
JP3602751B2 (ja) * 1999-09-28 2004-12-15 株式会社東芝 高耐圧半導体装置
JP4534303B2 (ja) * 2000-04-27 2010-09-01 富士電機システムズ株式会社 横型超接合半導体素子
US7745289B2 (en) 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
US6803626B2 (en) 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
US6818513B2 (en) 2001-01-30 2004-11-16 Fairchild Semiconductor Corporation Method of forming a field effect transistor having a lateral depletion structure
US6916745B2 (en) 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
US6713813B2 (en) 2001-01-30 2004-03-30 Fairchild Semiconductor Corporation Field effect transistor having a lateral depletion structure
US6710403B2 (en) 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
US6781203B2 (en) * 2001-11-09 2004-08-24 International Rectifier Corporation MOSFET with reduced threshold voltage and on resistance and process for its manufacture
KR20030078867A (ko) 2002-01-28 2003-10-08 미쓰비시덴키 가부시키가이샤 반도체 장치
JP4912841B2 (ja) * 2002-03-27 2012-04-11 株式会社東芝 電界効果型トランジスタおよびその応用装置
JP4855776B2 (ja) * 2002-03-27 2012-01-18 株式会社東芝 フォトリレー
JP3634830B2 (ja) * 2002-09-25 2005-03-30 株式会社東芝 電力用半導体素子
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US6710418B1 (en) 2002-10-11 2004-03-23 Fairchild Semiconductor Corporation Schottky rectifier with insulation-filled trenches and method of forming the same
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7023050B2 (en) * 2003-07-11 2006-04-04 Salama C Andre T Super junction / resurf LDMOST (SJR-LDMOST)
DE10343503B3 (de) * 2003-09-19 2006-02-02 Infineon Technologies Ag SOI-Bauelement mit erhöhter Spannungsfestigkeit und verbesserter Wärmeableitung
US6890804B1 (en) * 2003-11-21 2005-05-10 Agere Systems, Inc. Metal-oxide-semiconductor device formed in silicon-on-insulator
KR100994719B1 (ko) 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
JP4821090B2 (ja) * 2004-03-23 2011-11-24 セイコーエプソン株式会社 半導体装置の製造方法
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
DE112006000832B4 (de) 2005-04-06 2018-09-27 Fairchild Semiconductor Corporation Trenched-Gate-Feldeffekttransistoren und Verfahren zum Bilden derselben
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
DE102006021362B4 (de) * 2006-05-08 2011-02-17 Infineon Technologies Austria Ag Laterales SOI-Halbleiterbauteil
US7355224B2 (en) * 2006-06-16 2008-04-08 Fairchild Semiconductor Corporation High voltage LDMOS
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US7476591B2 (en) * 2006-10-13 2009-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral power MOSFET with high breakdown voltage and low on-resistance
US7777257B2 (en) * 2007-02-14 2010-08-17 Freescale Semiconductor, Inc. Bipolar Schottky diode and method
US8587055B2 (en) * 2007-02-23 2013-11-19 Infineon Technologies Ag Integrated circuit using a superjunction semiconductor device
KR100877674B1 (ko) * 2007-09-12 2009-01-08 주식회사 동부하이텍 Ldmos 소자
US8928077B2 (en) 2007-09-21 2015-01-06 Fairchild Semiconductor Corporation Superjunction structures for power devices
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US8319290B2 (en) 2010-06-18 2012-11-27 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
US9806190B2 (en) * 2010-10-28 2017-10-31 Texas Instruments Incorporated High voltage drain extension on thin buried oxide SOI
TWI463661B (zh) * 2011-03-16 2014-12-01 Richtek Technology Corp 高壓元件及其製造方法
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
CN103534812B (zh) 2011-05-17 2016-08-17 丰田自动车株式会社 半导体装置
US8890144B2 (en) * 2012-03-08 2014-11-18 United Microelectronics Corp. High voltage semiconductor device
CN103325816B (zh) * 2012-03-19 2017-07-18 联华电子股份有限公司 高压半导体元件
JP5936513B2 (ja) 2012-10-12 2016-06-22 三菱電機株式会社 横型高耐圧トランジスタの製造方法
JP6161903B2 (ja) 2013-01-21 2017-07-12 ルネサスエレクトロニクス株式会社 パワーmosfetの製造方法
EP3376531B1 (en) * 2014-02-28 2023-04-05 LFoundry S.r.l. Semiconductor device comprising a laterally diffused transistor
JP2015176974A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置
FR3036848B1 (fr) * 2015-05-28 2017-05-19 E2V Semiconductors Capteur d'image a transfert de charges a double implantation de grille
CN106531802A (zh) * 2016-04-08 2017-03-22 长沙理工大学 低比导的新型高压sj功率器件
CN107359191B (zh) * 2017-07-28 2019-09-27 电子科技大学 一种超结ldmos器件
TWI634658B (zh) * 2017-12-29 2018-09-01 新唐科技股份有限公司 半導體裝置
EP3783661A4 (en) * 2018-04-19 2021-04-14 Nissan Motor Co., Ltd. SEMICONDUCTOR DEVICE AND ITS MANUFACTURING PROCESS
WO2021161835A1 (ja) * 2020-02-14 2021-08-19 ローム株式会社 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5798554A (en) * 1995-02-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno MOS-technology power device integrated structure and manufacturing process thereof
JPH09266311A (ja) 1996-01-22 1997-10-07 Fuji Electric Co Ltd 半導体装置及びその製造方法
US6097063A (en) * 1996-01-22 2000-08-01 Fuji Electric Co., Ltd. Semiconductor device having a plurality of parallel drift regions
US6081009A (en) * 1997-11-10 2000-06-27 Intersil Corporation High voltage mosfet structure

Also Published As

Publication number Publication date
JP2000114520A (ja) 2000-04-21
US6297534B1 (en) 2001-10-02

Similar Documents

Publication Publication Date Title
JP3382163B2 (ja) 電力用半導体装置
US20230361111A1 (en) Semiconductor device
US6452231B1 (en) Semiconductor device
US7663186B2 (en) Semiconductor device
EP0801425B1 (en) Insulated gate semiconductor device and method of manufacturing the same
JP7471267B2 (ja) 半導体装置
JP4198469B2 (ja) パワーデバイスとその製造方法
US8106453B2 (en) Semiconductor device having super junction structure
US8476133B2 (en) Method of manufacture and structure for a trench transistor having a heavy body region
JP5867606B2 (ja) 半導体装置および半導体装置の製造方法
US8035158B2 (en) Semiconductor device
EP1420457A1 (en) Insulated gate power semiconductor device with Schottky diode and manufacturing method thereof
US20020055232A1 (en) Method of operation of punch-through field effect transistor
WO2007069571A1 (ja) トレンチ構造半導体装置
KR100731141B1 (ko) 반도체소자 및 그의 제조방법
JP2005505921A (ja) フローティングアイランド電圧維持層を有する半導体パワーデバイス
JP2008066708A (ja) 半導体装置
JP2000040822A (ja) 超接合半導体素子およびその製造方法
JP2003069017A (ja) トランジスタ、ダイオード
KR20040063085A (ko) 대칭적인 트렌치 mosfet 디바이스 및 그 제조 방법
JPH09252115A (ja) Mos技術パワーデバイス
JP2004055976A (ja) トレンチ構造を有する半導体装置
JP3409244B2 (ja) 半導体装置
WO2007000838A1 (ja) ライフタイム制御領域を有する半導体装置
CN110176497B (zh) 碳化硅半导体器件和用于制造碳化硅半导体器件的方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071220

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081220

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091220

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091220

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101220

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111220

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121220

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121220

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131220

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees