JP3382163B2 - 電力用半導体装置 - Google Patents

電力用半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、横型パワーＭＯＳ
ＦＥＴを備えた電力用半導体装置に関する。
【０００２】
【従来の技術】電力用半導体装置で使用される高耐圧素
子の１つとして、横型パワーＭＯＳＦＥＴが知られてい
る。図１０に従来の横型パワーＭＯＳＦＥＴの断面斜視
図、図１１に同横型パワーＭＯＳＦＥＴの平面図、図１
２に図１１のＡ−Ａ’断面図、図１３に図１１のＢ−
Ｂ’断面図、図１４に図１１のＣ−Ｃ’断面図をそれぞ
れ示す。
【０００３】この横型パワーＭＯＳＦＥＴの特徴は、ド
リフト層がストライプ状のｎ- 型ドリフト層８１とｐ-
型ドリフト層８２とで構成され、これらがチャネル幅方
向に沿って交互に形成されていることである。このよう
に交互に形成されたｎ- 型ドリフト層８１とｐ- 型ドリ
フト層８２はマルチリサーフ層と呼ばれている。
【０００４】なお、図中、８３は支持基板、８４は埋込
み酸化膜、８５はｎ- 型活性層、８６はｐ型ボディ層、
８７はｎ+ 型ソース拡散層、８８はｐ+ 型コンタクト
層、８９はゲート酸化膜、９０はゲート電極、９１はｎ
+ 型ドレイン拡散層、９２はドレイン電極、９３はソー
ス電極をそれぞれ示している。
【０００５】このような構成において、ドレイン電極９
２に正電圧、ソース電極９３に負電圧を印加して素子を
オン状態すると、図１１に示すように、ｎ- 型ドリフト
層８１とｐ- 型ドリフト層８２とのｐｎ接合界面から空
乏層９４が生じる。
【０００６】ドリフト層８１，８２のストライプ幅は狭
いので、ｐ- 型ドリフト層８２の無いものに比べて、す
なわちゲート電極９０からｎ+ 型ドレイン層９１に向か
っての空乏化によってドリフト層８１，８２を完全空乏
化するものに比べて、完全空乏化が容易に起こる。この
ため、ドリフト層８１，８２の不純物のドーズ量を高く
できるようになり、オン抵抗の低減化を図れる。
【０００７】一方、図１２に示すように、埋込み酸化膜
８４とｎ- 型ドリフト層８１との界面からも空乏層９５
が生じる。この空乏層９５がｎ- 型ドリフト層８１の全
体に広がると、その時点で空乏層９４の広がりが停止す
る。
【０００８】このときまでにｐ- 型ドリフト層８２が完
全空乏化していないと、ｐ- 型ドリフト層８２の一部に
空乏化しない領域が残る。特に、図１２に示すように、
埋込み酸化膜８４から空乏化したｎ- 型ドリフト層８１
と接した下部部分９６に空乏化しない領域が残りやす
い。このような空乏化されない領域が残ると、期待通り
の高耐圧が得られないという問題が起こる。
【０００９】なお、このような問題はｎ- 型ドリフト層
８１およびｐ- 型ドリフト層８２の不純物濃度分布を最
適化するという方法によって回避可能であるが、最適化
の範囲が狭かったり、他の問題を引き起こす可能性があ
るため、この方法は採用できるものではなかった。
【００１０】
【発明が解決しようとする課題】上述の如く、従来のｎ
- 型ドリフト層およびｐ- 型ドリフト層（マルチリサー
フ層）を備えた横型パワーＭＯＳＦＥＴは、オン抵抗を
低くできるという利点を持っていたが、ｐ- 型ドリフト
層の一部に空乏化しない領域が残ることによって、期待
通りの高耐圧が得られなくなるという問題があった。
【００１１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、低オン抵抗と高耐圧を
同時に満足できる、ｎ- 型ドリフト層およびｐ- 型ドリ
フト層を有する横型パワーＭＯＳＦＥＴを備えた電力用
半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】
［構成］ 上記目的を達成するために、本発明（請求項１）に係る
電力用半導体装置は、絶縁領域上に設けられた高抵抗の
第１導電型活性層と、この第１導電型活性層の表面に選
択的に形成された第２導電型ボディ層と、この第２導電
型ボディ層の表面に選択的に形成された第１導電型ソー
ス層と、前記第１導電型活性層の表面に前記第２導電型
ボディ層とは離れて選択的に形成された第１導電型ドレ
イン層と、前記第１導電型ソース層と前記第１導電型活
性層とで挟まれた領域の前記第２導電型ボディ層上にゲ
ート絶縁膜を介して形成されたゲート電極と、前記第２
導電型ボディ層と前記第１導電型ドレイン層とで挟まれ
た領域の前記第１導電型活性層の表面に、前記第２導電
型ボディ層よりも深く、前記第２導電型ボディ層から前
記第１導電型ドレイン層に向かってストライプ状に形成
され、かつ互いに所定距離だけ離れて形成された複数の
高抵抗の第２導電型ドリフト層とを具備し、これらの第
２導電型ドリフト層で挟まれた領域をストライプ状の第
１導電型ドリフト層とし、かつ前記第１導電型活性層の
前記第２導電型ドリフト層下の第１導電型不純物のドー
ズ量が１．０×１０ 12 ｃｍ -2 以上２．０×１０ 12 ｃｍ -2
以下であることを特徴とする。
【００１３】また、本発明に係る他の電力用半導体装置
は、第２導電型半導体基板上に形成された高抵抗の第１
導電型活性層と、この第１導電型活性層の表面に選択的
に形成された第２導電型ボディ層と、この第２導電型ボ
ディ層の表面に選択的に形成された第１導電型ソース層
と、前記第１導電型活性層の表面に前記第２導電型ボデ
ィ層とは離れて選択的に形成された第１導電型ドレイン
層と、前記第１導電型ソース層と前記第１導電型活性層
とで挟まれた領域の前記第２導電型ボディ層上にゲート
絶縁膜を介して形成されたゲート電極と、前記第２導電
型ボディ層と前記第１導電型ドレイン層とで挟まれた領
域の前記第１導電型活性層の表面に、前記第２導電型ボ
ディ層よりも深く、前記第２導電型ボディ層から前記第
１導電型ドレイン層に向かってストライプ状に形成さ
れ、かつ互いに所定距離だけ離れて形成された複数の高
抵抗の第２導電型ドリフト層とを具備し、これらの第２
導電型ドリフト層で挟まれた領域をストライプ状の第１
導電型ドリフト層とし、かつ前記第１導電型活性層の前
記第２導電型ドリフト層下の第１導電型不純物のドーズ
量が１．０×１０ 12 ｃｍ -2 以上２．０×１０ 12 ｃｍ -2 以
下であることを特徴とする。
【００１４】本発明の好ましい形態は以下の通りであ
る。 （１）上記所定距離は、０．５μｍ以上５μｍ以下であ
る。 （２）第１導電型ドリフト層と第２導電型ドリフト層の
繰り返しのピッチ方向のドーズ量は、１．０×１０ 12 ｃ
ｍ -2 以上５．０×１０ 12 ｃｍ -2 以下である。
【００１５】なお、本発明において、第１導電型ドリフ
ト層は第１導電型活性層自身であっても良いし、あるい
は別途形成したものであっても良い。また、第２導電型
ドリフト層は、例えば第１導電型ドリフト層の表面にス
トライプ状の溝を形成し、この溝内に第２導電型半導体
層をエピタキシャル成長させることによって形成する。
【００１６】［作用］本発明によれば、第２導電型ドリ
フト層が絶縁膜に達していないため、第１導電型ドリフ
ト層の絶縁膜からの空乏化がある程度進まないと、第２
導電型ドリフト層とｐｎ接合を構成する部分の第１導電
型ドリフト層には空乏層は形成されない。
【００１７】このため、第２導電型ドリフト層とｐｎ接
合を構成する部分の第１導電型ドリフト層に空乏層が達
する前に、第２導電型ドリフト層と第１導電型ドリフト
層とのｐｎ接合界面からの空乏化によって、第２導電型
ドリフト層および第１導電型ドリフト層が完全空乏化す
るように、第２導電型ドリフト層と絶縁膜との間の距離
を選べば、第２導電型ドリフト層の一部に空乏化しない
領域が残らずに済むので、高耐圧を実現できる。
【００１８】そして、このように第１導電型ドリフト層
および第２導電型ドリフト層の完全空乏化を実現できる
ことで、第１導電型ドリフト層の不純物のドーズ量を高
くできるので、オン抵抗の低減化を図れるようになる。
【００１９】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。図
１は本発明の一実施形態に係るマルチリサーフ層を有す
る横型パワーＭＯＳＦＥＴの断面斜視図、図２は同横型
パワーＭＯＳＦＥＴの平面図、図３は図２の矢視Ａ−
Ａ’断面図、図４は図２の矢視Ｂ−Ｂ’断面図、図５は
図２の矢視Ｃ−Ｃ’断面図である。
【００２０】図中、１は支持基板を示しており、この支
持基板１上には埋込み酸化膜２を介してｎ- 型活性層３
が設けられている。これらの支持基板１、埋込み酸化膜
２およびｎ- 型活性層３はＳＯＩ基板を構成しており、
例えば直接接着法を用いて形成すると良い。支持基板１
の導電型はｐ型でもｎ型でも良い。
【００２１】本実施形態では、このようなＳＯＩ基板に
横型パワーＭＯＳＦＥＴを作成している。図には、１個
の横型パワーＭＯＳＦＥＴしか示されていないが実際に
は多数形成され、さらに横型パワーＭＯＳＦＥＴ以外の
素子も形成されて電力用半導体装置が構成されている。
以下、本素子を製造工程に従って説明するが、製造方法
はこれに限定されるものではない。
【００２２】まず、ｎ- 型活性層３の表面に所定間隔で
もって所定幅のストライプ状の複数のトレンチを形成
し、次にエピタキシャル成長法を用いて、これらのトレ
ンチの内部にｐ- 型ドリフト層４をそれぞれ形成する。
【００２３】この結果、ストライプ状のｐ- 型ドリフト
層４とストライプ状のｎ- 型ドリフト層５（＝ｎ- 型活
性層３の表面部分）とが交互に配列されてなるドリフト
層（マルチリサーフ層）が得られる。ただし、ｐ- 型ド
リフト層４は、従来構造とは異なり、埋込み酸化膜２に
は達していない。また、上記所定間隔および所定幅は後
述する。
【００２４】次にｎ- 型活性層３の表面に、マルチリサ
ーフ層の長手方向に対して平行方向に、ｐ- 型ドリフト
層４よりも浅いｐ型ボディ層６を選択的に形成した後、
マルチリサーフ層の長手方向に対して垂直方向にゲート
酸化膜７およびゲート電極８を形成する。
【００２５】次にマルチリサーフ層上にレジスト（不図
示）を形成し、このレジストとゲート電極８をマスクに
用いて、ｎ+ 型ソース拡散層９およびｎ+ 型ドレイン拡
散層１０を形成する。ｎ+ 型ソース拡散層９は自己整合
的に形成される。この後、上記レジストを剥離する。
【００２６】最後に、ｐ+ 型コンタクト層１１、ソース
電極１２およびドレイン電極１３を形成することによっ
て、ｐ型ボディ層６からｎ型ドレイン層１０に向かって
ストライプ状に形成されたｐ型ドリフト層４とｎ型ドリ
フト層５とからなるマルチリサーフ層を有する横型パワ
ーＭＯＳＦＥＴが完成する。
【００２７】本素子でも、従来構造と同様に、図１に示
すように、埋込み酸化膜２とｎ- 型ドリフト層５との界
面から空乏層１４が生じる。ここで、本素子の場合、従
来構造とは異なり、ｐ- 型ドリフト層４は埋込み酸化膜
２に達していない。
【００２８】このため、ｐ- 型ドリフト層４とｐｎ接合
を構成する部分のｎ型ドリフト層５に空乏層１４が達す
る前に、ｐ- 型ドリフト層４とｎ- 型ドリフト層５との
ｐｎ接合界面からの空乏化によって、ｐ- 型ドリフト層
４およびｎ- 型ドリフト層５が完全空乏化するように、
ｐ- 型ドリフト層４と埋込み酸化膜２との間の距離を選
べば、ｐ- 型ドリフト層４の一部に空乏化しない領域が
残らずに済むので、高耐圧を実現できる。
【００２９】そして、このようにｐ- 型ドリフト層４お
よびｎ- 型ドリフト層５の完全空乏化を実現できること
で、第１導電型ドリフト層の不純物のドーズ量を高くで
きるので、オン抵抗の低減化を図れるようになる。
【００３０】ここで、ｎ- 型活性層３のｐ- 型層４下の
ｎ型不純物のドーズ量は、１．０×１０12ｃｍ-2以上
２．０×１０12ｃｍ-2以下の範囲にあることが望まし
い。この範囲よりも低いドーズ量では、空乏層１４がｐ
- 型ドリフト層４にすぐに達してしまうため、ドレイン
電圧がさらに高くなるとｎ- 型ドリフト層５にも空乏層
が伸びるので、従来構造と同じくｐ- 型層４が空乏化せ
ずに残り、耐圧が低下してしまう。逆に上記範囲よりも
高いドーズ量では、ｎ- 型ドリフト層５が完全空乏化す
る前に、素子がブレークダウンしてしまうので、高耐圧
は得られなくなる。なお、ｎ- 型ドリフト層５の部分の
ｎ型不純物のドーズ量の好ましい値は、上記したｎ- 型
活性層３のｐ- 型層４下のｎ型不純物のドーズ量の好ま
しい値と同じではない。
【００３１】また、ｐ- 型ドリフト層４とｎ- 型ドリフ
ト層５の繰り返しピッチ（所定間隔および所定幅）は
０．５μｍ以上５μｍ以下であることが望ましい。この
範囲よりも小さいピッチでは、ｐ- 型ドリフト層４とｎ
- 型ドリフト層５とのｐｎ接合のビルトインポテンシャ
ルにより、電流経路であるｎ- 型ドリフト層５が空乏化
してしまい低いオン抵抗が得られず、その結果としてオ
ン電圧が上昇してしまう。逆に上記範囲よりも大きいピ
ッチでは、ｎ- 型ドリフト層５のｎ型不純物のドーズ量
を大きくできないので、低いオン抵抗（低いオン電圧）
が得られない。
【００３２】なお、ｐ- 型ドリフト層４の間隔すなわち
ｎ- 型ドリフト層５の幅と、ｐ- 型ドリフト層４の幅と
は通常同じであるが、電子が流れる領域はｎ- 型ドリフ
ト層５なので、ｐ- 型ドリフト層４の幅はｎ- 型ドリフ
ト層５の幅よりも狭くても良い。さらに、ｐ- 型ドリフ
ト層４の不純物のドーズ量を下記の好ましいドーズ量に
設定すれば、ｐ- 型ドリフト層４の幅は０．５μｍより
も狭くても良い。
【００３３】ｐ- 型ドリフト層４とｎ- 型ドリフト層５
の繰り返し方向の不純物のドーズ量は、１．０×１０12
ｃｍ-2以上５．０×１０12ｃｍ-2以下の範囲にあること
が好ましい。この範囲よりも低いドーズ量では、オン抵
抗を十分に低くできない。逆に上記範囲よりも高いドー
ズ量では、ｐ- 型ドリフト層４およびｎ- 型ドリフト層
５が完全空乏化する前に、素子がブレークダウンしてし
まうので、高耐圧は得られなくなる。
【００３４】本素子と従来構造の素子の耐圧を比較した
ところ、ドリフト長が１０μｍの場合で、従来構造の素
子の耐圧が７３Ｖであったのに対し、本素子の耐圧は１
０４Ｖという高い耐圧であった。
【００３５】図６〜図９に、本素子の変形例を示す。図
６、図７、図８、図９はそれぞれ図１、図３、図４、図
５に相当する図である。平面図は図２と同じであるので
図示していない。この変形例は、ＳＯＩ基板の代わり
に、ｐ- 型基板１１を用いた例である。ｐ- 型基板１１
の表面にｎ- 型活性層３を形成し、このｎ- 型活性層３
に本素子と同じ素子構造を形成することによって、同様
な効果が得られる。
【００３６】また、本実施形態では、ｎ+ 型ドレイン拡
散層１０からｐ+ 型コンタクト層１１までの領域にｐ-
型ドリフト層４を形成する場合について説明したが、原
理的にはｎ+ 型ドレイン拡散層１０からｐ型ボディ層６
までの領域にあれば十分である。
【００３７】また、本実施形態では、ｎ- 型ドリフト層
４がｎ- 型活性層３自身である場合について説明した
が、イオン注入等によって別途形成したものであっても
良い。なお、本実施形態では、埋込み酸化膜２（絶縁領
域）の下に支持基板１が存在する基板の場合について説
明したが、本発明はＳＯＳ基板のように絶縁基板（絶縁
領域）の下になにも存在しない基板の場合にも適用でき
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施できる。
【００３８】
【発明の効果】以上詳説したように本発明によれば、第
２導電型ドリフト層および第１導電型ドリフト層を完全
空乏化できるので、低オン抵抗と高耐圧を同時に満足で
きる、マルチリサーフ層を有する横型パワーＭＯＳＦＥ
Ｔを備えた電力用半導体装置を実現できるようになる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るマルチリサーフ層を
有する横型パワーＭＯＳＦＥＴの断面斜視図
【図２】同横型パワーＭＯＳＦＥＴの平面図
【図３】図２の矢視Ａ−Ａ’断面図
【図４】図２の矢視Ｂ−Ｂ’断面図
【図５】図２の矢視Ｃ−Ｃ’断面図
【図６】図１の素子の変形例を示す断面斜視図
【図７】同変形例の図３に相当する断面図
【図８】同変形例の図４に相当する断面図
【図９】同変形例の図５に相当する断面図
【図１０】従来のマルチリサーフ層を有する横型パワー
ＭＯＳＦＥＴの断面斜視図
【図１１】同横型パワーＭＯＳＦＥＴの平面図
【図１２】図１１の矢視Ａ−Ａ’断面図
【図１３】図１１の矢視Ｂ−Ｂ’断面図
【図１４】図１１の矢視Ｃ−Ｃ’断面図
【符号の説明】
１…支持基板 ２…埋込み酸化膜 ３…ｎ- 型活性層（第１導電型活性層） ４…ｐ- 型ドリフト層（第２導電型ドリフト層） ５…ｎ- 型ドリフト層（第１導電型ドリフト層） ６…ｐ型ボディ層（第２導電型ボディ層） ７…ゲート酸化膜 ８…ゲート電極 ９…ｎ+ 型ソース拡散層 １０…ｎ+ 型ドレイン拡散層 １１…ｐ+ 型コンタクト層 １２…ソース電極 １３…ドレイン電極 １４…空乏層 １５…ｐ- 型基板（第２導電型半導体基板）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−130996（ＪＰ，Ａ) 特開 平９−266311（ＪＰ，Ａ) 特開 平７−7154（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】絶縁領域上に設けられた高抵抗の第１導電
    型活性層と、 この第１導電型活性層の表面に選択的に形成された第２
    導電型ボディ層と、 この第２導電型ボディ層の表面に選択的に形成された第
    １導電型ソース層と、 前記第１導電型活性層の表面に前記第２導電型ボディ層
    とは離れて選択的に形成された第１導電型ドレイン層
    と、 前記第１導電型ソース層と前記第１導電型活性層とで挟
    まれた領域の前記第２導電型ボディ層上にゲート絶縁膜
    を介して形成されたゲート電極と、 前記第２導電型ボディ層と前記第１導電型ドレイン層と
    で挟まれた領域の前記第１導電型活性層の表面に、前記
    第２導電型ボディ層よりも深く、前記第２導電型ボディ
    層から前記第１導電型ドレイン層に向かってストライプ
    状に形成され、かつ互いに所定距離だけ離れて形成され
    た複数の高抵抗の第２導電型ドリフト層とを具備し、こ
    れらの第２導電型ドリフト層で挟まれた領域をストライ
    プ状の第１導電型ドリフト層とし、かつ前記第１導電型
    活性層の前記第２導電型ドリフト層下の第１導電型不純
    物のドーズ量が１．０×１０ 12 ｃｍ -2 以上２．０×１０
    12 ｃｍ -2 以下であることを特徴とする電力用半導体装
    置。
  2. 【請求項２】第２導電型半導体基板上に形成された高抵
    抗の第１導電型活性層と、 この第１導電型活性層の表面に選択的に形成された第２
    導電型ボディ層と、 この第２導電型ボディ層の表面に選択的に形成された第
    １導電型ソース層と、 前記第１導電型活性層の表面に前記第２導電型ボディ層
    とは離れて選択的に形成された第１導電型ドレイン層
    と、 前記第１導電型ソース層と前記第１導電型活性層とで挟
    まれた領域の前記第２導電型ボディ層上にゲート絶縁膜
    を介して形成されたゲート電極と、 前記第２導電型ボディ層と前記第１導電型ドレイン層と
    で挟まれた領域の前記第１導電型活性層の表面に、前記
    第２導電型ボディ層よりも深く、前記第２導電型ボディ
    層から前記第１導電型ドレイン層に向かってストライプ
    状に形成され、かつ互いに所定距離だけ離れて形成され
    た複数の高抵抗の第２導電型ドリフト層とを具備し、こ
    れらの第２導電型ドリフト層で挟まれた領域をストライ
    プ状の第１導電型ドリフト層とし、かつ前記第１導電型
    活性層の前記第２導電型ドリフト層下の第１導電型不純
    物のドーズ量が１．０×１０ 12 ｃｍ -2 以上２．０×１０
    12 ｃｍ -2 以下であることを特徴とする電力用半導体装
    置。
  3. 【請求項３】前記所定距離が０．５μｍ以上５μｍ以下
    であることを特徴とする請求項１または請求項２に記載
    の電力用半導体装置。
  4. 【請求項４】前記第１導電型ドリフト層と前記第２導電
    型ドリフト層の繰り返しのピッチ方向のドーズ量が１．
    ０×１０12ｃｍ-2以上５．０×１０12ｃｍ-2以下である
    ことを特徴とする請求項１または請求項２に記載の電力
    用半導体装置。
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