WO2007069571A1 - トレンチ構造半導体装置 - Google Patents

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semiconductor
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semiconductor substrate
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Katsuyuki Torii
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Sanken Electric Co., Ltd.
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    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Definitions

  • the present invention relates to a trench structure semiconductor device such as an IGBT (insulated gate bipolar transistor) or an insulated gate field effect transistor having improved breakdown resistance.
  • IGBT insulated gate bipolar transistor
  • IGBT insulated gate bipolar transistor
  • a typical trench structure IGBT has a plurality of trenches 2 in a semiconductor substrate ⁇ as shown in FIG.
  • the semiconductor substrate ⁇ includes an N-type emitter region 3, a P-type base region 4, an N-type base region 5, an N + -type buffer region 6, a P + -type collector region 7, a well-known P-type RESURF region 8, and an N + -type.
  • Channel stopper region 9 In the trench 2, a gate insulating film 10 and a gate conductor 11 having a gate electrode function are arranged.
  • the emitter electrode 12 is formed in the recesses 33 and 34 on one main surface 21 of the semiconductor substrate ⁇ and on the insulating film 36, and is connected to the N-type emitter region 3 and the P-type base region 4.
  • the electrode 13 is connected to the P + type collector region 7 on the other main surface 22 of the semiconductor substrate ⁇ .
  • the potential of the collector electrode 13 is set higher than the potential of the emitter electrode 12, and the potential of the gate conductor 11 is set higher than the potential of the emitter electrode 12.
  • a channel is formed in the P + type base region 4 adjacent to the trench 2, and a current flows from the collector electrode 13 toward the emitter electrode 12.
  • the potential of the gate conductor 11 is set to a value lower than the threshold value. As a result, the channel of the P-type base region 4 disappears.
  • the voltage between the collector electrode 13 and the emitter electrode 12 at the time of off becomes higher than the voltage at the time of on, and a relatively high reverse node between the P-type base region 4 and the N-type base region 5 is obtained.
  • a negative voltage is applied, and the depletion layer 14 'spreads as shown by the dotted line.
  • a depletion layer 14 ′ is formed along the side surface and the bottom surface. Spreads well and the electric field concentration is relaxed well.
  • the outside of the outer trench 2b there is no trench outside, so the spread of the depletion layer 14 'is limited, and the electric field strength in the vicinity of the outer trench 2b becomes larger than the other parts, Breakdown is likely to occur near the outer trench 2b. If breakdown occurs, a large current will flow intensively in the vicinity of the outer trench 2b, and there is a risk that the IGBT will break down.
  • the P-type base region 4 In order to weaken the electric field strength in the vicinity of the outer trench 2b, it is conceivable to form a deep portion of the P-type base region 4 outside the outer trench 2b. Since the depth and part of the P-type base region 4 have the effect of expanding the depletion layer 14 ', the electric field concentration in the vicinity of the outer trench 2b is alleviated. However, the deep portion of the P-type base region 4 must be formed by diffusion of P-type impurities. When this P-type impurity is deeply diffused, the P-type impurities are laterally displaced only in the depth direction (vertical direction). It diffuses also in the direction (horizontal direction), the surface area of this deep diffusion portion increases, and the planar size of the semiconductor substrate ⁇ increases.
  • Patent Document 1 Japanese Patent Laid-Open No. 2005-57028
  • a problem to be solved by the present invention is that a trench structure semiconductor device that is difficult to break down is required, and an object of the present invention is to provide a trench structure semiconductor device that can meet this requirement. It is to be.
  • the present invention for solving the above-mentioned problems is directed to one and the other main surfaces facing each other, and from one main surface to the other main surface in an inner portion of the one main surface.
  • a first semiconductor region (e.g., an emitter region) having a surface exposed on the one main surface of the semiconductor substrate and having a first conductivity type;
  • a second semiconductor region e.g., a P-type base region having a surface exposed to and having a second conductivity type
  • a third semiconductor region having a conductivity type of 1 (eg, a first N-type base region);
  • Insulating films provided on the wall surfaces of the inner and outer trenches;
  • a trench conductor disposed in the inner and outer trenches and opposed to the wall surfaces of the inner and outer trenches via the insulating film;
  • a first main electrode for example, an emitter electrode
  • a second main electrode electrically connected to the fourth semiconductor region directly or through another semiconductor region
  • a main electrode eg a collector electrode
  • the present invention relates to a trench structure semiconductor device.
  • the trench structure semiconductor device further includes a fifth semiconductor region disposed between the fourth semiconductor region and the other main surface of the semiconductor substrate and having a second conductivity type. It is desirable that the second main electrode is electrically connected to the fifth semiconductor region! /.
  • the trench structure semiconductor device further includes an impurity which is disposed between the fourth semiconductor region and the fifth semiconductor region, has the first conductivity type, and is higher than the fourth semiconductor region. It is desirable to have a sixth semiconductor region having a concentration.
  • the second main electrode can be a metal electrode in a Schottky contact with the fourth semiconductor region.
  • the total length of the outer peripheral edges of the inner trench is set longer than the total length of the outermost edges of the outer trench.
  • the total area of the inner trenches is set larger than the total area of the outer trenches.
  • the third semiconductor region of the first conductivity type according to the present invention (for example, the first N-type base region) is more than the fourth semiconductor region of the first conductivity type (for example, the second N-type base region). It has a high impurity concentration. Therefore, the spread of the depletion layer based on the PN junction between the second semiconductor region of the second conductivity type and the third semiconductor region of the first conductivity type during the on-operation is the third semiconductor region according to the present invention. This is worse than the spread of the depletion layer based on the PN junction between the second semiconductor region and the fourth semiconductor region of the conventional device that does not provide the semiconductor device. As a result, the portion of the semiconductor substrate including the inner trench becomes easier to break down than the conventional device.
  • FIG. 1 is a cross-sectional view showing a part of a conventional IGBT.
  • FIG. 2 is a cross-sectional view showing a part of the IGBT according to the first embodiment according to the present invention in a portion corresponding to the line AA in FIG.
  • FIG. 3 is a plan view showing the semiconductor substrate of FIG.
  • FIG. 4 is a sectional view showing a part of the IGBT of Example 2 of the present invention in the same manner as FIG.
  • FIG. 5 is a cross-sectional view showing a part of the FET of Example 3 of the present invention in the same manner as FIG.
  • FIG. 6 is a plan view schematically showing an IGBT semiconductor substrate according to Example 4 of the present invention.
  • FIG. 7 is a plan view schematically showing a semiconductor substrate of an IGBT according to Embodiment 5 of the present invention. Explanation of symbols
  • FIG. 2 shows a part of an IGBT as a trench structure semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 2 shows a part of an IGBT as a trench structure semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 3 schematically or theoretically shows the surface of the semiconductor substrate 1 constituting the IGBT of FIG. Note that FIG. 2 shows a portion corresponding to the line AA in FIG.
  • a semiconductor substrate 1 made of silicon has a concave shape extending from one main surface 21 toward the other main surface 22 and having one main surface 21 and the other main surface 22 facing each other. It has a groove or trench 2. As shown in FIG. 3, one main surface 21 of the semiconductor substrate 1 has first and second sides 23 and 24 facing each other, and third and fourth sides extending perpendicularly to these and facing each other. The sides 25 and 26 are formed in a square shape.
  • the trench 2 of Example 1 has a lattice-like planar pattern, and a plurality of (2) arranged in a stripe pattern on the inner side of one main surface 21 of the semiconductor substrate 1 ( In this example, five) inner trenches 2a, first and second additional inner trenches 2a, 2a, and semiconductor substrate 1
  • the inner trench 2a constituting the trench 2 the first and second additional inner trenches 2a and 2a, and the first to fourth outer trenches 2b to 2e are continuous.
  • the inner trench 2a can be referred to as an inner trench portion, and the outer trenches 2b to 2e can be referred to as outer trench portions. Further, the inner trench 2a and the first to fourth outer trenches 2b to 2e can be geometrically separated.
  • the plurality of inner trenches 2a have a length L in plan view, and have a length L from the third side 21 of one main surface 21 of the semiconductor substrate 1 to the fourth side.
  • the semiconductor substrate 1 extends in the longitudinal direction and is arranged in parallel with the first and second sides 23 and 24 of the one main surface 21 of the semiconductor substrate 1 and has a predetermined interval (preferably a constant interval) from each other. have.
  • the first outer trench 2b is disposed between the inner trench 2a and the first side 23 and extends parallel to the inner trench 2a.
  • the second outer trench 2c is disposed between the inner trench 2a and the second side 24.
  • the second outer trench 2 c has a concave portion 28 in order to obtain a gate pad electrode formation region 27 of the semiconductor substrate 1.
  • the concave portion 28 in the second outer trench 2c Due to the provision of the concave portion 28 in the second outer trench 2c, the first and second additional inner sides between the bottom of the concave portion 28 and the third and fourth outer trenches 2d and 2e Trenches 2a and 2a are formed.
  • the third and fourth outer wrench 2d, 2e are arranged parallel to the third and fourth sides 25, 26 between the third and fourth sides 25, 26 and the inner trench 2a, and And the second outer trenches 2b and 2c.
  • the distance between the first and second additional inner trenches 2a and 2a is determined to be the same.
  • the outer trenches 2b to 2e have the same depth.
  • Length of outermost edges of trenches 2b, 2c, 2d, 2e (edges of entrances of outermost outer trenches facing first to fourth sides 23 to 26 of one main surface 21 of semiconductor substrate 1) It is set longer than the total. Also, in plan view, the total area of the plurality of inner trenches 2a and the first and second additional inner trenches 2a, 2a is the sum of the areas of the outer trenches 2b, 2c, 2d, 2e.
  • the semiconductor substrate 1 can also be called an N-type emitter region 3 that can be called a first semiconductor region having a first conductivity type, and a second semiconductor region that has a second conductivity type P Type base region 4, an N type base region 5 that can also be called a drift region, a P + type collector region 7 that can also be called a fifth semiconductor region of the second conductivity type, and a sixth type of first conductivity type.
  • N + type buffer region 6, P ⁇ type RESURF region 8, and N + type channel stopper region 9 can also be called semiconductor regions.
  • the N-type base region 5 corresponds to the first N-type base region 31 having a relatively high impurity concentration corresponding to what is referred to as a third semiconductor region of the first conductivity type in the present invention and the present invention. It is composed of a combination with an N-type (relatively low impurity concentration) second N-type base region 32 corresponding to what is called a first-conductivity-type fourth semiconductor region.
  • each region will be described in detail.
  • the N + type emitter region 3 is formed so as to be exposed on one main surface 21 of the semiconductor substrate 1, and the inner trench 2a, the first and second additional inner trenches 2a, 2a, and the first to second 4's
  • This N + type emitter region 3 is formed by well-known N type impurity diffusion.
  • the P-type base region 4 is adjacent to the N + type emitter region 3, and has an inner trench 2, first and second additional inner trenches 2a, 2a, and first to third outer trenches 2b to Next to 2e
  • the P-type base region 4 is formed in an island shape as a whole so that the outer peripheral edge thereof is exposed on one main surface 21 of the semiconductor substrate 1.
  • the P-type base region has a surface exposed to one main surface 21 of the semiconductor substrate 1 outside the first to fourth outer trenches 2b to 2e.
  • a concave portion 33 is formed between the inner trenches 2a on one main surface 21 of the semiconductor substrate 1, and a concave portion 34 is formed on the outer peripheral side of the first to fourth outer trenches 2b to 2e. .
  • These recesses 33 and 34 expose the P-type base region 4. It is formed to let you.
  • the maximum depth of the P-type base region with respect to one main surface 21 of the semiconductor substrate 1 is shallower than the maximum depth of the trench 2. Therefore, the trench 2 penetrates the P-type base region 4.
  • the P-type base region 4 of this embodiment is divided into a plurality of portions.
  • an N-type channel current path
  • the P-type base region 4 can also be called a channel formation region.
  • the concentration of the P-type impurity in the P-type base region 4 is higher than the N-type impurity concentration in the first and second N-type base regions 31 and 32 of the N-type base region 5 (for example, l X 10 17 cm 3 ).
  • the first N-type base region 31 constituting a part of the N-type base region 5 is for suppressing the spread of the depletion layer according to the present invention, and can also be called an N-type auxiliary drift region.
  • the semiconductor substrate 1 is disposed at a position deeper than the P-type base region 4 with respect to one main surface 21 of the semiconductor substrate 1 and is adjacent to the P-type base region 4, and the inner trench 2a and the first and second trenches Adjacent to the inner trenches 2a and 2a.
  • Area 31 is defined only in the inner part (first part) of semiconductor substrate 1 including inner trench 2a and first and second additional inner wrench 2a, 2a as shown by the dotted line in FIG. Limited form
  • the maximum depth of the first N-type base region 31 with respect to one main surface 21 of the semiconductor substrate 1 is deeper than the trench 2. Accordingly, the inner trench 2 a and the tips of the first and second additional carlo inner trenches 2 a, 2 a are located in the first N-type base region 31.
  • the N-type impurity concentration of the first N-type base region 31 is higher than the N-type impurity concentration of the second N-type base region 32 described later and lower than the P-type impurity concentration of the P-type base region 4 (for example, 1 X 10 16 cnf 3 ).
  • the N-type base region of Patent Document 1 described above also has an N-type first region and an N-type second region, but the N-type first region corresponds to the outermost outer trench 2b. This is different from the first N-type base region 31 of the present embodiment in that it is formed so as to cover the tip of the object. Note that the N-type first base region 31 is formed by diffusing N-type impurities from one main surface 21 of the semiconductor substrate 1.
  • the N-type impurity concentration of the first N-type base region 31 is such that the depletion layer width W1 at the tip of the inner trench 2a shown in FIG. 2 is the same as or more than the depletion layer width W2 at the tip of the outer trench 2b. Is also determined to be smaller.
  • the N-type (relatively low impurity concentration) second N-type base region 32 constituting the N-type base region 5 is obtained by epitaxially growing N-type silicon on the N + type buffer region 6.
  • This second N-type base region 32 has a function of causing well-known conductivity modulation in the same manner as the conventional N-type base region ⁇ of FIG. N-type impurity concentration (for example, 1 X 10 15 cnf 3 ) lower than the first impurity concentration, and deeper than the first N-type base region 31 with respect to one main surface 21 of the semiconductor substrate 1 Has been.
  • N-type impurity concentration for example, 1 X 10 15 cnf 3
  • the P + type collector region 7 corresponding to what is called the fifth semiconductor region of the second conductivity type in the present invention is exposed on the other main surface 22 of the semiconductor substrate 1 and disposed on the lower surface thereof. It is electrically connected to the collector electrode 13.
  • the P + type collector region 7 has a function of supplying holes at the time of forward bias and causing known conductivity modulation in the first and second base regions 31 and 32.
  • This P + type collector region 7 also has a function as a substrate for epitaxially growing an N + type buffer region 6 (to be described later) and a region above this.
  • the N + type buffer region 6 arranged between the P + type collector region 7 and the second N type base region 32 is formed on the P + type collector region 7 by a known epitaxial growth method. And has a higher impurity concentration than the first and second N-type base regions 31 and 32 formed thereon.
  • the N + type buffer region 6 has a function of suppressing the amount of holes injected from the P + type collector region 7 into the second N type base region 32 and making latch-up and the like difficult to occur.
  • the N + type buffer region 6 may be formed by diffusing an N type impurity in the P type semiconductor substrate constituting the P + type collector region 7 instead of forming by epitaxial growth.
  • the N + type buffer region 6 can be considered as a part of the N type base region 5.
  • the N + type buffer area 6 can be omitted. In this case, the second N-type base region 32 is directly adjacent to the P + type collector region 7.
  • the P-type resurf region 8 has a uniform charge balance on one main surface 21 of the semiconductor substrate 1. It is arranged adjacent to the outer peripheral edge of the P-type base region 4 and has a lower impurity concentration than the P-type base region 4.
  • the N + type channel stopper region 9 is formed so as to be exposed on one main surface 21 of the semiconductor substrate 1 on the outer peripheral side of the RESURF region 8.
  • a gate insulating film 10 is formed on the wall surface of the trench 2.
  • the gate insulating film 10 extends over the N + type emitter region 3.
  • a gate conductor 11 made of polysilicon having conductivity is disposed. Since this gate conductor 11 faces the P-type base region 4 through the gate insulating film 10, it functions as a gate electrode for forming a channel in the P-type base region 4.
  • the conductors 11 are electrically connected to each other and are connected to a gate pad electrode 35 indicated by a broken line in FIG.
  • the emitter electrode 12 is formed in the recesses 33 and 34 of the one main surface 21 of the semiconductor substrate 1.
  • the emitter electrode 12 is connected to the N + type etching region 3 exposed on the side wall of the recess 33 and is exposed to the bottom of the recesses 33 and 34 and connected to the P type base region. .
  • an insulating film 36 covering the gate conductor 11 and the N + type emitter region 3 is provided. The electrode 12 extends.
  • the IGBT shown in FIG. 2 is formed substantially the same as the conventional IGBT of FIG. 1 except for the first N-type base region 31. Therefore, the basic operation of the IGBT of FIG. 2 is the same as that of the conventional IGBT of FIG. 1, and the potential of the collector electrode 13 as the second main electrode is set higher than the potential of the emitter electrode 12 as the first main electrode. And a gate voltage higher than the threshold value is applied between the gate conductor 11 and the emitter electrode 12, the IGBT is turned on, an N-type channel is formed in the P-type base region 4, and the collector electrode 13, A current flows through the channel of the P + type collector region 7, the buffer region 6, the N type base region 5, the P type base region 4, the emitter region 3, and the emitter electrode 12.
  • the depletion layer 14 extends mainly from the PN junction to the first and second N-type base regions 31 and 32 as shown by the dotted line in FIG.
  • the depletion layer here spreads out. This is worse than the spread of the depletion layer in the second N-type base region 32 adjacent to the outer trench 2b. That is, the width W1 of the depletion layer at the tip of the inner trench 2a is equal to or smaller than the width W2 of the depletion layer at the tip of the outer trench 2b.
  • the total area where the breakdown is likely to occur in the vicinity of the inner trench 2a in the semiconductor substrate 1 of the IGBT of this embodiment in FIG. 2 is the vicinity of the outer trench 2b in the semiconductor substrate ⁇ of the conventional IGBT in FIG. Breakdown is easy to occur! It is larger than the total area of the points.
  • the area of the area where breakdown is likely to occur is increased, the current based on the breakdown flows almost evenly, the current concentration is suppressed, the IGBT becomes difficult to break down, and the breakdown resistance of the IGBT is improved. .
  • the IGBT of Example 2 is provided with a semiconductor substrate la in which the N + type buffer region 6 and the P + type collector region 7 are omitted from the semiconductor substrate 1 of FIG. 2, and the Schottky noria is provided in the second N type base region 32.
  • a Schottky barrier electrode 13a in contact is provided, and the others are formed in the same manner as in FIG.
  • the potential of the Schottky noria electrode 13a is higher than the potential of the emitter electrode 12.
  • the Schottky barrier is in a forward bias state, and the first and second N-type bases from the Schottky noria electrode 13a. Holes are injected into the regions 31 and 32, and known conductivity modulation occurs as in the IGBT of FIG. 2, and the forward voltage between the Schottky noria electrode 13a functioning as the collector electrode and the emitter electrode 12 decreases.
  • the modified IGBT of FIG. 4 has the same effect as that of the first embodiment of FIG. 2 because it has the first and second N-type base regions 31 and 32 as in the IGBT of FIG.
  • FIG. 5 shows a trench structure insulated gate field effect transistor or FET according to the third embodiment.
  • the FET semiconductor substrate lb corresponds to the N + buffer region 6 and the P + collector region 7 of the IGBT semiconductor substrate 1 of FIG. N + type source region 3 in FIG. 5
  • P type base region 4 N type drain region 3 ⁇ , ⁇ —type drain region 32 ⁇ Up to ⁇ + type emitter region 3, ⁇ + type base region 4 in FIG. 4, first ⁇ type base
  • the region 31 is formed in the same manner as the second vertical base region 32.
  • the source electrode 12 in FIG. 5 corresponding to the emitter electrode 12 in FIG. 2 is connected to the + type source region 4 and the upside base region 4 in length.
  • the drain electrode 13 in FIG. 5 corresponding to the collector electrode 13 in FIG. 2 is connected to the ⁇ + type drain region 40.
  • FIG. 6 schematically shows an IGBT semiconductor substrate lc of Example 4.
  • the IGBT of Example 4 includes an inner trench 2a, outer trenches 2b to 2e, an emitter region 3, a P-type base region 4, a RESURF region 8, a channel stopper region 9, and a first one of the semiconductor substrate 1 shown in FIGS. And second N Except for changing the planar shape of the mold base regions 31, 32, it is formed substantially the same as in FIGS.
  • a large number (e.g., 28) of outer trenches 2b are also, in fact, the inner trench 2
  • 4a is a lattice pattern surrounding the inner trench 2a, the outer trench 2b, and the emitter region 3a.
  • the first N-type base region 3 lb indicated by the dotted line is the inner trench 2a in plan view.
  • the N-type second N-type base region 32b is annularly exposed to one main surface 10 between the P-type resurf region 8a and the N + -type channel stopper region 9a. Note that the inner trench 2a and the outer trench 2b of the semiconductor substrate lc in FIG.
  • the inner trench 2a and the outer trench 2b have the same depth and substantially the same pattern.
  • the first N-type base region 3 lb is formed to surround the inner trench 2a on the same principle as the first N-type base region 31 of FIG.
  • Example 4 in FIG. 6 can also suppress the current concentration at the time of breakdown as in Example 1 in FIGS. 2 and 3, and the same effect as Example 1 in FIGS. Can be obtained.
  • FIG. 7 shows an IGBT semiconductor substrate Id of the fifth embodiment.
  • the IGBT of Example 5 includes the inner trench 2a, the outer trench 2b, the emitter region 3, and the P-type base region of the IGBT of Example 1 shown in FIG.
  • the pattern of the region 4, the first and second N-type base regions 31, 32, the RESURF region 8, and the channel stopper region 9 are respectively deformed, and the inner trench 2a and outer train corresponding to these are deformed.
  • a RESURF region 8b and a channel stopper region 9b are provided, and the others are formed in the same manner as in FIGS.
  • the side trench 2b is formed so as to surround the inner trench 2a in an annular shape.
  • Emitter area 3b is formed so as to surround the inner trench 2a in an annular shape.
  • the P-type base region 4b is exposed on one main surface of the semiconductor substrate Id so as to surround the inner emitter region 3b, and is exposed so as to surround the outer trench 2b in an annular shape.
  • the first N + type base region 31c is disposed so as to surround the entire inner trench 3b when viewed in plan as shown by being partitioned by dotted lines.
  • a second N-type base region 32c is exposed between V and the annular resurf region 8b and the annular channel stopper region 9b on one main surface of the semiconductor substrate Id.
  • the cross section of the IGBT including the semiconductor substrate Id in Fig. 7 is essentially the same as in Fig. 2.
  • the length in the longitudinal direction of the inner trench 2a is La
  • the inner trench of the outer trench 2b is
  • the first N-type base region 31c is adjacent to the tip of the inner trench 2a as in FIGS.
  • Breakdown is likely to occur in (1).
  • the same effects as in the first embodiment can be obtained in the fifth embodiment.
  • the pattern of 2a and outer trench 2b can also be applied to the FET.
  • an N + type emitter region 3 can also be provided outside the outer trench 2b. Further, in FIG. 2 and FIG. 4, the N + type emitter region 3 adjacent to the inside of the outer trench 2b can be omitted.
  • an N + type source region ⁇ can also be provided outside the outer trench 2b. Further, in FIG. 5, the N + type source region 3 ′ adjacent to the inside of the outer trench 2b can be omitted.
  • the N + type emitter region 3a surrounding the outer trench 2b can be omitted.
  • a well-known guard ring region or field plate is formed outside the outer trenches 2b, 2b, 2b.
  • P + type collector region 7 in FIG. 2 and N + type drain region 40 in FIG. 5 are led out to the main surface 21 side of one side of the semiconductor substrate 1 lb, respectively, and collector electrode 13 and drain electrode 13 are connected to the semiconductor. It can be provided on one main surface 21 side of the substrate 1 lb.
  • the lower surface of the P-type base region 4 is flat, but in some cases, it may have a protruding portion as shown in the aforementioned Patent Document 1.

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Abstract

ＩＧＢＴの半導体基板（１）は、内側トレンチ（２ａ）と外側トレンチ（２ｂ）とを有する。各トレンチ（２ａ，２ｂ）に隣接してエミッタ領域（３）が設けられている。エミッタ領域（３）及び各トレンチ（２ａ，２ｂ）に隣接してＰ型ベース領域（４）を設けられている。内側トレンチ（２ａ）に隣接して第１のＮ型ベース領域（３１）が設けられている。第１のＮ型ベース領域（３１）よりも不純物濃度の低い第２のＮ型ベース領域（３２）が外側トレンチ（２ｂ）と第１のＮ型ベース領域（３１）とに隣接して設けられている。過電圧が印加された時に内側トレンチ（２ａ）の近傍にブレークダウンが生じ、電流の集中が緩和され、ＩＧＢＴの破壊が防止される。

Description

明 細 書
トレンチ構造半導体装置
技術分野
[0001] 本発明は耐破壊性が改善された例えば IGBT (絶縁ゲート型バイポーラトランジスタ） 、又は絶縁ゲート型電界効果トランジスタ等のトレンチ構造半導体装置に関する。 背景技術
[0002] 高耐圧化を図るためのトレンチ構造を有する IGBTは、例えば特開 2005— 57028号 公報 (特許文献 1)等に開示されている。典型的なトレンチ構造 IGBTは、図 1に示すよ うに半導体基板 Γの中に複数のトレンチ 2を有する。半導体基板 Γは、 N型ェミッタ 領域 3と P型ベース領域 4と N—型ベース領域 5と N+型バッファ領域 6と P+型コレクタ領域 7 と周知の P—型リサーフ（RESURF)領域 8と N+型チャネルストッパ領域 9とを有する。トレ ンチ 2の中にはゲート絶縁膜 10とゲート電極機能を有するゲート導電体 11とが配置さ れている。ェミッタ電極 12は、半導体基板 Γの一方の主面 21の凹部 33, 34の中及 び絶縁膜 36の上に形成され、 N型ェミッタ領域 3と P型ベース領域 4とに接続され、コ レクタ電極 13は半導体基板 Γの他方の主面 22において P+型コレクタ領域 7に接続 されている。
[0003] 図 1の IGBTをオン動作させる時には、コレクタ電極 13の電位をェミッタ電極 12の電 位よりも高くし、且つゲート導電体 11の電位をェミッタ電極 12の電位よりも高くする。 これによりトレンチ 2に隣接する P+型ベース領域 4にチャネルが形成され、コレクタ電 極 13からェミッタ電極 12に向かって電流が流れる。 IGBTをオフにする時には、ゲー ト導電体 11の電位をしきい値よりも低い値にする。これにより、 P型ベース領域 4のチ ャネルが消滅する。この結果、オフ時におけるコレクタ電極 13とェミッタ電極 12との 間の電圧はオン時の電圧よりも高くなり、 P型ベース領域 4と N—型ベース領域 5との間 に比較的高 ヽ逆ノ ィァス電圧が印加され、点線で示すように空乏層 14'が広がる。
[0004] ところで、空乏層 14'の広がりは、複数のトレンチ 2の中で半導体基板 Γの内側に 配置された内側トレンチ 2aの近傍と外側に配置された外側トレンチ 2bとの近傍とで相 違する。即ち、内側トレンチ 2aの近傍では、この側面及び底面に沿って空乏層 14' が良好に広がり、電界集中が良好に緩和される。これに対して外側トレンチ 2bの外側 では、これよりも外側にトレンチが無いので、空乏層 14'の広がりが制限され、この外 側トレンチ 2bの近傍の電界強度が他の部分よりも大きくなり、外側トレンチ 2bの近傍 でブレークダウンが発生し易くなる。もし、ブレークダウンが発生すると、それに伴なう 大電流が外側トレンチ 2bの近傍に集中的に流れ、 IGBTが破壊に至る虞がある。
[0005] 外側トレンチ 2bの近傍の電界強度を弱めるために、外側トレンチ 2bの外側に P型べ ース領域 4の深 、部分を形成することが考えられる。この P型ベース領域 4の深 、部 分は空乏層 14'を広げる作用を有するので、外側トレンチ 2bの近傍での電界集中が 緩和される。しかし、 P型ベース領域 4の深い部分は P型不純物の拡散によって形成 しなければならず、この P型不純物の深い拡散を行うと、 P型不純物は深さ方向（垂直 方向）のみでなぐ横方向（水平方向）にも拡散し、この深い拡散部分の表面積が大 きくなり、半導体基板 Γの平面サイズが大きくなる。
[0006] 以上、従来のトレンチ構造 IGBTについて述べた力 トレンチ構造を有する絶縁ゲー ト型電界効果トランジスタ等の別の半導体装置もトレンチ構造 IGBTと同様な問題を有 する。
特許文献 1：特開 2005 - 57028号公報
発明の開示
発明が解決しょうとする課題
[0007] 本発明が解決しょうとする課題は、破壊し難いトレンチ構造半導体装置が要求され ていることであり、本発明の目的は、この要求に応えることができるトレンチ構造半導 体装置を提供することである。
課題を解決するための手段
[0008] 上記課題を解決するための本発明は、互いに対向している一方及び他方の主面と 、前記一方の主面の内側部分において前記一方の主面から前記他方の主面に向か つて延びている内側トレンチと、前記一方の主面の前記内側部分よりも外側の部分 において前記一方の主面力も前記他方の主面に向力つて延びている外側トレンチと を有している半導体基板と、
前記半導体基板の中に形成され且つ前記内側トレンチに隣接配置され且つ前記 半導体基板の前記一方の主面に露出している表面を有し且つ第 1の導電型を有して いる第 1の半導体領域 (例えばェミッタ領域)と、
前記半導体基板の中に形成され且つ前記第 1の半導体領域に隣接し且つ前記第 1の半導体領域よりも深い位置で前記内側及び外側トレンチに隣接し且つ前記半導 体基板の前記一方の主面に露出する表面を有し且つ第 2の導電型を有している第 2 の半導体領域 (例えば P型ベース領域)と、
前記半導体基板の中に形成され且つ前記第 2の半導体領域と前記内側トレンチと の両方に隣接し且つ前記半導体基板の前記一方の主面を基準にして前記内側トレ ンチよりも深く形成され且つ第 1の導電型を有している第 3の半導体領域 (例えば第 1 の N型ベース領域）と、
前記半導体基板の中に形成され且つ前記 2及び第 3の半導体領域と前記外側トレ ンチとに隣接し且つ前記外側トレンチよりも外側において前記半導体基板の前記一 方の主面に露出する表面を有し且つ第 1の導電型を有し且つ前記第 3の半導体領域 よりも低!、不純物濃度を有して!/、る第 4の半導体領域 (例えば第 2の N型ベース領域 )と、
前記内側及び外側トレンチの壁面に設けられた絶縁膜と、
前記内側及び外側トレンチの中に配置され且つ前記絶縁膜を介して前記内側及 び外側トレンチの壁面に対向しているトレンチ導電体と、
前記第 1の半導体領域に電気的に接続された第 1の主電極 (例えばェミッタ電極)と 前記第 4の半導体領域に直接に又は別の半導体領域を介して電気的に接続され た第 2の主電極 (例えばコレクタ電極）と、
前記トレンチ導電体に電気的に接続されたゲート電極と
を備えていることを特徴とするトレンチ構造半導体装置に係わるものである。
なお、前記トレンチ構造半導体装置は、更に、前記第 4の半導体領域と前記半導体 基板の前記他方の主面との間に配置され且つ第 2導電型を有している第 5の半導体 領域を備え、且つ前記第 2の主電極は前記第 5の半導体領域に電気的に接続されて 、ることが望まし!/、。 また、前記トレンチ構造半導体装置は、更に、前記第 4の半導体領域と前記第 5の 半導体領域との間に配置され且つ第 1導電型を有し且つ前記第 4の半導体領域より も高 、不純物濃度を有して 、る第 6の半導体領域を備えて 、ることが望ま 、。 また、前記第 2の主電極を、前記第 4の半導体領域にショトツキー接触している金属 電極をすることができる。
また、平面的に見て、前記内側トレンチの外周縁の長さの合計が、前記外側トレンチ の最も外側の縁の長さの合計よりも長く設定されて 、ることが望ま 、。
また、平面的に見て、前記内側トレンチの面積の合計が、前記外側トレンチの面積 の合計よりも大きく設定されて 、ることが望ま 、。
発明の効果
[0010] 本発明に従う第 1導電型の第 3の半導体領域 (例えば第 1の N型ベース領域）は、 第 1導電型の第 4の半導体領域 (例えば第 2の N型ベース領域)よりも高い不純物濃 度を有している。従って、オン動作時における第 2導電型の第 2の半導体領域と第 1 導電型の第 3の半導体領域との間の PN接合に基づく空乏層の広がりが、本発明に 従う第 3の半導体領域を設けない従来装置の第 2の半導体領域と第 4の半導体領域 との間の PN接合に基づく空乏層の広がりよりも悪くなる。この結果、半導体基板の内 側トレンチを含む部分が従来装置よりもブレークダウンし易くなる。これにより、ブレー クダウンし易い箇所が従来よりも多くなる。このため、ブレークダウン電流が半導体基 板の比較的広い面積にほぼ均一に分散して流れ、ブレークダウン電流の集中を抑制 することができる。この結果、破壊し難いトレンチ構造半導体装置を提供することがで きる。
図面の簡単な説明
[0011] [図 1]従来の IGBTの一部を示す断面図である。
[図 2]本発明に従う実施例 1の IGBTの一部を図 2の A— A線に相当する部分で示す 断面図である。
[図 3]図 2の半導体基板を示す平面図である。
[図 4]本発明の実施例 2の IGBTの一部を図 2と同様に示す断面図である。
[図 5]本発明の実施例 3の FETの一部を図 2と同様に示す断面図である。 [図 6]本発明の実施例 4に従う IGBTの半導体基板を概略的に示す平面図である。
[図 7]本発明の実施例 5に従う IGBTの半導体基板を概略的に示す平面図である。 符号の説明
[0012] 1〜： Ld 半導体基板
2 トレンチ
2a, 2a , 2a 内
1 2 餅レンチ
2b, 2c, 2d, 2e、 2b , 2b
1 2 外餅レンチ
3 ェミッタ領域
4 P型ベース領域
5 N型ベース領域
31 第 1の N型ベース領域
32 第 2の N型ベース領域
発明を実施するための最良の形態
[0013] 次に、図 1〜図 7を参照して本発明の実施形態を説明する。
実施例 1
[0014] 図 2は本発明の実施例 1に従うトレンチ構造半導体装置としての IGBTの一部を示し ている。この図 2において図 1と実質的に同一の部分には同一の参照符号が付され ている。図 3は図 2の IGBTを構成する半導体基板 1の表面を概略的又は原理的に示 している。なお、図 2は図 3の A— A線に相当する部分を示している。
[0015] 例えばシリコン力 成る半導体基板 1は、互いに対向する一方の主面 21と他方の 主面 22とを有し、且つ一方の主面 21から他方の主面 22に向かって延びている凹状 溝即ちトレンチ 2を有する。半導体基板 1の一方の主面 21は図 3に示すように互いに 対向する第 1及び第 2の辺 23、 24と、これ等に対して直角に延び且つ互いに対向し ている第 3及び第 4の辺 25、 26とを有し、四角形に形成されている。
[0016] この実施例 1のトレンチ 2は、図 3に示すように格子状の平面パターンを有し、半導 体基板 1の一方の主面 21の内側部分にストライプ状に配置された複数 (この例では 5 本)の内側トレンチ 2aと、第 1及び第 2の追加内側トレンチ 2a 、 2a と、半導体基板 1
11 12
の一方の主面 21の内側トレンチ 2a及び第 1及び第 2の追加内側トレンチ 2a 、 2a を 含む内側部分（図 3にお 、て点線で示す第 1の N型ベース領域 31に相当する部分） の左右の外側部分に配置された第 1及び第 2の外側トレンチ 2b、 2cと、内側トレンチ 2 aと第 1及び第 2の追加内側トレンチ 2a 、 2a との上下に配置された第 3及び第 4の外
11 12
側トレンチ 2d、 2eとから成る。この実施例では、トレンチ 2を構成する内側トレンチ 2a、 第 1及び第 2の追加内側トレンチ 2a 、 2a 、第 1〜第 4の外側トレンチ 2b〜2eが連続
11 12
的に形成されているので、内側トレンチ 2aを内側トレンチ部分、外側トレンチ 2b〜2e を外側トレンチ部分と呼ぶことも可能である。また、内側トレンチ 2aと第 1〜第 4の外側 トレンチ 2b〜2eとを幾何学的に分離して構成することもできる。
[0017] 図 3から明らかなように、複数の内側トレンチ 2aは、平面的に見て、長さ Lを有して 半導体基板 1の一方の主面 21の第 3の辺 21から第 4の辺に向力つて長手に延びてお り、且つ半導体基板 1の一方の主面 21の第 1及び第 2の辺 23、 24に平行に配置され 、且つ相互に所定間隔 (好ましくは一定間隔）を有している。第 1の外側トレンチ 2bは 内側トレンチ 2aと第 1の辺 23との間に配置され且つ内側トレンチ 2aに対して平行に延 びている。第 2の外側トレンチ 2cは、内側トレンチ 2aと第 2の辺 24との間に配置されて いる。この第 2の外側トレンチ 2cは、半導体基板 1のゲートパッド電極形成領域 27を 得るために凹状部分 28を有する。第 2の外側トレンチ 2cに凹状部分 28を設けたこと に起因して凹状部分 28の底部と第 3及び第 4の外側トレンチ 2d、 2eとの間に第 1及 び第 2の追カ卩内側トレンチ 2a 、2a が形成されている。勿論第 2の外側トレンチ 2cを
11 12
第 1の外側トレンチ 2bと同様に直線状に形成することもできる。第 3及び第 4の外側ト レンチ 2d、 2eは、第 3及び第 4の辺 25、 26と内側トレンチ 2aとの間において第 3及び 第 4の辺 25、 26に平行に配置され、第 1及び第 2の外側トレンチ 2b、 2cに連結されて いる。
[0018] 複数の内側トレンチ 2aの相互間隔、内側トレンチ 2aと第 1及び第 2の追加内側トレ ンチ 2a 、 2a との間隔、第 1〜第 4の外側トレンチ 2b〜2eと内側トレンチ 2a並びに第
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1及び第 2の追カ卩内側トレンチ 2a 、2a との間隔は、それぞれ同一に決定されている
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。また、内側トレンチ 2a、第 1及び第 2の追加内側トレンチ 2a 、 2a 、及び第 1〜第 4
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の外側トレンチ 2b〜2eの深さは互いに同一である。
図 3から明らかのように平面的に見て、複数の内側トレンチ 2aと第 1及び第 2の追カロ 内側トレンチ 2a 、2a の外周縁 (各内側トレンチの入口の縁)の長さの合計力 外側
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トレンチ 2b, 2c, 2d, 2eの最も外側の縁（半導体基板 1の一方の主面 21の第 1〜第 4 の辺 23〜26に対向する最も外側の各外側トレンチの入口の縁)の長さの合計よりも 長く設定されている。また、平面的に見て、複数の内側トレンチ 2aと第 1及び第 2の追 加内側トレンチ 2a 、 2a の面積の合計が、外側トレンチ 2b, 2c, 2d, 2eの面積の合
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計よりも大きく設定されている。
[0019] 半導体基板 1は、第 1導電型を有する第 1の半導体領域と呼ぶこともできる N型エミ ッタ領域 3と、第 2導電型を有する第 2の半導体領域と呼ぶこともできる P型ベース領 域 4と、ドリフト領域と呼ぶこともできる N型ベース領域 5と、第 2導電型の第 5の半導体 領域と呼ぶこともできる P+型コレクタ領域 7と、第 1導電型の第 6の半導体領域と呼ぶ こともできる N+型バッファ領域 6と、 P—型のリサーフ領域 8と、 N+型のチャネルストッパ領 域 9とを有する。 N型ベース領域 5は、本発明において第 1導電型の第 3の半導体領 域と呼ばれているものに相当する比較的高不純物濃度を有する第 1の N型ベース領 域 31と本発明において第 1導電型の第 4の半導体領域と呼ばれているものに相当す る N—型 (比較的低不純物濃度）の第 2の N型ベース領域 32との組合せで構成されて いる。以下、各領域を詳しく説明する。
[0020] N+型ェミッタ領域 3は、半導体基板 1の一方の主面 21に露出するように形成され、 且つ内側トレンチ 2a、第 1及び第 2の追加内側トレンチ 2a 、 2a 、及び第 1〜第 4の
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外側トレンチ 2b〜2eの入口に隣接するように配置されている。この N+型ェミッタ領域 3 は、周知の N型不純物拡散によって形成されている。
[0021] P型ベース領域 4は、 N+型ェミッタ領域 3に隣接していると共に、内側トレンチ 2、第 1 及び第 2の追加内側トレンチ 2a 、 2a 、及び第 1〜第 3の外側トレンチ 2b〜2eに隣
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接するように形成されている。 P型ベース領域 4は、その外周端が半導体基板 1の一 方の主面 21に露出するように全体として島状に形成されて 、る。この P型ベース領域 は、第 1〜第 4の外側トレンチ 2b〜2eよりも外側において半導体基板 1の一方の主面 21に露出する表面を有する。また、半導体基板 1の一方の主面 21において内側トレ ンチ 2aの相互間に凹部 33が形成され、且つ第 1〜第 4の外側トレンチ 2b〜2eの外 周側に凹部 34が形成されている。これ等の凹部 33、 34は、 P型ベース領域 4を露出 させるように形成されている。半導体基板 1の一方の主面 21を基準にした P型ベース 領域の最大深さは、トレンチ 2の最大深さよりの浅い。従って、トレンチ 2は P型ベース 領域 4を貫通している。これにより、この実施例の P型ベース領域 4は、複数の部分に 分割されている。 IGBTのオン動作時に、 P型ベース領域 4のトレンチ 2に隣接する部 分に N型チャネル (電流通路）が形成される。従って、 P型ベース領域 4をチャネル形 成領域と呼ぶこともできる。この P型ベース領域 4の P型不純物の濃度は、 N型ベース 領域 5の第 1及び第 2の N型ベース領域 31, 32の N型不純物濃度よりも高い値 (例え ば、 l X 1017cm 3)を有する。
N型ベース領域 5の一部を構成する第 1の N型ベース領域 31は、本発明に従って 空乏層の広がりを抑制するためのものであって、 N型補助ドリフト領域と呼ぶこともで きる部分であり、半導体基板 1の一方の主面 21を基準にして P型ベース領域 4よりも 深い位置に配置され且つ P型ベース領域 4に隣接していると共に内側トレンチ 2aと第 1及び第 2の追カ卩内側トレンチ 2a 、2a にも隣接している。この第 1の N型ベース領
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域 31は図 3で点線で区画して示すように内側トレンチ 2aと第 1及び第 2の追カ卩内側ト レンチ 2a 、2a とを含む半導体基板 1の内側部分 (第 1の部分)のみに限定的に形
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成されて!/、る。半導体基板 1の一方の主面 21を基準にした第 1の N型ベース領域 31 の最大の深さは、トレンチ 2よりの深い。従って、内側トレンチ 2aと第 1及び第 2の追カロ 内側トレンチ 2a 、2a の先端は第 1の N型ベース領域 31の中に位置している。この
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第 1の N型ベース領域 31の N型不純物濃度は、後述する第 2の N型ベース領域 32の N型不純物濃度よりも高く且つ P型ベース領域 4の P型不純物濃度よりも低い値 (例え ば 1 X 1016cnf 3)を有する。前述した特許文献 1の N型ベース領域も N型の第 1の領域 と N—型の第 2の領域とを有するが、 N型の第 1の領域が最外周の外側トレンチ 2bに相 当するものの先端を覆うように形成されている点で本実施例の第 1の N型ベース領域 31と相違している。なお、 N型の第 1のベース領域 31は、半導体基板 1の一方の主 面 21から N型不純物を拡散することによって形成されている。また、第 1の N型ベース 領域 31の N型不純物濃度は、図 2に示す内側トレンチ 2aの先端における空乏層の幅 W1が、外側トレンチ 2bの先端における空乏層の幅 W2と同一又はこれよりも小さくなる ように決定される。 [0023] N型ベース領域 5を構成する N—型 (比較的低不純物濃度）の第 2の N型ベース領域 32は、 N+型バッファ領域 6の上に N—型シリコンをェピタキシャル成長させた層に基づ くものであり、第 1の N型ベース領域 31に隣接していると共に、第 1〜第 4の外側トレン チ 2b〜2eの近傍において P型ベース領域 4に隣接し且つ第 1〜第 4の外側トレンチ 2 b〜2eの P型ベース領域 4から下方に突出した部分に隣接し、更に P—型リサーフ領域 8及び N+型チャネルストッパ領域 9に隣接し、且つリサーフ領域 8とチャネルストッパ領 域 9との間で半導体基板 1の一方の主面 21に露出している。この第 2の N型ベース領 域 32は、図 1の従来の N型ベース領域^と同様に周知の伝導度変調を生じさせる機 能を有し、第 1の N型のベース領域 31の N型不純物濃度よりも低 、N型不純物濃度（ 例えば 1 X 1015cnf 3)を有し、且つ半導体基板 1の一方の主面 21を基準にして第 1の N型ベース領域 31よりも深く形成されている。
[0024] 本発明で第 2導電型の第 5の半導体領域と呼ばれているものに相当する P+型コレク タ領域 7は半導体基板 1の他方の主面 22に露出し、その下面に配置されているコレ クタ電極 13に電気的に接続されている。 P+型コレクタ領域 7は、順方向バイアス時に 正孔を供給し、第 1及び第 2のベース領域 31、 32に周知の伝導度変調を起こさせる 機能を有する。この P+型コレクタ領域 7は、後述の N+型バッファ領域 6、及びこの上の 領域をェピタキシャル成長させるための基板としての機能も有する。
[0025] P+型コレクタ領域 7と第 2の N型ベース領域 32との間に配置された N+型バッファ領域 6は、 P+型コレクタ領域 7上に周知のェピタキシャル成長法によって形成されたもので あり、その上に形成されている第 1及び第 2の N型ベース領域 31、 32よりも高い不純 物濃度を有する。この N+型バッファ領域 6は、 P+型コレクタ領域 7から第 2の N型ベース 領域 32に注入される正孔注入量を抑制し、ラッチアップ等を起り難くする機能を有す る。なお、 N+型バッファ領域 6は、ェピタキシャル成長で形成する代わりに、 P+型コレク タ領域 7を構成する P型半導体基板に N型不純物を拡散して形成しても良い。また、 N +型バッファ領域 6を N型ベース領域 5の一部と考えることもできる。また、 N+型バッファ 領域 6を省くこともできる。この場合には第 2の N型ベース領域 32を P+型コレクタ領域 7 に直接に隣接させる。
[0026] P—型リサーフ領域 8は、半導体基板 1の一方の主面 21における電荷バランスを均一 ィ匕するためのものであって、 P型ベース領域 4の外周端に隣接配置され、 P型ベース 領域 4よりも低 ヽ不純物濃度を有する。
[0027] N+型のチャネルストッパ領域 9は、リサーフ領域 8よりも外周側において半導体基板 1の一方の主面 21に露出するように形成されて!、る。
[0028] トレンチ 2の壁面にゲート絶縁膜 10が形成されている。なお、このゲート絶縁膜 10 は N+型ェミッタ領域 3の上に延在して 、る。トレンチ 2の中に例えば導電性を有するポ リシリコン力 成るゲート導電体 11が配置されて 、る。このゲート導電体 11はゲート 絶縁膜 10を介して P型ベース領域 4に対向しているので、 P型ベース領域 4にチヤネ ルを形成するためのゲート電極として機能する。複数の内側トレンチ 2a、第 1及び第 2の追カ卩内側トレンチ 2a 、 2a 及び第 1〜第 4の外側トレンチ 2b〜2eの中の各ゲート
11 12
導電体 11は相互に電気的に接続されており、且つ図 3において破線で示すゲートパ ッド電極 35に接続される。
[0029] 半導体基板 1の一方の主面 21の凹部 33, 34にェミッタ電極 12が形成されている。
このェミッタ電極 12は、凹部 33の側壁に露出している N+型エツタ領域 3に接続されて V、ると共に凹部 33及び 34の底面に露出して 、る P型ベース領域に接続されて 、る。 また、トレンチ 2によって分割されている複数の N+型ェミッタ領域 3を相互に接続する ために、ゲート導電体 11と N+型ェミッタ領域 3との上を覆う絶縁膜 36が設けられ、この 上にェミッタ電極 12が延在している。
[0030] 図 2に示す IGBTは、第 1の N型ベース領域 31を除いて図 1の従来の IGBTと実質的 に同一に形成されている。従って、図 2の IGBTの基本的動作は、図 1の従来の IGBT と同一であり、第 2の主電極としてのコレクタ電極 13の電位を第 1の主電極としてのェ ミッタ電極 12の電位よりも高くし、且つゲート導電体 11とェミッタ電極 12との間にしき い値以上のゲート電圧を印加すると、 IGBTがオン状態となり、 P型ベース領域 4に N 型チャネルが形成され、コレクタ電極 13、 P+型コレクタ領域 7、バッファ領域 6、 N型べ ース領域 5、 P型ベース領域 4のチャネル、ェミッタ領域 3及びェミッタ電極 12の経路 に電流が流れる。
[0031] 上述のオン状態において、ゲート導電体 11とェミッタ電極 12との間のゲート制御電 圧をしきい値以下に低下させると、 P型ベース領域 4のチャネルが消滅し、 IGBTはォ フ状態になる。ェミッタ電極 12とコレクタ電極 13との間には、抵抗等の回路要素を介 して直流電源電圧が印加されているので、 IGBTがオフ状態の時には、コレクタ電極 1 3の電位がェミッタ電極 12の電位よりも高くなり、 P型ベース領域 4と第 1及び第 2の N 型ベース領域 31、 32との間の PN接合に逆バイアス電圧が印加される。従って、これ 等の PN接合から主として第 1及び第 2の N型ベース領域 31、 32側に図 2で点線で示 すように空乏層 14が広がる。この時、内側トレンチ 2aの先端側部分は第 2の N型べ一 ス領域 32よりも不純物濃度の高い第 1の N型ベース領域 31で囲まれているので、ここ での空乏層の広がりは、外側トレンチ 2bに隣接する第 2の N型ベース領域 32におけ る空乏層の広がりよりも悪くなる。即ち、内側トレンチ 2aの先端における空乏層の幅 W 1は、外側トレンチ 2bの先端における空乏層の幅 W2と同一又はこれよりも小さくなる。 従って、 IGBTのオフ期間にコレクタ電極 13とェミッタ電極 12との間に高い電圧が印 カロされると、外側トレンチ 2bの近傍よりも先に又は同時に内側トレンチ 2aの近傍でブ レークダウンが生じる。 5つの内側トレンチ 2aの長手方向の両側の縁の各長さ Lの合 計 Aは 5 X 2 X L= 10 X Lであり、第 1及び第 2の外側トレンチ 2b、 2cの内側トレンチ 2a に対して平行に延びて 、る部分の最も外側の縁の長さの合計 Bは 2 X Lである。従つ て、合計 Aは合計 Bよりも大きい。また、平面的に見て、複数の内側トレンチ 2aと第 1 及び第 2の追加内側トレンチ 2a、 2a の面積の合計が、外側トレンチ 2b, 2c, 2d, 2
11 12
eの面積の合計よりも大きく設定されている。この結果、図 2の本実施例の IGBTの半 導体基板 1における内側トレンチ 2aの近傍のブレークダウンが生じ易い箇所の合計 面積は、図 1の従来の IGBTの半導体基板 Γにおける外側トレンチ 2bの近傍のブレ ークダウンが生じ易!、箇所の合計面積よりも大きくなる。このようにブレークダウンが 生じ易い箇所の面積が大きくなると、ブレークダウンに基づく電流がほぼ均一に分散 して流れ、電流の集中が抑制され、 IGBTが破壊し難くなり、 IGBTの破壊耐量が向上 する。
実施例 2
次に、図 4を参照して実施例 2の IGBTを説明する。但し、図 4及び後述する図 5〜 図 7において図 2〜図 3と実質的に同一の部分には同一の参照符号を付してその説 明を省略する。 [0033] 図 4の IGBTは、図 2の半導体基板 1から N+型バッファ領域 6と P+型コレクタ領域 7と を省いた半導体基板 laを設け、且つ第 2の N型ベース領域 32にショットキーノリア接 触しているショットキーバリア電極 13aを設け、この他は図 2と同一に形成したもので ある。 IGBTのオン動作時において、ショットキーノリア電極 13aの電位はェミッタ電 極 12の電位よりも高いので、ショットキーバリアが順方向バイアス状態となり、ショット キーノリア電極 13aから第 1及び第 2の N型ベース領域 31, 32に正孔が注入され、 図 2の IGBTと同様に周知の伝導度変調が生じ、コレクタ電極として機能するショット キーノリア電極 13aとェミッタ電極 12との間の順方向電圧が小さくなる。
[0034] 図 4の変形された IGBTは、図 2の IGBTと同様に第 1及び第 2の N型ベース領域 3 1, 32を有するので、図 2の実施例 1と同一の効果を有する。
実施例 3
[0035] 図 5には実施例 3に従うトレンチ構造絶縁ゲート型電界効果トランジスタ即ち FETが 示されている。この FETの半導体基板 lbは、図 2の IGBTの半導体基板 1の N+型バ ッファ領域 6と P+型コレクタ領域 7とを N+型ドレイン領域 40に置き換えたものに相当す る。図 5の N+型ソース領域 3 P型ベース領域 4 N型ドレイン領域 3Γ、 Ν—型ドレイ ン領域 32Ίま図 4の Ν+型ェミッタ領域 3、 Ρ+型ベース領域 4、第 1の Ν型ベース領域 3 1、及び第 2の Ν型ベース領域 32と同様に形成されている。図 2のェミッタ電極 12に 対応する図 5のソース電極 12Ίま、 Ν+型ソース領域^と Ρ型ベース領域 4Ίこ接続さ れている。図 2のコレクタ電極 13に対応する図 5のドレイン電極 13Ίま、 Ν+型ドレイン 領域 40に接続されている。
[0036] 図 5の FETの Ν型ドレイン領域 3Γと Ν—型ドレイン領域 32Ίま、図 2の IGBTの第 1 及び第 2の N型ベース領域 31, 32と同様にオフ動作時における空乏層 14の広がり に関与する。従って、図 5の実施例 3によれば、高耐圧を有し且つ破壊し難いトレン チ構造 FETを提供することができる。
実施例 4
[0037] 図 6は実施例 4の IGBTの半導体基板 lcを概略的に示す。この実施例 4の IGBTは 、図 2及び図 3に示す半導体基板 1の内側トレンチ 2a、外側トレンチ 2b〜2e、ェミッタ 領域 3、 P型ベース領域 4、リサーフ領域 8、チャネルストッパ領域 9、第 1及び第 2の N 型ベース領域 31, 32の平面形状を変えた他は、図 2及び図 3と実質的に同一に形 成したものである。
[0038] 図 6の 4個の内側トレンチ 2aと 12個の外側トレンチ 2bは、互いに分離され且つ網
1 1
目状に規則正しく配置されている。図示の都合上、内側トレンチ 2a力 個のみ示さ
1
れているが、実際には更に多い数 (例えば 36個）の内側トレンチ 2aを有し、また、更
1
に多い数 (例えば 28個）の外側トレンチ 2bを有する。また、実際には、内側トレンチ 2
1
aの合計が外側トレンチ 2bの合計よりも多い。 N+型ェミッタ領域 3aは、四角型の内
1 1
側トレンチ 2a及び外側トレンチ 2bを環状に囲むパターンを有する。 P型ベース領域
1 1
4aは内側トレンチ 2a、外側トレンチ 2b、及びェミッタ領域 3aを囲む格子状パターン
1 1
を有する。点線で示す第 1の N型ベース領域 3 lbは、平面的に見て内側トレンチ 2a
1 を囲むように形成されている。 N—型の第 2の N型ベース領域 32bは、 P—型のリサーフ 領域 8aと N+型のチャネルストッパ領域 9aとの間において一方の主面 10に環状に露 出している。なお、図 6の半導体基板 lcの内側トレンチ 2a及び外側トレンチ 2bを横
1 1 切る縦断面の形状は図 2と本質的に同一である。
[0039] 内側トレンチ 2aと外側トレンチ 2bとは同一の深さを有し、且つ実質的に同一のパ
1 1
ターンを有する。例えば 36個の内側トレンチ 2a及び例えば 28個の外側トレンチ 2b
1 1 の 1辺の長さをそれぞれ L1とすれば、 28個の外側トレンチ 2bの最も外側の辺の長さ
1
の合計は 32 X L1であり、 36個の内側トレンチ 2aの 4辺の長さの合計は 4 X 36 X L1
1
= 144 X L1であり、内側トレンチ 2aの外周縁 (辺）の長さの合計が外側トレンチ 2b
1 1 の最も外側の縁 (辺）の長さの合計よりも長い。図 6において第 1の N型ベース領域 3 lbは図 2の第 1の N型ベース領域 31と同様な原理で内側トレンチ 2aを囲むように形
1
成されているので、内側トレンチ 2aの近傍においてブレークダウンが生じ易い。従つ
1
て、図 6の実施例 4によっても図 2及び図 3の実施例 1と同様にブレークダウン時の電 流の集中を抑制することができ、図 2及び図 3の実施例 1と同様な効果を得ることがで きる。
実施例 5
[0040] 図 7は実施例 5の IGBTの半導体基板 Idを示す。この実施例 5の IGBTは、図 2の 実施例 1の IGBTの内側トレンチ 2a、外側トレンチ 2b、ェミッタ領域 3、 P型ベース領 域 4、第 1及び第 2の N型ベース領域 31, 32、リサーフ領域 8、及びチャネルストッパ 領域 9のパターンをそれぞれ変形し、これ等に対応する内側トレンチ 2a、外側トレン
2
チ 2b、ェミッタ領域 3b、 P型ベース領域 4b、第 1及び第 2の N型ベース領域 31c， 32
2
c、リサーフ領域 8b、チャネルストッパ領域 9bを設け、この他は図 1及び図 2と同様に 形成したものである。
[0041] 直線的に伸びている 5個の内側トレンチ 2aは、互いに平行に配置されている。外
2
側トレンチ 2bは内側トレンチ 2aを環状に囲むように形成されている。ェミッタ領域 3b
2 2
は内側トレンチ 2aを囲むように形成されていると共に、外側トレンチ 2bの内側に環
2 2
状に配置されている。しかし、内側トレンチ 2aの長手方向における両側のみにエミッ
2
タ領域 3bを配置すること、又は外側トレンチ 2bの内側に隣接するェミッタ領域 3bを
2
省くこともできる。 P型ベース領域 4bは、内側ェミッタ領域 3bを囲むように半導体基板 Idの一方の主面に露出していると共に、外側トレンチ 2bを環状に囲むように露出し
2
ている。第 1の N+型ベース領域 31cは、点線で区画して示すように平面的に見て内 側トレンチ 3bの全部を囲むように配置されている。半導体基板 Idの一方の主面にお V、て環状リサーフ領域 8bと環状チャネルストッパ領域 9bと間に第 2の N型ベース領 域 32cが露出している。図 7の半導体基板 Idを含む IGBTの断面は、図 2と本質的に 同一である。
[0042] 図 7において内側トレンチ 2aの長手方向の長さを La、外側トレンチ 2bの内側トレ
2 2 ンチ 2aと同一方向に延びる部分の長さを Lbとした時に、 5個の内側トレンチ 2aの長
2 2 手方向の縁の長さの合計 5 X 2 X Laは、外側トレンチ 2bの内側トレンチ 2aと同一方
2 2 向に延びる部分の最も外側の縁の長さの合計 2 X Lbよりも大きい。また、第 1の N型 ベース領域 31cが図 2及び図 3と同様に内側トレンチ 2aの先端部分に隣接するよう
2
に形成されている。従って、図 7の半導体基板 Idを使用した IGBTにおいても、図 2 の実施例 1と同様に半導体基板 Idの内部トレンチ 2aが形成されている内部部分 (第
2
1の部分）においてブレークダウンが起り易い。この結果、実施例 5によっても実施例 1と同一の効果を得ることができる。
[0043] 本発明は上述の実施例に限定されるものでなぐ例えば次の変形が可能なもので ある。 (1) 図 6の内側トレンチ 2aと外側トレンチ 2bとのパターン、及び図 7の内側トレンチ
1 1
2aと外側トレンチ 2bとのパターンを FETにも適用可能である。
2 2
(2) 図 2及び図 4の IGBTにおいて外側トレンチ 2bの外側にも N+型ェミッタ領域 3を 設けることができる。また、図 2及び図 4において外側トレンチ 2bの内側に隣接する N +型のェミッタ領域 3を省くこともできる。
(3) 図 5の FETにおいて、外側トレンチ 2bの外側にも N+型ソース領域 ^を設けるこ とができる。また、図 5において外側トレンチ 2bの内側に隣接する N+型ソース領域 3' を省くことちできる。
(4) 図 6において、外側トレンチ 2bを囲む N+型ェミッタ領域 3aを省くことができる。
1
(5) 半導体基板 1, la, lb, lcの中の各領域の導電型を実施例と逆にすることがで きる。
(6) 外側トレンチ 2b, 2b , 2bの外側に周知のガードリング領域又はフィールドプレ
1 2
ート又はこれ等の両方を設けることができる。
(7) 図 2の P+型コレクタ領域 7、図 5の N+型ドレイン領域 40を半導体基板 1, lbの一 方の主面 21側にそれぞれ導出し、コレクタ電極 13、ドレイン電極 13,を、半導体基板 1, lbの一方の主面 21側にそれぞれ設けることができる。
(8) P型ベース領域 4の下面は平坦であることが望まし 、が、場合によっては前述の 特許文献 1に示されて 、るように突出部分を有することもできる。
(9)図 2の幅 Wl, W2の関係は WKW2であることが望ましいが、 W1 =W2とするこ とちでさる。

Claims

請求の範囲
[1] 互いに対向している一方及び他方の主面と、前記一方の主面の内側部分におい て前記一方の主面から前記他方の主面に向かって延びている内側トレンチと、前記 一方の主面の前記内側部分よりも外側の部分において前記一方の主面から前記他 方の主面に向力つて延びている外側トレンチとを有している半導体基板と、
前記半導体基板の中に形成され且つ前記内側トレンチに隣接配置され且つ前記 半導体基板の前記一方の主面に露出している表面を有し且つ第 1の導電型を有して いる第 1の半導体領域と、
前記半導体基板の中に形成され且つ前記第 1の半導体領域に隣接し且つ前記第 1の半導体領域よりも深い位置で前記内側及び外側トレンチに隣接し且つ前記半導 体基板の前記一方の主面に露出する表面を有し且つ第 2の導電型を有している第 2 の半導体領域と、
前記半導体基板の中に形成され且つ前記第 2の半導体領域と前記内側トレンチと の両方に隣接し且つ前記半導体基板の前記一方の主面を基準にして前記内側トレ ンチよりも深く形成され且つ第 1の導電型を有している第 3の半導体領域と、
前記半導体基板の中に形成され且つ前記 2及び第 3の半導体領域と前記外側トレ ンチとに隣接し且つ前記外側トレンチよりも外側において前記半導体基板の前記一 方の主面に露出する表面を有し且つ第 1の導電型を有し且つ前記第 3の半導体領域 よりも低い不純物濃度を有している第 4の半導体領域と、
前記内側及び外側トレンチの壁面に設けられた絶縁膜と、
前記内側及び外側トレンチの中に配置され且つ前記絶縁膜を介して前記内側及 び外側トレンチの壁面に対向しているトレンチ導電体と、
前記第 1の半導体領域に電気的に接続された第 1の主電極と、
前記第 4の半導体領域に直接に又は別の半導体領域を介して電気的に接続され た第 2の主電極と、
前記トレンチ導電体に電気的に接続されたゲート電極と
を備えていることを特徴とするトレンチ構造半導体装置。
[2] 更に、前記第 4の半導体領域と前記半導体基板の前記他方の主面との間に配置さ れ且つ第 2導電型を有して 、る第 5の半導体領域を備え、且つ前記第 2の主電極は 前記第 5の半導体領域に電気的に接続されていることを特徴とする請求項 1記載のト レンチ構造半導体装置。
[3] 更に、前記第 4の半導体領域と前記第 5の半導体領域との間に配置され且つ第 1導 電型を有し且つ前記第 4の半導体領域よりも高い不純物濃度を有している第 6の半導 体領域を備えていることを特徴とする請求項 2記載のトレンチ構造半導体装置。
[4] 前記第 2の主電極は、前記第 4の半導体領域にショットキー接触している金属電極 であることを特徴とする請求項 1記載のトレンチ構造半導体装置。
[5] 平面的に見て、前記内側トレンチの外周縁の長さの合計が、前記外側トレンチの最 も外側の縁の長さの合計よりも長く設定されていることを特徴とする請求項 1記載のト レンチ構造半導体装置。
[6] 平面的に見て、前記内側トレンチの面積の合計が、前記外側トレンチの面積の合 計よりも大きく設定されていることを特徴とする請求項 1記載のトレンチ構造半導体装 置。
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