JP2007165635A - トレンチ構造半導体装置 - Google Patents

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Abstract

要約
【課題】破壊し難いＩＧＢＴを容易に形成することが困難であった。
【解決手段】半導体基板１は内側トレンチ２ａと外側トレンチ２ｂとを有する。各トレンチ２ａ，２ｂに隣接してエミッタ領域３を設ける。エミッタ領域３及び各トレンチ２ａ，２ｂに隣接させてＰ型ベース領域４を設ける。内側トレンチ２ａに隣接させて第１のＮ型ベース領域３１を設ける。第１のＮ型ベース領域３１よりも不純物濃度の低い第２のＮ型ベース領域３２を外側トレンチ２ｂと第１のＮ型ベース領域３１とに隣接して設ける。過電圧が印加された時に内側トレンチ２ａの近傍にブレークダウンが生じ、電流の集中が緩和される。
【選択図】図２

Description

本発明は耐破壊性が改善された例えばIGBT(絶縁ゲート型バイポーラトランジスタ)、又は絶縁ゲート型電界効果トランジスタ等のトレンチ構造半導体装置に関する。
高耐圧化を図るためのトレンチ構造を有するIGBTは、例えば特開2005−57028号公報（特許文献１）等に開示されている。典型的なトレンチ構造IGBTは、図1に示すように半導体基板１´の中に複数のトレンチ2を有する。半導体基板１´は、N型エミッタ領域3とP型ベース領域4とN-型ベース領域5とN+型バッファ領域6とP+型コレクタ領域7と周知のP-型リサーフ（RESURF）領域8とN+型チャネルストッパ領域9とを有する。トレンチ2の中にはゲート絶縁膜10とゲート電極機能を有するゲート導電体１1とが配置されている。エミッタ電極１２は、半導体基板１´の一方の主面２１の凹部３３，３４の中及び絶縁膜３６の上に形成され、N型エミッタ領域３とP型ベース領域４とに接続され、コレクタ電極１３は半導体基板１´の他方の主面２２においてP+型コレクタ領域７に接続されている。
図１のIGBTをオン動作させる時には、コレクタ電極１３の電位をエミッタ電極１２の電位よりも高くし、且つゲート導電体１１の電位をエミッタ電極１２の電位よりも高くする。これによりトレンチ２に隣接するP+型ベース領域４にチャネルが形成され、コレクタ電極１３からエミッタ電極１２に向かって電流が流れる。IGBTをオフにする時には、ゲート導電体１１の電位をしきい値よりも低い値にする。これにより、P型ベース領域４のチャネルが消滅する。この結果、オフ時におけるコレクタ電極１３とエミッタ電極１２との間の電圧はオン時の電圧よりも高くなり、P型ベース領域４とN-型ベース領域５との間に比較的高い逆バイアス電圧が印加され、点線で示すように空乏層１４´が広がる。
ところで、空乏層１４´の広がりは、複数のトレンチ２の中で半導体基板１´の内側に配置された内側トレンチ２aの近傍と外側に配置された外側トレンチ２ｂとの近傍とで相違する。即ち、内側トレンチ２aの近傍では、この側面及び底面に沿って空乏層１４´が良好に広がり、電界集中が良好に緩和される。これに対して外側トレンチ２bの外側では、これよりも外側にトレンチが無いので、空乏層１４´の広がりが制限され、この外側トレンチ２bの近傍の電界強度が他の部分よりも大きくなり、外側トレンチ２bの近傍でブレークダウンが発生し易くなる。もし、ブレークダウンが発生すると、それに伴なう大電流が外側トレンチ２bの近傍に集中的に流れ、IGBTが破壊に至る虞がある。
外側トレンチ２ｂの近傍の電界強度を弱めるために、外側トレンチ２bの外側にP型ベース領域４の深い部分を形成することが考えられる。このP型ベース領域４の深い部分は空乏層１４´を広げる作用を有するので、外側トレンチ２bの近傍での電界集中が緩和される。しかし、P型ベース領域４の深い部分はP型不純物の拡散によって形成しなければならず、このP型不純物の深い拡散を行うと、P型不純物は深さ方向（垂直方向）のみでなく、横方向（水平方向）にも拡散し、この深い拡散部分の表面積が大きくなり、半導体基板１´の平面サイズが大きくなる。
以上、従来のトレンチ構造IGBTについて述べたが、トレンチ構造を有する絶縁ゲート型電界効果トランジスタ等の別の半導体装置においてもトレンチ構造IGBTと同様な問題を有する。
特開２００５−５７０２８号公報
本発明が解決しようとする課題は、破壊し難いトレンチ構造半導体装置が要求されていることであり、本発明の目的は、この要求に応えることができるトレンチ構造半導体装置を提供することである。
上記課題を解決するための本発明は、互いに対向している一方及び他方の主面と、前記一方の主面の内側部分において前記一方の主面から前記他方の主面に向かって延びている内側トレンチと、前記一方の主面の前記内側部分よりも外側の部分において前記一方の主面から前記他方の主面に向かって延びている外側トレンチとを有している半導体基板と、
前記半導体基板の中に形成され且つ前記内側トレンチに隣接配置され且つ前記半導体基板の前記一方の主面に露出している表面を有し且つ第1の導電型を有している第1の半導体領域（例えばエミッタ領域）と、
前記半導体基板の中に形成され且つ前記第1の半導体領域に隣接し且つ前記第1の半導体領域よりも深い位置で前記内側及び外側トレンチに隣接し且つ前記半導体基板の前記一方の主面に露出する表面を有し且つ第2の導電型を有している第2の半導体領域（例えばＰ型ベース領域）と、
前記半導体基板の中に形成され且つ前記第2の半導体領域と前記内側トレンチとの両方に隣接し且つ前記半導体基板の前記一方の主面を基準にして前記内側トレンチよりも深く形成され且つ第1の導電型を有している第3の半導体領域（例えば第１のＮ型ベース領域）と、
前記半導体基板の中に形成され且つ前記２及び第3の半導体領域と前記外側トレンチとに隣接し且つ前記外側トレンチよりも外側において前記半導体基板の前記一方の主面に露出する表面を有し且つ第1の導電型を有し且つ前記第3の半導体領域よりも低い不純物濃度を有している第4の半導体領域（例えば第２のＮ型ベース領域）と、
前記内側及び外側トレンチの壁面に設けられた絶縁膜と、
前記内側及び外側トレンチの中に配置され且つ前記絶縁膜を介して前記内側及び外側トレンチの壁面に対向しているトレンチ導電体と、
前記第1の半導体領域に電気的に接続された第1の主電極（例えばエミッタ電極）と、
前記第4の半導体領域に直接に又は別の半導体領域を介して電気的に接続された第2の主電極（例えばコレクタ電極）と、
前記トレンチ導電体に電気的に接続されたゲート電極と
を備えていることを特徴とするトレンチ構造半導体装置に係わるものである。
なお、請求項２に示すように、更に、前記第4の半導体領域と前記半導体基板の前記他方の主面との間に配置され且つ第2導電型を有している第５の半導体領域を備え、且つ前記第2の主電極は前記第5の半導体領域に電気的に接続されていることが望ましい。
また、請求項３に示すように、更に、前記第4の半導体領域と前記第5の半導体領域との間に配置され且つ第1導電型を有し且つ前記第4の半導体領域よりも高い不純物濃度を有している第6の半導体領域を備えていることが望ましい。
また、請求項４に示すように、前記第2の主電極を、前記第4の半導体領域にシヨトッキー接触している金属電極をすることができる。
本発明に従う第１導電型の第３の半導体領域（例えば第１のＮ型ベース領域）は、第１導電型の第４の半導体領域（例えば第２のＮ型ベース領域）よりも高い不純物濃度を有している。従って、オン動作時における第２導電型の第２の半導体領域と第１導電型の第３の半導体領域との間のPN接合に基づく空乏層の広がりが、本発明に従う第３の半導体領域を設けない従来装置の第２の半導体領域と第４の半導体領域との間のPN接合に基づく空乏層の広がりよりも悪くなる。この結果、半導体基板の内側トレンチを含む部分がブレークダウンし易くなる。一般的には、内側トレンチの外周縁の合計の長さは、外側トレンチの外周縁の合計の長さよりも長いので、ブレークダウンし易い箇所が従来よりも多くなる。これにより、半導体基板の内側部分にブレークダウンをほぼ均一に生じさせることができ、ブレークダウンによる電流集中を抑制することができる。この結果、破壊し難いトレンチ構造半導体装置を提供することができる。
次に、図１〜図７を参照して本発明の実施形態を説明する。
図２は本発明の実施例１に従うトレンチ構造半導体装置としてのIGBTの一部を示している。この図２において図１と実質的に同一の部分には同一の参照符号が付されている。図３は図２のIGBTを構成する半導体基板１の表面を概略的又は原理的に示している。なお、図２は図３のＡ―Ａ線に相当する部分を示している。
例えばシリコンから成る半導体基板１は、互いに対向する一方の主面２１と他方の主面２２とを有し、且つ一方の主面２１から他方の主面２２に向かって延びている凹状溝即ちトレンチ２を有する。半導体基板１の一方の主面２１は図３に示すように互いに対向する第１及び第２の辺２３、２４と、これ等に対して直角に延び且つ互いに対向している第３及び第４の辺２５、２６とを有し、四角形に形成されている。
この実施例1のトレンチ２は、図3に示すように格子状の平面パターンを有し、半導体基板1の一方の主面21の内側部分にストライプ状に配置された複数（この例では5本）の内側トレンチ2aと、第１及び第２の追加内側トレンチ２a11、２a12と、半導体基板1の一方の主面２１の内側トレンチ２a及び第１及び第２の追加内側トレンチ２a11、２a12を含む内側部分の図3で左右の外側部分に配置された第1及び第2の外側トレンチ２b、２cと、内側トレンチ２aと第１及び第２の追加内側トレンチ２a11、２a12との上下に配置された第3及び第4の外側トレンチ２d、２eとから成る。この実施例では、トレンチ2を構成する内側トレンチ2a、第１及び第２の追加内側トレンチ２a11、２a12、第1〜第4の外側トレンチ２b〜２eが連続的に形成されているので、内側トレンチ２aを内側トレンチ部分、外側トレンチ２b〜２eを外側トレンチ部分と呼ぶことも可能である。また、内側トレンチ２aと第1〜第4の外側トレンチ２b〜２eとを幾何学的に分離して構成することもできる。
複数の内側トレンチ２aは、平面的に見て半導体基板1の一方の主面21の第1及び第2の辺２３、２４に平行に配置され且つ相互に所定間隔（好ましくは一定間隔）を有している。第1の外側トレンチ２ｂは内側トレンチ２aと第1の辺２３との間に配置され且つ内側トレンチ２aに対して平行に延びている。第2の外側トレンチ２cは、内側トレンチ２aと第2の辺２４との間に配置されている。この第2の外側トレンチ２cは、半導体基板1のゲートパッド電極形成領域２７を得るために凹状部分２８を有する。第２の外側トレンチ２cに凹状部分２８を設けたことに起因して凹状部分２８の底部と第３及び第４の外側トレンチ２d、２eとの間に第１及び第２の追加内側トレンチ２a11、2a12が形成されている。勿論第２の外側トレンチ２cを第１の外側トレンチ２bと同様に直線状に形成することもできる。第３及び第４の外側トレンチ２d、２eは、第３及び第４の辺２５、２６と内側トレンチ２aとの間において第３及び第４の辺２５、２６に平行に配置され、第１及び第２の外側トレンチ２b、２cに連結されている。
複数の内側トレンチ２aの相互間隔、内側トレンチ２aと第１及び第２の追加内側トレンチ２a11、２a12との間隔、第１〜第４の外側トレンチ２ｂ〜２ｅと内側トレンチ２a並びに第１及び第２の追加内側トレンチ２a11、２a12との間隔は、それぞれ同一に決定されている。また、内側トレンチ２ａ、第１及び第２の追加内側トレンチ２a11、２a12、及び第１〜第４の外側トレンチ２b〜２eの深さは互いに同一である。
半導体基板１は、第１導電型を有する第１の半導体領域と呼ぶこともできるN型エミッタ領域３と、第２導電型を有する第２の半導体領域と呼ぶこともできるP型ベース領域４と、ドリフト領域と呼ぶこともできるN型ベース領域５と、第２導電型の第５の半導体領域と呼ぶこともできるP+型コレクタ領域７と、第１導電型の第６の半導体領域と呼ぶこともできるN+型バッファ領域６と、P-型のリサーフ領域８と、N+型のチャネルストッパ領域９とを有する。N型ベース領域５は、本発明において第１導電型の第３の半導体領域と呼ばれているものに相当するN型の第１のN型ベース領域３１と本発明において第１導電型の第４の半導体領域と呼ばれているものに相当するN-型の第２のN型ベース領域３２との組合せで構成されている。以下、各領域を詳しく説明する。
N+型エミッタ領域３は、半導体基板１の一方の主面２１に露出するように形成され、且つ内側トレンチ２a 、第１及び第２の追加内側トレンチ２a11、２a12、及び第１〜第４の外側トレンチ２b〜２eの入口に隣接するように配置されている。このN+型エミッタ領域３は、周知のN型不純物拡散によって形成されている。
P型ベース領域４は、N+型エミッタ領域３に隣接していると共に、内側トレンチ２、第１及び第２の追加内側トレンチ２a11、２a12、及び第１〜第３の外側トレンチ２b〜２eに隣接するように形成されている。P型ベース領域４は、その外周端が半導体基板１の一方の主面２１に露出するように全体として島状に形成されている。このP型ベース領域は、第１〜第４の外側トレンチ２b〜２eよりも外側において半導体基板１の一方の主面２１に露出する表面を有する。また、半導体基板１の一方の主面２１において内側トレンチ２aの相互間に凹部３３が形成され、且つ第１〜第４の外側トレンチ２b〜２eの外周側に凹部３４が形成されている。これ等の凹部３３、３４は、P型ベース領域４を露出させるように形成されている。半導体基板１の一方の主面２１を基準にしたP型ベース領域の最大深さは、トレンチ２の最大深さよりの浅い。従って、トレンチ２はP型ベース領域４を貫通している。これにより、この実施例のP型ベース領域４は、複数の部分に分割されている。IGBTのオン動作時に、P型ベース領域４のトレンチ２に隣接する部分にN型チャネル（電流通路）が形成されている。従って、P型ベース領域４をチャネル形成領域と呼ぶこともできる。このP型ベース領域４のP型不純物の濃度は、N型ベース領域５の第１及び第２のN型ベース領域３１，３２のN型不純物濃度よりも高い値（例えば、１×１０17ｃｍ-3）を有する。
N型ベース領域５の一部を構成する第１のN型ベース領域３１は、本発明に従って空乏層の広がりを抑制するためのものであって、N型補助ドリフト領域と呼ぶこともできる部分であり、半導体基板１の一方の主面２１を基準にしてP型ベース領域４よりも深い位置に配置され且つP型ベース領域４に隣接していると共に内側トレンチ２aと第１及び第２の追加内側トレンチ２a11、２a12にも隣接している。この第１のN型ベース領域３１は図３で点線で区画して示すように内側トレンチ２aと第１及び第２の追加内側トレンチ２a11、２a12とを含む半導体基板１の内側部分（第１の部分）のみに限定的に形成されている。半導体基板１の一方の主面２１を基準にした第１のN型ベース領域３１の最大の深さは、トレンチ２よりの深い。従って、内側トレンチ２aと第１及び第２の追加内側トレンチ２ａ11、２a12の先端は第１のN型ベース領域３１の中に位置している。この第１のN型ベース領域３１のN型不純物濃度は、後述する第２のN型ベース領域３２のN型不純物濃度よりも高く且つP型ベース領域４のP型不純物濃度よりも低い値（例えば１×１０16cm-3）を有する。前述した特許文献１のN型ベース領域もN型の第１の領域とN-型の第２の領域とを有するが、N型の第１の領域が最外周の外側トレンチ２bに相当するものの先端を覆うように形成されている点で本実施例の第１のN型ベース領域３１と相違している。なお、N型の第１のベース領域３１は、半導体基板１の一方の主面２１からN型不純物を拡散することによって形成されている。
N型ベース領域５を構成するN-型の第２のN型ベース領域３２は、N+型バッファ領域６の上にN-型シリコンをエピタキシャル成長させた層に基づくものであり、第１のN型ベース領域３１に隣接していると共に、第１〜第４の外側トレンチ２b〜２eの近傍においてP型ベース領域４に隣接し且つ第１〜第４の外側トレンチ２b〜２eのP型ベース領域４から下方に突出した部分に隣接し、更にP-型リサーフ領域８及びN+型チャネルストッパ領域９に隣接し、且つリサーフ領域８とチャネルストッパ領域９との間で半導体基板１の一方の主面２１に露出している。この第２のN型ベース領域３２は、図１の従来のN型ベース領域５´と同様に周知の伝導度変調を生じさせる機能を有し、第１のN型のベース領域３１のN型不純物濃度よりも低いN型不純物濃度（例えば１×１０15cm-3）を有し、且つ半導体基板１の一方の主面２１を基準にして第１のN型ベース領域３１よりも深く形成されている。
本発明で第２導電型の第５の半導体領域と呼ばれているものに相当するP+型コレクタ領域７は半導体基板１の他方の主面２２に露出し、その下面に配置されているコレクタ電極１３に電気的に接続されている。P+型コレクタ領域７は、順方向バイアス時に正孔を供給し、第１及び第２のベース領域３１、３２に周知の伝導度変調を起こさせる機能を有する。このP+型コレクタ領域７は、後述のN+型バッファ領域６、及びこの上の領域をエピタキシャル成長させるための基板としての機能も有する。
P+型コレクタ領域７と第２のN+型ベース領域３２との間に配置されたN+型バッファ領域６は、P+型コレクタ領域７上に周知のエピタキシャル成長法によって形成されたものであり、その上に形成されている第１及び第２のN型ベース領域３１、３２よりも高い不純物濃度を有する。このN+型バッファ領域６は、P+型コレクタ領域７から第２のN型ベース領域３２に注入される正孔注入量を抑制し、ラッチアップ等を起こり難くする機能を有する。なお、N+型バッファ領域６は、エピタキシャル成長で形成する代わりに、P+型コレクタ領域７を構成するP方半導体基板にN型不純物を拡散して形成しても良い、また、N+型バッファ領域６をN型ベース領域５の一部と考えることもできる。また、N+型バッファ領域６を省くこともできる。この場合には第２のN型ベース領域３２をP+型コレクタ領域７に直接に隣接させる。
P-型リサーフ領域８は、半導体基板１の一方の主面２１における電荷バランスを均一化するためのものであって、P型ベース領域４の外周端に隣接配置され、P型ベース領域４よりも低い不純物濃度とを有する。
N+型のチャネルストッパ領域９は、リサーフ領域８よりも外周側において半導体基板１の一方の主面２１に露出するように形成されている。
トレンチ２の壁面にゲート絶縁膜１０が形成されている。なお、このゲート絶縁膜１０はN+型エミッタ領域３の上に延在している。トレンチ２の中に例えば導電性を有するポリシリコンから成るゲート導電体１１が配置されている。このゲート導電体１１はゲート絶縁膜１０を介してP型ベース領域４に対向しているので、P型ベース領域４にチャネルを形成するためのゲート電極として機能する。内側トレンチ２a、第１及び第２の追加内側トレンチ２a11、２a12及び第１〜第４の外側トレンチ２b〜２eと同様にこれ等の中のゲート導電体１１は相互に電気的に接続されており、且つ図３において破線で示すゲートパッド電極３５に接続される。
半導体基板１の一方の主面２１の凹部３３，３４にエミッタ電極１２が形成されている。このエミッタ電極１２は、凹部３３の側壁に露出しているN+型エッタ領域３に接続されていると共に凹部３３及び３４の底面に露出しているP型ベース領域に接続されている。また、トレンチ２によって分割されている複数のN+型エミッタ領域３を相互に接続するために、ゲート導電体１１とN+型エミッタ領域３との上を覆う絶縁膜３６が設けられ、この上にエミッタ電極１２が延在している。
図２に示すIGBTは、第１のN型ベース領域３１を除いて図１の従来のIGBTと実質的に同一に形成されている。従って、図２のIGBTの基本的動作は、図１の従来のIGBTと同一であり、第２の主電極としてのコレクタ電極１３の電位を第１の主電極としてのエミッタ電極１２の電位よりも高くし、且つゲート導電体１１とエミッタ電極１２との間にしきい値以上のゲート電圧を印加すると、IGBTがオン状態となり、P型ベース領域４にN型チャネルが形成され、コレクタ電極１３、P+型コレクタ領域７、バッファ領域６、N型ベース領域５、P型ベース領域４のチャネル、エミッタ領域３及びエミッタ電極１２の経路に電流が流れる。
上述のオン状態において、ゲート導電体１１とエミッタ電極１２との間のゲート制御電圧をしきい値以下に低下させると、P型ベース領域４のチャネルが消滅し、IGBTはオフ状態に成る。エミッタ電極１２とコレクタ電極１３との間には、抵抗等の回路要素を介して直流電源電圧が印加されているので、IGBTがオフ状態の時には、コレクタ電極１３の電位がエミッタ電極１２の電位よりも高くなり、P型ベース領域４と第１及び第２のN型ベース領域３１、３２との間のPN接合に逆バイアス電圧が印加される。従って、これ等のPN接合から主として第１及び第２のN型ベース領域３１、３２側に図２で点線で示すように空乏層１４が広がる。この時、内側トレンチ２aの先端側部分は第２のN型ベース領域３２よりも不純物濃度の高い第１のN型ベース領域３１で囲まれているので、ここでの空乏層の広がりは、外側トレンチ２bに隣接する第２のN型ベース領域３２における空乏層の広がりよりも悪くなる。即ち、内側トレンチ２aの先端における空乏層の幅W1は、外側トレンチ２bの先端における空乏層の幅W2と同一又はこれよりも小さくなる。従って、IGBTのオフ期間にコレクタ電極１３とエミッタ電極１２との間に高い電圧が印加されると、外側トレンチ２bの近傍よりも先に又は同時に内側トレンチ２aの近傍でブレークダウンが生じる。内側トレンチ２a及び第１及び第２の追加内側トレンチ２a11、２a12の長手方向の両側の縁の長さLの合計Aは５×２×L＝１０×Lであり、第1及び第2の外側トレンチ２b、２cの内側トレンチ２aに平行に延びている部分の外縁の長さの合計Bは２×Lであり、合計Aは合計Bよりも大きいので、図２の本実施例のIGBTの内側トレンチ２aで生じるブレークダウン箇所の合計を図１の従来のIGBTの外側トレンチ２bで生じるブレークダウン箇所の合計よりも多くすることができる。このようにブレークダウン箇所が多いと、ブレークダウンに基づく電流も分散して流れ、電流の集中が抑制され、IGBTの破壊耐量が向上する。
次に、図４を参照して実施例２のＩＧＢＴを説明する。但し、図４及び後述する図５〜図７において図２〜図３と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
図４のＩＧＢＴは、図２の半導体基板１からＮ+型バッファ領域６とＰ+型コレクタ領域７とを省いた半導体基板１ａを設け、且つ第２のＮ型ベース領域３２にショットキーバリア接触しているショットキーバリア電極１３ａを設け、この他は図２と同一に形成したものである。ＩＧＢＴのオン動作時において、ショットキーバリア電極１３ａの電位はエミッタ電極１２の電位よりも高いので、ショットキーバリアが順方向バイアス状態となり、ショットキーバリア電極１３ａから第１及び第２のＮ型ベース領域３１，３２に正孔が注入され、図２のＩＧＢＴと同様に周知の伝導度変調が生じ、コレクタ電極として機能するショットキーバリア電極１３ａとエミッタ電極１２との間の順方向電圧が小さくなる。
図４の変形されたＩＧＢＴは、図２のＩＧＢＴと同様に第１及び第２のＮ型ベース領域３１，３２を有するので、図２の実施例１と同一の効果を有する。
図５には実施例３に従うトレンチ構造絶縁ゲート型電界効果トランジスタ即ちＦＥＴが示されている。このＦＥＴの半導体基板１ｂは、図２のＩＧＢＴの半導体基板１のＮ+型バッファ領域６とＰ+型コレクタ領域７とをＮ+型ドレイン領域４０に置き換えたものに相当する。図５のＮ+型ソース領域３´、Ｐ型ベース領域４´、Ｎ型ドレイン領域３１´、Ｎ-型ドレイン領域３２´は図４のＮ+型エミッタ領域３、Ｐ+型ベース領域４、第１のＮ型ベース領域３１、及び第２のＮ型ベース領域３２と同様に形成されている。図２のエミッタ電極１２に対応する図５のソース電極１２´は、Ｎ+型ソース領域３´とＰ型ベース領域４´に接続されている。図２のコレクタ電極１３に対応する図５のドレイン電極１３´は、Ｎ+型ドレイン領域４０に接続されている。
図５のＦＥＴのＮ型ドレイン領域３１´とＮ-型ドレイン領域３２´は、図２のＩＧＢＴの第１及び第２のＮ型ベース領域３１，３２と同様にオフ動作時における空乏層１４の広がりに関与する。従って、図５の実施例３によれば、高耐圧を有し且つ破壊し難いトレンチ構造ＦＥＴを提供することができる。
図６は実施例４のＩＧＢＴの半導体基板１ｃを概略的に示す。この実施例４のＩＧＢＴは、図２及び図３に示す半導体基板１の内側トレンチ２ａ、外側トレンチ２ｂ〜２ｅ、エミッタ領域３、Ｐ型ベース領域４、リサーフ領域８、チャネルストッパ領域９、第１及び第２のＮ型ベース領域３１，３２の平面形状を変えた他は、図２及び図３と実質的に同一に形成したものである。
図６の４個の内側トレンチ２ａ1と１２個の外側トレンチ２ｂ1は、互いに分離され且つ網目状に規則正しく配置されている。図示の都合上、内側トレンチ２ａ1が４個のみ示されているが、実際には更に多い数（例えば３６個）の内側トレンチ２ａ1を有し、また、更に多い数（例えば２８個）の外側トレンチ２ｂ1を有する。また、実際には、内側トレンチ２ａ1の合計が外側トレンチ２ｂ1の合計よりも多い。Ｎ+型エミッタ領域３ａは、四角型の内側トレンチ２ａ1及び外側トレンチ２ｂ1を環状に囲むパターンを有する。Ｐ型ベース領域４ａは内側トレンチ２ａ1、外側トレンチ２ｂ1、及びエミッタ領域３ａを囲む格子状パターンを有する。点線で示す第１のＮ型ベース領域３１ｂは、平面的に見て内側トレンチ２ａ1を囲むように形成されている。Ｎ-型の第２のＮ型ベース領域３２ｂは、Ｐ-型のリサーフ領域８ａとＮ+型のチャネルストッパ領域９ａとの間において一方の主面１０環状に露出している。なお、図６の半導体基板１ｃの内側トレンチ２ａ1及び外側トレンチ２ｂ1を横切る縦断面の形状は図２と本質的に同一である。
内側トレンチ２ａ1と外側トレンチ２ｂ1とは同一の深さを有し、且つ実質的に同一のパターンを有する。内側トレンチ２ａ1及び外側トレンチ２ｂ1の１辺の長さをＬ１とすれば、例えば２８個の外側トレンチ２ｂ1の外側の２辺の長さの合計は２×２８×Ｌ１＝５６×Ｌ１であり、例えば３６個の内側トレンチ２ａ1の４辺の長さの合計は４×３６×Ｌ１＝１４４×Ｌ１であり、内側トレンチ２ａ1の外周縁の長さの合計が外側トレンチ２ｂ1の外側縁の長さの合計よりも長い。図６において第１のＮ型ベース領域３１ｂは図２の第１のＮ型ベース領域３１と同様な原理で形成されているので、内側トレンチ２ａ1の近傍においてブレークダウンが生じ易く、且つこのブレークダウンが均一に生じ易い。従って、図６の実施例４によってもブレークダウン時の電流の集中を抑制することができ、図２及び図３の実施例１と同様な効果を得ることができる。
図７は実施例５のＩＧＢＴの半導体基板１ｄを示す。この実施例５のＩＧＢＴは、図２の実施例１のＩＧＢＴの内側トレンチ２ａ、外側トレンチ２ｂ、エミッタ領域３、Ｐ型ベース領域４、第１及び第２のＮ型ベース領域３１，３２、リサーフ領域８、及びチャネルストッパ領域９のパターンをそれぞれ変形し、これ等に対応する内側トレンチ２ａ2、外側トレンチ２ｂ2、エミッタ領域３ｂ、Ｐ型ベース領域４ｂ、第１及び第２のＮ型ベース領域３１ｃ，３２ｃ、リサーフ領域８ｂ、チャネルストッパ領域９ｂを設け、この他は図１及び図２と同様に形成したものである。
直線的に伸びている５個の内側トレンチ２ａ2は、互いに平行に配置されている。外側トレンチ２ｂ2は内側トレンチ２ａ2を環状に囲むように形成されている。エミッタ領域３ｂは内側トレンチ２ａ2を囲むように形成されていると共に、外側トレンチ２ｂ2の内側に環状に配置されている。しかし、エミッタ領域３ｂを内側トレンチ２ａ2の長手方向における両側のみに配置することもできる。また、外側トレンチ２ｂ2に隣接するエミッタ領域３ｂを省くこともできる。Ｐ型ベース領域４ｂは、内側エミッタ領域３ｂを囲むように半導体基板１ｄの一方の主面に露出していると共に、外側トレンチ２ｂ2を環状に囲むように露出している。第１のＮ+型ベース領域３１ｃは、点線で区画して示すように平面的に見て内側トレンチ３ｂの全部を囲むように配置されている。半導体基板１ｄの一方の主面において環状リサーフ領域８ｂと環状チャネルストッパ領域９ｂとの間に第２のＮ型ベース領域３２ｃが露出している。図７の半導体基板１ｄを含むＩＧＢＴの断面は、図２と本質的に同一である。
図７において内側トレンチ２ａ2の長手方向の長さをＬａ、外側トレンチ２ｂ2の内側トレンチ２ａ2と同一方向に延びる部分の長さをＬｂとした時に、５個の内側トレンチ２ａ2の長手方向の縁の長さの合計５×２×Ｌａは、外側トレンチ２ｂ2の内側トレンチ２ａ2と同一方向に延びる部分の外周縁の長さの合計２×Ｌｂよりも大きい。また、第１のＮ型ベース領域３１ｃが図２及び図３と同様に内側トレンチ２ａ2の先端部分に隣接するように形成されている。従って、図７の半導体基板１ｄを使用したＩＧＢＴにおいても、図２の実施例１と同様に半導体基板１ｄの内部トレンチ２ａ2が形成されている内部部分（第１の部分）においてブレークダウンが起り易い。この結果、実施例５によっても実施例１と同一の効果を得ることができる。
本発明は上述の実施例に限定されるものでなく、例えば次の変形が可能なものである。
（１） 図６の内側トレンチ２ａ1と外側トレンチ２ｂ1とのパターン、及び図７の内側トレンチ２ａ2と外側トレンチ２ｂ2とのパターンをＦＥＴにも適用可能である。
（２） 図２及び図４のＩＧＢＴにおいて外側トレンチ２ｂの外側にもＮ+型エミッタ領域３を設けることができる。また、図２及び図４において外側トレンチ２ｂの内側に隣接するＮ+型のエミッタ領域３を省くこともできる。
（３） 図５のＦＥＴにおいて、外側トレンチ２ｂの外側にもＮ+型ソース領域３´を設けることができる。また、図５において外側トレンチ２ｂの内側に隣接するＮ+型ソース領域３´を省くこともできる。
（４） 図６において、外側トレンチ２ｂ1を囲むＮ+型エミッタ領域３ａを省くことができる。
（５） 半導体基板１，１ａ，１ｂ，１ｃの中の各領域の導電型を実施例と逆にすることができる。
（６） 外側トレンチ２ｂ，２ｂ1，２ｂ2の外側に周知のガードリング領域又はフィールドプレート又はこれ等の両方を設けることができる。
（７） 図２のＰ+型コレクタ領域７、図５のＮ+型ドレイン領域４０を半導体基板１，１ｂの一方の主面２１側に導出し、コレクタ電極１３、ドレイン電極１３´を、半導体基板１，１ｂの一方の主面２１側に設けることができる。
（８）Ｐ型ベース領域４の下面は平坦であることが望ましいが、場合によっては前述の特許文献１に示されているように突出部分を有することもできる。
（９）図２の幅Ｗ１，Ｗ２の関係はＷ１＜Ｗ２であることが望ましいが、Ｗ１＝Ｗ２とすることもできる。
従来のＩＧＢＴの一部を示す断面図である。 本発明に従う実施例１のＩＧＢＴの一部を図２のＡ−Ａ線に相当する部分で示す断面図である。 図２の半導体基板を示す平面図である。 本発明の実施例２のＩＧＢＴの一部を図２と同様に示す断面図である。 本発明の実施例３のＦＥＴの一部を図２と同様に示す断面図である。 本発明の実施例４に従うＩＧＢＴの半導体基板を概略的に示す平面図である。 本発明の実施例５に従うＩＧＢＴの半導体基板を概略的に示す平面図である。
符号の説明
１〜１ｄ 半導体基板
２ トレンチ
２ａ，２ａ1，２ａ2 内側トレンチ
２ｂ，２ｃ，２ｄ，２ｂ1，２ｂ2 外側トレンチ
３ エミッタ領域
４ Ｐ型ベース領域
５ Ｎ型ベース領域
３１ 第１のＮ型ベース領域
３２ 第２のＮ型ベース領域

Claims (4)

  1. 互いに対向している一方及び他方の主面と、前記一方の主面の内側部分において前記一方の主面から前記他方の主面に向かって延びている内側トレンチと、前記一方の主面の前記内側部分よりも外側の部分において前記一方の主面から前記他方の主面に向かって延びている外側トレンチとを有している半導体基板と、
    前記半導体基板の中に形成され且つ前記内側トレンチに隣接配置され且つ前記半導体基板の前記一方の主面に露出している表面を有し且つ第1の導電型を有している第1の半導体領域と、
    前記半導体基板の中に形成され且つ前記第1の半導体領域に隣接し且つ前記第1の半導体領域よりも深い位置で前記内側及び外側トレンチに隣接し且つ前記半導体基板の前記一方の主面に露出する表面を有し且つ第2の導電型を有している第2の半導体領域と、
    前記半導体基板の中に形成され且つ前記第2の半導体領域と前記内側トレンチとの両方に隣接し且つ前記半導体基板の前記一方の主面を基準にして前記内側トレンチよりも深く形成され且つ第1の導電型を有している第3の半導体領域と、
    前記半導体基板の中に形成され且つ前記２及び第3の半導体領域と前記外側トレンチとに隣接し且つ前記外側トレンチよりも外側において前記半導体基板の前記一方の主面に露出する表面を有し且つ第1の導電型を有し且つ前記第3の半導体領域よりも低い不純物濃度を有している第4の半導体領域と、
    前記内側及び外側トレンチの壁面に設けられた絶縁膜と、
    前記内側及び外側トレンチの中に配置され且つ前記絶縁膜を介して前記内側及び外側トレンチの壁面に対向しているトレンチ導電体と、
    前記第1の半導体領域に電気的に接続された第1の主電極と、
    前記第4の半導体領域に直接に又は別の半導体領域を介して電気的に接続された第2の主電極と、
    前記トレンチ導電体に電気的に接続されたゲート電極と
    を備えていることを特徴とするトレンチ構造半導体装置。
  2. 更に、前記第4の半導体領域と前記半導体基板の前記他方の主面との間に配置され且つ第2導電型を有している第５の半導体領域を備え、且つ前記第2の主電極は前記第5の半導体領域に電気的に接続されていることを特徴とする請求項1記載のトレンチ構造半導体装置。
  3. 更に、前記第4の半導体領域と前記第5の半導体領域との間に配置され且つ第1導電型を有し且つ前記第4の半導体領域よりも高い不純物濃度を有している第6の半導体領域を備えていることを特徴とする請求項2記載のトレンチ構造半導体装置。
  4. 前記第2の主電極は、前記第4の半導体領域にショットキー接触している金属電極であることを特徴とする請求項1記載のトレンチ構造半導体装置。
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KR1020087011905A KR100965354B1 (ko) 2005-12-14 2006-12-11 트렌치 구조 반도체 장치
CN201210435227.XA CN102903740B (zh) 2005-12-14 2006-12-11 具有沟槽结构的绝缘栅双极型晶体管
EP06834443A EP1970963A4 (en) 2005-12-14 2006-12-11 SEMICONDUCTOR DEVICE OF TRENCH STRUCTURE
US12/138,893 US7709931B2 (en) 2005-12-14 2008-06-13 Trenched semiconductor device

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WO (1) WO2007069571A1 (ja)

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009060670A1 (ja) * 2007-11-09 2009-05-14 Sanken Electric Co., Ltd. 半導体装置及びその製造方法
JP2009152364A (ja) * 2007-12-20 2009-07-09 Sanken Electric Co Ltd 半導体装置及びその製造方法
US20100195617A1 (en) * 2007-09-20 2010-08-05 Sung Jun Park method for handling correctly received but header compression failed packets
US8184570B2 (en) 2007-04-30 2012-05-22 Lg Electronics Inc. Method of transmitting data in wireless communication system supporting multimedia broadcast/multicast service
US8184576B2 (en) 2007-04-30 2012-05-22 Lg Electronics Inc. Method for state transition of mobile terminal
US8189493B2 (en) 2007-04-30 2012-05-29 Lg Electronics Inc. Method for triggering a measurement report of mobile terminal
US8229517B2 (en) 2007-05-01 2012-07-24 Lg Electronics Inc. Data transmission/reception method
JP2012199587A (ja) * 2012-06-15 2012-10-18 Mitsubishi Electric Corp 高耐圧半導体装置
WO2013035818A1 (ja) * 2011-09-08 2013-03-14 富士電機株式会社 半導体装置
US8442017B2 (en) 2006-10-30 2013-05-14 Lg Electronics Inc. Method for transmitting random access channel message and response message, and mobile communication terminal
US8619685B2 (en) 2006-10-02 2013-12-31 Lg Electronics Inc. Method for transmitting and receiving paging message in wireless communication system
US8809156B1 (en) 2013-01-25 2014-08-19 International Business Machines Corporation Method for implementing deep trench enabled high current capable bipolar transistor for current switching and output driver applications
US8811336B2 (en) 2006-08-22 2014-08-19 Lg Electronics Inc. Method of performing handover and controlling thereof in a mobile communication system
US9049655B2 (en) 2007-06-18 2015-06-02 Lg Electronics Inc. Method of performing uplink synchronization in wireless communication system
US9131003B2 (en) 2007-05-02 2015-09-08 Lg Electronics Inc. Method of transmitting data in a wireless communication system
JP2018093067A (ja) * 2016-12-02 2018-06-14 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2022000920A (ja) * 2012-08-21 2022-01-04 ローム株式会社 半導体装置

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2084928B1 (en) 2006-10-30 2017-08-23 LG Electronics Inc. Method of performing random access in a wireless communication system
KR100938754B1 (ko) 2006-10-30 2010-01-26 엘지전자 주식회사 비연속 수신을 이용한 데이터 수신 및 전송 방법
US8543089B2 (en) 2007-04-30 2013-09-24 Lg Electronics Inc. Method for performing an authentication of entities during establishment of wireless call connection
WO2008133480A1 (en) 2007-04-30 2008-11-06 Lg Electronics Inc. Method for transmitting or receiving data unit using header field existence indicator
WO2008133484A1 (en) 2007-04-30 2008-11-06 Lg Electronics Inc. Methods of transmitting data blocks in wireless communication system
EP2168263B1 (en) 2007-06-18 2018-04-18 Lg Electronics Inc. Paging information transmission method for effective call setup
KR101387537B1 (ko) 2007-09-20 2014-04-21 엘지전자 주식회사 성공적으로 수신했으나 헤더 압축 복원에 실패한 패킷의 처리 방법
US20090096027A1 (en) * 2007-10-10 2009-04-16 Franz Hirler Power Semiconductor Device
JP4544313B2 (ja) * 2008-02-19 2010-09-15 トヨタ自動車株式会社 Ｉｇｂｔとその製造方法
JP5526496B2 (ja) * 2008-06-02 2014-06-18 サンケン電気株式会社 電界効果半導体装置及びその製造方法
JP2010087195A (ja) * 2008-09-30 2010-04-15 Panasonic Corp 半導体装置
US20100193835A1 (en) * 2009-02-05 2010-08-05 Force-Mos Technology Corporation Trench insulated gate bipolar transistor (GBT) with improved emitter-base contacts and metal schemes
JP5182766B2 (ja) * 2009-12-16 2013-04-17 三菱電機株式会社 高耐圧半導体装置
JP2011204711A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 半導体装置およびその製造方法
CN101826552A (zh) * 2010-05-06 2010-09-08 天津环鑫科技发展有限公司 一种具有场截止构造的非穿通型深沟槽igbt及其制造方法
JP5480084B2 (ja) * 2010-09-24 2014-04-23 株式会社東芝 半導体装置
TWI424564B (zh) * 2011-01-13 2014-01-21 Anpec Electronics Corp Insulator gate with high operational response speed
JP2013058575A (ja) * 2011-09-07 2013-03-28 Toshiba Corp 半導体装置及びその製造方法
CN103426910B (zh) * 2012-05-24 2016-01-20 杰力科技股份有限公司 功率半导体元件及其边缘终端结构
CN103579321B (zh) * 2012-07-23 2016-02-10 三垦电气株式会社 半导体装置
JP2014060362A (ja) * 2012-09-19 2014-04-03 Toshiba Corp 半導体装置
JP2014075483A (ja) * 2012-10-04 2014-04-24 Sanken Electric Co Ltd 半導体装置及び半導体装置の製造方法
TW201442253A (zh) * 2013-04-19 2014-11-01 Economic Semiconductor Corp 半導體裝置及其終端區結構
CN109148558B (zh) * 2017-06-27 2021-08-10 深圳尚阳通科技有限公司 超结器件及其制造方法
CN109148555B (zh) * 2017-06-27 2021-08-31 深圳尚阳通科技有限公司 超结器件及其制造方法
CN109148557B (zh) * 2017-06-27 2021-06-11 深圳尚阳通科技有限公司 超结器件及其制造方法
CN109148556B (zh) * 2017-06-27 2022-02-15 深圳尚阳通科技有限公司 超结器件及其制造方法
JP6968042B2 (ja) * 2018-07-17 2021-11-17 三菱電機株式会社 ＳｉＣ−ＳＯＩデバイスおよびその製造方法
EP3716340A1 (en) * 2019-03-25 2020-09-30 Infineon Technologies Austria AG Transistor device
JP2021034726A (ja) * 2019-08-13 2021-03-01 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7263286B2 (ja) * 2020-03-24 2023-04-24 株式会社東芝 半導体装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58165380A (ja) * 1982-03-26 1983-09-30 Hitachi Ltd 高耐圧半導体装置
JPS5987871A (ja) * 1982-11-12 1984-05-21 Hitachi Ltd 絶縁ゲ−ト電界効果半導体装置
JPH01253966A (ja) * 1988-04-01 1989-10-11 Nec Corp 縦型電界効果トランジスタ
JPH07221294A (ja) * 1994-01-27 1995-08-18 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置の製造方法
JPH10173170A (ja) * 1996-12-05 1998-06-26 Toshiba Corp 半導体装置
JPH11195788A (ja) * 1997-10-31 1999-07-21 Siliconix Inc 保護用ダイオードを備えるトレンチゲート形パワーｍｏｓｆｅｔ
JP2001127286A (ja) * 1999-10-27 2001-05-11 Toyota Central Res & Dev Lab Inc 絶縁ゲート型半導体装置、およびその製造方法ならびにインバータ回路
JP2003174166A (ja) * 2001-09-25 2003-06-20 Sanyo Electric Co Ltd 半導体装置およびその製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4989058A (en) * 1985-11-27 1991-01-29 North American Philips Corp. Fast switching lateral insulated gate transistors
EP1469524A3 (en) * 1991-08-08 2005-07-06 Kabushiki Kaisha Toshiba Insulated trench gate bipolar transistor
US6768168B1 (en) * 1995-03-14 2004-07-27 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device with low on voltage and manufacturing method thereof
US6001678A (en) * 1995-03-14 1999-12-14 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device
US5751024A (en) * 1995-03-14 1998-05-12 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device
JP3850054B2 (ja) * 1995-07-19 2006-11-29 三菱電機株式会社 半導体装置
US6040599A (en) * 1996-03-12 2000-03-21 Mitsubishi Denki Kabushiki Kaisha Insulated trench semiconductor device with particular layer structure
JP3410286B2 (ja) * 1996-04-01 2003-05-26 三菱電機株式会社 絶縁ゲート型半導体装置
JP3502531B2 (ja) * 1997-08-28 2004-03-02 株式会社ルネサステクノロジ 半導体装置の製造方法
JPH11330458A (ja) * 1998-05-08 1999-11-30 Toshiba Corp 半導体装置およびその製造方法
US20010003367A1 (en) * 1998-06-12 2001-06-14 Fwu-Iuan Hshieh Trenched dmos device with low gate charges
JP2001284584A (ja) * 2000-03-30 2001-10-12 Toshiba Corp 半導体装置及びその製造方法
EP1363332B1 (en) * 2001-02-21 2016-10-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacturing the same
GB0113143D0 (en) * 2001-05-29 2001-07-25 Koninl Philips Electronics Nv Manufacture of trench-gate semiconductor devices
JP4097417B2 (ja) * 2001-10-26 2008-06-11 株式会社ルネサステクノロジ 半導体装置
US7102182B2 (en) * 2001-11-30 2006-09-05 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device
US6855970B2 (en) * 2002-03-25 2005-02-15 Kabushiki Kaisha Toshiba High-breakdown-voltage semiconductor device
JP3971327B2 (ja) * 2003-03-11 2007-09-05 株式会社東芝 絶縁ゲート型半導体装置
JP3906181B2 (ja) * 2003-05-26 2007-04-18 株式会社東芝 電力用半導体装置
JP2005057028A (ja) 2003-08-04 2005-03-03 Sanken Electric Co Ltd 絶縁ゲート型バイポーラトランジスタ
JP4575713B2 (ja) * 2004-05-31 2010-11-04 三菱電機株式会社 絶縁ゲート型半導体装置
JP4731848B2 (ja) * 2004-07-16 2011-07-27 株式会社豊田中央研究所 半導体装置
JP5050329B2 (ja) * 2005-08-26 2012-10-17 サンケン電気株式会社 トレンチ構造半導体装置及びその製造方法
DE102005041838B3 (de) * 2005-09-02 2007-02-01 Infineon Technologies Ag Halbleiterbauelement mit platzsparendem Randabschluss und Verfahren zur Herstellung eines solchen Bauelements

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58165380A (ja) * 1982-03-26 1983-09-30 Hitachi Ltd 高耐圧半導体装置
JPS5987871A (ja) * 1982-11-12 1984-05-21 Hitachi Ltd 絶縁ゲ−ト電界効果半導体装置
JPH01253966A (ja) * 1988-04-01 1989-10-11 Nec Corp 縦型電界効果トランジスタ
JPH07221294A (ja) * 1994-01-27 1995-08-18 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置の製造方法
JPH10173170A (ja) * 1996-12-05 1998-06-26 Toshiba Corp 半導体装置
JPH11195788A (ja) * 1997-10-31 1999-07-21 Siliconix Inc 保護用ダイオードを備えるトレンチゲート形パワーｍｏｓｆｅｔ
JP2001127286A (ja) * 1999-10-27 2001-05-11 Toyota Central Res & Dev Lab Inc 絶縁ゲート型半導体装置、およびその製造方法ならびにインバータ回路
JP2003174166A (ja) * 2001-09-25 2003-06-20 Sanyo Electric Co Ltd 半導体装置およびその製造方法

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8811336B2 (en) 2006-08-22 2014-08-19 Lg Electronics Inc. Method of performing handover and controlling thereof in a mobile communication system
US8619685B2 (en) 2006-10-02 2013-12-31 Lg Electronics Inc. Method for transmitting and receiving paging message in wireless communication system
US8442017B2 (en) 2006-10-30 2013-05-14 Lg Electronics Inc. Method for transmitting random access channel message and response message, and mobile communication terminal
US8184570B2 (en) 2007-04-30 2012-05-22 Lg Electronics Inc. Method of transmitting data in wireless communication system supporting multimedia broadcast/multicast service
US8184576B2 (en) 2007-04-30 2012-05-22 Lg Electronics Inc. Method for state transition of mobile terminal
US8189493B2 (en) 2007-04-30 2012-05-29 Lg Electronics Inc. Method for triggering a measurement report of mobile terminal
US8229517B2 (en) 2007-05-01 2012-07-24 Lg Electronics Inc. Data transmission/reception method
US9131003B2 (en) 2007-05-02 2015-09-08 Lg Electronics Inc. Method of transmitting data in a wireless communication system
US9049655B2 (en) 2007-06-18 2015-06-02 Lg Electronics Inc. Method of performing uplink synchronization in wireless communication system
US8400982B2 (en) * 2007-09-20 2013-03-19 Lg Electronics Inc. Method for handling correctly received but header compression failed packets
US20100195617A1 (en) * 2007-09-20 2010-08-05 Sung Jun Park method for handling correctly received but header compression failed packets
WO2009060670A1 (ja) * 2007-11-09 2009-05-14 Sanken Electric Co., Ltd. 半導体装置及びその製造方法
EP2209142A4 (en) * 2007-11-09 2010-11-10 Sanken Electric Co Ltd SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD THEREFOR
EP2209142A1 (en) * 2007-11-09 2010-07-21 Sanken Electric Co., Ltd. Semiconductor device and manufacturing method thereof
US8207612B2 (en) 2007-11-09 2012-06-26 Sanken Electric Co., Ltd. Semiconductor device and manufacturing method thereof
JP2009152364A (ja) * 2007-12-20 2009-07-09 Sanken Electric Co Ltd 半導体装置及びその製造方法
WO2013035818A1 (ja) * 2011-09-08 2013-03-14 富士電機株式会社 半導体装置
JPWO2013035818A1 (ja) * 2011-09-08 2015-03-23 富士電機株式会社 半導体装置
US9059238B2 (en) 2011-09-08 2015-06-16 Fuji Electric Co., Ltd. Semiconductor device
JP2012199587A (ja) * 2012-06-15 2012-10-18 Mitsubishi Electric Corp 高耐圧半導体装置
JP2022000920A (ja) * 2012-08-21 2022-01-04 ローム株式会社 半導体装置
JP7478716B2 (ja) 2012-08-21 2024-05-07 ローム株式会社 半導体装置
US8809156B1 (en) 2013-01-25 2014-08-19 International Business Machines Corporation Method for implementing deep trench enabled high current capable bipolar transistor for current switching and output driver applications
JP2018093067A (ja) * 2016-12-02 2018-06-14 富士電機株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
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